JP2008261692A - Substrate inspection system and substrate inspection method - Google Patents

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Hirohito Inoue
博仁 井上
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Oki Electric Ind Co Ltd
沖電気工業株式会社
Miyazaki Oki Electric Co Ltd
宮崎沖電気株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To perform accurately marking determination of a defective die, while reducing an operator's load. <P>SOLUTION: This substrate inspection system has a macro inspection part 20 for inspecting the surface of a wafer 1 on which a plurality of dies are arranged, approximately by visual observation, and inspecting a surface defective spot; a micro inspection part 40 for inspecting in detail the surface of the wafer 1 by the first imaging device 42 based on a surface inspection result by the macro inspection part 20, and inspecting the surface defective spot; a storage device in a system PC 50 for storing the surface inspection result by the macro inspection part 20 and a surface inspection result by the micro inspection part 40 on a prescribed die layout; and a data analyzer 63 for outputting marking data and/or inkless data to the defective spot by analyzing and piling together a storage result by the storage device, a defect inspection result by another defect inspection device 62 to the wafer 1, and a measurement result of the detective spot of an electric characteristic to the wafer 1. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置等の電子機器が形成された複数のダイが配置された被検査基板(例えば、半導体ウェハ、これを以下単に「ウェハ」という。)において、表面あるいは裏面の外観検査と、電気特性検査とを行うための基板検査システム及び基板検査方法に関するものである。   The present invention provides a visual inspection of a front surface or a back surface of a substrate to be inspected (for example, a semiconductor wafer, hereinafter simply referred to as a “wafer”) on which a plurality of dies on which electronic devices such as semiconductor devices are formed are arranged. The present invention relates to a substrate inspection system and a substrate inspection method for performing electrical characteristic inspection.
例えば、絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor、以下「IGBT」という。)、ダイオード等の半導体装置の製造方法では、ウェハの表面側において多数のダイ毎に回路パターンが形成される。形成後、ウェハの表面の外観検査を行い、不良箇所があるダイには、不良マークをインク等で付すためのマーキングを行う。更に、電気特性検査を行い、不良箇所があるダイには、同じく、マーキングを行う。その後、ウェハにおいて半導体装置がそれぞれ形成された多数のダイを切断してチップとして分離し、不良品のチップを廃棄し、良品のチップのみを使用(例えば、半導体メーカの場合は、出荷)する。   For example, in a method of manufacturing a semiconductor device such as an insulated gate bipolar transistor (hereinafter referred to as “IGBT”) or a diode, a circuit pattern is formed for each of a large number of dies on the surface side of the wafer. After the formation, the appearance of the surface of the wafer is inspected, and marking for attaching a defective mark with ink or the like is performed on a die having a defective portion. Further, an electrical property inspection is performed, and marking is similarly performed on a die having a defective portion. Thereafter, a large number of dies each having a semiconductor device formed on the wafer are cut and separated as chips, the defective chips are discarded, and only non-defective chips are used (for example, shipping in the case of a semiconductor manufacturer).
従来、外観検査に関する技術としては、例えば、次のような文献に記載されるものがあった。   Conventionally, as a technique related to appearance inspection, for example, there are those described in the following documents.
特開2003−14654号公報JP 2003-14654 A 特開2006−128504号公報JP 2006-128504 A 特開2006−310551号公報JP 2006-310551 A 特開平10−170605号公報JP-A-10-170605
特許文献1は、基板の表裏面を検査(モニタ)し、そのモニタ結果に基づいて不良チップにマーキングを行う技術が記載されている(段落0006、0020等参照)。特許文献2、3には、モニタした表裏の画像を重ね合わせてモニタ画面に表示することが記載されている(特許文献2の場合は段落0023、0044等参照、特許文献3の場合は段落0049、0056等を参照)。又、特許文献4は、基板の外観検査と電気的試験を行い、外観検査の結果と電気的試験の結果とを重ね合わせて不良箇所を解析することが記載されている(段落0087〜0092等を参照)。   Patent Document 1 describes a technique for inspecting (monitoring) the front and back surfaces of a substrate and marking a defective chip based on the monitoring result (see paragraphs 0006, 0020, etc.). Patent Documents 2 and 3 describe that the monitored front and back images are superimposed and displayed on the monitor screen (refer to paragraphs 0023 and 0044 in Patent Document 2 and paragraph 0049 in Patent Document 3). , 0056, etc.). Patent Document 4 describes that a visual inspection and an electrical test of a substrate are performed, and a defective portion is analyzed by superimposing a result of the visual inspection and a result of the electrical test (paragraphs 0087 to 0092, etc.). See).
しかしながら、従来の基板検査システムあるいは基板検査方法では、欠陥検査プログラムを実行するためのマイクロプロセッサ(以下「MPU」という。)等を用いて自動的に基板の外観検査を行ったり、その後、テストプログラムを用いてプロービングにより電気特性検査を行っているが、これらの検査は、煩雑な作業や処理が必要になるばかりか、時には不良箇所を発見できないことがある。そこで、従来、自動的に基板の外観検査を行う前に、オペレータが目視により外観検査を行い、不良箇所を発見した場合には、ウェハ内の不良ダイ位置を手書きにて書き写し、マーキング情報として次工程にフィードバックし、不良としてのマーキングを実施している。   However, in the conventional substrate inspection system or substrate inspection method, a substrate external inspection is automatically performed using a microprocessor (hereinafter referred to as “MPU”) for executing a defect inspection program, and then a test program is executed. However, these inspections not only require complicated work and processing, but sometimes fail to find a defective part. Therefore, conventionally, before automatically inspecting the appearance of the substrate, when the operator visually inspects and finds a defective part, the position of the defective die in the wafer is handwritten, and the marking information is Feedback to the process and marking as defective.
この場合、ダイサイズが小さくなると、不良対象チップの位置の確定ミスが生じ易くなると共に、オペレータの負荷が増大するという不具合が生じている。   In this case, when the die size is reduced, there is a problem that the determination error of the position of the defective target chip is likely to occur and the load on the operator is increased.
本発明の基板検査システムでは、電子機器が形成されたダイが複数配置された被検査基板の表面を目視により検査して表面不良箇所を検査するマクロ検査部と、前記マクロ検査部の表面検査結果に基づき、前記被検査基板の表面を第1の撮像装置により検査して表面不良箇所を検査するミクロ検査部と、前記マクロ検査部の表面検査結果と前記ミクロ検査部の表面検査結果とを所定のダイレイアウト上に記憶する記憶装置と、前記記憶装置の記憶結果と、前記被検査基板に対する他の欠陥検査装置による欠陥検査結果と、前記被検査基板に対する電気特性の不良箇所の測定結果とを解析して重ね合わせて前記不良箇所に対するマーキングデータ及び/又はインクレスデータを出力するデータ解析装置とを有することを特徴とする。   In the substrate inspection system of the present invention, a macro inspection unit that visually inspects a surface of a substrate to be inspected on which a plurality of dies on which electronic devices are formed are arranged to inspect a surface defect portion, and a surface inspection result of the macro inspection unit Based on the above, a micro inspection unit that inspects the surface of the substrate to be inspected by the first imaging device to inspect a surface defect portion, a surface inspection result of the macro inspection unit, and a surface inspection result of the micro inspection unit are predetermined. A storage device for storing on the die layout, a storage result of the storage device, a defect inspection result by another defect inspection device for the substrate to be inspected, and a measurement result of a defective portion of electrical characteristics for the substrate to be inspected. And a data analysis device that outputs the marking data and / or inkless data for the defective portion by analyzing and overlaying.
本発明の基板検査方法では、電子機器が形成されたダイが複数配置された被検査基板の表面を目視により検査して表面不良箇所を検査するマクロ検査処理と、前記マクロ検査処理後の前記被検査基板に対する位置合わせを行い、前記マクロ検査処理の表面検査結果に基づき、前記被検査基板の表面を第1の撮像装置により検査して表面不良箇所を検査するミクロ検査処理と、前記マクロ検査処理の表面検査結果と前記ミクロ検査処理の表面検査結果とを所定のダイレイアウト上に記憶する記憶処理と、前記記憶処理の記憶結果と、前記被検査基板に対する他の欠陥検査結果と、前記被検査基板に対する電気特性の不良箇所の測定結果とを解析して重ね合わせて前記不良箇所に対するマーキングデータ及び/又はインクレスデータを出力するデータ解析処理とを有することを特徴とする。   In the substrate inspection method of the present invention, a macro inspection process for inspecting the surface of a substrate to be inspected on which a plurality of dies having electronic devices formed thereon are visually inspected to detect a surface defect portion; and A micro-inspection process for performing alignment with an inspection substrate, and inspecting a surface defect portion by inspecting a surface of the inspected substrate with a first imaging device based on a surface inspection result of the macro-inspection process; and the macro-inspection process A storage process for storing the surface inspection result and the surface inspection result of the micro inspection process on a predetermined die layout, a storage result of the storage process, another defect inspection result for the substrate to be inspected, and the inspection target This is a data output that analyzes and superimposes the measurement result of the defective portion of the electrical characteristics on the substrate and outputs the marking data and / or inkless data for the defective portion. And having a data analysis process.
本発明の基板検査システム及び基板検査方法によれば、目視によるマクロ検査結果と、このマクロ検査結果に基づき、目視によるミクロ検査結果と、他の欠陥検査結果とを、同時にシステム上のデータベースとして管理できる上に、マクロ検査時に不良箇所の画像データも同時に取得できるため、オペレータの負荷を抑制しつつ、不良ダイのマーキング判断を精度良く行うことができる。   According to the substrate inspection system and the substrate inspection method of the present invention, the macro inspection result by visual inspection, the micro inspection result by visual inspection, and other defect inspection results are simultaneously managed as a database on the system based on the macro inspection result. In addition, since the image data of the defective portion can be acquired at the same time during the macro inspection, it is possible to accurately determine the marking of the defective die while suppressing the load on the operator.
基板検査システムでは、電子機器が形成されたダイが複数配置された被検査基板(例えば、ウェハ)の表面を目視により概略的に検査して表面不良箇所を検査するマクロ検査部と、前記マクロ検査部の表面検査結果に基づき、前記被検査基板の表面を第1の撮像装置により詳細に検査して表面不良箇所を検査するミクロ検査部と、前記マクロ検査部の表面検査結果と前記ミクロ検査部の表面検査結果とを所定のダイレイアウト上に記憶する制御部内の記憶装置と、前記記憶装置の記憶結果と、前記被検査基板に対する他の欠陥検査装置による欠陥検査結果と、前記被検査基板に対する電気特性の不良箇所の測定結果とを解析して重ね合わせて前記不良箇所に対するマーキングデータ及び/又はインクレスデータを出力するデータ解析装置とを有している。   In the substrate inspection system, a macro inspection unit that inspects the surface of a substrate to be inspected (for example, a wafer) on which a plurality of dies on which electronic devices are formed is visually inspected to inspect a surface defect portion, and the macro inspection A micro-inspection unit that inspects the surface of the substrate to be inspected in detail by a first imaging device based on the surface inspection result of the part and inspects a defective surface portion, a surface inspection result of the macro-inspection unit, and the micro-inspection unit A storage device in a control unit for storing the surface inspection result on a predetermined die layout, a storage result of the storage device, a defect inspection result by another defect inspection device for the inspected substrate, and for the inspected substrate A data analysis device that analyzes and superimposes measurement results of defective portions of electrical characteristics and outputs marking data and / or inkless data for the defective portions; It is.
(実施例1の基板検査システム)
図1は、本発明の実施例1を示す基板検査システムの概略の構成図である。及び、図2は、図1中の制御部(例えば、システム・パーソナルコンピュータ(以下「システムPC」という。)を示す概略の構成図である。
(Board Inspection System of Example 1)
FIG. 1 is a schematic configuration diagram of a substrate inspection system showing Embodiment 1 of the present invention. FIG. 2 is a schematic configuration diagram showing a control unit (for example, a system personal computer (hereinafter referred to as “system PC”) in FIG. 1.
図1に示す基板検査システムは、複数の被検査基板(例えば、ウェハ)1を収納するウェハキャリア10を有している。ウェハ1は、薄い円板の外周の一部がカットされた整列用のオリエンテーションフラット部(以下「オリフラ部」という。)1aを有し、回路パターンが形成されたほぼ方形のダイ2が平面上において横方向のX軸方向及び縦方向のY軸方向に多数配置されている。更に、この基板検査システムは、ウェハキャリア10から取り出された(ロードされた)ウェハ1を目視検査するためのマクロ検査部20と、ウェハ1のオリフラ1aを一定方向にアライメント(整列)するためのオリフラ合わせ用のウェハ位置出し部30と、オリフラ合わせされたウェハ1に対して目視検査するためのミクロステージ41及び第1の撮像装置42等により構成されるミクロ検査部40とを有し、これらのウェハキャリア10、マクロ検査部20、ウェハ位置出し部30、及びミクロ検査部40が、システムPC50により制御される構成になっている。   The substrate inspection system shown in FIG. 1 has a wafer carrier 10 that houses a plurality of substrates (for example, wafers) 1 to be inspected. The wafer 1 has an orientation flat portion for alignment (hereinafter referred to as “orientation flat portion”) 1a in which a part of the outer periphery of a thin disk is cut, and a substantially square die 2 on which a circuit pattern is formed is on a plane. Are arranged in the horizontal X-axis direction and the vertical Y-axis direction. Furthermore, this substrate inspection system is for aligning the macro inspection unit 20 for visual inspection of the wafer 1 taken out (loaded) from the wafer carrier 10 and the orientation flat 1a of the wafer 1 in a certain direction. A wafer positioning unit 30 for orientation flat alignment, and a micro inspection unit 40 including a micro stage 41 and a first imaging device 42 for visually inspecting the wafer 1 subjected to orientation flat alignment. The wafer carrier 10, the macro inspection unit 20, the wafer positioning unit 30, and the micro inspection unit 40 are controlled by the system PC 50.
マクロ検査部20は、回転可能なマクロステージ21上に載置されたウェハ1に対して、落射照明器22により上斜め方向から照射し、そのウェハ反射面をオペレータの目23で目視して、外観の大まかな不良箇所(例えば、回路パターンの欠損、傷、メタル成膜時のパターン欠陥、付着した異物等の欠陥)3を検査するものであり、このマクロ検査結果がシステムPC50に格納される。ウェハ位置出し部30は、ウェハ1をロードしてミクロテージ41にセットする前に、そのミクロステージ41のパターンがX軸方向及びY軸方向に近くなるようにアライメントするものである。   The macro inspection unit 20 irradiates the wafer 1 placed on the rotatable macro stage 21 from the upper oblique direction by the epi-illuminator 22 and visually observes the wafer reflection surface with the operator's eyes 23. A rough appearance portion (for example, a defect in a circuit pattern, a flaw, a pattern defect in metal film formation, a defect such as attached foreign matter) 3 is inspected, and this macro inspection result is stored in the system PC 50. . The wafer positioning unit 30 performs alignment so that the pattern of the microstage 41 is close to the X-axis direction and the Y-axis direction before the wafer 1 is loaded and set to the microtage 41.
ミクロ検査部40は、X軸方向及びY軸方向に移動可能なマクロステージ41上にセットされたウェハ1に対して、マクロ検査結果に基づき、対物レンズ42a及び電荷結合素子型カメラ(以下「CCDカメラ」という。)42b等により構成された第1の撮像装置42により、ウェハ1上の詳細な外観検査をし、不良箇所3の画像を取得すると共に、不良箇所3の位置を検出して不良ダイデータの座標変換を行い、その不良ダイの画像データ及び変換された不良ダイデータの座標値をシステムPC50に格納するものである。   The micro inspection unit 40 performs an objective lens 42a and a charge coupled device camera (hereinafter referred to as “CCD”) on the wafer 1 set on the macro stage 41 movable in the X axis direction and the Y axis direction based on the macro inspection result. The camera is called a “camera”.) The first imaging device 42 constituted by 42b and the like performs a detailed appearance inspection on the wafer 1, acquires an image of the defective portion 3, and detects the position of the defective portion 3 to detect a defect. The coordinate conversion of the die data is performed, and the image data of the defective die and the coordinate value of the converted defective die data are stored in the system PC 50.
システムPC50は、例えば、図2に示すように、ウェアキャリア10、マクロ検査部20、ウェハ位置出し部30、及びミクロ検査部40に対して入出力インタフェースを介して接続される内部バス51を有している。内部バス51には、例えば、制御部、演算部、アドレス管理部等により構成される制御部(例えば、中央処理装置、以下「CPU」という。)52と、ワーキングデータ等を格納する随時読み書き可能なメモリ(以下「RAM」という。)53と、欠陥解析プログラム等を格納する読み出し専用メモリ(以下「ROM」という。)54と、ウェハマップのダイレイアウトデータ等を格納するハードディスク等の補助記憶装置55と、キーボード等の入力部56と、目視検査部20及びミクロ検査部40の不良ダイデータ等を表示するための表示装置や出力ポート等の出力部57と、ネットワークインタフェース58等とが、相互に接続されている。   For example, as shown in FIG. 2, the system PC 50 has an internal bus 51 connected to the wear carrier 10, the macro inspection unit 20, the wafer positioning unit 30, and the micro inspection unit 40 via an input / output interface. is doing. In the internal bus 51, for example, a control unit (for example, a central processing unit, hereinafter referred to as “CPU”) 52 configured by a control unit, a calculation unit, an address management unit, and the like can be read and written at any time. Auxiliary memory device such as a hard disk for storing a memory map die layout data and the like, a memory (hereinafter referred to as “RAM”) 53, a read only memory (hereinafter referred to as “ROM”) 54 for storing a defect analysis program and the like 55, an input unit 56 such as a keyboard, an output unit 57 such as a display device and an output port for displaying defective die data of the visual inspection unit 20 and the micro inspection unit 40, and a network interface 58 and the like. It is connected to the.
ネットワークインタフェース58には、例えば、ウェハ1を自動的に外観検査したり、自動的に電気特性測定等を行うための特許文献2等に記載された欠陥解析装置60が接続されている。図1に示す欠陥解析装置60は、複数の半導体製造工程におけるウェハの欠陥の検査及び解析を行うための装置であり、例えば、画像取り込み装置61、欠陥検査装置62、及びデータ解析装置63等により構成され、そのデータ解析装置63に電気特性測定装置64が接続され、更に、そのデータ解析装置63の出力端子から、マーキングデータS63bをマーキング装置70へ出力したり、あるいは、インクレスデータS63cを出力する機能等を有している。   To the network interface 58, for example, a defect analysis device 60 described in Patent Document 2 for automatically inspecting the appearance of the wafer 1 and automatically measuring electrical characteristics is connected. A defect analysis apparatus 60 shown in FIG. 1 is an apparatus for inspecting and analyzing wafer defects in a plurality of semiconductor manufacturing processes. For example, an image capturing apparatus 61, a defect inspection apparatus 62, and a data analysis apparatus 63 are used. The electrical characteristic measuring device 64 is connected to the data analyzing device 63, and the marking data S63b is output to the marking device 70 from the output terminal of the data analyzing device 63, or the inkless data S63c is output. It has a function to do.
画像取り込み装置61は、例えば、データ解析装置63から与えられる欠陥分布情報S63aの受信に応答して、電子顕微鏡等によりウェハ表面の観察画像を取り込み、ディジタル信号の基板観察情報S61等をデータ解析装置60へ与える機能を有している。欠陥検査装置62は、ウェハ1の欠陥を検査してX軸及びY軸からなる2次元座標系の欠陥座標、欠陥分布及び欠陥サイズを含む欠陥分布情報S62を得てデータ解析装置63へ与える装置であり、例えば、光学画像比較検査装置、レーザ散乱式検査装置、あるいは電子顕微鏡画像検査装置等により構成されている。   For example, in response to receiving the defect distribution information S63a given from the data analysis device 63, the image capture device 61 captures the observation image of the wafer surface with an electron microscope or the like, and the digital signal substrate observation information S61 or the like is used as the data analysis device. 60. The defect inspection apparatus 62 is an apparatus for inspecting defects on the wafer 1 to obtain defect distribution information S62 including defect coordinates, defect distribution, and defect size in a two-dimensional coordinate system composed of the X axis and the Y axis, and supplying the defect distribution information S62 to the data analysis apparatus 63. For example, it is configured by an optical image comparison inspection device, a laser scattering inspection device, an electron microscope image inspection device, or the like.
データ解析装置63は、例えば、画像取り込み装置61から与えられる基板観察情報S61と、欠陥検査装置62から与えられる欠陥分布情報S62と、テスタ及びプローブカードを有する電気特性測定装置64により測定されたウェハ1の電気特性測定結果とを合成して欠陥情報を生成し、この欠陥情報に基づいてウェハ1中のダイ2の不良を判定し、不良と判定されたダイ2をインクでマーキングするためのマーキングデータS63bをマーキング装置70へ出力したり、あるいは、インクレスデータS63cを出力する機能等を有し、MPU等により構成されている。   The data analysis device 63 includes, for example, substrate observation information S61 given from the image capturing device 61, defect distribution information S62 given from the defect inspection device 62, and a wafer measured by an electrical characteristic measurement device 64 having a tester and a probe card. Marking for generating defect information by combining the electrical characteristic measurement results of 1 and determining the defect of the die 2 in the wafer 1 based on the defect information and marking the die 2 determined to be defective with ink It has a function of outputting the data S63b to the marking device 70, or outputting the inkless data S63c, and is configured by an MPU or the like.
(実施例1の基板検査方法)
図3は、図1の基板検査システムを用いた基板検査方法を示す処理工程図である。図4(a)〜(c)は、図1のウェハ位置出し部30の処理を示す図である。図5(a)〜(c)は、図1のシステムPC50におけるダイレイアウト作成方法を示す図である。更に、図6(a)〜(d)は、図5の処理工程の説明図である。
(Substrate inspection method of Example 1)
FIG. 3 is a process diagram showing a substrate inspection method using the substrate inspection system of FIG. 4A to 4C are diagrams showing processing of the wafer positioning unit 30 in FIG. FIGS. 5A to 5C are diagrams showing a die layout creation method in the system PC 50 of FIG. Further, FIGS. 6A to 6D are explanatory diagrams of the processing steps of FIG.
以下、主として図3の処理工程図を参照しつつ、本実施例1の基板検査方法を説明する。
先ず、ウェハキャリア10から取り出したウェハ1に対して、ウェハ位置出し部30によりオリフラ部1aの位置出しを行い、ミクロステージ41にウェハ1をロードする。更に、ミクロステージ41に対するウェハ1の回転角度成分Θを補正する(図3のステップP1)。
Hereinafter, the substrate inspection method according to the first embodiment will be described mainly with reference to the process diagram of FIG.
First, with respect to the wafer 1 taken out from the wafer carrier 10, the orientation flat portion 1 a is positioned by the wafer positioning portion 30, and the wafer 1 is loaded on the microstage 41. Further, the rotation angle component Θ of the wafer 1 with respect to the microstage 41 is corrected (step P1 in FIG. 3).
即ち、ウェハ位置出し部30の処理では、図4(a)〜(c)に示すように、Xステージ座標及びYステージ座標からなるミクロステージ41上のウェハ1のダイレイアウト位置と、システムPC50の補助記憶装置55上に描く(格納する)ウェハ1上のダイレイアウトを一致させるために、ウェハ1内の同一線上のダイ原点2aにて第1アライメント位置A1及び第2アライメント位置A2のアライメントを行い、ミクロステージ41に対するオリフラ部1aのウェハ回転成分Θを補正する。   That is, in the processing of the wafer positioning unit 30, as shown in FIGS. 4A to 4C, the die layout position of the wafer 1 on the micro stage 41 composed of the X stage coordinates and the Y stage coordinates, and the system PC 50 In order to match the die layout on the wafer 1 drawn (stored) on the auxiliary storage device 55, the first alignment position A1 and the second alignment position A2 are aligned at the die origin 2a on the same line in the wafer 1. The wafer rotation component Θ of the orientation flat portion 1a with respect to the microstage 41 is corrected.
補正後、ウェハ1に対するダイレイアウトをダイサイズ、ウェハ中心1bからダイ原点2aまでのオフセットを用いて、実際のミクロステージ41上のウェハ1のダイレイアウトを基に、ウェハ1に対するダイレイアウトを作成する(ステップP2)。   After the correction, the die layout for the wafer 1 is created based on the die layout of the wafer 1 on the actual microstage 41 by using the die layout for the wafer 1 and the offset from the wafer center 1b to the die origin 2a. (Step P2).
即ち、ダイレイアウト作成では、例えば、図5(a)に示すように、ウェハ中心1bを原点(0,0)とした場合、この原点(0,0)から基準とするダイ2のコーナ(ダイ原点2a)までの距離x,yをシステムPC50に入力するか、あるいは、X、Yステージ座標より算出してシステムPC50に入力する。次に、図5(b)に示すように、ダイ2のX軸、及びY軸上のサイズをシステムPC50に入力し、ダイ原点2aを基準にダイレイアウト格子を描く(補助記憶装置55に格納する)。図5(a)及び(b)によりウェハ1に対するダイ2のレイアウトの位置が特定され、格子を描いているため、その後、図5(c)に示すように、ウェハ外径に対する有効外のチップ(斜線箇所のチップ)を消し込み、実ウェハ上にパターン転写されているダイレイアウトと一致させる。   That is, in the die layout creation, for example, as shown in FIG. 5A, when the wafer center 1b is set to the origin (0, 0), the corner (die) of the die 2 from the origin (0, 0) is used as a reference. The distances x and y to the origin 2a) are input to the system PC 50, or calculated from the X and Y stage coordinates and input to the system PC 50. Next, as shown in FIG. 5B, the sizes on the X and Y axes of the die 2 are input to the system PC 50, and a die layout grid is drawn based on the die origin 2a (stored in the auxiliary storage device 55). To do). 5 (a) and 5 (b) specify the layout position of the die 2 with respect to the wafer 1 and draw a lattice. Thereafter, as shown in FIG. 5 (c), chips outside the effective diameter with respect to the wafer outer diameter are obtained. The chip in the shaded area is erased to match the die layout pattern transferred onto the actual wafer.
以上により、マクロステージ21上のウェハ1内の座標と、システムPC50の補助記憶装置55上のウェハマップ内のダイレイアウト上の位置とが一致するようにし、レシピとしてシステムPC50の補助記憶装置55に登録する(ステップP3)。   As described above, the coordinates in the wafer 1 on the macro stage 21 and the position on the die layout in the wafer map on the auxiliary storage device 55 of the system PC 50 coincide with each other, and the auxiliary storage device 55 of the system PC 50 is used as a recipe. Register (step P3).
次に、製品(ウェハ1)の検査を以下のようにして行う(ステップP10)。
先ず、対象となるシステムPC50の補助記憶装置55に登録されているレシピを読み出す(ステップP11)。
Next, the product (wafer 1) is inspected as follows (step P10).
First, a recipe registered in the auxiliary storage device 55 of the target system PC 50 is read (step P11).
ウェハ1の表面をマクロ検査部20で目視検査した後、ウェハ10をウェハ位置出し部30によりミクロステージ41へロードし、ミクロ検査部40の対物レンズ42a及びCCDカメラ42bによりウェハ1の表面を検査し、マクロ検査部20及びミクロ検査部40により不良箇所3が発見されたダイ2の位置をシステムPC50における補助記憶装置55内のダイレイアウト上に登録して行く(ステップP12)。この時、マクロ検査部20及びミクロ検査部40により観察した不良箇所3の位置座標の他に、対物レンズ42a及びCCDカメラ42bにより観察した不良箇所3の画像データも、同時に補助記憶装置55内に登録して行く(ステップP13)。   After the surface of the wafer 1 is visually inspected by the macro inspection unit 20, the wafer 10 is loaded onto the micro stage 41 by the wafer positioning unit 30, and the surface of the wafer 1 is inspected by the objective lens 42a and the CCD camera 42b of the micro inspection unit 40. Then, the position of the die 2 where the defective portion 3 is found by the macro inspection unit 20 and the micro inspection unit 40 is registered on the die layout in the auxiliary storage device 55 in the system PC 50 (step P12). At this time, in addition to the position coordinates of the defective portion 3 observed by the macro inspection unit 20 and the micro inspection unit 40, the image data of the defective portion 3 observed by the objective lens 42a and the CCD camera 42b is also simultaneously stored in the auxiliary storage device 55. Register (step P13).
補助記憶装置55に登録された不良ダイデータを欠陥解析装置60へ転送する(図6(a)の工程1)。欠陥解析装置60において、画像取り込み装置61及び欠陥検査装置62により自動的に外観検査を行うと共に、プロービングによる電気特性測定装置64を用いて自動的に電気特性検査を行う。そして、データ解析装置63により、登録された不良ダイデータ(図6(a)の工程1)と、自動外観検査結果により異常と判断されたダイ位置(図6(b)の工程2)と、自動電気特性検査結果により異常と判断されたダイ位置(図6(c)の電気特性工程)とを重ね合わせて、データ解析装置63からマーキングデータS63b又はインクセルデータS63cを出力する。データ解析装置63からマーキングデータS63bが出力されると、マーキング装置70により、インクを用いて不良箇所のダイ3へマーキングが行われる。ダイ3の微細化により、インクを用いたマーキングができない場合には、データ解析装置63からインクレスデータS63cが出力される(ステップP14)。   The defective die data registered in the auxiliary storage device 55 is transferred to the defect analysis device 60 (step 1 in FIG. 6A). In the defect analysis device 60, an appearance inspection is automatically performed by the image capturing device 61 and the defect inspection device 62, and an electrical property inspection is automatically performed by using an electrical property measurement device 64 by probing. Then, the registered defective die data (step 1 in FIG. 6A) by the data analysis device 63, the die position determined as abnormal by the automatic appearance inspection result (step 2 in FIG. 6B), The marking position S63b or the ink cell data S63c is output from the data analyzer 63 by superimposing the die position (the electrical characteristics step in FIG. 6C) determined to be abnormal based on the automatic electrical characteristics inspection result. When the marking data S63b is output from the data analysis device 63, the marking device 70 performs marking on the die 3 at the defective portion using ink. Ink marking data S63c is output from the data analysis device 63 when marking using ink cannot be performed due to the miniaturization of the die 3 (step P14).
その後、ウェハ1において半導体装置がそれぞれ形成された多数のダイ2を切断してチップとして分離し、例えば、半導体製造メーカの場合は、不良品のチップを廃棄し、良品のチップのみを市場へ流出する。   Thereafter, a large number of dies 2 each having a semiconductor device formed thereon are cut and separated as chips on the wafer 1. For example, in the case of a semiconductor manufacturer, defective chips are discarded and only non-defective chips are released to the market. To do.
(実施例1の効果)
本実施例1の基板検査システムによれば、オペレータによる目視検査にて発見されたウェハ1上の不良ダイ位置をシステムPC50上のウェハダイレイアウトのダイ2の位置にリンクさせる機能を持ち、オペレータが容易に不良チップ位置を不良ダイ情報として出力する構成になっている。そのため、本来目視外観検査において不良個所の観察時のウェハ1上のダイ座標とシステムPC50上のダイ座標及び不良個所の座標を一致させてデータベースに変換することと、同時に不良個所の画像を取り込むことにより、複数工程の不良ダイを重ね合わせて電気特性で異常と判断できないような異常も合わせてマーキングできる。
(Effect of Example 1)
According to the substrate inspection system of the first embodiment, the operator has a function of linking a defective die position on the wafer 1 found by visual inspection by the operator to the position of the die 2 of the wafer die layout on the system PC 50. The configuration is such that the defective chip position is easily output as defective die information. Therefore, in the original visual appearance inspection, the die coordinate on the wafer 1 at the time of observing the defective part, the die coordinate on the system PC 50 and the coordinate of the defective part are matched and converted into a database, and the image of the defective part is simultaneously captured. Thus, it is possible to mark the abnormalities that cannot be judged as abnormal in terms of electrical characteristics by superimposing defective dies in a plurality of steps.
即ち、図6に示すように、マクロ検査部20及びミクロ検査部40による検査工程1の結果(図6(a))と、自動外観検査の工程2の結果(図6(b))とで登録されたダイ2の不良箇所3が、電気特性検査結果(図6(c))で不良となっていない場合があり、上記のように電気特性検査結果と重ね合わせてマーキングを行うことで、通常、電気特性検査のみで不良と判断されない不良ダイを市場に流出することを防止できる。   That is, as shown in FIG. 6, the result of the inspection process 1 by the macro inspection unit 20 and the micro inspection unit 40 (FIG. 6A) and the result of the automatic appearance inspection process 2 (FIG. 6B). In some cases, the registered defective portion 3 of the die 2 is not defective in the electrical property inspection result (FIG. 6C), and by marking the electrical property inspection result as described above, Normally, it is possible to prevent a defective die that is not determined to be defective only by electrical characteristic inspection from flowing out to the market.
図7は、本発明の実施例2を示す基板検査システムを用いた基板検査方法の概略の説明図であり、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。   FIG. 7 is a schematic explanatory diagram of a substrate inspection method using the substrate inspection system according to the second embodiment of the present invention. Elements common to those in FIG. Has been.
図1に示す実施例1のマクロ検査部20及びミクロ検査部40による目視検査結果と、図1のような画像取り込み装置61及び欠陥検査装置62を用いた例えば2つの自動外観検査工程80−1,80−2の検査結果と、電気特性測定装置64の測定結果とを入力し、図1のような欠陥解析装置60内のデータ解析装置63により、不良ダイの抽出とその抽出結果を重ね合わせて(マージして)、マーキングデータS63b又はインクレスデータS63cを出力する構成にしても良い。   Visual inspection results by the macro inspection unit 20 and the micro inspection unit 40 of the first embodiment shown in FIG. 1 and, for example, two automatic visual inspection steps 80-1 using the image capturing device 61 and the defect inspection device 62 as shown in FIG. , 80-2 and the measurement result of the electrical characteristic measuring device 64 are input, and the data analysis device 63 in the defect analysis device 60 as shown in FIG. (Merged), the marking data S63b or the inkless data S63c may be output.
このように、実施例1のマクロ検査部20及びミクロ検査部40による目視検査結果と、2つの自動外観検査工程80−1,80−2の結果と、電気特性測定装置64の測定結果とをマージすることにより、これらすべての検査(測定)の結果で異常が検出された不良ダイへのマーキングのみならず、目視検査結果、自動外観検査工程80−1,80−2による検査結果、伝記特性測定装置64での測定結果の少なくともいずれか1つで異常が検出された不良ダイに対して併せてマーキングすることが可能となり、スクリーニング精度を向上できる。   As described above, the visual inspection results by the macro inspection unit 20 and the micro inspection unit 40 of the first embodiment, the results of the two automatic visual inspection steps 80-1 and 80-2, and the measurement result of the electrical characteristic measuring device 64 are obtained. By merging, not only the marking on the defective die in which the abnormality is detected in the results of all these inspections (measurements), but also the visual inspection results, the inspection results by the automatic appearance inspection processes 80-1 and 80-2, and the biographical characteristics It is possible to mark a defective die in which an abnormality is detected in at least one of the measurement results obtained by the measuring device 64, thereby improving the screening accuracy.
図8は、本発明の実施例3を示す基板検査システムの概略の構成図、及び、図9は、図8の基板検査システムを用いた基板検査方法の概略の説明図であり、実施例1を示す図1及び実施例2を示す図7中の要素と共通の要素には共通の符号が付されている。   FIG. 8 is a schematic configuration diagram of a substrate inspection system showing Embodiment 3 of the present invention, and FIG. 9 is a schematic explanatory diagram of a substrate inspection method using the substrate inspection system of FIG. 1 and FIG. 7 showing the second embodiment are denoted by common reference numerals.
例えば、IGBT、ダイオード等の半導体装置の製造方法では、ウェハ1の表面側において多数のダイ毎に回路パターンが形成されると共に、裏面側においても多数のダイ毎に電極パターン等が形成され、この電極パターン等に不良箇所がある場合も、ダイ2の欠陥原因になることがある。そこで、図8に示すように、図1のミクロ検査部40におけるウェハ表面観察用の対物レンズ42a及びCCDカメラ42bからなる第1の撮像装置42に対して、これと同一の光軸上に位置するウェハ裏面観察用の対物レンズ43a及びCCDカメラ43bからなる第2の撮像装置43を設ける。そして、図9に示すように、ウェハ裏面観察用の撮像装置43によるウェハ裏面検査結果をウェハ表面のダイ位置情報に入力(反映)させ、ウェハ表面不良箇所にウェハ裏面不良箇所に相当するダイ情報を重ね合わせれば、スクリーニング精度をより向上できる。   For example, in a method of manufacturing a semiconductor device such as an IGBT or a diode, a circuit pattern is formed for each of a large number of dies on the front surface side of the wafer 1, and an electrode pattern or the like is formed for each of a large number of dies on the back surface side. Even when there is a defective portion in the electrode pattern or the like, it may cause a defect of the die 2. Therefore, as shown in FIG. 8, with respect to the first imaging device 42 comprising the wafer surface observation objective lens 42a and the CCD camera 42b in the micro inspection unit 40 of FIG. A second imaging device 43 comprising an objective lens 43a for observing the wafer back surface and a CCD camera 43b is provided. Then, as shown in FIG. 9, the wafer back surface inspection result by the imaging device 43 for wafer back surface observation is input (reflected) into the die position information on the wafer surface, and the die information corresponding to the wafer back surface defect location If these are superimposed, the screening accuracy can be further improved.
同様に、2つの自動外観検査工程80−1,80−2において、ウェハ表面情報にウェハ裏面情報を反映させる構成にすれば、更に、スクリーニング精度が良くなる。   Similarly, in the two automatic appearance inspection processes 80-1 and 80-2, if the wafer back surface information is reflected in the wafer front surface information, the screening accuracy is further improved.
(変形例)
本発明は、上記実施例に限定されず、例えば、基板検査システムの構成を図示以外の構成に変更したり、それに応じて、基板検査方法の処理内容を図示以外の処理手順に変更する等、数種々の利用形態や変形が可能である。
(Modification)
The present invention is not limited to the above embodiment, for example, the configuration of the substrate inspection system is changed to a configuration other than that illustrated, or the processing content of the substrate inspection method is changed to a processing procedure other than that illustrated in accordance therewith, etc. Numerous various usage forms and modifications are possible.
本発明の実施例1を示す基板検査システムの概略の構成図である。It is a schematic block diagram of the board | substrate inspection system which shows Example 1 of this invention. 図1中のシステムPCを示す概略の構成図である。It is a schematic block diagram which shows system PC in FIG. 図1の基板検査システムを用いた基板検査方法を示す処理工程図である。It is a process-process figure which shows the board | substrate inspection method using the board | substrate inspection system of FIG. 図1のウェハ位置出し部の処理を示す図である。It is a figure which shows the process of the wafer positioning part of FIG. 図1のシステムPCにおけるダイレイアウト作成方法を示す図である。It is a figure which shows the die layout production method in the system PC of FIG. 図5の処理工程の説明図である。It is explanatory drawing of the process process of FIG. 本発明の実施例2を示す基板検査システムを用いた基板検査方法の概略の説明図である。It is explanatory drawing of the outline of the board | substrate inspection method using the board | substrate inspection system which shows Example 2 of this invention. 本発明の実施例3を示す基板検査システムの概略の構成図である。It is a schematic block diagram of the board | substrate inspection system which shows Example 3 of this invention. 図8の基板検査システムを用いた基板検査方法の概略の説明図である。It is explanatory drawing of the outline of the board | substrate inspection method using the board | substrate inspection system of FIG.
符号の説明Explanation of symbols
1 ウェハ
10 ウェハキャリア
20 マクロ検査部
21 マクロステージ
22 落射照明器
30 ウェハ位置出し部
40 ミクロ検査部
41 ミクロステージ
42,43 撮像装置
50 システムPC
60 欠陥解析装置
61 画像取り込み装置
62 欠陥検査装置
63 デー解析装置
64 電気特性測定装置
70 マーキング装置
DESCRIPTION OF SYMBOLS 1 Wafer 10 Wafer carrier 20 Macro inspection part 21 Macro stage 22 Epi-illuminator 30 Wafer positioning part 40 Micro inspection part 41 Micro stage 42,43 Imaging device 50 System PC
60 Defect Analysis Device 61 Image Capture Device 62 Defect Inspection Device 63 Data Analysis Device 64 Electrical Characteristic Measurement Device 70 Marking Device

Claims (8)

  1. 電子機器が形成されたダイが複数配置された被検査基板の表面を目視により検査して表面不良箇所を検査するマクロ検査部と、
    前記マクロ検査部の表面検査結果に基づき、前記被検査基板の表面を第1の撮像装置により検査して表面不良箇所を検査するミクロ検査部と、
    前記マクロ検査部の表面検査結果と前記ミクロ検査部の表面検査結果とを所定のダイレイアウト上に記憶する記憶装置と、
    前記記憶装置の記憶結果と、前記被検査基板に対する他の欠陥検査装置による欠陥検査結果と、前記被検査基板に対する電気特性の不良箇所の測定結果とを解析して重ね合わせて前記不良箇所に対するマーキングデータ及び/又はインクレスデータを出力するデータ解析装置と、
    を有することを特徴とする基板検査システム。
    A macro inspection unit that inspects the surface of a substrate to be inspected on which a plurality of dies on which electronic devices are formed are arranged, and inspects a surface defect portion;
    Based on the surface inspection result of the macro inspection unit, a micro inspection unit that inspects the surface of the substrate to be inspected by a first imaging device and inspects a surface defect portion;
    A storage device for storing a surface inspection result of the macro inspection unit and a surface inspection result of the micro inspection unit on a predetermined die layout;
    Marking the defective portion by analyzing and superimposing the storage result of the storage device, the defect inspection result of another defect inspection device for the substrate to be inspected, and the measurement result of the defective portion of the electrical characteristics for the substrate to be inspected A data analysis device for outputting data and / or inkless data;
    A board inspection system comprising:
  2. 請求項1記載の基板検査システムは、更に、
    前記マクロ検査部は、前記被検査基板の裏面を目視により検査して裏面不良箇所を検査する機能を有し、
    前記ミクロ検査部は、前記第1の撮像装置と同一の光軸上に配置された第2の撮像装置を有し、前記マクロ検査部の裏面検査結果に基づき、前記被検査基板の裏面を前記第2の撮像装置により検査して裏面不良箇所を検査する機能を有し、
    前記記憶装置は、前記マクロ検査部の表裏検査結果と前記ミクロ検査部の表裏検査結果とを前記所定のダイレイアウト上に記憶する機能を有し、
    前記データ解析装置は、前記記憶装置の記憶結果と、前記被検査基板に対する前記他の欠陥検査装置による欠陥検査結果と、前記被検査基板に対する前記電気特性の不良箇所の測定結果とを解析して重ね合わせて前記不良箇所に対するマーキングデータ及び/又はインクレスデータを出力する機能を有することを特徴とする基板検査システム。
    The substrate inspection system according to claim 1, further comprising:
    The macro inspection unit has a function of inspecting a back surface of the substrate to be inspected by visual inspection and inspecting a back surface defective portion,
    The micro inspection unit has a second imaging device arranged on the same optical axis as the first imaging device, and the back surface of the substrate to be inspected is based on the back surface inspection result of the macro inspection unit. It has a function of inspecting the back surface defective portion by inspecting with the second imaging device,
    The storage device has a function of storing the front and back inspection results of the macro inspection unit and the front and back inspection results of the micro inspection unit on the predetermined die layout,
    The data analysis device analyzes a storage result of the storage device, a defect inspection result by the other defect inspection device for the substrate to be inspected, and a measurement result of a defective portion of the electrical characteristic for the substrate to be inspected. A substrate inspection system having a function of superimposing and outputting marking data and / or inkless data for the defective portion.
  3. 請求項1又は2記載の基板検査システムは、更に、
    前記マーキングデータに基づき、前記被検査基板における前記不良箇所のダイにマーキングを行うマーキング装置を有することを特徴とする基板検査システム。
    The substrate inspection system according to claim 1 or 2, further comprising:
    A substrate inspection system comprising a marking device for marking a die of the defective portion on the substrate to be inspected based on the marking data.
  4. 前記被検査基板は、半導体ウェハであることを特徴とする請求項1〜3のいずれか1項に記載の基板検査システム。   The substrate inspection system according to claim 1, wherein the substrate to be inspected is a semiconductor wafer.
  5. 電子機器が形成されたダイが複数配置された被検査基板の表面を目視により検査して表面不良箇所を検査するマクロ検査処理と、
    前記マクロ検査処理後の前記被検査基板に対する位置合わせを行い、前記マクロ検査処理の表面検査結果に基づき、前記被検査基板の表面を第1の撮像装置により検査して表面不良箇所を検査するミクロ検査処理と、
    前記マクロ検査処理の表面検査結果と前記ミクロ検査処理の表面検査結果とを所定のダイレイアウト上に記憶する記憶処理と、
    前記記憶処理の記憶結果と、前記被検査基板に対する他の欠陥検査結果と、前記被検査基板に対する電気特性の不良箇所の測定結果とを解析して重ね合わせて前記不良箇所に対するマーキングデータ及び/又はインクレスデータを出力するデータ解析処理と、
    を有することを特徴とする基板検査方法。
    Macro inspection processing that inspects the surface of a substrate to be inspected on which a plurality of dies on which electronic devices are formed are arranged, and inspects a surface defect portion;
    A micro that aligns the substrate to be inspected after the macro inspection processing, and inspects the surface of the substrate to be inspected by a first imaging device based on a surface inspection result of the macro inspection processing, to inspect a surface defect portion. Inspection process,
    A storage process for storing the surface inspection result of the macro inspection process and the surface inspection result of the micro inspection process on a predetermined die layout;
    The storage result of the storage process, the other defect inspection result for the substrate to be inspected, and the measurement result of the defective portion of the electrical characteristics for the substrate to be inspected are analyzed and superimposed to provide marking data for the defective portion and / or Data analysis processing to output inkless data;
    A substrate inspection method characterized by comprising:
  6. 請求項5記載の基板検査方法は、更に、
    前記マクロ検査処理は、前記被検査基板の裏面に対して裏面不良箇所を検査する処理を行い、
    前記ミクロ検査処理は、前記第1の撮像装置と同一の光軸上に配置された第2の撮像装置を使用し、前記マクロ検査処理の裏面検査結果に基づき、前記被検査基板の裏面に対して裏面不良箇所を検査する処理を行い、
    前記記憶処理は、前記マクロ検査処理の表裏検査結果と前記ミクロ検査処理の表裏検査結果とを前記所定のダイレイアウト上に記憶し、
    前記データ解析処理は、前記記憶処理の記憶結果と、前記被検査基板に対する前記他の欠陥検査結果と、前記被検査基板に対する前記電気特性の不良箇所の測定結果とを解析して重ね合わせて前記不良箇所に対するマーキングデータ及び/又はインクレスデータを出力することを特徴とする基板検査方法。
    The substrate inspection method according to claim 5 further includes:
    The macro inspection process performs a process of inspecting a back surface defective portion with respect to the back surface of the substrate to be inspected,
    The micro inspection process uses a second imaging device arranged on the same optical axis as the first imaging device, and based on the back surface inspection result of the macro inspection process, the back surface of the substrate to be inspected. To inspect the backside defective part,
    The storage process stores the front / back inspection result of the macro inspection process and the front / back inspection result of the micro inspection process on the predetermined die layout,
    In the data analysis process, the storage result of the storage process, the other defect inspection result with respect to the substrate to be inspected, and the measurement result of the defective portion of the electrical characteristic with respect to the substrate to be inspected are analyzed and superimposed, A substrate inspection method for outputting marking data and / or inkless data for a defective portion.
  7. 請求項5又は6記載の基板検査方法は、更に、
    前記マーキングデータに基づき、前記被検査基板における前記不良箇所のダイにマーキングを行うことを特徴とする基板検査方法。
    The substrate inspection method according to claim 5 or 6, further comprising:
    A substrate inspection method, wherein marking is performed on a die of the defective portion of the substrate to be inspected based on the marking data.
  8. 前記被検査基板は、半導体ウェハであることを特徴とする請求項5〜7のいずれか1項に記載の基板検査方法。   The substrate inspection method according to claim 5, wherein the substrate to be inspected is a semiconductor wafer.
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