JP2008258625A - インターポーザおよびその製造方法ならびに電子回路パッケージ - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims abstract description 129
- 239000004020 conductor Substances 0.000 claims abstract description 66
- 239000000463 material Substances 0.000 claims description 52
- 239000002184 metal Substances 0.000 claims description 32
- 229910052751 metal Inorganic materials 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 19
- 229920005989 resin Polymers 0.000 claims description 17
- 239000011347 resin Substances 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 10
- 238000002788 crimping Methods 0.000 claims description 8
- 229910000679 solder Inorganic materials 0.000 claims description 8
- 239000000945 filler Substances 0.000 claims description 6
- 239000010931 gold Substances 0.000 claims description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 5
- 239000011521 glass Substances 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 239000000919 ceramic Substances 0.000 claims description 3
- 230000007812 deficiency Effects 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 239000003990 capacitor Substances 0.000 abstract description 58
- 238000010521 absorption reaction Methods 0.000 abstract description 7
- 230000006866 deterioration Effects 0.000 abstract description 4
- 230000001747 exhibiting effect Effects 0.000 abstract 1
- 230000001788 irregular Effects 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 239000010949 copper Substances 0.000 description 10
- 239000000243 solution Substances 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- -1 for example Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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- H01G4/228—Terminals
- H01G4/236—Terminals leading through the housing, i.e. lead-through
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/19011—Structure including integrated passive components
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
- H01L2924/19103—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device interposed between the semiconductor or solid-state device and the die mounting substrate, i.e. chip-on-passive
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
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Abstract
【課題】インターポーザのキャパシタを構成する誘電体の吸湿を防止し、電気特性劣化の小さいインターポーザを提供する。
【解決手段】互いに平行に配置される第１層および第２層である基板１１、１２と、基板１１、１２の互いに対向する面のそれぞれに導体で形成され、凹凸形状を有する電極１３、１４と、基板１１、１２の互いに対向する面のそれぞれに形成された電極１３、１４に挟まれる誘電体層１５と、基板１１の外側の面からその層を貫通して、基板１２の対向する面に形成された電極１４に電気的に接続する第１の導体部１６と、基板１２の外側の面からその部分を貫通して、基板１１の対向する面に形成された電極１３に電気的に接続する第２の導体部１７と、を備える。
【選択図】図１
【解決手段】互いに平行に配置される第１層および第２層である基板１１、１２と、基板１１、１２の互いに対向する面のそれぞれに導体で形成され、凹凸形状を有する電極１３、１４と、基板１１、１２の互いに対向する面のそれぞれに形成された電極１３、１４に挟まれる誘電体層１５と、基板１１の外側の面からその層を貫通して、基板１２の対向する面に形成された電極１４に電気的に接続する第１の導体部１６と、基板１２の外側の面からその部分を貫通して、基板１１の対向する面に形成された電極１３に電気的に接続する第２の導体部１７と、を備える。
【選択図】図１
Description
本発明は、ＩＣなどの電子部品を実装するための、キャパシタを備えるインターポーザおよびその製造方法ならびに電子回路パッケージに関する。
電子回路に発生するノイズ等を抑制し、半導体集積回路装置等を安定して動作させる目的で、半導体集積回路素子の信号端子と接地回路の間、または電源端子と接地回路との間にキャパシタ（バイパスコンデンサまたはデカップリングコンデンサ）を接続することが行われている。また、半導体チップと配線基板の間、または半導体チップの層間の接続配線を形成する中継用基板として、例えば、シリコン基板より構成されるインターポーザが利用される。そして、インターポーザに前述のキャパシタなどを形成する技術も開発されている。
例えば、特許文献１には、シリコン基板にキャパシタを形成する技術が記載されている。特許文献１の技術は、シリコンキャパシタを製造するために、シリコン基板にホール構造を製造し、その表面にドーピングにより導電領域を製造し、かつその表面にホール構造を充填することなく誘電層および導電層を設置する。そして、導電領域のドーピングにより生じたシリコン基板の機械的な応力を補正するために、導電層の表面に、機械的な圧縮応力下にあるコンフオーマルな補助層を形成させる。
特表２００１−５０８９４８号公報
従来、シリコンキャパシタではトレンチ構造によって表面積を増加して、キャパシタの静電容量を拡大している。キャパシタの構成には、インターポーザ表面またはトレンチにＣＶＤやゾルゲル法により誘電体を形成する方法が用いられている。
しかしながら、前述のシリコン基板にトレンチ構造を形成しシリコンキャパシタを製造する方法では、キャパシタを形成する製造プロセス中にキャパシタの誘電体が吸湿し、リーク電流が大きくなることが予想される。さらに、実際にキャパシタを回路パッケージに組み込んだときに、誘電体の吸湿のためにキャパシタの電極間でショートする可能性がある。
また、回路パッケージの高さを小さくするために、インターポーザは支持基板に貼り付けて研磨される。そして、インターポーザを回路基板に実装した後に、支持基板を剥離する工程を採っている。従来のシリコンキャパシタでは、支持基板をインターポーザからはがす工程で液処理を行うときに、誘電体への液のしみこみや接着剤の残渣によりキャパシタの電気特性が劣化する可能性がある。
本発明は、上記事情に鑑みてなされたものであり、キャパシタを構成する誘電体の吸湿を防止し、電気特性劣化の小さいキャパシタを提供することを目的とする。
本発明の第１の観点に係るインターポーザは、互いに平行に配置される第１層および第２層を有する基材と、前記基材の第１層および第２層の互いに対向する面のそれぞれに導体で形成され、凹凸形状を有する電極と、前記基材の第１層および第２層の互いに対向する面のそれぞれに形成された前記電極に挟まれる誘電体層と、前記基材の第１層の外側の面からその層を貫通して、前記第２層の前記対向する面に形成された前記電極に電気的に接続する第１の導体部と、前記基材の第２層の外側の面からその部分を貫通して、前記基材の第１層の対向する面に形成された前記電極に電気的に接続する第２の導体部と、
を備えることを特徴とする。
を備えることを特徴とする。
好ましくは、前記第１層および第２層を有する基材は、シリコン、ガラスまたはセラミックのうちいずれか１つを含む材質で形成されることを特徴とする。
前記基材と、前記基材の第１層および第２層のそのそれぞれに形成される前記第１の導体部および前記第２の導体部との間に、前記基材と前記第１および第２の導体部とを絶縁する絶縁層を備えてもよい。
好ましくは、前記基材の第１層および第２層は、それぞれ前記誘電体層に接する側の面に、一方の前記基材の部分の表面の凸部が他方の前記基材の部分の凹部に嵌合するように、凹凸が形成される。
さらに、前記基材の第１層および第２層は、単結晶シリコンで形成され、前記凹凸は、異方性エッチングで形成されてもよい。
なお、前記誘電体層は、樹脂または誘電性フィラーを含む樹脂で形成されてもよい。
また、前記基材の外側の面に配置されたインダクタを備えてもよい。
好ましくは、前記第１の導体部は、前記基材の第２層に接する前記基材の第１層の表面に形成される前記電極に接続されず、かつ、前記第２の導体部は、前記基材の第２層に接する前記基材の第２層の表面に形成される前記電極に接続されないこと、を特徴とする。
好ましくは、前記第１の導体部と前記第２の導体部のそれぞれに配置される複数の金属層であって、基材の外側にある前記複数の金属層と、前記金属層のそれぞれに配置される半田層からなるバンプと、を備えることを特徴とする。
好ましくは、前記複数の金属層は、金またはニッケルを含むことを特徴とする。
好ましくは、前記基材の第１の外側表面を覆い、かついくつかの前記金属層を部分的に覆うように絶縁層が配置されることを特徴とする。
さらに、前記のインターポーザを２つ以上備え、該２つ以上の前記インターポーザのそれぞれの前記第１の導体部同士、または前記第２の導体部同士、または一方の前記第１の導体部と他方の前記第２の導体部と、が電気的に接続するように、積層して構成してもよい。
本発明の第２の観点に係る電子回路パッケージは、前記第１の観点に係るインターポーザを含んで構成されることを特徴とする。
本発明の第３の観点に係るインターポーザの製造方法は、平行に配置される２つの基材のそれぞれ対向する側の面に、一方の前記基材の表面の凸部が他方の前記基材の凹部に嵌合するように、凹凸を形成するトレンチ形成工程と、前記２つの基材のそれぞれ対向する側の表面に導体層を形成する電極形成工程と、前記２つの基材の間に誘電体層を挟んで圧着する圧着工程と、
を備えることを特徴とする。
を備えることを特徴とする。
特に、前記トレンチ形成工程は、前記凹凸を異方性エッチングで形成することを特徴とする。
好ましくは、前記基材の外側の面からその基材を貫通して、その基材の前記対向する面に形成された前記導体層に電気的に接続する第１の導体部を形成する第１の端子形成工程と、前記２つの基材の一方の外側の面からその基材を貫通して、前記２つの基材の他方の対向する面に形成された前記導体層に電気的に接続する第２の導体部を形成する第２の端子形成工程と、を備えることを特徴とする。
好ましくは、樹脂で形成された前記誘電体層に開口部を形成するためにレーザを使用する工程を備えることを特徴とする。
好ましくは、前記基材と前記第１および第２の導体部との間に絶縁膜を形成する工程を備えることを特徴とする。
好ましくは、前記圧着工程は、前記誘電体層の厚さが、第１の層と第２の層との隙間が過不足無く充填されるように選択し、かつ前記圧着工程は、真空状態の乾燥雰囲気で行われることを特徴とする。
好ましくは、前記電極形成工程は、矩形断面を有する電極を形成する工程を含むことを特徴とする。
本発明のインターポーザによれば、キャパシタを構成する誘電体の吸湿を防止し、電気特性劣化の小さいキャパシタを提供することができる。
本発明の実施の形態に係るキャパシタおよびその製造方法について図面を参照して説明する。本実施の形態では、特にキャパシタがインターポーザ内に形成される場合を例に挙げて説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。また、各図は理解を容易にするため各部の大きさが適当に変更されていて、実際の大きさの比率とは異っている。
（実施の形態１）
本発明の実施の形態に係るキャパシタ１０は、例えば図１に示すようにインターポーザ３０内に形成される。インターポーザ３０は、図２に模式的に示すように、電子回路パッケージ１００において、半導体チップ５０と回路基板４０との間に配置される。インターポーザ３０は、半導体チップ５０の電源端子Ｔｖ、接地端子Ｔｇ、複数の信号端子Ｔｓを、それぞれ、接続導体Ｉｖ、Ｉｇ、Ｉｓにより、回路基板４０の電源ラインＬｖ、接地ラインＬｇ、複数の信号ラインＬｓに接続する。同時に、インターポーザ３０は、半導体チップ５０の電源端子Ｔｖと接地端子Ｔｇの間に電源ノイズ低減用のキャパシタＣ（キャパシタ１０）を接続する装置である。
本発明の実施の形態に係るキャパシタ１０は、例えば図１に示すようにインターポーザ３０内に形成される。インターポーザ３０は、図２に模式的に示すように、電子回路パッケージ１００において、半導体チップ５０と回路基板４０との間に配置される。インターポーザ３０は、半導体チップ５０の電源端子Ｔｖ、接地端子Ｔｇ、複数の信号端子Ｔｓを、それぞれ、接続導体Ｉｖ、Ｉｇ、Ｉｓにより、回路基板４０の電源ラインＬｖ、接地ラインＬｇ、複数の信号ラインＬｓに接続する。同時に、インターポーザ３０は、半導体チップ５０の電源端子Ｔｖと接地端子Ｔｇの間に電源ノイズ低減用のキャパシタＣ（キャパシタ１０）を接続する装置である。
図３に平面図で模式的に示すように、半導体チップ５０の各接続端子、インターポーザ３０の上下の各接続端子、および回路基板４０の各配線の接続パッドは、相対的に同一の位置またはキャパシタ１０の凹凸を隔てた位置に配置されている。水平方向の位置合わせを行って重ねて載置することにより、半導体チップ５０の各接続端子と回路基板４０の対応する接続パッドとがインターポーザ３０を介して接続されて、電子回路パッケージ１００が構成される。なお、回路基板４０とインターポーザ３０の間の空隙、およびインターポーザ３０と半導体チップ５０の間の空隙には、適宜、樹脂などの充填材が充填される。
次に、キャパシタ１０およびこれを備えるインターポーザ３０の構造を説明する。図１は、インターポーザ３０の断面構成を示すもので、図３に示す平面図のＸ−Ｘ線での断面に相当する。インターポーザ３０の接続導体Ｉｖ、Ｉｇ、Ｉｓは、図１の上側が半導体チップ５０に接続し、下側が回路基板４０に接続する。上側の接続導体Ｉｖ、Ｉｇ、Ｉｓが、それぞれ半導体チップ５０の端子Ｔｖ、Ｔｇ、Ｔｓに接続することを括弧で示す。また、下側の接続導体Ｉｖ、Ｉｇ、Ｉｓが、それぞれ回路基板４０の信号ラインＬｖ、Ｌｇ、Ｌｓに接続することを括弧で示す。
図示するように、インターポーザ３０は、基板１１、１２と、キャパシタ１０と、端子１６ｇ、１６ｓ、１６ｖ、１７ｇ、１７ｓ、１７ｖと、絶縁層１８、１９と、金属層２０ｇ、２０ｓ、２０ｖ、２１ｇ、２１ｓ、２１ｖと、バンプ２２ｇ、２２ｓ、２２ｖ、２３ｇ、２３ｓ、２３ｖと、絶縁膜２５とを備える。キャパシタ１０は、電極１３、１４と、誘電体層１５と、から構成される。以下、煩を避けるために、端子１６（上側の端子を指す場合は端子１７）、金属層２０（上側の金属層を指す場合は金属層２１）、バンプ２２（上側のバンプを指す場合はバンプ２３）と総称する場合がある。
（キャパシタ１０が形成される）基板１１、１２は、例えばシリコン単結晶または半導体シリコン等の基材から構成される。基板１１、１２は、例えば８０μｍ程度の厚みを備え、このインターポーザ３０全体を支持する。基板１１、１２には、凹部７１、７２と、凸部７３、７４が形成されている。基板１１の凸部７３は、基板１２の凹部７２に間隔を保持して嵌合し、基板１２の凸部７４は、基板１１の凹部７１に間隔を保持して嵌合している。凹部７１、７２の深さ（または凸部７３、７４の高さ）は、例えば５０μｍ程度である。基板１１および１２のそれぞれ対向する面の凹凸に沿って、電極１３、１４が形成されている。基板１１と基板１２の間隙に誘電体層１５が挟まれている。
基板１１、１２に凹部７１、７２と凸部７３、７４を互いに嵌合するように形成することによって、電極１３、１４間の距離を保ったままインターポーザ３０の面積あたりの電極１３、１４の面積を増加して、キャパシタ１０の静電容量を拡大している。
電極１３、１４は金属などの導電体、例えば銅（Ｃｕ）などから形成されている。電極１３、１４は、例えば、０．１μｍ程度の厚さに形成される。また電極１３、１４は、端子１６ｖ、１７ｇを接触せず貫通させるために、開口部７５、７６を備える。開口部７５、７６の幅は、例えば、２０μｍ程度である。
誘電体層１５は、常温で高い比誘電率を備える誘電体である樹脂または誘電性フィラーを含む樹脂から構成され、キャパシタ１０の容量を大きくするための誘電体層として機能する。誘電体層１５は、例えば、エポキシまたはポリイミドなどの樹脂で構成される。あるいは、それらの樹脂に強誘電体フィラーを充填して構成してもよい。
誘電体層１５は、適当な塑性変形性を有し、基板１１、１２の凹凸に沿って隙間を埋めるように変形して形成される。誘電体層１５は、形成するキャパシタ１０に所望の容量を確保し、且つ、必要な耐圧を確保できる厚み、例えば１０μｍの厚みに形成される。また、誘電体層１５を端子１６ｖ、１７ｇ、１６ｓ、１７ｓが貫通している。
端子１６は金属などの導電体、例えば銅（Ｃｕ）などから形成されている。端子１６、１７と基板１１、１２の間に絶縁膜２５が形成されている。接続導体Ｉｖの端子１６ｖ、１７ｖは、上部の電極１４に接続している。端子１６ｖは第２の導体部を構成し、端子１７ｖは第１の導体部を構成する。電極１４は、キャパシタ１０の電源側電極である。接続導体Ｉｇの端子１６ｇ、１７ｇは、下部の電極１３に接続している。端子１６ｇは第１の導体部を構成し、端子１７ｇは第２の導体部を構成する。電極１３は、キャパシタ１０の接地側電極である。接続導体Ｉｓの端子１６ｓ、１７ｓは、互いに接続している。接続導体Ｉｓは半導体チップ５０の信号端子Ｔｓを回路基板４０の信号ラインＬｓに接続する。ここでは、信号端子Ｔｓはキャパシタ１０に接続していない。
端子１６の上には、例えば金（Ａｕ）またはニッケル（Ｎｉ）からなる金属層２０がそれぞれ形成される。金属層２０は、端子１６を腐食から保護するため形成される。金属層２０の上には、半田層からなるバンプ２２が形成される。絶縁層１８、１９は、バンプ２２を形成する際、およびインターポーザ３０と回路基板４０または半導体チップ５０を接続する際のソルダーレジストである。また、絶縁層１８、１９は、金属層２０を形成する際のマスクになっている。
このように、本実施の形態のキャパシタ１０は、誘電体層１５の両面を基板１１、１２で挟むことによって、誘電体層１５が吸湿することを防止する。詳細に後述するように、電極１３、１４や端子１６を形成する際に誘電体層１５がエッチング液等に曝されることが極めて少なく、また、基板を薄くするための支持基板の貼り付けおよび剥離工程を必要としない。その結果、特性劣化の小さい誘電体層１５を備え、品質の安定したキャパシタ１０を提供することができる。
次に、上記構成を有するキャパシタ１０の製造方法について図面を参照して説明する。なお、以下に記載する製造方法は一例であって、同様の結果物が得られるのであればこれに限られない。
まず、基板１１を用意する。基板１１は、例えば８０μｍの厚さを有する単結晶シリコンの基板を用いる。基板１１の表面に付着した埃等の汚れを洗浄して除去した後、図４Ａに示すように、スパッタによって例えばＮｉ／Ｃｒ等を厚さ１００ｎｍ程度に堆積し、ハードマスク層６１を片面に形成する。続いて、図４Ｂに示すように、凹部７１を形成する領域に開口を有するレジストパターン８１をフォトリソグラフィ等によりハードマスク層６１上に形成する。
図４Ｃに示すようにレジストパターン８１をマスクとして、ハードマスク層６１の凹部７１に対応する領域をエッチング液によりエッチングして除去し、ハードマスク６１ａを形成する。ハードマスク６１ａをマスクとして、単結晶シリコンである基板１１をＫＯＨ水溶液などを用いて異方性エッチングして、図４Ｄに示すように、基板１１に凹部７１を形成する。ハードマスク層６１で残った部分が凸部７３になる。凹部７１の深さは、例えば、５０μｍ程度である。
基板１１の凹部を形成した面に、例えば、電極スパッタによって銅（Ｃｕ）を厚さ１００ｎｍ程度に堆積し、電極１３となる電極層１３ａを形成する。ここで、ハードマスク６１ａを除去してから電極層１３ａを形成してもよいが、誘電体層１５側に露出することはなく、電気特性に影響はないので除去する必要はない。図４Ｅに示すように、開口部７５を形成する領域に開口を有するレジストパターン８２を、フォトリソグラフィ等により電極層１３ａ上に形成する。
レジストパターン８２をマスクとして、電極層１３ａを硫酸および過酸化水素を含む混合液などを用いてエッチングして、図４Ｆに示すように、電極１３とその開口部７５を形成する。
図４Ａないし図４Ｆに示す工程と同様にして、図４Ｇに示すように、基板１２に凹部７２を異方性エッチングで形成し、電極１４およびその開口部７６を形成する。基板１１の凸部７３は、基板１２の凹部７２に対応する位置に形成し、基板１２の凸部７４は、基板１１の凹部７１に対応する位置に形成する。
次に、樹脂または誘電性フィラーを含む樹脂からなる誘電体層１５を用意し、図４Ｈに示すように、基板１１と基板１２をそれぞれの凹凸が形成された面を対向させて、その間に誘電体層１５を挟む。基板１１と基板１２を互いに圧着して、誘電体層１５を凹凸形状に沿って変形させ、凹部７１、７２と凸部７３、７４を誘電体層１５で隙間なく充填させる（図４Ｉ参照）。誘電体層１５の厚さは、基板１１と１２の間隔を所定の距離にしたときに、過不足無く隙間が充填されるように、予め調整する。基板１１、１２に誘電体層１５を挟んで圧着する工程は、少なくとも乾燥雰囲気、好ましくは真空中で行う。誘電体層１５が吸湿することなく、さらに、欠陥が生じることを防止するためである。
図４Ｊは、端子１６を形成するための孔を一方の基板に開けた状態を示す図である。インターポーザ３０の高さを小さくするために、基板１１の外側（図４Ｊでは下側）の面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）で研磨する。基板１２が支持材となるので、ＣＭＰ工程において別の支持基板を貼り付ける必要がない。
図４Ａないし図４Ｃの工程と同様にして、開口部７７を形成する。すなわち、まずスパッタによって例えばＮｉ／Ｃｒ等を厚さ１００ｎｍ程度に堆積し、ハードマスク層を片面に形成する。続いて、開口部７７を形成する領域に開口を有するレジストパターン（図示せず）をフォトリソグラフィ等によりハードマスク層上に形成する。レジストパターンをマスクとして、ハードマスク層の凹部７１に対応する領域をエッチング液によりエッチングして除去してハードマスク８３を形成する。ハードマスク８３をマスクとして、単結晶シリコンである基板１１をＫＯＨ水溶液などを用いて異方性エッチングして、図４Ｊに示すように、基板１１に開口部７７を形成する。
図４Ｋは、誘電体層に端子１６ｖを形成するための開口部を形成した状態を示す。ハードマスク８３を剥離除去し、端子１６ｖを形成する開口部７７からレーザで誘電体層１５に開口部７８を形成する。誘電体層１５は樹脂で形成されているので、電極１４および基板１１を傷つけることなくレーザ加工することができる。電極１３に達した所定の開口部７７には端子１６ｇを形成するので、レーザ加工しない。
図４Ｌおよび図４Ｍは、基板１１と開口部７７、７８の表面に絶縁膜２５を形成する工程を示す。基板１１の表面に、樹脂フィルム等から形成される絶縁材２５ａを貼り付ける（図４Ｌ参照）。開口部７７、７８の底部の電極１３、１４を露出させるため、例えば、炭酸ガスレーザで絶縁材２５ａに穴を開け、絶縁膜２５を形成する（図４Ｍ参照）。
絶縁膜２５を形成するのは、絶縁を確実にすることと、端子１６を形成する工程で基板１１および誘電体層１５を保護するためである。絶縁膜２５を形成する方法として、樹脂フィルム等を用いる他、酸化膜を形成する等の方法でもよい。図４Ｎ以降では、図を見やすくするために、絶縁膜２５を省略する。
図４Ｎは、端子１６を形成する予備工程を示す。基板１１の表面と開口部７７、７８にＣｕ等の金属をスパッタで堆積し、シード層８４を形成する。その上に、レジスト層を形成し、端子１６を形成する部分を除去して（パターニングして）、レジスト８５を形成する。
シード層８４を電極にしてＣｕをめっきし、レジスト８５の形成されていない部分に端子１６ｖ、１６ｇを形成する。そして、図４Ｏに示すように、レジスト８５を除去する。この状態では、端子１６同士はシード層８４によって電気的に接続している。
シード層８４をエッチングで除去すると、図４Ｐに示すように、端子１６ｖ、１６ｇが互いに導通しない状態で残る。シード層８４をエッチングするときに端子１６の表面もエッチングされるが、シード層８４は極めて薄いので端子１６はほとんど残る。こうして、上側の電極１４に接続する端子１６ｖと、下側の電極１３に接続する端子１６ｇが形成される。電極１３、１４に接続しない端子１６ｓは（図１参照）、端子１６ｖと同様に基板１２に達する端子として形成される。なお、端子１６は、印刷による導体充填で形成してもよい。
図４Ｑは、基板１１と端子１６の上に絶縁層１８を形成した状態を示す断面図である。絶縁材（ソルダーレジスト）を塗布し、フォトリソグラフィーによってパターニングして、端子１６の上に開口部７９を有する絶縁層１８を形成する。
開口部７９を通じて、端子１６の上に無電解ＮｉまたはＡｕを形成して、図４Ｒに示すように、金属層２０ｖ、２０ｇを形成する。金属層２０ｖ、２０ｇの厚さは、例えば５μｍ程度である。
開口部７９を通じて、端子１６の上に無電解ＮｉまたはＡｕを形成して、図４Ｒに示すように、金属層２０ｖ、２０ｇを形成する。金属層２０ｖ、２０ｇの厚さは、例えば５μｍ程度である。
図４Ｓに示すように、金属層２０ｖおよび２０ｇ上に、それぞれ半田層を形成し、バンプ２２ｖおよび２２ｇを形成する。バンプ２２ｖ、２２ｇの厚さは、例えば、３０μｍ程度である。
図４Ｔは、インターポーザ３０を回路基板４０に接続した状態を示す断面図である。インターポーザ３０の接続導体Ｉｇ、Ｉｖに対応する位置に配線４１ｇ、４１ｖ、金属層４２およびバンプ４３が形成された回路基板４０の上に、位置を合わせてインターポーザ３０を載せ、リフロー炉に通して加熱することによって、バンプ２２ｖ、２２ｇとバンプ４３を溶融して結合する。インターポーザ３０の接続導体Ｉｇ、Ｉｖはそれぞれ、回路基板４０の配線４１ｇ、４１ｖに電気的に接続される。なお、端子１６ｖ、１６ｇと配線４１ｖ、４１ｇの接合は、金属の加圧接合（Ｃｕ−Ｃｕ接合）でもよい。
図４Ｕは、インターポーザ３０の基板１２に接続導体を形成した状態を示す。図４Ｊないし図４Ｓで説明した工程と同様にして、基板１２に接続導体Ｉｇ、Ｉｖを形成する。まず、インターポーザ３０の高さを小さくするために、基板１２の外側（図４Ｕでは上側）の面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）で研磨する。インターポーザ３０は回路基板４０に固定されているので、支持基板を貼り付ける必要がない。
ついで、ハードマスクを形成し、ハードマスクをマスクとして端子１７を形成する領域にエッチングで開口部を形成する。そのとき、図４Ｕには示されていないが、端子１７ｓを形成する開口は、端子１６ｓに達する。さらに、端子１７ｇを形成する開口から誘電体層１５にレーザ加工で開口を形成する。図４Ｌ、図４Ｍで説明したように、基板１２とその開口の表面に絶縁膜２５（図示せず）を形成する。基板１２（絶縁膜２５）とその開口部の表面にシード層をスパッタで堆積する。端子１７を形成する領域を開口としてレジストを形成する。シード層を電極にしてＣｕをめっきし、端子１７ｖ、１７ｇを形成する。レジストを除去して、シード層をエッチング除去すると端子１７ｖ、１７ｇが互いに導通しない状態で残る。図４Ｕには示されていないが、端子１７ｓも同様にして形成する。
絶縁層１９をフォトリソグラフィーによってパターニングして形成し、端子１７ｖ、１７ｇの上に金属層２１ｖ、２１ｇを形成したのち、半田層でバンプ２３ｖ、２３ｇを形成する。こうして、電極１３に接続する接続導体Ｉｇ、電極１４に接続する接続導体Ｉｖ、および端子１６ｓに接続する接続導体Ｉｓ（図１参照）が形成される。
インターポーザ３０の上に、バンプ２３ｖ、２３ｇの位置に合わせて半導体チップ５０を結合して、電子回路パッケージ１００を構成する。
インターポーザ３０の上に、バンプ２３ｖ、２３ｇの位置に合わせて半導体チップ５０を結合して、電子回路パッケージ１００を構成する。
キャパシタ１０は、以上説明したような工程で製造される。キャパシタ１０を構成する誘電体層１５は、基板１１、１２に開口部７７を形成するときにエッチング液に一部が曝され、開口部７８を形成するときにレーザ加工されることを除いて、開口部７７、７８にシード層を形成したのちは、吸湿または不純物が拡散することがない。従って、ウエットプロセスやデバイス使用時の吸湿の影響を小さくすることができる。デバイス使用時においては、樹脂からなる誘電体が露出することなく基板内部にあるので、誘電体の吸湿が抑制され、例えば、誘電体のクラックに水分がたまることがほとんどなく、そうした水分を経由する電極間短絡が抑制される。また、片方の基板１２が支持基板の役割を果たすので、基板を薄くするための支持基板の貼り付けおよび剥離工程を必要としない。その結果、支持基板貼り付けなどの残渣の影響がない。
なお、以上のように構成したインターポーザ３０を２層またはそれ以上積層して、複数層でインターポーザを構成してもよい。その場合、各層のインターポーザの接地側の接続導体Ｉｇ同士、電源側の接続導体Ｉｖ同士を接続すると、上下のインターポーザ３０のキャパシタ１０が並列接続されて、半導体チップの１つの端子に接続するキャパシタの容量を増加することができる。
（実施の形態１の変形例）
図５は、本発明の実施の形態に係るキャパシタを備えるインターポーザの異なる構成例を示す断面図である。図５の例では、インターポーザ３０の基板１２の表面にインダクタ２４が形成されている。図５に示すように、インターポーザの表面にインダクタや抵抗を形成してもよい。
図５は、本発明の実施の形態に係るキャパシタを備えるインターポーザの異なる構成例を示す断面図である。図５の例では、インターポーザ３０の基板１２の表面にインダクタ２４が形成されている。図５に示すように、インターポーザの表面にインダクタや抵抗を形成してもよい。
インターポーザ３０の表面にインダクタや抵抗を形成する工程において、誘電体層１５は、基板１２で覆われているので、誘電体層１５はエッチング液等に曝されることがない。インターポーザ３０の表面に電子部品を形成する場合でも、キャパシタ１０の特性が劣化するおそれがない。
図５の例のインターポーザ３０についても、２層またはそれ以上積層して、複数層でインターポーザを構成してもよい。インダクタや抵抗の場合は、それらを直列接続することによって、半導体チップの１つの端子に接続するインダクタンスまたは抵抗を増加させることができる。また、キャパシタ、インダクタおよび抵抗を組み合わせて接続して所定のインピーダンスを構成することも可能である。
（実施の形態２）
図６は、本発明の実施の形態に係る異なる形態のキャパシタを備えるインターポーザの構成例を示す断面図である。実施の形態２では、基板１１、１２をガラスまたはセラミックで構成する。
図６は、本発明の実施の形態に係る異なる形態のキャパシタを備えるインターポーザの構成例を示す断面図である。実施の形態２では、基板１１、１２をガラスまたはセラミックで構成する。
図６の例では、基板１１、１２をガラスで構成する。凹部７１、７２を、例えばフッ酸（ＨＦ）などを用いたエッチングよって形成する。図６の例は、等方性エッチングによって断面がほぼ矩形の凹部が形成されていることを示す。この場合でも、基板１１、１２の凹凸がそれぞれ嵌合するように凹部７１、７２と凸部７３、７４を形成する。基板１１の凸部７３は、基板１２の凹部７２に間隔を保持して嵌合し、基板１２の凸部７４は、基板１１の凹部７１に間隔を保持して嵌合している。基板１１および１２のそれぞれ対向する面の凹凸に沿って、電極１３、１４が形成されている。基板１１と基板１２の間隙に誘電体層１５が挟まれている。
基板１１、１２に凹部７１、７２と凸部７３、７４を互いに嵌合するように形成することによって、電極１３、１４間の距離を保ったままインターポーザ３０の面積あたりの電極１３、１４の面積を増加して、キャパシタ１０の静電容量を拡大している。
図６に示す実施の形態２でも、誘電体層１５は、基板１１、１２に挟まれているので、誘電体層１５が吸湿することを防止する。電極１３、１４や端子１６を形成する際に誘電体層１５がエッチング液等に曝されることが極めて少なく、また、基板を薄くするための支持基板の貼り付けおよび剥離工程を必要としない。その結果、高品質の誘電体層１５を備え、高品質なキャパシタ１０を提供することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明に係るインターポーザは、そのキャパシタを構成する誘電体層が吸湿することがなく、また支持基板の残渣等の影響による劣化を防止することができる。そして、本発明のインターポーザを含む電子回路パッケージは、キャパシタの電気特性が劣化することなく、安定した性能を保つことができる。
１０ キャパシタ
１１、１２ 基板
１３ 電極
１４ 電極
１５ 誘電体層
１６、１６ｇ、１６ｓ、１６ｖ 端子
１７、１７ｇ、１７ｓ、１７ｖ 端子
１８、１９ 絶縁層
２０、２０ｇ、２０ｓ、２０ｖ 金属層
２１、２１ｇ、２１ｓ、２１ｖ 金属層
２２、２２ｇ、２２ｓ、２２ｖ バンプ
２３、２３ｇ、２３ｓ、２３ｖ バンプ
２４ インダクタ
２５ 絶縁膜
２５ａ 絶縁材
３０ インターポーザ
４０ 回路基板
４１ｇ、４１ｖ 配線
４２ 金属層
４３ バンプ
５０ 半導体チップ
７１、７２ 凹部
７３、７４ 凸部
７５、７６、７７、７８ 開口部
１００ 電子回路パッケージ
１１、１２ 基板
１３ 電極
１４ 電極
１５ 誘電体層
１６、１６ｇ、１６ｓ、１６ｖ 端子
１７、１７ｇ、１７ｓ、１７ｖ 端子
１８、１９ 絶縁層
２０、２０ｇ、２０ｓ、２０ｖ 金属層
２１、２１ｇ、２１ｓ、２１ｖ 金属層
２２、２２ｇ、２２ｓ、２２ｖ バンプ
２３、２３ｇ、２３ｓ、２３ｖ バンプ
２４ インダクタ
２５ 絶縁膜
２５ａ 絶縁材
３０ インターポーザ
４０ 回路基板
４１ｇ、４１ｖ 配線
４２ 金属層
４３ バンプ
５０ 半導体チップ
７１、７２ 凹部
７３、７４ 凸部
７５、７６、７７、７８ 開口部
１００ 電子回路パッケージ
Claims (20)
- 互いに平行に配置される第１層および第２層を有する基材と、
前記基材の第１層および第２層の互いに対向する面のそれぞれに導体で形成され、凹凸形状を有する電極と、
前記基材の第１層および第２層の互いに対向する面のそれぞれに形成された前記電極に挟まれる誘電体層と、
前記基材の第１層の外側の面からその層を貫通して、前記第２層の前記対向する面に形成された前記電極に電気的に接続する第１の導体部と、
前記基材の第２層の外側の面からその部分を貫通して、前記基材の第１層の対向する面に形成された前記電極に電気的に接続する第２の導体部と、
を備えることを特徴とするインターポーザ。 - 前記第１層および第２層を有する基材は、シリコン、ガラスまたはセラミックのうちいずれか１つを含む材質で形成されることを特徴とする請求項１に記載のインターポーザ。
- 前記基材と、前記基材の第１層および第２層のそのそれぞれに形成される前記第１の導体部および前記第２の導体部との間に、前記基材と前記第１および第２の導体部とを絶縁する絶縁層を備えることを特徴とする請求項１または２に記載のインターポーザ。
- 前記基材の第１層および第２層は、それぞれ前記誘電体層に接する側の面に、一方の前記基材の部分の表面の凸部が他方の前記基材の部分の凹部に嵌合するように、凹凸が形成されたことを特徴とする請求項１ないし３のいずれか１項に記載のインターポーザ。
- 前記基材の第１層および第２層は、単結晶シリコンで形成され、
前記凹凸は、異方性エッチングで形成されることを特徴とする請求項４に記載のインターポーザ。 - 前記誘電体層は、樹脂または誘電性フィラーを含む樹脂で形成されることを特徴とする請求項１ないし５のいずれか１項に記載のインターポーザ。
- 前記基材の外側の面に配置されたインダクタを備えることを特徴とする請求項１ないし６のいずれか１項に記載のインターポーザ。
- 前記第１の導体部は、前記基材の第２層に接する前記基材の第１層の表面に形成される前記電極に接続されず、かつ、前記第２の導体部は、前記基材の第２層に接する前記基材の第２層の表面に形成される前記電極に接続されないこと、を特徴とする請求項１ないし７のいずれか１項に記載のインターポーザ。
- 前記第１の導体部と前記第２の導体部のそれぞれに配置される複数の金属層であって、基材の外側にある前記複数の金属層と、前記金属層のそれぞれに配置される半田層からなるバンプと、を備えることを特徴とする請求項１ないし８のいずれか１項に記載のインターポーザ。
- 前記複数の金属層は、金またはニッケルを含むことを特徴とする請求項９に記載のインポーザ。
- 前記基材の第１の外側表面を覆い、かついくつかの前記金属層を部分的に覆うように絶縁層が配置されることを特徴とする請求項９または１０に記載のインポーザ。
- 請求項１ないし１１のいずれか１項に記載のインターポーザを２つ以上備え、該２つ以上の前記インターポーザのそれぞれの前記第１の導体部同士、または前記第２の導体部同士、または一方の前記第１の導体部と他方の前記第２の導体部と、が電気的に接続するように、積層して構成されることを特徴とするインターポーザ。
- 請求項１ないし１２のいずれか１項に記載のインターポーザを含んで構成されることを特徴とする電子回路パッケージ。
- 平行に配置される２つの基材のそれぞれ対向する側の面に、一方の前記基材の表面の凸部が他方の前記基材の凹部に嵌合するように、凹凸を形成するトレンチ形成工程と、
前記２つの基材のそれぞれ対向する側の表面に導体層を形成する電極形成工程と、
前記２つの基材の間に誘電体層を挟んで圧着する圧着工程と、
を備えることを特徴とするインターポーザの製造方法。 - 前記トレンチ形成工程は、前記凹凸を異方性エッチングで形成することを特徴とする請求項１４に記載のインターポーザの製造方法。
- 前記基材の外側の面からその基材を貫通して、その基材の前記対向する面に形成された前記導体層に電気的に接続する第１の導体部を形成する第１の端子形成工程と、
前記２つの基材の一方の外側の面からその基材を貫通して、前記２つの基材の他方の対向する面に形成された前記導体層に電気的に接続する第２の導体部を形成する第２の端子形成工程と、
を備えることを特徴とする請求項１４または１５に記載のインターポーザの製造方法。 - 樹脂で形成された前記誘電体層に開口部を形成するためにレーザを使用する工程を備えることを特徴とする請求項１４ないし１６のいずれか１項に記載のインターポーザの製造方法。
- 前記基材と前記第１および第２の導体部との間に絶縁膜を形成する工程を備えることを特徴とする請求項１４ないし１７のいずれか１項に記載のインターポーザの製造方法。
- 前記圧着工程は、前記誘電体層の厚さが、第１の層と第２の層との隙間が過不足無く充填されるように選択し、かつ前記圧着工程は、真空状態の乾燥雰囲気で行われることを特徴とする請求項１４ないし１８のいずれか１項に記載のインターポーザの製造方法。
- 前記電極形成工程は、矩形断面を有する電極を形成する工程を含むことを特徴とする請求項１４ないし１９のいずれか１項に記載のインターポーザの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US91049607P | 2007-04-06 | 2007-04-06 | |
| US11/949,795 US7911802B2 (en) | 2007-04-06 | 2007-12-04 | Interposer, a method for manufacturing the same and an electronic circuit package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008258625A true JP2008258625A (ja) | 2008-10-23 |
| JP4571201B2 JP4571201B2 (ja) | 2010-10-27 |
Family
ID=39826694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008095078A Expired - Fee Related JP4571201B2 (ja) | 2007-04-06 | 2008-04-01 | インターポーザ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7911802B2 (ja) |
| JP (1) | JP4571201B2 (ja) |
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| US11147977B2 (en) | 2008-03-20 | 2021-10-19 | Greatbatch Ltd. | MLCC filter on an aimd circuit board conductively connected to a ground pin attached to a hermetic feedthrough ferrule |
| WO2009117599A2 (en) | 2008-03-20 | 2009-09-24 | Greatbatch Ltd. | Shielded three-terminal flat-through emi/energy dissipating filter |
| US9463329B2 (en) | 2008-03-20 | 2016-10-11 | Greatbatch Ltd. | Shielded three-terminal flat-through EMI/energy dissipating filter with co-fired hermetically sealed feedthrough |
| US8095224B2 (en) | 2009-03-19 | 2012-01-10 | Greatbatch Ltd. | EMI shielded conduit assembly for an active implantable medical device |
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| US10596369B2 (en) | 2011-03-01 | 2020-03-24 | Greatbatch Ltd. | Low equivalent series resistance RF filter for an active implantable medical device |
| US9931514B2 (en) | 2013-06-30 | 2018-04-03 | Greatbatch Ltd. | Low impedance oxide resistant grounded capacitor for an AIMD |
| US10350421B2 (en) | 2013-06-30 | 2019-07-16 | Greatbatch Ltd. | Metallurgically bonded gold pocket pad for grounding an EMI filter to a hermetic terminal for an active implantable medical device |
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Also Published As
| Publication number | Publication date |
|---|---|
| US20080247116A1 (en) | 2008-10-09 |
| JP4571201B2 (ja) | 2010-10-27 |
| US7911802B2 (en) | 2011-03-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100416 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100506 |
|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100811 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130820 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| LAPS | Cancellation because of no payment of annual fees |