JP2008244016A - 半導体素子、半導体装置および電子機器 - Google Patents
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Abstract
【課題】高効率で、高精度の光検出が可能な半導体素子、半導体装置および電子機器を提供すること。
【解決手段】半導体素子1は、p型領域と、n型領域と、前記p型領域と前記n型領域との間に設けられたi型領域とを有し、前記p型領域をソース電極22、前記n型領域をドレイン電極23として用いるpin型のフォトトランジスタ2と、前記フォトトランジスタ2で発生した電流を増幅する電流増幅回路とを備え、前記フォトトランジスタ2のゲート電極21に電圧を印加した状態で、前記フォトトランジスタ2の前記i型領域で受光した光が電流に変換され、該電流が前記電流増幅回路で増幅されて出力されるよう構成されている。
【選択図】図1
【解決手段】半導体素子1は、p型領域と、n型領域と、前記p型領域と前記n型領域との間に設けられたi型領域とを有し、前記p型領域をソース電極22、前記n型領域をドレイン電極23として用いるpin型のフォトトランジスタ2と、前記フォトトランジスタ2で発生した電流を増幅する電流増幅回路とを備え、前記フォトトランジスタ2のゲート電極21に電圧を印加した状態で、前記フォトトランジスタ2の前記i型領域で受光した光が電流に変換され、該電流が前記電流増幅回路で増幅されて出力されるよう構成されている。
【選択図】図1
Description
本発明は、半導体素子、半導体装置および電子機器に関するものである。
デジタルカメラ、デジタルビデオカメラ、スキャナ等には、光電変換素子を有し、受光光量に応じた電圧を出力する光電変換回路が設けられている。
例えば、特許文献1には、フォトダイオードと、2つのトランジスタを有し、フォトダイオードで発生した電流(光電流)(光誘起電流)を増幅するカレントミラー回路と、カレントミラー回路の出力側に接続された演算増幅器とを備える光電流・電圧変換回路が開示されている。この光電流・電圧変換回路では、カレントミラー回路の入力側のトランジスタのベースと、そのコレクタと、カレントミラー回路の出力側のトランジスタのベースと、フォトダイオードのカソードとが接続されている。
例えば、特許文献1には、フォトダイオードと、2つのトランジスタを有し、フォトダイオードで発生した電流(光電流)(光誘起電流)を増幅するカレントミラー回路と、カレントミラー回路の出力側に接続された演算増幅器とを備える光電流・電圧変換回路が開示されている。この光電流・電圧変換回路では、カレントミラー回路の入力側のトランジスタのベースと、そのコレクタと、カレントミラー回路の出力側のトランジスタのベースと、フォトダイオードのカソードとが接続されている。
しかしながら、前記従来の光電流・電圧変換回路では、効率と精度との両方を高くすることはできなかった。その理由は、下記の通りである。
まず、フォトダイオードには、受光光量が一定であっても、アノード−カソード間への印加電圧が変わると、光誘起電流が変化してしまう(一定にならない)もの、すなわち、光誘起電流の大きさが印加電圧の大きさに依存し、光誘起電流が定電流とならないものか、または、効率(受光光量に対する光誘起電流の大きさの比率)が低いものしか存在しない。
まず、フォトダイオードには、受光光量が一定であっても、アノード−カソード間への印加電圧が変わると、光誘起電流が変化してしまう(一定にならない)もの、すなわち、光誘起電流の大きさが印加電圧の大きさに依存し、光誘起電流が定電流とならないものか、または、効率(受光光量に対する光誘起電流の大きさの比率)が低いものしか存在しない。
一方、カレントミラー回路を構成するトランジスタは、その閾値電圧にばらつきがあり、このため、フォトダイオードの光誘起電流が印加電圧に依存して変化してしまうと、光電流・電圧変換回路の出力電圧にばらつきが生じ、したがって、精度が低下する。
また、フォトダイオードの光電変換における効率(受光光量に対する光誘起電流の大きさの比率)が低いと、これにより、光電流・電圧変換回路の効率が低下する。
また、フォトダイオードの光電変換における効率(受光光量に対する光誘起電流の大きさの比率)が低いと、これにより、光電流・電圧変換回路の効率が低下する。
例えば、pin型のフォトダイオードは、高効率であるが、光誘起電流が印加電圧に依存し、定電流とならない。このため、pin型のフォトダイオードを用いた光電流・電圧変換回路は、高効率であるが、精度が低いという問題がある。
また、pn型のフォトダイオードは、光誘起電流が印加電圧に依存しない範囲があり、その範囲内の印加電圧では定電流となるものの、低効率である。このため、pn型のフォトダイオードを用いた光電流・電圧変換回路は、精度は高いが、低効率であるという問題がある。
また、pn型のフォトダイオードは、光誘起電流が印加電圧に依存しない範囲があり、その範囲内の印加電圧では定電流となるものの、低効率である。このため、pn型のフォトダイオードを用いた光電流・電圧変換回路は、精度は高いが、低効率であるという問題がある。
本発明の目的は、高効率で、高精度の光検出が可能な半導体素子、半導体装置および電子機器を提供することにある。
このような目的は、下記の本発明により達成される。
本発明に係る半導体素子は、p型領域と、n型領域と、前記p型領域と前記n型領域との間に設けられたi型領域とを有し、前記p型領域をソース電極、前記n型領域をドレイン電極として用いるpin型のフォトトランジスタと、
前記フォトトランジスタで発生した電流を増幅する電流増幅回路とを備え、
前記フォトトランジスタのゲート電極に電圧を印加した状態で、前記フォトトランジスタの前記i型領域で受光した光が電流に変換され、該電流が前記電流増幅回路で増幅されて出力されるよう構成されていることを特徴とする。
本発明に係る半導体素子は、p型領域と、n型領域と、前記p型領域と前記n型領域との間に設けられたi型領域とを有し、前記p型領域をソース電極、前記n型領域をドレイン電極として用いるpin型のフォトトランジスタと、
前記フォトトランジスタで発生した電流を増幅する電流増幅回路とを備え、
前記フォトトランジスタのゲート電極に電圧を印加した状態で、前記フォトトランジスタの前記i型領域で受光した光が電流に変換され、該電流が前記電流増幅回路で増幅されて出力されるよう構成されていることを特徴とする。
pin型のフォトトランジスタは、光電変換における効率(受光光量に対する光誘起電流の大きさの比率)が高く(高効率)、かつ、光誘起電流がソース−ドレイン間への印加電圧に依存しない範囲があり、その範囲内の印加電圧では定電流となる。また、前記光誘起電流が定電流となる印加電圧の範囲も広い。前記高効率となる理由は、ゲート電極に電圧が印加されることにより、深さ方向のポテンシャルの勾配のある空乏領域がi型領域の全範囲に渡って存在し、電子−正孔のペアの生成領域が大きいからである。また、前記定電流となる理由は、ゲート電圧による深さ方向のポテンシャルの勾配は、ソース−ドレイン間への印加電圧にかかわらず、十分に大電圧で空乏領域も変化しないからである。
これにより、高効率で、高精度の光検出が可能な半導体素子を提供することができる。
これにより、高効率で、高精度の光検出が可能な半導体素子を提供することができる。
本発明の半導体素子では、前記電流増幅回路は、入力側に設けられた第1のトランジスタおよび出力側に設けられた第2のトランジスタを有するカレントミラー回路であり、
前記フォトトランジスタのドレイン電極またはソース電極と、前記第1のトランジスタのドレイン電極と、前記第1のトランジスタのゲート電極と、前記第2のトランジスタのゲート電極とが導通していることが好ましい。
これにより、第1のトランジスタや第2のトランジスタの閾値電圧にばらつきがあっても、光検出における精度を高くすることができる。
前記フォトトランジスタのドレイン電極またはソース電極と、前記第1のトランジスタのドレイン電極と、前記第1のトランジスタのゲート電極と、前記第2のトランジスタのゲート電極とが導通していることが好ましい。
これにより、第1のトランジスタや第2のトランジスタの閾値電圧にばらつきがあっても、光検出における精度を高くすることができる。
本発明の半導体素子では、前記フォトトランジスタのゲート電極に印加される電圧の大きさは、該フォトトランジスタの閾値電圧以下であることが好ましい。
これにより、フォトトランジスタの光誘起電流が定電流となる印加電圧の範囲がより広くなり、精度が向上する。
本発明の半導体素子では、前記フォトトランジスタのゲート電極に印加される電圧の大きさは、当該半導体素子の電源電圧の1/2以下であることが好ましい。
これにより、フォトトランジスタの光誘起電流が定電流となる印加電圧の範囲がより広くなり、精度が向上する。
これにより、フォトトランジスタの光誘起電流が定電流となる印加電圧の範囲がより広くなり、精度が向上する。
本発明の半導体素子では、前記フォトトランジスタのゲート電極に印加される電圧の大きさは、当該半導体素子の電源電圧の1/2以下であることが好ましい。
これにより、フォトトランジスタの光誘起電流が定電流となる印加電圧の範囲がより広くなり、精度が向上する。
本発明の半導体素子では、前記電流増幅回路から出力される電流を電圧に変換する電流/電圧変換回路を有することが好ましい。
これにより、フォトトランジスタの受光光量に応じた大きさの電圧を出力することができる。
本発明の半導体素子では、前記電流/電圧変換回路は、第3のトランジスタと、第4のトランジスタと、を含み、前記第3のトランジスタのソース電極と前記第4のトランジスタのドレイン電極とが導通していることが好ましい。
これにより、フォトトランジスタの受光光量に応じた大きさの電圧を出力することができ、また、2つのトランジスタのうちの少なくとも一方のゲート電極に印加される電圧の大きさを調整することにより、感度を調整することができる。
これにより、フォトトランジスタの受光光量に応じた大きさの電圧を出力することができる。
本発明の半導体素子では、前記電流/電圧変換回路は、第3のトランジスタと、第4のトランジスタと、を含み、前記第3のトランジスタのソース電極と前記第4のトランジスタのドレイン電極とが導通していることが好ましい。
これにより、フォトトランジスタの受光光量に応じた大きさの電圧を出力することができ、また、2つのトランジスタのうちの少なくとも一方のゲート電極に印加される電圧の大きさを調整することにより、感度を調整することができる。
本発明に係る半導体装置は、本発明の半導体素子が、行列状に複数配置されていることを特徴とする。
これにより、高効率で、高精度の光検出が可能な半導体装置を提供することができる。
本発明の半導体装置では、1つの行に属する前記各半導体素子のフォトトランジスタのゲート電極のそれぞれに導通する導電部を有し、該導電部を介して、前記1つの行に属する各半導体素子のフォトトランジスタのゲート電極に電圧を印加するよう構成されていることが好ましい。
これにより、1つの行に属する前記各半導体素子のフォトトランジスタのゲート電極のそれぞれに、容易に、同時に電圧を印加することができる。
これにより、高効率で、高精度の光検出が可能な半導体装置を提供することができる。
本発明の半導体装置では、1つの行に属する前記各半導体素子のフォトトランジスタのゲート電極のそれぞれに導通する導電部を有し、該導電部を介して、前記1つの行に属する各半導体素子のフォトトランジスタのゲート電極に電圧を印加するよう構成されていることが好ましい。
これにより、1つの行に属する前記各半導体素子のフォトトランジスタのゲート電極のそれぞれに、容易に、同時に電圧を印加することができる。
本発明の半導体装置では、前記各半導体素子のフォトトランジスタのゲート電極のそれぞれに導通する共通電極を有し、該共通電極を介して、前記各フォトトランジスタのゲート電極に電圧を印加するよう構成されていることが好ましい。
これにより、各半導体素子のフォトトランジスタのゲート電極のそれぞれに、容易に、同時に電圧を印加することができる。
本発明に係る電子機器は、本発明の半導体素子を備えることを特徴とする。
これにより、信頼性の高い電子機器が得られる。
本発明に係る電子機器は、本発明の半導体装置を備えることを特徴とする。
これにより、信頼性の高い電子機器が得られる。
これにより、各半導体素子のフォトトランジスタのゲート電極のそれぞれに、容易に、同時に電圧を印加することができる。
本発明に係る電子機器は、本発明の半導体素子を備えることを特徴とする。
これにより、信頼性の高い電子機器が得られる。
本発明に係る電子機器は、本発明の半導体装置を備えることを特徴とする。
これにより、信頼性の高い電子機器が得られる。
以下、本発明の半導体素子、半導体装置および電子機器を添付図面に示す好適実施形態に基づいて詳細に説明する。
図1は、本発明の半導体素子の実施形態を示す回路図、図2は、図1に示す半導体素子のフォトトランジスタを示す断面図である。
図1に示すように、半導体素子(フォトデバイス)1は、pin型のフォトトランジスタ2と、フォトトランジスタ2で発生した電流を増幅するカレントミラー回路(電流増幅回路)3と、カレントミラー回路3から出力される電流を電圧に変換する負荷抵抗回路(電流/電圧変換回路)4とを備えている。
図1は、本発明の半導体素子の実施形態を示す回路図、図2は、図1に示す半導体素子のフォトトランジスタを示す断面図である。
図1に示すように、半導体素子(フォトデバイス)1は、pin型のフォトトランジスタ2と、フォトトランジスタ2で発生した電流を増幅するカレントミラー回路(電流増幅回路)3と、カレントミラー回路3から出力される電流を電圧に変換する負荷抵抗回路(電流/電圧変換回路)4とを備えている。
図2に示すように、このフォトトランジスタ2は、pin型の薄膜フォトトランジスタであり、半導体基板24を有している。この半導体基板24は、例えば、多結晶シリコン、アモルファスシリコン等のシリコン等の半導体材料で構成される。
半導体基板24には、p型半導体の部分であるp型領域(p型層)25と、n型半導体の部分であるn型領域(n型層)26とが形成されており、このp型領域25とn型領域26との間の領域が、真性半導体(ほぼ純粋な半導体)の部分であるi型領域(i型層)27となっている。p型領域25は、ソース電極22として用いられ、n型領域26は、ドレイン電極23として用いられる。
半導体基板24には、p型半導体の部分であるp型領域(p型層)25と、n型半導体の部分であるn型領域(n型層)26とが形成されており、このp型領域25とn型領域26との間の領域が、真性半導体(ほぼ純粋な半導体)の部分であるi型領域(i型層)27となっている。p型領域25は、ソース電極22として用いられ、n型領域26は、ドレイン電極23として用いられる。
また、フォトトランジスタ2は、半導体基板24を覆うように設けられた絶縁層28と、絶縁層28を介してi型領域27と対向するように設けられたゲート電極21とを有しており、このゲート電極21に電圧を印加した状態で用いられる。絶縁層28の構成材料としては、特に限定されないが、例えば、SiO2等を用いることができる。また、ゲート電極21の構成材料としては、例えば、金属等の導電性材料を用いることができる。
このpin型のフォトトランジスタ2は、光電変換における効率(受光光量に対する光誘起電流の大きさの比率)が高く(高効率)、かつ、光誘起電流がソース−ドレイン間への印加電圧に依存しない範囲があり、その範囲内の印加電圧では定電流となる。また、前記光誘起電流が定電流となる印加電圧の範囲も広い。前記高効率となる理由は、ゲート電極21に電圧(ゲート電位)Vgが印加されることにより、深さ方向のポテンシャルの勾配のある空乏領域がi型領域27の全範囲に渡って存在し、電子−正孔のペアの生成領域が大きいからである。また、前記定電流となる理由は、ゲート電極21に印加される電圧Vgによる深さ方向のポテンシャルの勾配は、ソース−ドレイン間への印加電圧にかかわらず、十分に大電圧で空乏領域も変化しないからである。
図1に示すように、カレントミラー回路3は、入力側に設けられた第1のトランジスタ5と、出力側に設けられた第2のトランジスタ6とを有している。これら第1のトランジスタ5および第2のトランジスタ6としては、本実施形態では、それぞれ、P型の薄膜トランジスタを用いている。なお、以下、前記第1のトランジスタおよび第2のトランジスタを、それぞれ、単に、「トランジスタ」と言う。
フォトトランジスタ2のソース電極22は、接地電位(GND)に電気的に接続され、ドレイン電極23は、カレントミラー回路3のトランジスタ5のドレイン電極53に電気的に接続されている(導通している)。また、フォトトランジスタ2のゲート電極21は、そのゲート電極21に電圧(ゲート電位)Vgを印加する電源部に電気的に接続され、ゲート電極21に所定の大きさの電圧Vgを印加し得るように構成されている。
また、カレントミラー回路3のトランジスタ5のソース電極52およびトランジスタ6のソース電極62は、それぞれ、そのゲート電極51および61に電源電圧(電源電位)VDDを印加する電源部に電気的に接続され、ゲート電極51および61に電源電圧VDDを印加し得るように構成されている。
また、トランジスタ5のドレイン電極53と、トランジスタ5のゲート電極51と、トランジスタ6のゲート電極61と、フォトトランジスタ2のドレイン電極23とが、電気的に接続されている(導通している)。
また、トランジスタ5のドレイン電極53と、トランジスタ5のゲート電極51と、トランジスタ6のゲート電極61と、フォトトランジスタ2のドレイン電極23とが、電気的に接続されている(導通している)。
また、トランジスタ6のドレイン電極63は、出力端子11に電気的に接続されている。
負荷抵抗回路4は、第3のトランジスタ(バイアストランジスタ)7と、第4のトランジスタ(調整トランジスタ)8とを有している。これら第3のトランジスタ7および第4のトランジスタ8としては、本実施形態では、それぞれ、N型の薄膜トランジスタを用いている。なお、以下、前記第3のトランジスタおよび第4のトランジスタを、それぞれ、単に、「トランジスタ」と言う。
負荷抵抗回路4は、第3のトランジスタ(バイアストランジスタ)7と、第4のトランジスタ(調整トランジスタ)8とを有している。これら第3のトランジスタ7および第4のトランジスタ8としては、本実施形態では、それぞれ、N型の薄膜トランジスタを用いている。なお、以下、前記第3のトランジスタおよび第4のトランジスタを、それぞれ、単に、「トランジスタ」と言う。
これらトランジスタ7のソース電極72と、トランジスタ8のドレイン電極83とは、互いに電気的に接続されており(導通しており)、また、トランジスタ7のドレイン電極73と、カレントミラー回路3のトランジスタ6のドレイン電極63とは、互いに電気的に接続されている(導通している)。すなわち、トランジスタ6と、トランジスタ7と、トランジスタ8とは、この順序で、直列に接続されている。
また、トランジスタ7のドレイン電極73は、出力端子11に電気的に接続されており、また、ゲート電極71は、そのゲート電極71に電圧(バイアス電位)Vbiasを印加する電源部に電気的に接続され、ゲート電極71に所定の大きさの電圧Vbiasを印加し得るように構成されている。
また、トランジスタ8のソース電極82は、接地電位(GND)に電気的に接続されており、また、ゲート電極81は、そのゲート電極81に電圧(調整電位)Vadjustを印加する電源部に電気的に接続され、ゲート電極81に所定の大きさの電圧Vadjustを印加し得るように構成されている。
また、トランジスタ8のソース電極82は、接地電位(GND)に電気的に接続されており、また、ゲート電極81は、そのゲート電極81に電圧(調整電位)Vadjustを印加する電源部に電気的に接続され、ゲート電極81に所定の大きさの電圧Vadjustを印加し得るように構成されている。
次に、半導体素子1の作用を説明する。
この半導体素子1は、トランジスタ5のソース電極52とフォトトランジスタ2のソース電極22との間と、トランジスタ6のソース電極62とトランジスタ8のソース電極82との間とに、それぞれ、電源電圧VDDを印加するとともに、フォトトランジスタ2のゲート電極21に電圧Vgを印加し、また、トランジスタ7のゲート電極71に電圧Vbiasを印加し、また、トランジスタ8のゲート電極81に電圧Vadjustを印加した状態で使用される。
ここで、フォトトランジスタ2のゲート電極21に印加する電圧Vgは、下記(1)または(2)であるのが好ましい。これにより、その電圧Vgによる深さ方向のポテンシャルの勾配は、ソース−ドレイン間への印加電圧が変化しても、変化し難くなり、これによって、フォトトランジスタ2の光誘起電流が定電流となる印加電圧の範囲が広くなる。
この半導体素子1は、トランジスタ5のソース電極52とフォトトランジスタ2のソース電極22との間と、トランジスタ6のソース電極62とトランジスタ8のソース電極82との間とに、それぞれ、電源電圧VDDを印加するとともに、フォトトランジスタ2のゲート電極21に電圧Vgを印加し、また、トランジスタ7のゲート電極71に電圧Vbiasを印加し、また、トランジスタ8のゲート電極81に電圧Vadjustを印加した状態で使用される。
ここで、フォトトランジスタ2のゲート電極21に印加する電圧Vgは、下記(1)または(2)であるのが好ましい。これにより、その電圧Vgによる深さ方向のポテンシャルの勾配は、ソース−ドレイン間への印加電圧が変化しても、変化し難くなり、これによって、フォトトランジスタ2の光誘起電流が定電流となる印加電圧の範囲が広くなる。
(1)
フォトトランジスタ2のゲート電極21に印加される電圧Vgの大きさは、フォトトランジスタ2の閾値電圧以下であるのが好ましく、0.1V〜閾値電圧程度であるのがより好ましく、0.1V〜閾値電圧の1/2程度であるのがさらに好ましい。
前記電圧Vgが、前記上限値よりも大きいと、他の条件によっては、フォトトランジスタ2の光誘起電流が定電流となる印加電圧の範囲が狭くなる。
前記フォトトランジスタ2の閾値電圧とは、そのゲート電極21に電圧を印加したときに、そのフォトトランジスタ2がオンするとき、すなわち、ドレイン−ソース間に電流が流れるときの電圧(最小電圧)を言う。
フォトトランジスタ2のゲート電極21に印加される電圧Vgの大きさは、フォトトランジスタ2の閾値電圧以下であるのが好ましく、0.1V〜閾値電圧程度であるのがより好ましく、0.1V〜閾値電圧の1/2程度であるのがさらに好ましい。
前記電圧Vgが、前記上限値よりも大きいと、他の条件によっては、フォトトランジスタ2の光誘起電流が定電流となる印加電圧の範囲が狭くなる。
前記フォトトランジスタ2の閾値電圧とは、そのゲート電極21に電圧を印加したときに、そのフォトトランジスタ2がオンするとき、すなわち、ドレイン−ソース間に電流が流れるときの電圧(最小電圧)を言う。
(2)
フォトトランジスタ2のゲート電極21に印加される電圧Vgの大きさは、この半導体素子1の電源電圧VDDの1/2以下であるのが好ましく、0.1V〜電源電圧VDDの1/2程度であるのがより好ましく、0.1V〜電源電圧VDDの1/4程度であるのがさらに好ましい。
前記電圧Vgが、前記上限値よりも大きいと、他の条件によっては、フォトトランジスタ2の光誘起電流が定電流となる印加電圧の範囲が狭くなる。
フォトトランジスタ2のゲート電極21に印加される電圧Vgの大きさは、この半導体素子1の電源電圧VDDの1/2以下であるのが好ましく、0.1V〜電源電圧VDDの1/2程度であるのがより好ましく、0.1V〜電源電圧VDDの1/4程度であるのがさらに好ましい。
前記電圧Vgが、前記上限値よりも大きいと、他の条件によっては、フォトトランジスタ2の光誘起電流が定電流となる印加電圧の範囲が狭くなる。
フォトトランジスタ2に光が照射されると、そのi型領域27で受光した光が電流に変換(光電変換)され、その受光光量(照度)に応じた光誘起電流(光電流)Iphotoが発生する。この光誘起電流Iphotoは、カレントミラー回路3でN倍に増幅(但し、N>1)され、カレントミラー回路3からミラー電流Imirrorとして出力される。
そして、ミラー電流Imirrorは、負荷抵抗回路4により、電圧に変換され、その電圧(出力電圧)Voutが、出力端子11に出力される(出力端子11から出力される)。
そして、ミラー電流Imirrorは、負荷抵抗回路4により、電圧に変換され、その電圧(出力電圧)Voutが、出力端子11に出力される(出力端子11から出力される)。
前記出力電圧Voutの大きさは、ミラー電流Imirrorの大小と、トランジスタ6、7および8の抵抗の大小関係(出力特性)とにより定まる。
ここで、トランジスタ7のゲート電極71に印加する電圧Vbiasを調整することで、トランジスタ7の抵抗を調整することができ、同様に、トランジスタ8のゲート電極81に印加する電圧Vadjustを調整することで、トランジスタ8の抵抗を調整することができるようになっている。これにより、電圧Vbiasの調整によるトランジスタ7の抵抗の調整と、電圧Vadjustの調整によるトランジスタ8の抵抗の調整とのうちのいずれか一方、または、両方を行なうことにより、感度を調整することができる。すなわち、負荷抵抗回路4は、感度を調整する機能も有している。
ここで、トランジスタ7のゲート電極71に印加する電圧Vbiasを調整することで、トランジスタ7の抵抗を調整することができ、同様に、トランジスタ8のゲート電極81に印加する電圧Vadjustを調整することで、トランジスタ8の抵抗を調整することができるようになっている。これにより、電圧Vbiasの調整によるトランジスタ7の抵抗の調整と、電圧Vadjustの調整によるトランジスタ8の抵抗の調整とのうちのいずれか一方、または、両方を行なうことにより、感度を調整することができる。すなわち、負荷抵抗回路4は、感度を調整する機能も有している。
まず、照度が大きいとき、すなわち、フォトトランジスタ2のi型領域27での受光光量が多いときは、トランジスタ6の抵抗がトランジスタ7および8の抵抗に対して十分に小さくなる。その結果、大きなミラー電流Imirrorが流れるとともに、電源電圧VDDに近い出力電圧Voutが出力端子11に出力される。
逆に、照度が小さいとき、すなわち、フォトトランジスタ2のi型領域27での受光光量が少ないときは、トランジスタ6の抵抗がトランジスタ7および8の抵抗に対して十分に大きくなる。その結果、微弱なミラー電流Imirrorが流れるとともに、接地電位(GND)に近い出力電圧Voutが出力端子11に出力される。
逆に、照度が小さいとき、すなわち、フォトトランジスタ2のi型領域27での受光光量が少ないときは、トランジスタ6の抵抗がトランジスタ7および8の抵抗に対して十分に大きくなる。その結果、微弱なミラー電流Imirrorが流れるとともに、接地電位(GND)に近い出力電圧Voutが出力端子11に出力される。
そして、前記の間の照度の場合は、それに応じたミラー電流Imirrorが流れるとともに、それに応じた出力電圧Voutが出力端子11に出力される。
ここで、図3に、閾値電圧が3Vのフォトトランジスタ2のゲート電極21に、1Vの電圧を印加した場合の複数の照度における、ドレイン−ソース間への印加電圧(逆方向電圧)と、光誘起電流Iphotoとの関係を表すグラフを示す。
ここで、図3に、閾値電圧が3Vのフォトトランジスタ2のゲート電極21に、1Vの電圧を印加した場合の複数の照度における、ドレイン−ソース間への印加電圧(逆方向電圧)と、光誘起電流Iphotoとの関係を表すグラフを示す。
この測定は、半導体素子1としてではなく、フォトトランジスタ2単体で行なったものである。また、フォトトランジスタ2の寸法は、下記の通りである。
i型領域27の幅(W)は、100μm、i型領域27の長さ(L)は、10μm、半導体基板24(p型領域25、n型領域26、i型領域27)の厚さは、50nm、絶縁層28の厚さは、50nmとした。
i型領域27の幅(W)は、100μm、i型領域27の長さ(L)は、10μm、半導体基板24(p型領域25、n型領域26、i型領域27)の厚さは、50nm、絶縁層28の厚さは、50nmとした。
図3に示されるように、このフォトトランジスタ2では、光電変換における効率が高く、大きな光誘起電流Iphotoが得られることが判る。また、光誘起電流Iphotoが定電流となる印加電圧の範囲があり、かつ、その範囲が広いことが判る。
また、図4に、半導体素子1の複数の電圧Vbiasにおける、照度と、ミラー電流Imirrorとの関係を表すグラフを示し、また、図5に、半導体素子1の複数の電圧Vbiasにおける、照度と、出力電圧Voutとの関係を表すグラフを示す。
これらの測定では、それぞれ、前記の測定と同様に、閾値電圧が3Vで、前記の測定と同一の寸法のフォトトランジスタ2を用い、そのゲート電極21に、1Vの電圧を印加した。また、諸条件は、下記の通りである。
電源電圧VDDは、5V、電圧Vadjustは、0、55Vとした。
また、図4に、半導体素子1の複数の電圧Vbiasにおける、照度と、ミラー電流Imirrorとの関係を表すグラフを示し、また、図5に、半導体素子1の複数の電圧Vbiasにおける、照度と、出力電圧Voutとの関係を表すグラフを示す。
これらの測定では、それぞれ、前記の測定と同様に、閾値電圧が3Vで、前記の測定と同一の寸法のフォトトランジスタ2を用い、そのゲート電極21に、1Vの電圧を印加した。また、諸条件は、下記の通りである。
電源電圧VDDは、5V、電圧Vadjustは、0、55Vとした。
図4および図5に示されるように、この半導体素子1では、照度、すなわち、フォトトランジスタ2のi型領域27での受光光量に応じて、電流Imirrorが流れるとともに、出力電圧Voutが出力端子11に出力されることが判る。また、電圧Vbiasを調整することで、感度を調整できることが判る。
以上説明したように、この半導体素子1によれば、フォトトランジスタ2は、光電変換における効率が高く、かつ、光誘起電流が定電流となる印加電圧の範囲も広いので、トランジスタ5やトランジスタ7の閾値電圧にばらつきがあっても、高効率で、高精度の光検出を行なうことができる。
以上説明したように、この半導体素子1によれば、フォトトランジスタ2は、光電変換における効率が高く、かつ、光誘起電流が定電流となる印加電圧の範囲も広いので、トランジスタ5やトランジスタ7の閾値電圧にばらつきがあっても、高効率で、高精度の光検出を行なうことができる。
なお、本実施形態では、フォトトランジスタ2が接地電位(GND)に接続され、カレントミラー回路(電流増幅回路)3が電源電圧VDDを印加する電源部に接続されているが、本発明では、これに限らず、例えば、前記と逆に、カレントミラー回路(電流増幅回路)3が接地電位(GND)に接続され、フォトトランジスタ2が電源電圧VDDを印加する電源部に接続されていてもよい。
この場合は、カレントミラー回路3のトランジスタ5および6として、それぞれ、N型の薄膜トランジスタ(トランジスタ)を用いる。
また、トランジスタ5のドレイン電極53と、トランジスタ5のゲート電極51と、トランジスタ6のゲート電極62と、フォトトランジスタ2のソース電極22とを接続する(導通させる)。
また、トランジスタ5のドレイン電極53と、トランジスタ5のゲート電極51と、トランジスタ6のゲート電極62と、フォトトランジスタ2のソース電極22とを接続する(導通させる)。
次に、半導体装置の各実施形態を説明する。
<第1実施形態>
図6は、本発明の半導体装置の第1実施形態を示す回路図、図7は、図6中のA−A線での断面図である。
なお、図6中の左右方向を「行方向」とし、上下方向を「列方向」とする。また、図6では、煩雑になるのを避けるため、符号を一部のみに付けることとする。
<第1実施形態>
図6は、本発明の半導体装置の第1実施形態を示す回路図、図7は、図6中のA−A線での断面図である。
なお、図6中の左右方向を「行方向」とし、上下方向を「列方向」とする。また、図6では、煩雑になるのを避けるため、符号を一部のみに付けることとする。
図6および図7に示すように、半導体装置10は、複数の前述した半導体素子1を有しており、これら複数の半導体素子1は、行列状に配置されている。なお、1つの半導体素子1が、1つの画素を構成している。
また、各半導体素子1を区画するように、複数の走査線31が列方向(図6中上下方向)に沿って並設され、複数のデータ線32が行方向(図6中左右方向)に沿って並設されている。
また、各半導体素子1を区画するように、複数の走査線31が列方向(図6中上下方向)に沿って並設され、複数のデータ線32が行方向(図6中左右方向)に沿って並設されている。
また、各半導体素子(画素)1は、それぞれ、選択トランジスタ9を有している。
選択トランジスタ9のゲート電極は、対応する走査線31に接続されており、ドレイン電極は、対応するデータ線32に接続されている。そして、選択トランジスタ9のソース電極は、出力線15を介して、半導体素子1の出力端子11に接続されている。
また、半導体素子1の出力端子11は、バイアス電位線13を介して、隣接する半導体素子1の各々のトランジスタ7のゲート電極71に接続されているバイアス端子19に接続されている。
選択トランジスタ9のゲート電極は、対応する走査線31に接続されており、ドレイン電極は、対応するデータ線32に接続されている。そして、選択トランジスタ9のソース電極は、出力線15を介して、半導体素子1の出力端子11に接続されている。
また、半導体素子1の出力端子11は、バイアス電位線13を介して、隣接する半導体素子1の各々のトランジスタ7のゲート電極71に接続されているバイアス端子19に接続されている。
また、半導体素子1の各行毎に、それぞれ、フォトトランジスタ2のゲート電極21を兼ねるゲート電位線(導電部)12および調整電位線14が設けられている。なお、各ゲート電位線12および各調整電位線14は、それぞれ、走査線31と同方向、すなわち、行方向に延在している。
これにより、各行毎に、それぞれ、ゲート電位線12によって(導電部を介して)、その1つの行に属する各半導体素子1のフォトトランジスタ2のゲート電極21に、電圧Vgを印加することができる。
これにより、各行毎に、それぞれ、ゲート電位線12によって(導電部を介して)、その1つの行に属する各半導体素子1のフォトトランジスタ2のゲート電極21に、電圧Vgを印加することができる。
なお、ゲート電位線12からフォトトランジスタ2のゲート電極21の部分を除いた部分により、1つの行に属する各半導体素子1のフォトトランジスタ2のゲート電極21のそれぞれに導通する導電部が構成される。
また、トランジスタ8のゲート電極81は、対応する調整電位線14に接続されている。これにより、各行毎に、それぞれ、調整電位線14を介して、その1つの行に属する各半導体素子1のトランジスタ8のゲート電極81に、電圧Vadjustを印加することができる。
また、トランジスタ8のゲート電極81は、対応する調整電位線14に接続されている。これにより、各行毎に、それぞれ、調整電位線14を介して、その1つの行に属する各半導体素子1のトランジスタ8のゲート電極81に、電圧Vadjustを印加することができる。
また、図7に示すように、絶縁層28上には、ゲート電位線12、バイアス電位線13、調整電位線14および出力線15等を覆うように、絶縁層29が設けられている。
そして、フォトトランジスタ2のソース電極21は、導体層17を介して、接地電位(GND)に接続されている。
そして、フォトトランジスタ2のソース電極21は、導体層17を介して、接地電位(GND)に接続されている。
また、フォトトランジスタ2のドレイン電極23と、カレントミラー回路3のトランジスタ5のドレイン電極53と、ゲート電極51と、トランジスタ6のゲート電極61とは、導体層16を介して、すべて接続されている。
また、トランジスタ5のソース電極52は、導体層18を介して、ゲート電極52に電源電圧VDDを印加する電源部に接続されている。トランジスタ6のソース電極62も同様である。
また、トランジスタ5のソース電極52は、導体層18を介して、ゲート電極52に電源電圧VDDを印加する電源部に接続されている。トランジスタ6のソース電極62も同様である。
前記調整電位線14、バイアス電位線13、バイアス端子19、出力線15および出力端子11は、それぞれ、ゲート電位線12と同層で構成されている。
この半導体装置10では、走査線31に、順次、電圧(読み出し信号)を印加するアクティブマトリクス動作により、行単位で、順次、出力電圧Voutを出力する(読み出す)。この場合、出力端子11から出力された出力電圧Voutは、出力線15、選択トランジスタ9およびデータ線32を介して出力される。
この際、ゲート電位線12に電圧Vgを印加することにより、ゲート電位線12に接続されているフォトトランジスタ2のゲート電極21に電圧Vgが印加される。
この半導体装置10では、走査線31に、順次、電圧(読み出し信号)を印加するアクティブマトリクス動作により、行単位で、順次、出力電圧Voutを出力する(読み出す)。この場合、出力端子11から出力された出力電圧Voutは、出力線15、選択トランジスタ9およびデータ線32を介して出力される。
この際、ゲート電位線12に電圧Vgを印加することにより、ゲート電位線12に接続されているフォトトランジスタ2のゲート電極21に電圧Vgが印加される。
また、調整電位線14に適正な電圧Vadjustを印加することにより、調整電位線14に接続されているトランジスタ8のゲート電極81に電圧Vadjustが印加され、これにより、半導体装置10の全体(全画素)の感度が調整される。
また、各半導体素子1の出力電圧Voutは、それぞれ、出力信号として読み出されるだけでなく、バイアス電位線13を介して、隣接する半導体素子1の各々のトランジスタ7のゲート電極71に、電圧Vbiasとして印加される。すなわち、各半導体素子1の感度は、それぞれ、隣接する半導体素子1の出力電圧Voutに応じて調整される。
また、各半導体素子1の出力電圧Voutは、それぞれ、出力信号として読み出されるだけでなく、バイアス電位線13を介して、隣接する半導体素子1の各々のトランジスタ7のゲート電極71に、電圧Vbiasとして印加される。すなわち、各半導体素子1の感度は、それぞれ、隣接する半導体素子1の出力電圧Voutに応じて調整される。
例えば、所定の半導体素子1における照度が高く、その半導体素子1のフォトトランジスタ2のi型領域27での受光光量が多い場合は、その半導体素子1の出力電圧Voutは、高くなる。そして、その高い出力電圧Voutが、隣接する半導体素子1のトランジスタ7のゲート電極71に印加されるので、その隣接する半導体素子1の出力電圧Voutは、低くなる。逆に、所定の半導体素子1における照度が低く、その半導体素子1のフォトトランジスタ2のi型領域27での受光光量が少ない場合は、その半導体素子1の出力電圧Voutは、低くなる。そして、その低い出力電圧Voutが、隣接する半導体素子1のトランジスタ7のゲート電極71に印加されるので、その隣接する半導体素子1の出力電圧Voutは、高くなる。これにより、隣接する半導体素子1同士の電圧Voutの差が、大きくなり(明確になり)、エッジ強調機能を実現することができる。
ここで、図8に、半導体装置10の複数の照度における、半導体素子1の位置と、出力電圧Voutとの関係を表すグラフを示す。
この測定では、所定の位置を境界にして、一端側の照度を高く、他端側の照度を低くした。
また、前述した半導体素子1における測定と同様に、閾値電圧が3Vで、前記の測定と同一の寸法のフォトトランジスタ2を用い、そのゲート電極21に、1Vの電圧を印加し、電源電圧VDDは、5Vとした。
この測定では、所定の位置を境界にして、一端側の照度を高く、他端側の照度を低くした。
また、前述した半導体素子1における測定と同様に、閾値電圧が3Vで、前記の測定と同一の寸法のフォトトランジスタ2を用い、そのゲート電極21に、1Vの電圧を印加し、電源電圧VDDは、5Vとした。
電圧Vadjustを0、55Vとした場合を図8(a)、電圧Vadjustを0、56Vとした場合を図8(b)に示す。
図8(a)、(b)に示されるように、照度の境界付近に位置する隣接する半導体素子1において、エッジが強調されていることが判る。
なお、この半導体装置10、すなわち、図7に示す構成は、通常のトランジスタの製造工程に対して、追加の工程を設けることなく実現可能である。
図8(a)、(b)に示されるように、照度の境界付近に位置する隣接する半導体素子1において、エッジが強調されていることが判る。
なお、この半導体装置10、すなわち、図7に示す構成は、通常のトランジスタの製造工程に対して、追加の工程を設けることなく実現可能である。
<第2実施形態>
図9は、本発明の半導体装置の第2実施形態を示す回路図、図10は、図9中のB−B線での断面図である。
なお、図9中の左右方向を「行方向」とし、上下方向を「列方向」とする。また、図9では、煩雑になるのを避けるため、符号を一部のみに付けることとする。
図9は、本発明の半導体装置の第2実施形態を示す回路図、図10は、図9中のB−B線での断面図である。
なお、図9中の左右方向を「行方向」とし、上下方向を「列方向」とする。また、図9では、煩雑になるのを避けるため、符号を一部のみに付けることとする。
以下、第2実施形態の半導体装置10について、前述した第1実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
図9および図10に示すように、第2実施形態の半導体装置10は、各半導体素子1のフォトトランジスタ2のゲート電極21のそれぞれに接続された(導通する)共通電極33を有し、この共通電極33を介して、各フォトトランジスタ2のゲート電極21に電圧Vgを印加するよう構成されている。この場合、各フォトトランジスタ2のゲート電極21と、共通電極33とは、コンタクトホールを介して、接続されている。
図9および図10に示すように、第2実施形態の半導体装置10は、各半導体素子1のフォトトランジスタ2のゲート電極21のそれぞれに接続された(導通する)共通電極33を有し、この共通電極33を介して、各フォトトランジスタ2のゲート電極21に電圧Vgを印加するよう構成されている。この場合、各フォトトランジスタ2のゲート電極21と、共通電極33とは、コンタクトホールを介して、接続されている。
この半導体装置10では、共通電極33に、電圧Vgを印加することにより、各フォトトランジスタ2のゲート電極21に電圧Vgが印加される。
すなわち、この半導体装置10では、前述した第1実施形態に対して、共通電極33の層を1層加えることにより、半導体装置10のすべての半導体素子1のフォトトランジスタ2のゲート電極21に対して、同時に電圧Vgを印加することができる。
すなわち、この半導体装置10では、前述した第1実施形態に対して、共通電極33の層を1層加えることにより、半導体装置10のすべての半導体素子1のフォトトランジスタ2のゲート電極21に対して、同時に電圧Vgを印加することができる。
<第3実施形態>
図11は、本発明の半導体装置の第3実施形態を示す回路図、図12は、図11中のC−C線での断面図である。
なお、図11中の左右方向を「行方向」とし、上下方向を「列方向」とする。また、図11では、煩雑になるのを避けるため、符号を一部のみに付けることとする。
図11は、本発明の半導体装置の第3実施形態を示す回路図、図12は、図11中のC−C線での断面図である。
なお、図11中の左右方向を「行方向」とし、上下方向を「列方向」とする。また、図11では、煩雑になるのを避けるため、符号を一部のみに付けることとする。
以下、第3実施形態の半導体装置10について、前述した第1実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
図11および図12に示すように、第3実施形態の半導体装置10では、各行に、それぞれ、ゲート電位線と調整電位線とを兼ねるゲート電位・調整電位線34を有している。なお、各ゲート電位・調整電位線34は、それぞれ、対応する行のフォトトランジスタ2のゲート電極21も兼ねている。
図11および図12に示すように、第3実施形態の半導体装置10では、各行に、それぞれ、ゲート電位線と調整電位線とを兼ねるゲート電位・調整電位線34を有している。なお、各ゲート電位・調整電位線34は、それぞれ、対応する行のフォトトランジスタ2のゲート電極21も兼ねている。
この半導体装置10では、ゲート電位・調整電位線34に電圧Vgを印加することにより、ゲート電位・調整電位線34に接続されているフォトトランジスタ2のゲート電極21に電圧Vgが印加される。この際、同時に、ゲート電位・調整電位線34に接続されているトランジスタ8のゲート電極81にも電圧Vg、すなわち、電圧Vgと同じ大きさの電圧Vadjustが印加される。
この半導体装置10によれば、前述した第1実施形態に比べて、半導体素子1を跨ぐ配線を1本削減することができ、これにより、1画素当たりの面積を減少させることができ、これによって、解像度を向上させることができる。
ここで、前述した半導体素子1(本発明の半導体素子)や前述した半導体装置10(本発明の半導体装置)の用途は、特に限定されず、例えば、デジタルスチルカメラ、デジタルビデオカメラ等のデジタルカメラ、スキャナ等に用いられるイメージセンサ等に適用することができる。
ここで、前述した半導体素子1(本発明の半導体素子)や前述した半導体装置10(本発明の半導体装置)の用途は、特に限定されず、例えば、デジタルスチルカメラ、デジタルビデオカメラ等のデジタルカメラ、スキャナ等に用いられるイメージセンサ等に適用することができる。
また、本発明の電子機器は、前述した半導体素子1(本発明の半導体素子)または前述した半導体装置10(本発明の半導体装置)を備えている。本発明の電子機器としては、例えば、デジタルスチルカメラ、デジタルビデオカメラ等のデジタルカメラ、スキャナ、人工網膜等が挙げられる。
以上、本発明の半導体素子、半導体装置および電子機器を、図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や、工程が付加されていてもよい。
以上、本発明の半導体素子、半導体装置および電子機器を、図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や、工程が付加されていてもよい。
また、本発明は、前記各実施形態のうちの、任意の2以上の構成(特徴)を組み合わせたものであってもよい。
また、本発明では、負荷抵抗回路(電流/電圧変換回路)4に換えて、または、負荷抵抗回路4に加えて、他の回路を設けてもよい。また、負荷抵抗回路4が省略され、電流を出力するように構成されていてもよい。
また、本発明では、負荷抵抗回路(電流/電圧変換回路)4に換えて、または、負荷抵抗回路4に加えて、他の回路を設けてもよい。また、負荷抵抗回路4が省略され、電流を出力するように構成されていてもよい。
1……半導体素子 2……フォトトランジスタ 21……ゲート電極 22……ソース電極 23……ドレイン電極 24……半導体基板24 25……p型領域 26……n型領域 27……i型領域 28、29……絶縁層 3……カレントミラー回路 4……負荷抵抗回路 5……トランジスタ 51……ゲート電極 52……ソース電極 53……ドレイン電極 6……トランジスタ 61……ゲート電極 62……ソース電極 63……ドレイン電極 7……トランジスタ 71……ゲート電極 72……ソース電極 73……ドレイン電極 8……トランジスタ 81……ゲート電極 82……ソース電極 83……ドレイン電極 9……選択トランジスタ 10……半導体装置 11……出力端子 12……ゲート電位線 13……バイアス電位線 14……調整電位線 15……出力線 16〜18……導体層 19……バイアス端子 31……走査線 32……データ線 33……共通電極 34……ゲート電位・調整電位線
Claims (11)
- p型領域と、n型領域と、前記p型領域と前記n型領域との間に設けられたi型領域とを有し、前記p型領域をソース電極、前記n型領域をドレイン電極として用いるpin型のフォトトランジスタと、
前記フォトトランジスタで発生した電流を増幅する電流増幅回路とを備え、
前記フォトトランジスタのゲート電極に電圧を印加した状態で、前記フォトトランジスタの前記i型領域で受光した光が電流に変換され、該電流が前記電流増幅回路で増幅されて出力されるよう構成されていることを特徴とする半導体素子。 - 前記電流増幅回路は、入力側に設けられた第1のトランジスタおよび出力側に設けられた第2のトランジスタを有するカレントミラー回路であり、
前記フォトトランジスタのドレイン電極またはソース電極と、前記第1のトランジスタのドレイン電極と、前記第1のトランジスタのゲート電極と、前記第2のトランジスタのゲート電極とが導通している請求項1に記載の半導体素子。 - 前記フォトトランジスタのゲート電極に印加される電圧の大きさは、該フォトトランジスタの閾値電圧以下である請求項1または2に記載の半導体素子。
- 前記フォトトランジスタのゲート電極に印加される電圧の大きさは、当該半導体素子の電源電圧の1/2以下である請求項1または2に記載の半導体素子。
- 前記電流増幅回路から出力される電流を電圧に変換する電流/電圧変換回路を有する請求項1ないし4のいずれかに記載の半導体素子。
- 前記電流/電圧変換回路は、第3のトランジスタと、第4のトランジスタと、を含み、前記第3のトランジスタのソース電極と前記第4のトランジスタのドレイン電極とが導通している請求項5に記載の半導体素子。
- 請求項1ないし6のいずれかに記載の半導体素子が、行列状に複数配置されていることを特徴とする半導体装置。
- 1つの行に属する前記各半導体素子のフォトトランジスタのゲート電極のそれぞれに導通する導電部を有し、該導電部を介して、前記1つの行に属する各半導体素子のフォトトランジスタのゲート電極に電圧を印加するよう構成されている請求項7に記載の半導体装置。
- 前記各半導体素子のフォトトランジスタのゲート電極のそれぞれに導通する共通電極を有し、該共通電極を介して、前記各フォトトランジスタのゲート電極に電圧を印加するよう構成されている請求項7に記載の半導体装置。
- 請求項1ないし6のいずれかに記載の半導体素子を備えることを特徴とする電子機器。
- 請求項7ないし9のいずれかに記載の半導体装置を備えることを特徴とする電子機器。
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