JP2008211337A - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP2008211337A JP2008211337A JP2007044072A JP2007044072A JP2008211337A JP 2008211337 A JP2008211337 A JP 2008211337A JP 2007044072 A JP2007044072 A JP 2007044072A JP 2007044072 A JP2007044072 A JP 2007044072A JP 2008211337 A JP2008211337 A JP 2008211337A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse
- repetitive
- potential
- switching device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 230000007704 transition Effects 0.000 claims abstract description 18
- 230000003252 repetitive effect Effects 0.000 claims description 104
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 26
- 230000001360 synchronised effect Effects 0.000 claims description 10
- 230000005540 biological transmission Effects 0.000 claims 1
- 230000007257 malfunction Effects 0.000 abstract description 9
- 230000015556 catabolic process Effects 0.000 abstract 2
- 230000003071 parasitic effect Effects 0.000 description 14
- 238000011084 recovery Methods 0.000 description 11
- 230000000630 rising effect Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 6
- 238000006073 displacement reaction Methods 0.000 description 6
- 230000002441 reversible effect Effects 0.000 description 6
- 230000007246 mechanism Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Images
Landscapes
- Electronic Switches (AREA)
Abstract
Description
本発明は、半導体装置に関し、特に高耐圧電力用集積回路におけるスイッチングデバイス駆動回路に関する。 The present invention relates to a semiconductor device, and more particularly to a switching device drive circuit in a high voltage power integrated circuit.
図8に、従来の高耐圧電力用集積回路のスイッチングデバイス駆動回路の構成を示す。なお、図8に示す構成は、特開2002−352989号公報に開示されている。 FIG. 8 shows a configuration of a switching device driving circuit of a conventional high voltage power integrated circuit. The configuration shown in FIG. 8 is disclosed in Japanese Patent Laid-Open No. 2002-352989.
図8において、電源PSの正極と負極(接地電位GND)との間に、IGBT(絶縁ゲート型バイポーラトランジスタ)などのスイッチングデバイス12および13がトーテムポール接続され、ハーフブリッジ型インバータ回路を構成している。また、スイッチングデバイス12および13には、それぞれ、フリーホイールダイオードD1およびD2が逆並列接続されている。そして、スイッチングデバイス12とスイッチングデバイス13との接続点N1には負荷(モータなどの誘導性負荷)14が接続される構成となっている。
In FIG. 8, switching
図8において、スイッチングデバイス12はスイッチングデバイス13との接続点N1の電位を基準電位として、この基準電位と電源PSが供給する電源電位との間でスイッチング動作するデバイスであり、高電位側スイッチングデバイスと呼称される。
In FIG. 8, the
また、スイッチングデバイス13は接地電位を基準電位として、この基準電位と接続点N1の電位との間でスイッチング動作するデバイスであり、低電位側スイッチングデバイスと呼称される。
The
従って、図8に示すスイッチングデバイス駆動回路は、高電位側スイッチングデバイス駆動回路HDと、低電位側スイッチングデバイス駆動回路LDとに区別される。 Therefore, the switching device drive circuit shown in FIG. 8 is classified into a high potential side switching device drive circuit HD and a low potential side switching device drive circuit LD.
高電位側スイッチングデバイス駆動回路HDは、この駆動回路の電源となる高電位側電源10の正極と負極との間に直列接続されたNMOSトランジスタ24および25を有し、NMOSトランジスタ24および25を相補的にオン、オフさせることでスイッチングデバイス12をスイッチングする回路である。なお、高電位側電源10の負極は接続点N1に接続されている。また、NMOSトランジスタ24および25の接続点の電圧を高電位側出力電圧HOとする。
The high-potential side switching device drive circuit HD has
また、NMOSトランジスタ24および25は、外部に設けられたマイクロコンピュータなどから与えられる、接地電位を基準として発生されたHレベルとLレベルを持つデジタルの入力信号S1によって駆動される。高電位側スイッチングデバイス駆動回路HDは前記入力信号S1と、論理否定ゲート3によって生成された入力信号S1の反転信号がパルス発生回路15に入力される。前記パルス発生回路15は、前記入力信号S1の立ち上がりに応答して1つのパルスを有する第1のパルス状信号を発生させる第1のワンショットパルス発生回路151と、前記入力信号の立ち下がりに応答して1つのパルスを有する第2のパルス状信号を発生させる第2のワンショットパルス発生回路152を有する。
The
さらに、高電位側スイッチングデバイス駆動回路HDは、一定周期のクロック信号を発生するクロック信号発生回路16と、前記入力信号S1に基づき、前記クロック信号を第1及び第2の反復パルス信号として分配する反復パルス分配回路17を有する。
Further, the high potential side switching device driving circuit HD distributes the clock signal as the first and second repetitive pulse signals based on the clock
前記第1のパルス状信号と前記第1の反復パルス信号との論理和をとった第3の反復パルス信号と、同じく前記第2のパルス状信号と前記第2の反復パルス信号との論理和をとった第4の反復パルス信号はそれぞれ、レベルシフトトランジスタである高耐圧Nチャネル電界効果トランジスタ(HNMOSトランジスタと呼称する)4および5のゲート電極に入力される。 A third repetitive pulse signal obtained by ORing the first pulse-like signal and the first repetitive pulse signal, and a logical sum of the second pulse-like signal and the second repetitive pulse signal. The fourth repetitive pulse signals obtained from the above are respectively input to gate electrodes of high voltage N-channel field effect transistors (referred to as HNMOS transistors) 4 and 5 which are level shift transistors.
HNMOSトランジスタ4および5のドレイン電極はそれぞれレベルシフト抵抗29および30の一方端に接続されるとともに、論理否定ゲート6および7の入力にも接続される。
The drain electrodes of the
そして、論理否定ゲート6および7の出力はフィルタ回路8の入力に接続され、フィルタ回路8の出力はSRラッチ回路回路9のセット端子Sおよびリセット端子Rに接続されている。ここで、フィルタ回路8の一構成例を図9に示す。フィルタ回路8はSRラッチ回路9の誤動作を防止するための回路であり、セット端子Sおよびリセット端子SがともにHとなる信号を除去するように論理ゲートで構成されている。
The outputs of the
SRラッチ回路9のQ出力はNMOSトランジスタ24のゲート電極に接続されるとともに、論理否定ゲート23の入力にも接続され、論理否定ゲート23の出力はNMOSトランジスタ25のゲート電極に接続されている。
The Q output of the
なお、レベルシフト抵抗29および30の他方端はNMOSトランジスタ24のドレイン電極側、すなわち高電位側フローティング電源10の正極(この電位をVB電位と呼称)に接続されている。また、NMOSトランジスタ24のソース電極、すなわち高電位側フローティング電源10の負極(この電位をVS電位と呼称)は、ダイオード21および22のアノードに接続され、ダイオード21および22のカソードはそれぞれHNMOSトランジスタ4および5のドレイン電極に接続されている。
The other ends of the
また、低電位側スイッチングデバイス駆動回路LDは、当該駆動回路の電源となる低電位側電源11の正極(この電位をVCCと呼称)と負極(接地電位)との間に直列に接続されたNMOSトランジスタ27および28を有し、NMOSトランジスタ27および28を相補的にオン、オフさせることでスイッチングデバイス13をスイッチングする回路である。ここで、NMOSトランジスタ27および28の接続点の電圧を低電位側出力電圧LOと呼称し、この低電位側出力電圧LOの電圧変化が制御信号S7となって、スイッチングデバイス13が制御される。なお、NMOSトランジスタ27は、外部から与えられる入力信号S0によって制御され、NMOSトランジスタ28は、入力信号S0をインバータ回路26で反転した信号によって制御されるように構成されている。
The low-potential side switching device drive circuit LD is an NMOS connected in series between the positive electrode (this potential is referred to as VCC) and the negative electrode (ground potential) of the low-potential
次に、図10に示すタイミングチャートを用いて、高耐圧電力用集積回路のスイッチングデバイス駆動回路の動作について説明する。 Next, the operation of the switching device drive circuit of the high voltage power integrated circuit will be described with reference to the timing chart shown in FIG.
図10において、外部から与えられる入力信号S1のHレベルが高電位側スイッチングデバイス12をオンさせるオン指令を意味し、前記入力信号S1のLレベルが高電位側スイッチングデバイス12をオフさせるオフ指令を意味するものとする。
In FIG. 10, the H level of the input signal S1 given from outside means an ON command to turn on the high potential
クロック信号発生回路16は自励発振であるため、入力信号S1とは非同期の反復パルスS10を出力する。反復パルスS10は次段の反復パルス分配回路17に入力され、反復パルス分配回路17は入力信号S1がHレベル、すなわちオン指令を出力している期間は第1の反復パルス信号S12のような反復パルス列を出力し、第2の反復パルス信号S13はLレベルに固定される。一方、入力信号S1がLレベル、すなわちオフ指令を出力している期間は第2の反復パルス信号S13のような反復パルス列を出力し、第1の反復パルス信号S12はLレベルに固定される。
Since the clock
また、入力信号S1の立ち上がりに同期して、第1のワンショットパルス発生回路151から第1のパルス状信号S22のような単一のパルスが出力される。同様に入力信号S1の立ち下がりに同期して、第2のワンショットパルス発生回路から第2のパルス状信号S23のような単一のパルスが出力される。
Further, a single pulse like the first pulse signal S22 is output from the first one-shot
そして、前記第1のパルス状信号S22と前記第1の反復パルス信号S12の論理和をとった信号である第3の反復パルス信号S2が、論理和ゲート31からオン信号としてHNMOSトランジスタ4のゲート電極に入力され、HNMOSトランジスタ4を駆動する。同様に、前記第2のパルス状信号S23と前記第2の反復パルス信号S13の論理和をとった信号である第4の反復パルス信号S3が、論理和ゲート32からオフ信号としてHNMOSトランジスタ5のゲート電極に入力され、HNMOSトランジスタ5を駆動する。
Then, a third repetitive pulse signal S2, which is a logical sum of the first pulse signal S22 and the first repetitive pulse signal S12, is turned on from the
なお、第1のワンショットパルス発生回路151の出力信号である第1のパルス状信号S22のパルスの立ち上がりは入力信号S1に同期して与えられる。そのため出力信号S22と出力信号S12との論理和となる第3の反復パルス信号S2(オン信号)は、入力信号S1の各周期において、最初のパルスの立ち上がりが必ず入力信号S1の立ち上がりに同期している。同様に、第2のワンショットパルス発生回路152の出力信号である第2のパルス状信号S23のパルスの立ち上がりは、入力信号S1に同期して与えられる。そのため出力信号S23と出力信号S13との論理和となる第4の反復パルス信号S3(オフ信号)は、入力信号S1の各周期において、最初のパルスの立ち上がりが必ず入力信号S1の立ち下がりに同期している。
The rising edge of the pulse of the first pulse signal S22 that is the output signal of the first one-shot
HNMOSトランジスタ4のドレイン端子の電圧信号S21は、第3の反復パルス信号S2がHレベルの間はHNMOSトランジスタ4がオンしレベルシフト抵抗29にて電圧降下が発生するので、Lレベルになる。さらにこのHNMOSトランジスタ4のドレイン端子の電圧信号S21は次段の論理否定ゲート6によって波形成形され、第1のレベルシフト済み反復信号であるレベルシフト済みオン信号S4となる。同様に、HNMOSトランジスタ5のドレイン端子の電圧信号S31は、第4の反復パルス信号S3がHレベルの間はHNMOSトランジスタ5がオンしレベルシフト抵抗30にて電圧降下が発生するので、Lレベルになる。さらにこのHNMOSトランジスタ5のドレイン端子の電圧信号S31は次段の論理否定ゲート7によって波形成形され、第2のレベルシフト済み反復信号であるレベルシフト済みオフ信号S5となる。
The voltage signal S21 at the drain terminal of the
前記レベルシフト済みオン信号S4およびレベルシフト済みオフ信号S5はともに次段のフィルタ回路8に入力される。レベルシフト済みオン信号S4、レベルシフト済みオフ信号S5が同時にHレベルとならない場合はそのまま素通りさせ、セット信号S41、リセット信号S51として次段のSRラッチ回路9のセット端子S、リセット端子Rのそれぞれに入力される。
Both the level-shifted on signal S4 and the level-shifted off signal S5 are input to the
SRラッチ回路9は、セット信号S41=Hレベル、リセット信号S51=Lレベルの時セットされ、Q出力S8=Hレベルとなる。その後、セット信号S41=Lレベル、リセット信号S51=LレベルとなってもSRラッチ回路9はQ出力を保持するため、Q出力S8=Hレベルを維持する。同様に、SRラッチ回路9は、セット信号S41=Lレベル、リセット信号S51=Hレベルの時リセットされ、Q出力S8=Lレベルとなる。その後、セット信号S41=Lレベル、リセット信号S51=LレベルとなってもSRラッチ回路9はQ出力を保持するため、Q出力S8=Lレベルを維持する。
The
なお、NMOSトランジスタ24および25を相補的にオン、オフさせることで得られる、スイッチングデバイス12の制御信号HOも、S8と同様の信号となる。すなわち、外部からの入力信号S1が高電位側出力信号HOとして復調されたことになる。
Note that the control signal HO of the
以上により、従来例の高耐圧電力用集積回路においては、入力信号S1に同期した高電位側出力信号HOを得るとともに、入力信号S1が定常状態の場合に発生したdV/dtによる誤動作からの速やかな復帰が可能となっている。 As described above, in the conventional high-voltage power integrated circuit, the high-potential-side output signal HO synchronized with the input signal S1 is obtained, and promptly from a malfunction due to dV / dt generated when the input signal S1 is in a steady state. Recovery is possible.
しかしながら、前記従来の高耐圧電力用集積回路においては、スイッチングデバイス12および13のオン、オフに伴いVS電位、VB電位が過渡的に変遷する場合に新たな不具合が発生することが判明した。以下図10に示した従来の高耐圧電力用集積回路のスイッチングデバイス駆動回路の動作を説明するタイミングチャート、図11に示すレベルシフト回路の回路構成、および図12に示す従来の高耐圧電力用集積回路のスイッチングデバイス駆動回路における不具合発生時のタイミングチャートにより説明する。
However, it has been found that in the conventional high voltage power integrated circuit, a new problem occurs when the VS potential and the VB potential transition transiently as the
一例として、スイッチングデバイス12がオンしている状態からオフした状態になったときを考える。図8に示す負荷14は一般にモータなどのL負荷であるので、スイッチングデバイス12がオフしたときに、今まで接続点N1→負荷14→接地電位へと流れていた電流を流しつづけようとする働きがある。
As an example, consider the case where the
つまり、接地電位→フリーホイールダイオードD2→負荷14→接地電位といった経路で電流が流れるため、フリーホイールダイオードD2がオンし接続点N1の電位は、接地電位よりフリーホイールダイオードD2の順方向電圧分だけ低い電位に向かって低下する。
That is, since the current flows through the path of ground potential → freewheel diode D2 →
一方高耐圧電力用集積回路のVS電位、VB電位についても接続点N1同様に低下する。VS電位は接続点N1に接続されているため接続点N1の電位と同様に低下する。VB電位はVS電位より高圧側フローティング電源10の電圧分だけ高い電位を保ちながら、VS電位と共に低下する。
On the other hand, the VS potential and VB potential of the high withstand voltage power integrated circuit also decrease in the same manner as the connection point N1. Since the VS potential is connected to the connection point N1, it drops similarly to the potential at the connection point N1. The VB potential decreases with the VS potential while maintaining a potential higher than the VS potential by the voltage of the high-voltage side floating
しかし、VS電位は高耐圧電力用集積回路と接続点N1間における配線のL成分の影響などにより、接地電位(GND)よりも低い電位、すなわち負電位まで過渡的に低下する場合がある。VS電位が接地電位よりも高圧側フローティング電源10の電位差以下に低下した場合、VS電位のみならずVB電位までもが負電位に低下することになる。
However, the VS potential may transiently drop to a potential lower than the ground potential (GND), that is, a negative potential due to the influence of the L component of the wiring between the high-voltage power integrated circuit and the connection point N1. When the VS potential falls below the potential difference of the high-voltage side floating
このとき、高耐圧電力用集積回路内部、特にHNMOSトランジスタおよびレベルシフト抵抗周辺について考察する。HNMOSトランジスタ4,5のソース−ドレイン間にはソース側をアノード、ドレイン側をカソードとした寄生ダイオード41、51が存在する。VB電位が接地電位よりも低くなり、寄生ダイオードが順方向にバイアスされると、順方向電流Idが接地電位→寄生ダイオード41、51→レベルシフト抵抗29、30→VB電位となる高圧側フローティング電源10の正極側といった経路で流れる。
At this time, the inside of the high withstand voltage power integrated circuit, particularly the periphery of the HNMOS transistor and the level shift resistor will be considered. Between the source and drain of the
次にVS電位、VB電位の過渡的な負電位への変遷が終り、VB電位が接地電位より高くなるときを考える。VB電位が接地電位より高くなるので、前記寄生ダイオード41、51には逆バイアスが印加される。通常であれば、寄生ダイオードに逆バイアス電圧を印加しても逆方向電流は流れることはないが、直前まで寄生ダイオードには順方向電流が流れていたため、逆バイアス電圧が印加されるとリカバリー電流Irrがカソード→アノード方向に流れてしまう。
Next, consider a case where the transition of the VS potential and the VB potential to a transient negative potential is completed and the VB potential becomes higher than the ground potential. Since the VB potential becomes higher than the ground potential, a reverse bias is applied to the
前記リカバリー電流Irrは、VB電位となる高圧側フローティング電源10の正極側→レベルシフト抵抗29、30→寄生ダイオード41、51→接地電位という経路で流れるため、レベルシフト抵抗に電圧降下が発生し、あたかもHNMOSトランジスタがオンしたかのように誤信号として伝達される。
The recovery current Irr flows through the path of the positive side of the high-voltage floating
ここで、前記リカバリー電流Irrは、HNMOSトランジスタ4,5のそれぞれの寄生ダイオード41、51に同じように流れるため、誤信号は電圧信号S21、電圧信号S31に同時に発生する。すなわち、前述の通りフィルタ回路8によってこの誤信号は除去されるため、SRラッチ回路9には伝達されず問題にはならない。
Here, since the recovery current Irr flows through the
ところが、従来例で説明したような、第1の反復パルス信号S12、または第2の反復パルス信号S13が常にHNMOSトランジスタ4、5のどちらかに入力されている場合は状況が異なってくる。
However, the situation is different when the first repetitive pulse signal S12 or the second repetitive pulse signal S13 is always input to one of the
今考察しているのはスイッチングデバイス12がオフしたとき、すなわち、外部からの入力信号S1がHレベルからLレベルに変化したときである。つまり、オン指令である第3の反復パルス信号S2はLに固定され、オフ指令である第4の反復パルス信号S3のような反復パルス列が出力されている。
What is considered now is when the
よって、VB電位が負電位となったタイミングで、HNMOSトランジスタ5がオンする場合が生じる。このとき、電流ImはオンしているHNMOSトランジスタ5のソース−ドレイン間を流れるため、寄生ダイオード51には順方向電流が流れない。次にVB電位が正電位に復帰したとき、第4の反復パルス信号S3がLレベルになるタイミングであったとすると、HNMOSトランジスタ5には電流が流れず、また、寄生ダイオード51にもリカバリー電流Irrはほとんど流れないため、レベルシフト抵抗30での電圧降下もほとんどない。
Therefore, the
一方HNMOSトランジスタ4は常にオフしているので、前述のとおり、寄生ダイオード41に順方向電流が流れ、次いでリカバリー電流が流れ、レベルシフト抵抗29で電圧降下が発生する。すなわち、レベルシフト済みオン信号S4=Hレベル、レベルシフト済みオフ信号S5=Lレベルといったあたかも正常なオン指令であるような信号が発生するので、フィルタ回路8において除去できず、SRラッチ回路8のQ出力S8はHレベルになり、結果入力信号S1の指令に反し、スイッチングデバイス12がオンしてしまう。
On the other hand, since the
第4の反復パルス信号S3がHNMOSトランジスタ5に印加されているので、最長でも反復パルスの1周期の時間後にはスイッチングデバイス12がオフし正常状態に復帰するが、最悪の場合、正常状態に復帰する際前述のメカニズムにより再度オンしてしまい、高電圧側出力信号HOがオンとオフを繰り返す発振状態となってしまう。
Since the fourth repetitive pulse signal S3 is applied to the
以上の現象は、スイッチングデバイス12がオフした際の不具合について説明したものであるが、スイッチングデバイス12がオンする際にも同様の問題点が考えられる。すなわち、スイッチングデバイス12がオンしVS電位、VB電位が過渡的に上昇すると、HNMOSトランジスタ4、5のドレイン−ソース電極間に存在する寄生容量にドレイン→ソース方向に変位電流が流れる。この変位電流は、レベルシフト抵抗29、30において電圧降下を発生させ後段に誤信号として伝達されるが、HNMOSトランジスタ5がオンしている場合、前記変位電流の流れる量がHNMOSトランジスタ4とHNMOSトランジスタ5で異なる。そのため、後段のフィルタ回路8によって誤信号が的確に除去できずにスイッチングデバイス12に誤動作を発生させる可能性がある。
The above phenomenon describes the problem when the
この発明に係る半導体装置においては、直列に接続され、高電位の主電源電位と低電位の主電源電位との間に介挿された高電位側スイッチングデバイスおよび低電位側スイッチングデバイスの導通/非導通制御を行うものである。前記半導体装置は、前記高電位側スイッチングデバイスの導通/非導通を制御する制御部を含む高電位部と、前記低電位の主電源電位を基準として動作する低電位部に分けられる。前記低電位部にはクロック信号発生回路と、反復パルス分配回路と、第1および第2のワンショットパルス発生回路と、マスク信号発生回路を有する。また、低電位部と高電位部のインターフェースとしてレベルシフト回路を有している。前記クロック信号発生回路は一定周期のクロック信号を発生し、前記反復パルス分配回路は、外部から与えられる入力信号に基づいて、前記高電位側スイッチングデバイスの導通を示す第1状態および前記高電位側スイッチングデバイスの非導通を示す第2状態に対応して、前記クロック信号を第1および第2の反復パルス信号として分配する。また、前記第1のワンショットパルス発生回路は、前記入力信号が、前記第2状態から前記第1状態に遷移するのと同期し、1つのパルスを有する第1のパルス状信号を出力する。同様に前記第2のワンショットパルス発生回路は、前記入力信号が、前記第1状態から前記第2状態に遷移するのと同期し、1つのパルスを有する第2のパルス状信号を出力する。前記レベルシフト回路は、前記第1の反復パルス信号と前記第1のパルス状信号との論理和をとった第3の反復パルス信号および、前記第2の反復パルス信号と前記第2のパルス状信号との論理和をとった第4の反復パルス信号を、高電位側へとレベルシフトして、それぞれ第1および第2のレベルシフト済み反復信号を得る。また、前記マスク信号発生回路は、前記入力信号が、前記第2状態から前記第1状態に遷移した直後から、または前記第1状態から前記第2状態に遷移した直後から、一定期間前記第3および第4の反復パルス信号が前記レベルシフト回路へ伝達されないようにするためのマスク信号を出力する。前記高電位部に配設される前記制御部は、前記第1のレベルシフト済み反復信号に基づいて前記高電位側スイッチングデバイスを導通させ、前記第2のレベルシフト済み反復信号に基づいて前記高電位側スイッチングデバイスを非導通させる制御信号を出力する。 In the semiconductor device according to the present invention, conduction / non-connection of the high-potential side switching device and the low-potential side switching device that are connected in series and interposed between the high-potential main power supply potential and the low-potential main power supply potential. Conduction control is performed. The semiconductor device is divided into a high potential portion including a control portion that controls conduction / non-conduction of the high potential side switching device and a low potential portion that operates on the basis of the low-potential main power supply potential. The low potential portion includes a clock signal generation circuit, a repetitive pulse distribution circuit, first and second one-shot pulse generation circuits, and a mask signal generation circuit. In addition, a level shift circuit is provided as an interface between the low potential portion and the high potential portion. The clock signal generation circuit generates a clock signal having a fixed period, and the repetitive pulse distribution circuit is configured to detect the conduction of the high potential side switching device based on an externally applied input signal and the high potential side. The clock signal is distributed as first and second repetitive pulse signals corresponding to a second state indicating non-conduction of the switching device. The first one-shot pulse generation circuit outputs a first pulse signal having one pulse in synchronization with the transition of the input signal from the second state to the first state. Similarly, the second one-shot pulse generation circuit outputs a second pulse signal having one pulse in synchronization with the transition of the input signal from the first state to the second state. The level shift circuit includes a third repetitive pulse signal obtained by ORing the first repetitive pulse signal and the first pulse-like signal, and the second repetitive pulse signal and the second pulse-like form. The fourth repetitive pulse signal that is logically summed with the signal is level-shifted to the high potential side to obtain first and second level-shifted repetitive signals, respectively. In addition, the mask signal generation circuit may be configured such that the input signal is output from the second state to the first state or immediately after the transition from the first state to the second state for a certain period of time. And a mask signal for preventing the fourth repetitive pulse signal from being transmitted to the level shift circuit. The control unit disposed in the high potential unit causes the high potential side switching device to conduct based on the first level-shifted repetitive signal, and based on the second level-shifted repetitive signal. A control signal for turning off the potential side switching device is output.
この発明は、高耐圧電力用集積回路が高電位側スイッチングデバイスの導通を示す第1状態から前記高電位側スイッチングデバイスの非導通を示す第2状態への遷移、または前記第2状態から前記第1状態への遷移に伴い発生する過渡的な電圧ノイズに曝された場合においても、2つのレベルシフト用高耐圧NMOSのオン/オフ状態を必ず同一状態にすることで誤信号を的確に除去し、誤動作の発生を抑制することができる。 The present invention provides a transition from a first state in which the high-voltage power integrated circuit indicates conduction of the high-potential side switching device to a second state indicating non-conduction of the high-potential side switching device, or from the second state to the first state. Even when exposed to the transient voltage noise that occurs with the transition to the 1 state, the error signal can be accurately eliminated by making the on / off states of the two level shift high voltage NMOSs always the same. The occurrence of malfunction can be suppressed.
実施の形態1
図1は、この発明を実施するための実施の形態1における高耐圧電力用集積回路のスイッチングデバイス駆動回路を示す。図8に示した従来例の回路構成に、マスク信号発生回路18、論理積ゲート33、34を追加した構成となっている。
FIG. 1 shows a switching device drive circuit of a high voltage power integrated circuit according to
図1において、電源PSの正極と負極(接地電位GND)との間に、IGBTなどのスイッチングデバイス12および13がトーテムポール接続され、ハーフブリッジ型インバータ回路を構成している。また、スイッチングデバイス12および13には、それぞれ、フリーホイールダイオードD1およびD2が逆並列接続されている。そして、スイッチングデバイス12とスイッチングデバイス13との接続点N1には負荷(モータなどの誘導性負荷)14が接続される構成となっている。
In FIG. 1, switching
図1において、スイッチングデバイス12はスイッチングデバイス13との接続点N1の電位を基準電位として、この基準電位と電源PSが供給する電源電位との間でスイッチング動作するデバイスであり、高電位側スイッチングデバイスと呼称される。
In FIG. 1, a
また、スイッチングデバイス13は接地電位を基準電位として、この基準電位と接続点N1の電位との間でスイッチング動作するデバイスであり、低電位側スイッチングデバイスと呼称される。
The switching
従って、図1に示すスイッチングデバイス駆動回路は、高電位側スイッチングデバイス駆動回路HDと、低電位側スイッチングデバイス駆動回路LDとに区別される。 Therefore, the switching device drive circuit shown in FIG. 1 is classified into a high potential side switching device drive circuit HD and a low potential side switching device drive circuit LD.
高電位側スイッチングデバイス駆動回路HDは、この駆動回路の電源となる高電位側電源10の正極と負極との間に直列接続されたNMOSトランジスタ24および25を有し、NMOSトランジスタ24および25を相補的にオン、オフさせることでスイッチングデバイス12をスイッチングする回路である。なお、高電位側電源10の負極は接続点N1に接続されている。また、NMOSトランジスタ24および25の接続点の電圧を高電位側出力電圧HOとする。
The high-potential side switching device drive circuit HD has
また、NMOSトランジスタ24および25は、外部に設けられたマイクロコンピュータなどから与えられる、接地電位を基準として発生されたHレベルとLレベルを持つデジタルの入力信号S1によって駆動される。高電位側スイッチングデバイス駆動回路HDは前記入力信号S1と、論理否定ゲート3によって生成された入力信号S1の反転信号がパルス発生回路15に入力される。前記パルス発生回路15は、前記入力信号S1の立ち上がりに応答して1つのパルスを有する第1のパルス状信号を発生させる第1のワンショットパルス発生回路151と、前記入力信号の立ち下がりに応答して1つのパルスを有する第2のパルス状信号を発生させる第2のワンショットパルス発生回路152を有する。
The
さらに、高電位側スイッチングデバイス駆動回路HDは、一定周期のクロック信号を発生するクロック信号発生回路16と、前記入力信号S1に基づき、前記クロック信号を第1及び第2の反復パルス信号として分配する反復パルス分配回路17を有する。
Further, the high potential side switching device driving circuit HD distributes the clock signal as the first and second repetitive pulse signals based on the clock
前記第1のパルス状信号S22と前記第1の反復パルス信号S12は論理和ゲート31に入力され、前記論理和ゲート31の出力は第3の反復パルス信号S2となる。同じく前記第2のパルス状信号S23と前記第2の反復パルス信号S13は論理和ゲート32に入力され、前記論理和ゲート32の出力は第4の反復パルス信号S3となる。
The first pulse signal S22 and the first repetitive pulse signal S12 are input to an
また、高電位側スイッチングデバイス駆動回路HDは、マスク信号発生回路18を有する。前記マスク信号発生回路18には、前記第1のパルス状信号S22および前記第2のパルス状信号S22が入力される。前記マスク信号発生回路18から出力される第1のマスク信号S32は前記第3の反復パルス信号S2と共に論理積ゲート33に入力され、同様に前記マスク信号発生回路18から出力される第2のマスク信号S33は前記第4の反復パルス信号S3と共に論理積ゲート34に入力される。前記論理積ゲート33の出力である第5の反復パルス信号S42および前記論理積ゲート34の出力である第6の反復パルス信号S43は、それぞれHNMOSトランジスタ4および5のゲート電極に入力される。
The high potential side switching device drive circuit HD has a mask
ここで、図2に基づいて前記マスク信号発生回路18の構成の一例について説明する。図2に示すようにマスク信号発生回路18は第3、第4のワンショットパルス発生回路181、182を有している。この第3、第4ワンショットパルス発生回路181、182は前述の第1、第2のワンショットパルス発生回路151、152と同一の回路構成である。前記第1のパルス状信号S22は論理否定ゲート183を介して第3のワンショットパルス発生回路181に入力され、さらに第3のワンショットパルス発生回路181の出力は論理ゲート184を介して第1のマスク信号S32として出力される。同様に、前記第2のパルス状信号S23は論理否定ゲート185を介して第4のワンショットパルス発生回路182に入力され、さらに第4のワンショットパルス発生回路182の出力は論理ゲート186を介して第2のマスク信号S33として出力される。
Here, an example of the configuration of the mask
さらに、前記第1のマスク信号S32は前記第3の反復パルス信号と共に論理積ゲート33に入力され、前記論理積ゲート33の出力信号S42(オン指令)がHNMOSトランジスタ4のゲート電極に入力され、HNMOSトランジスタ4を駆動する。同様に前記第2のマスク信号S33は前記第4の反復パルス信号と共に論理積ゲート34に入力され、前記論理積ゲート34の出力信号S43(オフ指令)がHNMOSトランジスタ5のゲート電極に入力され、HNMOSトランジスタ5を駆動する。
Further, the first mask signal S32 is input to the AND
HNMOSトランジスタ4および5のドレイン電極はそれぞれレベルシフト抵抗29および30の一方端に接続されるとともに、論理否定ゲート6および7の入力にも接続される。
The drain electrodes of the
そして、論理否定ゲート6および7の出力S4、S5はフィルタ回路8の入力に接続され、フィルタ回路8の出力S41、S51はそれぞれSRラッチ回路回路9のセット端子Sおよびリセット端子Rに接続されている。ここで、フィルタ回路8の一構成例を図9に示す。フィルタ回路8はSRラッチ回路9の誤動作を防止するための回路であり、セット端子Sおよびリセット端子SがともにHとなる信号を除去するように論理ゲートで構成されている。
The outputs S4 and S5 of the
SRラッチ回路9のQ出力S8はNMOSトランジスタ24のゲート電極に接続されるとともに、論理否定ゲート23の入力にも接続され、論理否定ゲート23の出力はNMOSトランジスタ25のゲート電極に接続されている。
The Q output S8 of the
なお、レベルシフト抵抗29および30の他方端はNMOSトランジスタ24のドレイン電極側、すなわち高電位側フローティング電源10の正極(VB電位)に接続されている。また、NMOSトランジスタ24のソース電極、すなわち高電位側フローティング電源10の負極(VS電位)は、ダイオード21および22のアノードに接続され、ダイオード21および22のカソードはそれぞれHNMOSトランジスタ4および5のドレイン電極に接続されている。
The other ends of the
また、低電位側スイッチングデバイス駆動回路LDは、当該駆動回路の電源となる低電位側電源11の正極(VCC)と負極(接地電位)との間に直列に接続されたNMOSトランジスタ27および28を有し、NMOSトランジスタ27および28を相補的にオン、オフさせることでスイッチングデバイス13をスイッチングする回路である。ここで、NMOSトランジスタ27および28の接続点の電圧を低電位側出力電圧LOと呼称し、この低電位側出力電圧LOの電圧変化が制御信号S7となって、スイッチングデバイス13が制御される。なお、NMOSトランジスタ27は、外部から与えられる入力信号S0によって制御され、NMOSトランジスタ28は、入力信号S0をインバータ回路26で反転した信号によって制御されるように構成されている。
The low-potential side switching device drive circuit LD includes
次に図3に示すタイミングチャートを用いて、本実施の形態1における高電位側スイッチングデバイス駆動回路HDの動作について説明する。 Next, the operation of the high potential side switching device drive circuit HD in the first embodiment will be described using the timing chart shown in FIG.
図3において、外部から与えられる入力信号S1のHレベルが高電位側スイッチングデバイス12をオンさせるオン指令を意味し、前記入力信号のLレベルが高電位側スイッチングデバイス12をオフさせるオフ指令を意味するものとする。
In FIG. 3, the H level of the input signal S1 given from outside means an on command to turn on the high potential
クロック信号発生回路16は自励発振であるため、入力信号S1とは非同期の反復パルスS10を出力する。反復パルスS10は次段の反復パルス分配回路17に入力され、反復パルス分配回路17は入力信号S1がHレベル、すなわちオン指令を出力している期間は第1の反復パルス信号S12のような反復パルス列を出力し、第2の反復パルス信号S13はLレベルに固定される。一方、入力信号S1がLレベル、すなわちオフ指令を出力している期間は第2の反復パルス信号S13のような反復パルス列を出力し、第1の反復パルス信号S12はLレベルに固定される。
Since the clock
また、入力信号S1の立ち上がりに同期して、第1のワンショットパルス発生回路151から第1のパルス状信号S22のような単一のパルスが出力される。同様に入力信号S1の立ち下がりに同期して、第2のワンショットパルス発生回路から第2のパルス状信号S23のような単一のパルスが出力される。
Further, a single pulse like the first pulse signal S22 is output from the first one-shot
ここで第1のパルス状信号S22の立ち下がりに同期し、第1のマスク信号S32としてLレベルのパルス状信号を一定期間出力する。同様に第2のパルス状信号S23の立ち下がりに同期し、第2のマスク信号S33としてLレベルのパルス状信号を一定期間出力する。 Here, in synchronization with the fall of the first pulse signal S22, an L level pulse signal is output for a certain period as the first mask signal S32. Similarly, in synchronization with the falling edge of the second pulse signal S23, an L level pulse signal is output as the second mask signal S33 for a certain period.
そして、パルス発生回路15からの第1のパルス状信号S22とパルス分配回路17からの第1の反復パルス信号S12の論理和をとった信号である第3の反復パルス信号S2が、論理和ゲート31から出力される。さらに第3の反復パルス信号S2と前記第1のマスク信号S32と論理積をとった出力信号S42が、論理積ゲート33からオン信号としてHNMOSトランジスタ4のゲート電極に入力され、HNMOSトランジスタ4を駆動する。破線で示すパルスP1は論理積ゲート33で遮断され、出力されない。同様に、パルス発生回路15からの第2のパルス状信号S23とパルス分配回路17からの第2の反復パルス信号S13の論理和をとった信号である第4の反復パルス信号S3が、論理和ゲート32から出力される。さらに、第4の反復パルス信号S3と前記第2のマスク信号S33と論理積をとった出力信号S43が、論理積ゲート34からオフ信号としてHNMOSトランジスタ5のゲート電極に入力され、HNMOSトランジスタ5を駆動する。破線で示すパルスP2は論理積ゲート34で遮断され、出力されない。
Then, a third repetitive pulse signal S2 which is a logical sum of the first pulse signal S22 from the
ここで、前記出力信号S42(オン信号)および出力信号S43(オフ信号)を見ると、オン信号、オフ信号の反復パルス列において最初のパルスが立ち下がった後から、前記第1、第2のマスク信号S32、S33のパルス幅の期間だけLレベルとなっている。 Here, when the output signal S42 (ON signal) and the output signal S43 (OFF signal) are viewed, the first and second masks are used after the first pulse falls in the repetitive pulse train of the ON signal and OFF signal. It is at the L level only during the period of the pulse width of the signals S32 and S33.
すなわち、入力信号によるオフ指令からオン指令に遷移した際、あるいはオフ指令からオン指令に遷移した際の最初のパルスが発せられた後は、一定期間必ずHNMOSトランジスタ4,5に入力される出力信号S42(オン信号)、出力信号S43(オフ信号)はともにLレベルとなる。
That is, the output signal that is always input to the
これにより、高電位側スイッチングデバイスの導通、非導通に伴い、HNMOSトランジスタ4、5のドレイン−ソース間にdV/dtあるいは負電位が印加される際、HNMOSトランジスタ4、5はともにオフとなっているので、寄生容量に流れる変位電流、あるいは寄生ダイオードに流れるリカバリー電流はHNMOSトランジスタ4、5で同時かつ同レベルとなる。
Accordingly, when dV / dt or a negative potential is applied between the drain and source of the
前記変位電流、リカバリー電流による誤信号は第1のレベルシフト済み反復信号であるレベルシフト済みオン信号S4および、第2のレベルシフト済み反復信号であるレベルシフト済みオフ信号S5に重畳されるが、前記のとおり誤信号はレベルシフト済みオン信号S4、レベルシフト済みオフ信号S5において同時に発生するため後段のフィルタ回路8で除去され、破線で示すパルスQ1、Q2はSRラッチ回路9に入力されるセット信号S41、リセット信号S51には現れない。
The error signal due to the displacement current and the recovery current is superimposed on the level-shifted on signal S4 that is the first level-shifted repetitive signal and the level-shifted off signal S5 that is the second level-shifted repetitive signal. As described above, the error signal is generated in the level-shifted on signal S4 and the level-shifted off signal S5 at the same time, so that it is removed by the
SRラッチ回路9は、セット信号S41=Hレベル、リセット信号S51=Lレベルの時セットされ、Q出力S8=Hレベルとなる。その後、セット信号S41=Lレベル、リセット信号S51=LレベルとなってもSRラッチ回路9はQ出力を保持するため、Q出力S8=Hレベルを維持する。同様に、SRラッチ回路9は、セット信号S41=Lレベル、リセット信号S51=Hレベルの時リセットされ、Q出力S8=Lレベルとなる。その後、セット信号S41=Lレベル、リセット信号S51=LレベルとなってもSRラッチ回路9はQ出力を保持するため、Q出力S8=Lレベルを維持する。
The
なお、NMOSトランジスタ24および25を相補的にオン、オフさせることで得られる、スイッチングデバイス12の制御信号HOも、S8と同様の信号となる。すなわち、外部からの入力信号S1が高電位側出力制御信号HOとして復調されたことになる。
Note that the control signal HO of the
以上により、本実施の形態1による高耐圧電力用集積回路においては、入力信号S1に同期した高電位側出力制御信号HOを得るとともに、入力信号S1が定常状態の場合に発生したdV/dtによる誤動作からの速やかな復帰が可能となるのみならず、従来例で示した変位電流およびリカバリー電流による誤動作をも無くすことが出来、より信頼性の高い高耐圧電力用集積回路を提供することができる。 As described above, in the high voltage power integrated circuit according to the first embodiment, the high-potential-side output control signal HO synchronized with the input signal S1 is obtained, and the dV / dt generated when the input signal S1 is in a steady state. Not only can a quick recovery from a malfunction be possible, but also the malfunction due to the displacement current and recovery current shown in the conventional example can be eliminated, and a more reliable high voltage power integrated circuit can be provided. .
図4および図5により、実施の形態1の変形例について高耐圧電力用集積回路のスイッチングデバイス駆動回路の構成と動作を説明する。 With reference to FIGS. 4 and 5, the configuration and operation of the switching device drive circuit of the integrated circuit for high withstand voltage power will be described for a modification of the first embodiment.
図1に示した実施の形態1においては、第1のマスク信号S32および第2のマスク信号S33によって第3の反復パルス信号S2および第4の反復パルス信号S3をマスクするために、別途論理積ゲート33および34を必要としていた。
In the first embodiment shown in FIG. 1, in order to mask the third repetitive pulse signal S2 and the fourth repetitive pulse signal S3 by the first mask signal S32 and the second mask signal S33, a logical product is separately provided.
しかしながら、図4に示した変形例のように、第1のマスク信号S32および第2のマスク信号S33を反復パルス分配回路17における論理積ゲート171、172に入力しても本発明の目的を実現することができる。なぜならば、本発明が解決しようとする問題点は、入力信号S1と非同期である第1、第2の反復パルス信号S12、S13が、高電位側スイッチングデバイスの導通直後、あるいは非導通直後にHNMOSトランジスタ4、5に入力されるため発生するからである。
However, even if the first mask signal S32 and the second mask signal S33 are input to the AND
すなわち、反復パルス分配回路17において、あらかじめ問題となる反復パルス(図5に破線で示したP3、P4)をマスクしても全く同じ効果を得ることが出来るばかりでなく、別途論理積ゲートを必要とすることもないので、高耐圧電力用集積回路の回路規模を縮小することが出来、低コスト化を実現する。
That is, in the repetitive
実施の形態2
図6は、この発明を実施するための実施の形態2における高耐圧電力用集積回路のスイッチングデバイス駆動回路を示す。なお、図6について、図1に示した実施の形態1とその変形例である図4に示した回路構成と同一の構成については同一の符号を付し、重複する説明は省略する。
FIG. 6 shows a switching device driving circuit of the integrated circuit for high withstand voltage power in the second embodiment for carrying out the present invention. In FIG. 6, the same reference numerals are given to the same configurations as those in the first embodiment shown in FIG. 1 and the circuit configuration shown in FIG. 4 which is a modified example thereof, and a duplicate description is omitted.
図6において、入力信号S1がマスク信号発生回路19に入力され、マスク信号発生回路19から出力される第3のマスク信号S19は、実施の形態1の変形例である図4に示す回路構成と同様に、反復パルス分配回路17における論理積ゲート171および172に入力されている。
In FIG. 6, the input signal S1 is input to the mask
さらに、マスク信号発生回路19は、2つの論理否定ゲート191、193と容量素子192で構成される遅延回路と、排他的論理和否定ゲート194にて構成される第5のワンショットパルス発生回路を備えている。入力信号S1は、前記排他的論理和否定194ゲートの一方の入力端子に入力されるとともに、論理否定ゲート191、193を介し前記排他的論理和否定ゲート194の他方の入力端子に入力される。また、前記容量素子192の一方の端子は、前記論理否定ゲート191の出力と前記論理否定ゲート192の入力の接続点に接続され、他方の端子は接地される。
Further, the mask
上記の構成により、マスク信号発生回路19の出力である第3のマスク信号S19は、入力信号S1の立ち上がりに同期した一定期間Lレベルとなる第1のパルスと、入力信号S1の立ち下がりに同期した一定期間Lレベルとなる第2のパルスとして発生する。このため、上記第3のマスク信号S19におけるLレベル期間は、実施の形態1における第1、第2のマスク信号のLレベルよりも長く(具体的には第1、第2のワンショットパルス発生回路の出力S22、S23のパルス幅だけ)設定する必要がある。
With the above configuration, the third mask signal S19, which is the output of the mask
次に、図7に示すタイミングチャートを用いて、本実施の形態2における高耐圧電力用集積回路のスイッチングデバイス駆動回路の動作について説明する。同図に示したとおり、第3のマスク信号S19は、入力信号S1の立ち上がり、立ち下がりに同期し、一定期間Lレベルとなるパルスを出力する。この第3のマスク信号により、入力信号がオン指令からオフ指令に遷移した直後、およびオフ指令からオン指令に遷移した直後から一定期間、第1の反復パルス信号S12および第2の反復パルス信号S13のHNMOSトランジスタ4、5への伝達を遮断するので、破線で示したパルスP5及びP6は出力されない。これにより実施の形態1またはその変形例と同様の効果を得ることができる。すなわち、高電位側スイッチングデバイスの導通、非導通に伴いレベルシフト済みオン信号S4およびレベルシフト済みオフ信号S5に同時に誤信号が重畳するため、該誤信号はフィルタ回路8で除去される。よって、破線で示したパルスQ5、Q6は出力されることなく高電位側スイッチングデバイス12の誤動作を防止できる。
Next, the operation of the switching device drive circuit of the high voltage power integrated circuit according to the second embodiment will be described with reference to the timing chart shown in FIG. As shown in the figure, the third mask signal S19 outputs a pulse that is at the L level for a certain period in synchronization with the rising and falling edges of the input signal S1. By the third mask signal, the first repetitive pulse signal S12 and the second repetitive pulse signal S13 are input for a certain period immediately after the input signal transitions from the on command to the off command, and immediately after the transition from the off command to the on command. Therefore, the pulses P5 and P6 indicated by the broken lines are not output. As a result, the same effect as in the first embodiment or its modification can be obtained. That is, since the error signal is simultaneously superimposed on the level-shifted on signal S4 and the level-shifted off signal S5 as the high potential side switching device is turned on and off, the error signal is removed by the
以上により、本実施の形態2による高耐圧電力用集積回路のスイッチングデバイス駆動回路においては、より簡単な構成で、入力信号S1に同期した高圧側出力信号HOを得るとともに、入力信号S1が定常状態の場合に発生したdV/dtによる誤動作からの速やかな復帰が可能となるのみならず、従来例で示した変位電流およびリカバリー電流による誤動作をも無くすことが出来、より信頼性の高い高耐圧電力用集積回路を提供することができる。 As described above, in the switching device drive circuit of the high withstand voltage power integrated circuit according to the second embodiment, the high-voltage side output signal HO synchronized with the input signal S1 is obtained with a simpler configuration, and the input signal S1 is in a steady state. In addition to being able to quickly recover from malfunctions caused by dV / dt occurring in the case of the above, it is possible to eliminate malfunctions due to displacement currents and recovery currents as shown in the conventional example, and more reliable high voltage power An integrated circuit can be provided.
以上、本発明の具体的な実施の形態を説明したが、本発明はこれに限らず種々の改変が可能である。例えば、実施の形態1およびその変形例において、第2のマスク信号のみ生成する回路構成も本発明に含まれる。また、本発明の実施の形態はハーフブリッジ型インバータ回路の駆動回路について説明したが、例えばHブリッジ型インバータ回路や三相フルブリッジ型インバータ回路の駆動回路に適用することも当業者にとっては容易に創到可能であるので、本発明の範囲に含まれる。 Although specific embodiments of the present invention have been described above, the present invention is not limited to these and can be variously modified. For example, in the first embodiment and the modifications thereof, a circuit configuration that generates only the second mask signal is also included in the present invention. In addition, although the embodiment of the present invention has been described with respect to the drive circuit of the half-bridge type inverter circuit, it can be easily applied to a drive circuit of an H-bridge type inverter circuit or a three-phase full-bridge type inverter circuit for those skilled in the art. Since it can be found, it is included in the scope of the present invention.
1.レベルシフト回路 12.高電位側スイッチングデバイス
16.クロック信号発生回路 17.反復パルス分配回路
15.パルス発生回路 151.第1のワンショットパルス発生回路
152.第2のワンショットパルス発生回路 18.マスク信号発生回路
181.第3のワンショットパルス発生回路
182.第4のワンショットパルス発生回路 19.第5のワンショットパルス発生回路
S1.入力信号 S11.第1の反復パルス信号 S12.第2の反復パルス信号
S22.第1のパルス状信号 S23.第2のパルス状信号
S2.第3の反復パルス信号 S3.第4の反復パルス信号
S32.第1のマスク信号 S33.第2のマスク信号 S19.第3のマスク信号
1.
16. Clock
15.
181. Third one-shot
S2. Third repetitive pulse signal S3. Fourth repetitive pulse signal
S32. First mask signal S33. Second mask signal S19. Third mask signal
Claims (3)
前記高電位側スイッチングデバイスの導通/非導通を制御する制御部を含む高電位部と、
前記低電位の主電源電位を基準として動作する低電位部に配設され、一定周期のクロック信号を発生するクロック信号発生回路と、
外部から与えられる入力信号に基づいて、前記高電位側スイッチングデバイスの導通を示す第1状態および前記高電位側スイッチングデバイスの非導通を示す第2状態に対応して、前記クロック信号を第1および第2の反復パルス信号として分配する反復パルス分配回路と、
前記入力信号が、前記第2状態から前記第1状態に遷移するのと同期し、1つのパルスを有する第1のパルス状信号を出力する第1のワンショットパルス発生回路と、
前記入力信号が、前記第1状態から前記第2状態に遷移するのと同期し、1つのパルスを有する第2のパルス状信号を出力する第2のワンショットパルス発生回路と、
前記第1の反復パルス信号と前記第1のパルス状信号との論理和を取った第3の反復パルス信号および、前記第2の反復パルス信号と前記第2のパルス状信号との論理和を取った第4の反復パルス信号を、前記高電位部へとレベルシフトして、それぞれ第1および第2のレベルシフト済み反復信号を得るレベルシフト回路と、
前記入力信号が、前記第2状態から前記第1状態に遷移した直後から、または前記第1状態から前記第2状態に遷移した直後から、一定期間前記第3および第4の反復パルス信号が前記レベルシフト回路へ伝達されないようにするためのマスク信号を出力するマスク信号発生回路と、を備え、
前記制御部は、
前記第1のレベルシフト済み反復信号に基づいて前記高電位側スイッチングデバイスを導通させ、前記第2のレベルシフト済み反復信号に基づいて前記高電位側スイッチングデバイスを非導通させる制御信号を出力する、半導体装置。 A semiconductor device that is connected in series and performs conduction / non-conduction control of a high-potential side switching device and a low-potential side switching device that are interposed between a high-potential main power supply potential and a low-potential main power supply potential. ,
A high potential unit including a control unit for controlling conduction / non-conduction of the high potential side switching device;
A clock signal generation circuit that is disposed in a low potential portion that operates with the low-potential main power supply potential as a reference, and generates a clock signal having a constant period;
Based on an externally applied input signal, the clock signal is set to the first and second states corresponding to a first state indicating conduction of the high potential side switching device and a second state indicating nonconduction of the high potential side switching device. A repetitive pulse distribution circuit for distributing as a second repetitive pulse signal;
A first one-shot pulse generation circuit that outputs a first pulse signal having one pulse in synchronization with the input signal transitioning from the second state to the first state;
A second one-shot pulse generation circuit that outputs a second pulse-like signal having one pulse in synchronization with the transition of the input signal from the first state to the second state;
A third repetitive pulse signal obtained by ORing the first repetitive pulse signal and the first pulse-like signal, and a logical sum of the second repetitive pulse signal and the second pulse-like signal. A level shift circuit for level-shifting the obtained fourth repetitive pulse signal to the high potential portion to obtain first and second level-shifted repetitive signals, respectively;
Immediately after the input signal transitions from the second state to the first state, or immediately after transition from the first state to the second state, the third and fourth repetitive pulse signals for the predetermined period of time A mask signal generation circuit that outputs a mask signal for preventing transmission to a level shift circuit,
The controller is
Outputting a control signal for conducting the high-potential side switching device based on the first level-shifted repetitive signal and for deactivating the high-potential side switching device based on the second level-shifted repetitive signal; Semiconductor device.
前記マスク信号として、
前記第1のパルス状信号の立ち下がりに同期した一定幅のパルス状信号である第1のマスク信号と、
前記第2のパルス状信号の立ち下がりに同期した一定幅のパルス状信号である第2のマスク信号を出力する第3および第4のワンショットパルス発生回路を備え、
前記第1のマスク信号は前記第3の反復パルス信号における前記第1の反復パルス信号部分のみをマスクし、
前記第2のマスク信号は前記第4の反復パルス信号における前記第2の反復パルス信号部分のみをマスクすることを特徴とした請求項1記載の半導体装置。 The mask signal generation circuit includes:
As the mask signal,
A first mask signal that is a pulse signal having a constant width synchronized with a falling edge of the first pulse signal;
A third and a fourth one-shot pulse generating circuit for outputting a second mask signal which is a pulse signal having a constant width in synchronization with a falling edge of the second pulse signal;
The first mask signal masks only the portion of the first repetitive pulse signal in the third repetitive pulse signal;
2. The semiconductor device according to claim 1, wherein the second mask signal masks only the second repetitive pulse signal portion of the fourth repetitive pulse signal.
前記入力信号が、前記第2状態から前記第1状態に遷移するのに同期した一定幅の第1のパルスを有し、
前記入力信号が、前記第1状態から前記第2状態に遷移するのに同期した一定幅の第2のパルスを有する、第3のマスク信号を出力する第5のワンショットパルス発生回路を備え、
前記第3のマスク信号は前記第1の反復パルス信号および前記第2の反復パルス信号をマスクすることを特徴とした請求項1記載の半導体装置。 The mask signal generation circuit has a first pulse having a constant width synchronized with the transition of the input signal from the second state to the first state as the mask signal,
A fifth one-shot pulse generation circuit for outputting a third mask signal, wherein the input signal has a second pulse having a constant width synchronized with transition from the first state to the second state;
2. The semiconductor device according to claim 1, wherein the third mask signal masks the first repetitive pulse signal and the second repetitive pulse signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007044072A JP4816500B2 (en) | 2007-02-23 | 2007-02-23 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007044072A JP4816500B2 (en) | 2007-02-23 | 2007-02-23 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008211337A true JP2008211337A (en) | 2008-09-11 |
JP4816500B2 JP4816500B2 (en) | 2011-11-16 |
Family
ID=39787300
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007044072A Active JP4816500B2 (en) | 2007-02-23 | 2007-02-23 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4816500B2 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010098150A1 (en) * | 2009-02-24 | 2010-09-02 | 株式会社日立製作所 | Semiconductor switch element driver circuit and method of controlling semiconductor switch element |
US9325317B2 (en) | 2012-02-28 | 2016-04-26 | Fuji Electric Co., Ltd. | Semiconductor device and high side circuit drive method |
US10218345B2 (en) | 2017-05-19 | 2019-02-26 | Mitsubishi Electric Corporation | High-side gate drive circuit, semiconductor module, and three-phase inverter system |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000183709A (en) * | 1998-12-15 | 2000-06-30 | Fuji Electric Co Ltd | High breakdown voltage power integrated circuit |
JP2003273715A (en) * | 2002-03-19 | 2003-09-26 | Mitsubishi Electric Corp | Drive circuit of power device |
JP2003324937A (en) * | 2002-05-09 | 2003-11-14 | Mitsubishi Electric Corp | Driving apparatus |
JP2003339151A (en) * | 2002-05-22 | 2003-11-28 | Hitachi Ltd | Mos gate drive circuit |
JP2005176174A (en) * | 2003-12-15 | 2005-06-30 | Mitsubishi Electric Corp | Semiconductor device |
-
2007
- 2007-02-23 JP JP2007044072A patent/JP4816500B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000183709A (en) * | 1998-12-15 | 2000-06-30 | Fuji Electric Co Ltd | High breakdown voltage power integrated circuit |
JP2003273715A (en) * | 2002-03-19 | 2003-09-26 | Mitsubishi Electric Corp | Drive circuit of power device |
JP2003324937A (en) * | 2002-05-09 | 2003-11-14 | Mitsubishi Electric Corp | Driving apparatus |
JP2003339151A (en) * | 2002-05-22 | 2003-11-28 | Hitachi Ltd | Mos gate drive circuit |
JP2005176174A (en) * | 2003-12-15 | 2005-06-30 | Mitsubishi Electric Corp | Semiconductor device |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010098150A1 (en) * | 2009-02-24 | 2010-09-02 | 株式会社日立製作所 | Semiconductor switch element driver circuit and method of controlling semiconductor switch element |
JP2010199787A (en) * | 2009-02-24 | 2010-09-09 | Hitachi Ltd | Semiconductor switch element driver circuit and method of controlling semiconductor switch element |
US9325317B2 (en) | 2012-02-28 | 2016-04-26 | Fuji Electric Co., Ltd. | Semiconductor device and high side circuit drive method |
US9722610B2 (en) | 2012-02-28 | 2017-08-01 | Fuji Electric Co., Ltd. | Semiconductor device and high side circuit drive method |
US10218345B2 (en) | 2017-05-19 | 2019-02-26 | Mitsubishi Electric Corporation | High-side gate drive circuit, semiconductor module, and three-phase inverter system |
Also Published As
Publication number | Publication date |
---|---|
JP4816500B2 (en) | 2011-11-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5825144B2 (en) | Semiconductor device and high-side circuit driving method | |
JP5082574B2 (en) | Semiconductor device | |
JP5354417B2 (en) | Level shift circuit | |
KR20150071339A (en) | Gate driver circuit | |
US7724045B2 (en) | Output buffer circuit | |
JP4287864B2 (en) | Driving circuit | |
JP5530669B2 (en) | Semiconductor circuit | |
JP2006121840A (en) | Driving device | |
JP5003588B2 (en) | Semiconductor circuit | |
CN107078734B (en) | Driving circuit | |
JP2007243585A (en) | Drive circuit of power device | |
JP4816500B2 (en) | Semiconductor device | |
JP2005130355A (en) | Drive circuit and semiconductor device | |
JP6747371B2 (en) | High voltage level shift circuit and driving device | |
JP2010124047A (en) | Level shift circuit | |
US20020017918A1 (en) | Pulse generation circuit and a drive circuit | |
JP3863474B2 (en) | Drive circuit and semiconductor device | |
JP5360261B2 (en) | Semiconductor circuit | |
JP2010045742A (en) | Switching circuit device | |
CN110829820B (en) | Driving device for totem pole circuit | |
JP4055707B2 (en) | Driving circuit | |
JP5452399B2 (en) | Semiconductor device | |
JP2013039031A (en) | Semiconductor device | |
JP5146150B2 (en) | Buffer circuit, tristate buffer circuit, and semiconductor device | |
JP2007235280A (en) | Gate drive |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090525 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110727 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110802 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110815 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140909 Year of fee payment: 3 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4816500 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140909 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |