JP2008160831A - 信号発生回路、ジッタ印加回路、半導体チップ、及び試験装置 - Google Patents

Abstract

【課題】ジッタが印加された出力信号を生成する信号発生回路２００。
【解決手段】ジッタが印加された出力信号を生成する信号発生回路であって、周波数の異なる第１ジッタ信号及び第２ジッタ信号を出力するジッタ出力部と、第１ジッタ信号及び第２ジッタ信号の略中間の周波数のキャリア信号を出力するキャリア出力部と、第１ジッタ信号、第２ジッタ信号、及びキャリア信号を加算して、出力信号を生成する加算部とを備える信号発生回路。
【選択図】図１

Description

本発明は、信号発生回路、ジッタ印加回路、半導体チップ、及び試験装置に関する。特に本発明は、ジッタが印加された信号を生成する信号発生回路に関する。

高速な通信デバイス、高速シリアルＩ／Ｏデバイス等の試験項目には、ジッタ耐力試験（jitter tolerance testing）がある。例えばＩＴＵ−Ｔ（国際電気通信連合 電気通信標準化部門）の勧告によれば、通信データに数百ＭＨｚの周波数を有するジッタを印加した試験が規定されている。

高速な被試験デバイスの実使用状態においては、高周波成分のジッタが、ビット誤りに与える影響が大きい。このため、高速な被試験デバイスを試験する場合、高周波数のジッタを印加できる試験装置により試験することが望まれる。

クロック信号にジッタを印加する方法として、クロック信号を生成する電圧制御発振器等の制御入力に、ジッタに応じた信号を印加することが考えられる。これにより、クロック信号の周波数又は位相を変調して、クロック信号にジッタを印加できる。また、データ信号を生成するパターン発生器の駆動クロックとして、このようなジッタを印加したクロック信号を供給することにより、データ信号にジッタを印加することができる。

しかし、クロック信号を周波数変調又は位相変調してジッタを印加するので、印加できるジッタの周波数の限界が数十ＭＨｚ程度に制限されてしまう。

また、信号にジッタを印加する他の方法として、信号の伝送経路上に可変遅延回路を配置する方法も考えられる。可変遅延回路の遅延量を、印加すべきジッタに応じて制御することにより、伝送信号にジッタを印加することができる。

しかし、可変遅延回路の遅延量を変化させるのに時間を要するので、係る方式でも、高周波のジッタを印加することは難しい。

また、高速に動作できる可変遅延回路等を用いれば、高周波のジッタを印加することができるとも考えられるが、回路コストが増大してしまう。

そこで本発明の一つの側面においては、上記の課題を解決することができる信号発生回路、ジッタ印加回路、半導体チップ、及び試験装置を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、ジッタが印加された出力信号を生成する信号発生回路であって、周波数の異なる第１ジッタ信号及び第２ジッタ信号を出力するジッタ出力部と、第１ジッタ信号及び第２ジッタ信号の略中間の周波数のキャリア信号を出力するキャリア出力部と、第１ジッタ信号、第２ジッタ信号、及びキャリア信号を加算して、出力信号を生成する加算部とを備える信号発生回路を提供する。

本発明の第２の形態においては、入力信号にジッタを印加するジッタ印加回路であって、入力信号のキャリア周波数にジッタが有するべきジッタ周波数を加算した周波数の第１ジッタ信号と、キャリア周波数からジッタ周波数を減算した周波数の第２ジッタ信号とを出力するジッタ出力部と、第１ジッタ信号、第２ジッタ信号、及び入力信号を加算して出力する加算部とを備えるジッタ印加回路を提供する。

本発明の第３の形態においては、入力信号にジッタを印加する半導体チップであって、入力信号のキャリア周波数にジッタが有するべきジッタ周波数を加算した周波数の第１ジッタ信号と、キャリア周波数からジッタ周波数を減算した周波数の第２ジッタ信号とを出力するジッタ出力部と、第１ジッタ信号、第２ジッタ信号、及び入力信号を加算して出力する加算部とを備える半導体チップを提供する。

本発明の第４の形態においては、被試験デバイスを試験する試験装置であって、所定の論理パターンを生成するパターン発生部と、ジッタを印加したクロック信号を生成する信号発生回路と、クロック信号に応じて、論理パターンをサンプリングすることにより試験信号を生成して、被試験デバイスに入力する波形成形部と、試験信号に応じて被試験デバイスが出力する被測定信号に基づいて、被試験デバイスの良否を判定する判定部とを備え、信号発生回路は、周波数の異なる第１ジッタ信号及び第２ジッタ信号を出力するジッタ出力部と、第１ジッタ信号及び第２ジッタ信号の略中間の周波数のキャリア信号を出力するキャリア出力部と、第１ジッタ信号、第２ジッタ信号、及びキャリア信号を加算して、クロック信号を生成する加算部とを有する試験装置を提供する。

尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の一つの実施形態に係るジッタ印加回路１００の構成の一例を示す図である。ジッタ印加回路１００は、ジッタが印加された出力信号を生成する回路であって、キャリア出力部１０、ジッタ出力部２０、及び加算部１２を備える。

キャリア出力部１０は、出力信号が有するべきキャリア周波数ｆｃとして予め設定された周波数のキャリア信号を出力する。例えばキャリア出力部１０は、当該キャリア周波数ｆｃのサイン波を出力する発振回路であってよい。

ジッタ出力部２０は、出力信号に印加するジッタが有するべきジッタ周波数ｆｍを、上述したキャリア周波数ｆｃに加算した周波数（ｆｃ＋ｆｍ）の第１ジッタ信号と、キャリア周波数ｆｃからジッタ周波数ｆｍを減算した周波数（ｆｃ−ｆｍ）の第２ジッタ信号とを出力する。

つまり、ジッタ出力部２０は、周波数の異なる第１ジッタ信号及び第２ジッタ信号を出力する。また、キャリア出力部１０は、第１ジッタ信号及び第２ジッタ信号の略中間の周波数のキャリア信号を出力する。

本例におけるジッタ出力部２０は、第１発振器２２、第２発振器２６、第１可変遅延部２４、及び第２可変遅延部２８を有する。第１発振器２２は、周波数（ｆｃ＋ｆｍ）のサイン波を第１ジッタ信号として出力する発振回路であってよい。また、第２発振器２６は、周波数（ｆｃ−ｆｍ）のサイン波を第２ジッタ信号として出力する発振回路であってよい。第１発振器２２は、キャリア周波数にジッタ周波数を加算した周波数（ｆｃ＋ｆｍ）が予め設定されてよく、第２発振器２６は、キャリア周波数からジッタ周波数を減算した周波数（ｆｃ−ｆｍ）が予め設定されてよい。

キャリア出力部１０、第１発振器２２、及び第２発振器２６としては、例えば電圧制御発振器を用いることができる。電圧制御発振器は、与えられる制御信号に応じた周波数の発振信号を出力する回路である。つまり、キャリア出力部１０、第１発振器２２、及び第２発振器２６は、設定されるキャリア周波数ｆｃ及びジッタ周波数ｆｍに応じて、出力の周波数を制御できる回路であってよい。

また、第１可変遅延部２４及び第２可変遅延部２８は、第１ジッタ信号及び第２ジッタ信号を遅延させ、第１ジッタ信号、第２ジッタ信号、及びキャリア信号の間の相対位相を調整する。例えば第１可変遅延部２４及び第２可変遅延部２８は、第１ジッタ信号と第２ジッタ信号とが略同期するように、遅延量が予め調整されてよい。つまり、第１ジッタ信号の位相０のタイミングと、第２ジッタ信号の位相０のタイミングとが略一致するように、遅延量が予め調整されてよい。ここで、位相０のタイミングとは、例えば信号波形が最大値を示すタイミングであってよい。尚、キャリア信号、第１ジッタ信号、及び第２ジッタ信号は、式（５）及び式（６）において後述するように、ｃｏｓ関数で加算されてよい。これにより、印加されるジッタの波形歪みを防ぐことができる。

また、第１可変遅延部２４及び第２可変遅延部２８は、略同期した第１ジッタ信号及び第２ジッタ信号の、キャリア信号に対する相対位相が所定の値となるように、遅延量が予め調整されてもよい。これにより、ジッタとキャリアとの相対位相を調整することができる。尚、キャリア信号に対して、ジッタ信号が任意の相対位相を有してよい場合には、ジッタ信号間の位相を調整できればよいので、第１可変遅延部２４又は第２可変遅延部２８のいずれかを削除した構成であってよい。

加算部１２は、第１ジッタ信号、第２ジッタ信号、及びキャリア信号を加算して出力信号を生成する。加算部１２は、第１ジッタ信号、第２ジッタ信号、及びキャリア信号の波形を加算してよい。

このような構成により、周波数ｆｍのサイン波ジッタを印加した信号を生成することができる。加算部１２の出力信号が、周波数ｆｍのサイン波ジッタを印加した信号であることを、以下で説明する。

図２は、サイン波ジッタが印加された信号のスペクトラムの一例を示す図である。サイン波ジッタが印加された信号ｕ（ｔ）の基本周波数成分は、下式であらわせる。

ここで、ＡＣは信号ｕ（ｔ）の振幅値、ｆＣはキャリア周波数、βはジッタ成分の振幅値、ｆｍはジッタの周波数である。
式（１）を級数展開すると、下式が得られる。

ここで、Ｊｎ（β）は、ｎ次の第１種ベッセル関数である。したがって、信号ｕ（ｔ）のスペクトラムＵ（ｆ）は、下式であらわせる。

ここで、δはデルタ関数を示す。
つまり、サイン波ジッタが印加された信号は、図２に示すように、周波数ｆＣ＋ｋｆｍ、ｆｃ−ｋｆｍ（但し、ｋは任意の自然数）にピークを持つスペクトラムを示す。したがって、これらのピーク周波数の信号の波形を加算することにより、サイン波ジッタが印加された信号を生成することができる。
また、整数ｎについてベッセル関数は下式の関係を満たす。

このため、式（２）を変形して下式が得られる。

図３は、０次から５次までの第１種ベッセル関数を示す。図３に示すように、ジッタ振幅が十分小さいとき、例えばジッタ振幅β＝０．１程度の場合、２次以降のベッセル関数の値は略零となる。つまり、ジッタ振幅が十分小さい場合、式（５）は下式のように近似できる。

式（６）に示されるように、印加すべきジッタ振幅が十分小さい場合、図１において説明したように、キャリア周波数ｆＣのキャリア信号、周波数（ｆＣ＋ｆｍ）の第１ジッタ信号、及び周波数（ｆＣ−ｆｍ）の第２ジッタ信号を加算することにより、サイン波ジッタを印加した出力信号を生成することができる。

また、式（６）に示すように、ジッタ印加回路１００は、キャリア信号と、第１ジッタ信号及び第２ジッタ信号との振幅比が、Ｊ０（β）／Ｊ１（β）となるように、キャリア信号、第１ジッタ信号、及び第２ジッタ信号の振幅を制御することが好ましい。図３に示すように、当該振幅比を、印加すべきジッタ振幅βに応じて調整することにより、所望のジッタ振幅の信号を生成することができる。振幅を制御する構成については、図５において後述する。

但し、高次のベッセル関数が無視できない値となるジッタ振幅βを生成する場合、ジッタ印加回路１００は、図６において後述するように、高次のベッセル関数に対応する複数組の第１ジッタ信号及び第２ジッタ信号を生成してよい。

ジッタ印加回路１００は、印加すべきジッタの周波数に応じたジッタ信号を生成することにより、当該周波数のジッタをキャリア信号に印加することができる。つまり、発振器が生成できる範囲の周波数で、ジッタを印加することができる。このため、容易且つ低コストで、高周波数のジッタを印加することができる。

図４は、ジッタ印加回路１００の他の構成例を示す図である。本例におけるジッタ印加回路１００は、キャリア出力部１０、加算部１２、ジッタ出力部２０、及び可変遅延部３６を備える。キャリア出力部１０及び加算部１２は、図１に関連して説明したキャリア出力部１０及び加算部１２と同一の機能及び構成を有してよい。

ジッタ出力部２０は、ローカル発振器３２及びミキサ３４を有する。ローカル発振器３２は、印加すべきジッタの周波数ｆｍが予め設定され、当該周波数のローカル信号を出力する。ローカル発振器３２は、設定されるジッタ周波数ｆｍに応じて、出力の周波数を制御できる、電圧制御発振器等であってよい。

ミキサ３４は、キャリア出力部１０が出力するキャリア信号を分岐して受け取り、キャリア信号とローカル信号とを乗算する。つまり、ミキサ３４は、周波数（ｆＣ＋ｆｍ）の信号成分と、周波数（ｆＣ−ｆｍ）の信号成分とを有する信号を出力する。当該信号成分が、図１に関連して説明した第１ジッタ信号及び第２ジッタ信号に対応する。

可変遅延部３６は、ミキサ３４が出力する信号を遅延させて、当該信号及びキャリア信号の間の相対位相を調整する。例えば可変遅延部３６は、ミキサ３４が出力する信号とキャリア信号との相対位相差が所定の値となるように、遅延量が予め調整されてよい。本例では、第１ジッタ信号及び第２ジッタ信号は略同期しているので、キャリア信号に対してジッタ信号が任意の位相を有してよい場合には、可変遅延部３６を削除した構成であってよい。

加算部１２は、可変遅延部３６からの信号と、キャリア信号との波形を加算する。このような構成によっても、図１から図３において説明したように、高周波のジッタを印加した出力信号を、容易且つ低コストで生成することができる。また、本例におけるジッタ出力部２０は、第１ジッタ信号及び第２ジッタ信号が有するべき周波数を、単一のローカル発振器３２で生成する。そして、ミキサ３４により、第１ジッタ信号及び第２ジッタ信号に対応する周波数成分を生成する。このため、第１ジッタ信号及び第２ジッタ信号に対応する周波数成分の、キャリア周波数ｆＣからのオフセット周波数ｆｍを精度よく同一にすることができる。また、キャリア信号の周波数ｆＣを、第１ジッタ信号及び第２ジッタ信号の周波数の中央に精度よく配置することができる。このため、図２に示したような信号のスペクトラムに精度よく適合した信号を生成することができる。つまり、出力信号にサイン波ジッタを精度よく印加することができる。また、第１ジッタ信号及び第２ジッタ信号を単一の伝送経路で伝送するので、可変遅延部３６を一つ設ければよく、回路規模を低減することができる。

図５は、ジッタ印加回路１００の他の構成例を示す図である。本例におけるジッタ印加回路１００は、図１又は図４に示したジッタ印加回路１００の構成に加え、振幅制御部（３８−０、３８−１、以下３８と総称する）を更に備える。図５においては、図４に示したジッタ印加回路１００に、振幅制御部３８を付加した構成を示す。

振幅制御部３８は、図３に関連して説明したように、印加すべきジッタ振幅βに基づいて、加算部１２に入力されるキャリア信号と、第１ジッタ信号及び第２ジッタ信号との振幅比を制御する。ここで、ジッタ振幅βは、式（１）に示すように時間（又は位相）方向における振幅であり、振幅制御部３８が制御する振幅比は、信号レベル（例えば電圧）方向における振幅比である。

例えば、図５に示すように、ジッタ出力部２０が、一組の第１ジッタ信号及び第２ジッタ信号を出力する場合を説明する。図２及び図３において説明したように、キャリア信号の振幅がＡＣＪ０（β）であり、第１ジッタ信号及び第２ジッタ信号の振幅がＡＣＪ１（β）である場合、キャリア信号、第１ジッタ信号、及び第２ジッタ信号を加算した出力信号には、振幅βのジッタが印加される。つまり、キャリア信号と、第１ジッタ信号及び第２ジッタ信号との振幅比が、Ｊ０（β）／Ｊ１（β）となれば、出力信号には振幅βのジッタが印加される。

つまり、振幅制御部３８は、当該振幅比を、ジッタ振幅を変数とする０次ベッセル関数Ｊ０（β）及び１次ベッセル関数／Ｊ１（β）の、印加すべきジッタ振幅βにおける比に略等しくなるように制御してよい。これにより、出力信号には振幅βのジッタが印加される。

例えば、図３に示すように、位相方向における振幅が１ｒａｄｐ−０のジッタを印加する場合、振幅制御部３８は、当該振幅比がａ１／ａ２となるように、キャリア信号、第１ジッタ信号、及び第２ジッタ信号の振幅を制御してよい。振幅制御部３８は、例えば増幅器であってよく、またキャリア出力部１０及びジッタ出力部２０を制御して、信号振幅を制御する回路であってもよい。

本例においては、ジッタ出力部２０が第１ジッタ信号及び第２ジッタ信号を出力する場合を説明したが、比較的大きいジッタ振幅を生成する場合、ジッタ出力部２０は、高次のベッセル関数に対応する複数のジッタ信号を更に出力する。係る場合においても、振幅制御部３８は、それぞれの信号の振幅比が、対応する各次数のベッセル関数の比と略等しくなるように、信号振幅を制御してよい。

例えば図３に示すように、位相方向における振幅が１ｒａｄｐ−０のジッタを印加する場合、２次のベッセル関数が無視できない。このため、ジッタ出力部２０は、２次のベッセル関数に対応する周波数（ｆＣ＋２ｆｍ）の第１ジッタ信号、及び周波数（ｆＣ−２ｆｍ）の第２ジッタ信号を更に出力することが好ましい。この場合、振幅制御部３８は、キャリア信号の振幅と、第１ジッタ信号（ｆＣ＋ｆｍ）及び第２ジッタ信号（ｆＣ−ｆｍ）の振幅と、第１ジッタ信号（ｆＣ＋２ｆｍ）及び第２ジッタ信号（ｆＣ−２ｆｍ）の振幅の比が、Ｊ０（β）：Ｊ１（β）：Ｊ２（β）＝ａ１：ａ２：ａ３（但し、β＝１）となるように、各信号の振幅を制御してよい。

図６は、ジッタ印加回路１００の他の構成例を示す図である。本例におけるジッタ印加回路１００は、ローカル発振器３２、ミキサ３４、可変遅延部３６、及び振幅制御部３８を組み合わせた回路を並列に複数有する。以下では、当該組み合わせ回路の１段目、２段目、・・・ｋ段目、・・・の回路を、１次、２次、・・・ｋ次、・・・の回路と称する（但し、ｋは整数）。

ｋ次の回路におけるローカル発振器３２−ｋは、ｋｆｍの周波数のローカル信号を出力する。以下では、ｋｆｍの周波数のローカル信号を、ｋ次のローカル信号と称する。

それぞれのミキサ３４は、対応するローカル発振器３２から受け取ったローカル信号と、キャリア信号とを乗算して出力する。それぞれのミキサ３４には、キャリア信号が分岐して与えられてよい。つまり、ｋ次のミキサ３４は、キャリア周波数ｆＣにジッタ周波数ｆｍのｋ倍を加算した周波数のｋ次の第１ジッタ信号と、キャリア周波数ｆＣからジッタ周波数ｆｍのｋ倍を減算した周波数のｋ次の第２ジッタ信号とを出力する。

それぞれの可変遅延部３６は、対応するミキサ３４が出力する信号を遅延させて、キャリア信号との位相差を調整する。例えば、それぞれの可変遅延部３６は、全てのミキサ３４が出力する信号が略同期するように、ミキサ３４が出力する信号を遅延させてよい。即ち、全てのミキサ３４が出力する信号の位相０のタイミングが略一致するように、ミキサ３４が出力する信号を遅延させてよい。

また、それぞれの可変遅延部３６は、全てのミキサ３４が出力する信号が略同期して、且つこれらの信号とキャリア信号との相対位相差が所定の値となるように、遅延量が予め調整されてよい。キャリア信号の位相と印加すべきジッタの位相を関係づける必要がない場合は、可変遅延部３６のいずれか一つを削除した構成としてよい。

振幅制御部３８は、対応するミキサ３４が出力する信号の振幅を調整する。振幅制御部３８は、対応する可変遅延部３６を介して信号を受け取ってよく、また、振幅を調整した信号を、対応する可変遅延部３６を介して加算部１２に出力してもよい。振幅制御部３８は、図３に関連して説明したように、印加すべきジッタ振幅βに基づいて、加算部１２に入力されるキャリア信号と、対応する第１ジッタ信号及び第２ジッタ信号との振幅比を制御する。

例えば、図３に示すように、位相方向における振幅が１ｒａｄｐ−０のジッタを印加する場合、振幅制御部３８は、キャリア信号の振幅と、１次の第１ジッタ信号（ｆＣ＋ｆｍ）及び第２ジッタ信号（ｆＣ−ｆｍ）の振幅と、２次の第１ジッタ信号（ｆＣ＋２ｆｍ）及び第２ジッタ信号（ｆＣ−２ｆｍ）の振幅の比が、Ｊ０（β）：Ｊ１（β）：Ｊ２（β）＝ａ１：ａ２：ａ３（但し、β＝１）となるように、各信号の振幅を制御してよい。また、この場合において、ジッタ印加回路１００が３次以上の組み合わせ回路を有するとき、３次以上の振幅制御部３８は、対応する第１ジッタ信号及び第２ジッタ信号の振幅を略零として加算部１２に出力してよい。

また、ジッタ印加回路１００は、印加すべきジッタ振幅の範囲に応じた次数の組み合わせ回路を有してよい。例えば、印加すべきジッタ振幅の上限値を代入した各次数のベッセル関数の値が、所定の値以上となる次数を求める。そして、ジッタ印加回路１００は、１次から当該次数までの組み合わせ回路（ローカル発振器３２、ミキサ３４、可変遅延部３６、及び振幅制御部３８）を有してよい。当該所定の値は、求められるジッタの精度に応じて、使用者が予め設定してよい。より具体的には、印加すべきジッタ振幅の範囲が、０〜１ｒａｄｐ−０である場合、図３に示すように、３次以上のベッセル関数の値は十分小さいので、ジッタ印加回路１００は、１次及び２次の組み合わせ回路を有してよい。

加算部１２は、１からＮ次の第１ジッタ信号及び第２ジッタ信号、並びにキャリア信号を加算して出力信号を生成する。ここでＮは、組み合わせ回路が並列に設けられる個数を上限とする整数であってよい。このような構成により、ジッタ印加回路１００は、より大きな振幅のジッタを印加した出力信号を生成することができる。

図７は、本発明の他の実施形態に係る信号発生回路２００の構成の一例を示す図である。信号発生回路２００は、ジッタ印加回路１００及びジッタ増幅回路１５０を備える。ジッタ印加回路１００は、ジッタを印加した信号を生成する。ジッタ増幅回路１５０は、ジッタ印加回路１００が出力する信号を受け取り、ジッタを増幅して出力する。ジッタ印加回路１００は、図１から図６に関連して説明したジッタ印加回路１００と同一の機能及び構成を有してよい。但し、本例における信号発生回路２００は、ジッタ印加回路１００が印加するジッタを増幅するので、ジッタ印加回路１００は、大きい振幅のジッタを印加しなくともよい。つまり、ジッタ印加回路１００は、図６に示したように、複数の組み合わせ回路を並列に有する構成でなくともよい。例えばジッタ印加回路１００は、図１から図５に示したように、１次の第１ジッタ信号及び第２ジッタ信号に基づいてジッタを印加する回路であってよい。これにより、ジッタ印加回路１００の回路規模を低減することができる。

ジッタ増幅回路１５０は、歪回路１１０及びフィルタ１２０を有する。歪回路１１０は、ジッタ印加回路１００が出力する信号を受け取り、当該信号の波形を歪ませることにより、当該信号の高調波成分を生じさせる。例えば歪回路１１０は、受け取った信号をｐ乗して出力するｐ乗回路を有してよい（但し、ｐは２以上の整数）。

フィルタ１２０は、歪回路１１０が出力する歪信号を、所定の次数の高調波成分以外の成分を除去して通過させて、出力信号を生成する。例えばフィルタ１２０は、出力信号に印加すべきジッタ量に応じたｎ次（但し、ｎは、２以上且つｐ以下の整数）の高調波成分を通過させてよい。より具体的には、フィルタ１２０は、ジッタを増幅すべき増幅率に応じて予め定められる次数の高調波成分を抽出してよい。例えば、ジッタ印加回路１００が印加したジッタを５倍に増幅する場合、フィルタ１２０は、５次の高調波成分を抽出して出力する。また、歪回路１１０は、少なくとも５次の高調波成分を生じさせるように、受け取った信号を歪ませる。例えば歪回路１１０は、受け取った信号を５乗以上の乗数でべき乗して出力する回路であってよい。

このような構成により、小さい回路規模で、高周波数且つ大振幅のジッタを印加した出力信号を生成することができる。以下においては、図７に示したジッタ増幅回路１５０が、ジッタを増幅できることを説明する。

例えばサイン波の信号を歪ませると、２次、３次、・・・のように、キャリア周波数の整数倍の周波数に、高調波が生じる。このとき、サイン波信号に印加されたジッタは、それぞれの高調波のサイドバンドにコピーされる。ここで、ジッタ成分のスペクトラムは、そのままコピーされるので、２次、３次、・・・の高調波におけるジッタ成分のラジアン振幅は、それぞれ２倍、３倍、・・・となってあらわれる。このため、図７に示したジッタ増幅回路１５０のように、信号を歪ませて、ｎ次の高調波を抽出することにより、ラジアン振幅がｎ倍に増幅されたジッタを生成することができる。

歪回路１１０の一例として、ｎ乗回路を有する場合を説明する。サイン波信号ｃｏｓ（２πｆＣｔ）に、ラジアン振幅がβのサイン波ジッタβｃｏｓ（２πｆｍｔ）が印加された信号をｎ乗した信号（但し、ｎは偶数とする。即ち、ｍを整数としたとき、ｎ＝２ｍ）は、下式であらわされる。

また、ｎが奇数のとき（ｎ＝２ｍ＋１）、ｎ乗した信号は、下式であらわされる。

式（７）及び式（８）から、信号を２ｍ乗することにより、偶数次（２次、４次、６次、・・・、２ｍ次）の高調波が生じ、信号を２ｍ＋１乗することにより、奇数次（３次、５次、７次、・・・、２ｍ＋１次）の高調波が生じることがわかる。

式（７）に示されるように、２（ｍ−ｋ）次の高調波におけるジッタ成分のラジアン振幅は、２（ｍ−ｋ）βとなり、２（ｍ−ｋ）倍となることがわかる。同様に、式（８）に示されるように、２（ｍ−ｋ＋１）次の高調波におけるジッタ成分のラジアン振幅は、２（ｍ−ｋ＋１）βとなり、２（ｍ−ｋ＋１）倍となることがわかる。このため、図７に示したジッタ増幅回路１５０のように、信号を歪ませて、ｎ次の高調波を抽出することにより、ラジアン振幅がｎ倍に増幅されたジッタを生成することができる。

また、本例においては、歪回路１１０の一例としてｎ乗回路を用いて説明したが、歪回路１１０は、ｎ乗回路に限定されない。与えられる信号の高調波成分を生じさせることができる回路であれば、歪回路１１０として用いることができる。例えば、歪回路１１０は、入力されるサイン波を、矩形波に変換して出力する回路であってもよい。例えば歪回路１１０は、入力されるサイン波が所定のレベルとなるタイミングに応じて矩形波を出力する回路であってよい。より具体的には、歪回路１１０は、コンパレータ、インバータ、バッファ等であってよい。歪回路１１０は、入力信号のレベルが所定の参照値より小さい場合にＬレベルを出力して、入力信号のレベルが当該参照値以上である場合にＨレベルを出力する回路であってよい。

例えば歪回路１１０が、振幅Ａ、周波数ｆＣの矩形波形ｐ（２πｆＣｔ＋βｃｏｓ（２πｆｍｔ））を出力する場合、当該信号は以下のようにフーリエ級数展開される。

式（９）に示されるように、歪回路１１０が、サイン波を矩形波に変換する回路である場合、歪回路１１０の出力には、奇数次（２ｋ−１次）の高調波が生じる。そして、２ｋ−１次の高調波におけるジッタ成分のラジアン振幅は、（２ｋ−１）βとなり、２ｋ−１倍となることがわかる。

このように、歪回路１１０は、多様な回路を用いることができる。例えば、上述した例のほかに、入力レベルを指数変換して出力する指数回路、入力レベルを対数変換して出力するＬＯＧ回路等のように、入力信号を歪ませて、高調波成分を生じさせる回路であれば、歪回路１１０として用いることができる。

図８Ａは、歪回路１１０の構成の一例を示す図である。本例における歪回路１１０は、入力信号を２乗して出力する２乗回路である。歪回路１１０は、抵抗１１２及びトランジスタ１１４を有する。トランジスタ１１４のドレイン端子は、抵抗１１２を介して正電源配線ＶＤＤに接続される。また、トランジスタ１１４のソース端子は、接地される。また、トランジスタ１１４のゲート端子には、ジッタ印加回路１００が出力する信号が与えられる。

ここで、トランジスタ１１４は、ジッタ印加回路１００が出力する信号の振幅範囲において、飽和領域で動作するトランジスタである。飽和領域とは、トランジスタ１１４のドレインソース間電圧をＶＤＳ、ゲートソース間電圧をＶＧＳ、閾値電圧をＶｔｈとした場合に、ＶＧＳがＶＤＳ＋Ｖｔｈより大きくなる領域である。

例えばトランジスタ１１４には、トランジスタ１１４を飽和領域で動作させる電源電圧ＶＤＤが与えられてよい。トランジスタ１１４のドレイン端子における信号が、フィルタ１２０に与えられる。このような構成により、ジッタ印加回路１００が出力する信号を２乗して出力することができる。

図８Ｂは、トランジスタ１１４の入力電圧−ドレイン電流特性の一例を示す図である。図８Ｂに示すように、トランジスタ１１４は、飽和領域において２次曲線の特性を示す。当該領域においてトランジスタ１１４を動作させることにより、入力される信号を２乗して出力することができる。また、歪回路１１０は、図８Ａに示した２乗回路を、複数個カスケード接続した回路であってもよい。

図９Ａは、ジッタ印加回路１００が出力する信号波形の一例を示す図である。図９Ｂは、図９Ａに示した信号に印加されるジッタの波形の一例を示す図である。本例においてジッタ印加回路１００は、キャリア周波数が５００ＭＨｚ、ジッタ周波数が２００ＭＨｚ、ジッタ振幅が０．１ＵＩｐｐの信号を生成する。

このとき、キャリア出力部１０は、５００ＭＨｚのサイン波を出力する。また、ジッタ出力部２０は、周波数が７００ＭＨｚ、振幅がＪ１（０．１π）の第１ジッタ信号と、周波数が３００ＭＨｚ、振幅がＪ−１（０．１π）の第２ジッタ信号とを出力する。加算部１２が、これらの信号を加算して出力することにより、図９Ａに示す信号が得られる。また、当該信号には、図９Ｂに示すジッタが印加される。

図１０Ａは、図９Ａに示した信号を５乗した信号波形の一例を示す図である。本例における歪回路１１０は、ジッタ印加回路１００が出力した信号を５乗して出力する。そして、フィルタ１２０は、歪回路１１０が出力する信号のうち、５次の高調波成分を抽出して出力する。例えばフィルタ１２０は、２ＧＨｚから３ＧＨｚの信号を通過させてよい。尚、図１０Ａにおいて信号振幅にばらつきが生じているが、歪回路１１０は、信号振幅のばらつきを低減するべく、リミッティングアンプ等を用いてよい。リミッティングアンプは、例えば所定値以上となる信号レベルを、当該所定値の信号レベルに変換して出力するアンプであってよい。

図１０Ｂは、フィルタ１２０が出力する信号に含まれるジッタの波形の一例を示す図である。上述した処理により、図９Ｂに示したジッタに対して、５倍のラジアン振幅を有するジッタを得ることができる。但し、フィルタ１２０が出力する信号のキャリア周波数は、元のキャリア周波数５００ＭＨｚの５倍になるので、キャリア出力部１０は、信号発生回路２００が出力する信号が有するべきキャリア周波数の、１／ｎ倍（但しｎは、フィルタ１２０が抽出する高調波の次数を示す。本例では、ｎ＝５である）の周波数のキャリア信号を出力することが好ましい。

図１１は、信号発生回路２００の動作の一例を説明する図である。本例におけるキャリア出力部１０は、信号発生回路２００が出力する信号が有するべきキャリア周波数ｆＣの１／ｎ倍の周波数のキャリア信号を出力する。ここで、ｎは、フィルタ１２０が抽出する高調波成分の次数に対応する整数である。例えば、信号発生回路２００が出力する信号が有するべきキャリア周波数が２．５ＧＨｚであり、フィルタ１２０が５次の高調波成分を抽出する場合、キャリア出力部１０は、２．５ＧＨｚ／５＝５００ＭＨｚのキャリア信号を出力する。

ジッタ出力部２０は、キャリア周波数の１／ｎ倍の周波数にジッタが有するべきジッタ周波数ｆｍを加減算した第１ジッタ信号（周波数（ｆＣ／ｎ）＋ｆｍ）及び第２ジッタ信号（周波数（ｆＣ／ｎ）−ｆｍ）を出力する。

加算部１２は、キャリア信号、第１ジッタ信号、及び第２ジッタ信号を加算して出力する。歪回路１１０は、加算部１２が出力した信号を歪ませて、少なくともｎ次の高調波を生じさせる。

フィルタ１２０は、歪回路１１０が出力する歪信号のうち、ｎ次の高調波成分を抽出して出力する。このような処理により、フィルタ１２０が出力する信号は、上述したようにキャリア周波数がｆＣで、ジッタのラジアン振幅がｎβの信号となる。

図１２は、ジッタ印加回路１００の他の構成例を示す図である。本例におけるジッタ印加回路１００は、与えられる入力信号にジッタを印加して出力する。本例におけるジッタ印加回路１００は、図４から図６に示したいずれかのジッタ印加回路１００の構成に対して、キャリア出力部１０に代えて周波数変換部１４を備える。周波数変換部１４は、入力信号の周波数を、１／ｎ倍にして出力する。例えば周波数変換部１４は、分周回路等であってよい。

周波数変換部１４が出力する信号が、図１から図１１において説明したキャリア信号に対応する。つまり、ミキサ３４は、周波数変換部１４が出力する信号を分岐して受け取り、ローカル信号を乗算して出力する。また、加算部１２は、周波数変換部１４が出力する信号と、ジッタ出力部２０が出力する信号とを加算する。

図１１に関連して説明した信号発生回路２００のジッタ印加回路１００として、図１２に示したジッタ印加回路１００を用いることにより、与えられる入力信号に対して、高周波且つ大振幅のジッタを、小規模の回路で容易に印加することができる。

また、以上において説明したジッタ印加回路１００は、一つの半導体チップに形成されてよい。また、ジッタ増幅回路１５０が、一つの半導体チップに形成されてよく、信号発生回路２００が一つの半導体チップに形成されてもよい。

また、以上においては、ジッタ印加回路１００を前段に備えるジッタ増幅回路１５０を説明したが、ジッタ増幅回路１５０の前段に設けられる回路は、ジッタ印加回路１００に限定されない。ジッタ増幅回路１５０は、ジッタ印加回路１００とは独立して用いることができる。つまり、ジッタ増幅回路１５０は、任意の入力信号のジッタを増幅して出力することができる。

図１３は、信号発生回路２００の構成の他の例を示す図である。本例における信号発生回路２００は、基準信号生成部１６０、ジッタ印加部１７０、及びジッタ増幅回路１５０を備える。

基準信号生成部１６０は、所定の周波数の基準信号を生成する。例えば基準信号生成部１６０は、信号発生回路２００が出力する信号が有するべきキャリア周波数の１／ｎ倍の周波数のサイン波を生成して出力してよい。

ジッタ印加部１７０は、基準信号生成部１６０が出力する信号にジッタを印加する。ジッタ印加部１７０は、信号発生回路２００が出力する信号に印加されるべきジッタの周波数と略同一の周波数のジッタを、基準信号生成部１６０が出力する信号に印加する。またジッタ印加部１７０は、信号発生回路２００が出力する信号に印加されるべきジッタ振幅に対して１／ｎ倍の振幅のジッタを印加する。

例えばジッタ印加部１７０は、基準信号生成部１６０が出力する信号を遅延させる遅延回路を有してよい。この場合、ジッタ印加部１７０は、遅延回路における遅延量を、印加すべきジッタに応じて制御することにより、ジッタを印加してよい。

また、基準信号生成部１６０が電圧制御発振器である場合、ジッタ印加部１７０は、電圧制御発振器の制御電圧を、印加すべきジッタに応じて制御することにより、ジッタを印加してよい。

尚、基準信号生成部１６０及びジッタ印加部１７０の構成は、上記の構成に限定されるものではない。信号にジッタを印加する公知の構成を、基準信号生成部１６０及びジッタ印加部１７０として用いることができる。

ジッタ増幅回路１５０は、図７から図１２に関連して説明したジッタ増幅回路１５０と同一の機能及び構成を有してよい。ジッタ増幅回路１５０は、基準信号に印加されたジッタをｎ倍に増幅して出力する。つまり、フィルタ１２０は、歪回路１１０が出力する信号のｎ次の高調波成分を抽出して出力する。

ジッタ印加部１７０は、信号発生回路２００が出力する信号が有するべきキャリア周波数の１／ｎ倍の周波数の基準信号にジッタを印加すればよいので、容易にジッタを印加することができる。また、ジッタ印加部１７０は、信号発生回路２００が出力する信号に印加されるべきジッタ振幅の１／ｎ倍の振幅のジッタを印加すればよいので、容易にジッタを印加することができる。

このような構成により、大振幅のジッタを印加した高周波数の出力信号を容易に生成することができる。

尚、上記説明において増幅されるジッタとしてサイン波ジッタを用いたが、増幅されるジッタはサイン波ジッタに限定されない。ジッタ増幅回路１５０は、例えばランダムジッタ、矩形波ジッタ、三角波ジッタ、その他の任意の時間波形のジッタを増幅してよい。

図１４は、本発明の他の実施形態に係る試験装置３００の構成の一例を示す図である。試験装置３００は、半導体回路等の被試験デバイス４００を試験する装置であって、パターン発生部３１０、信号発生回路２００、波形成形部３２０、及び判定部３３０を備える。また、被試験デバイス４００は、例えばシリアル通信等に用いられる受信器等のデバイスであってよい。

パターン発生部３１０は、所定の論理パターンを生成する。例えばパターン発生部３１０は、使用者等により予め設定される論理パターンを生成してよく、またランダムの論理パターンを生成してもよい。

信号発生回路２００は、ジッタを印加したクロック信号を生成する。信号発生回路２００は、図１から図１３に関連して説明した信号発生回路２００と同一の機能及び構成を有してよい。

波形成形部３２０は、信号発生回路２００から与えられるクロック信号に応じて、パターン発生部３１０から与えられる論理パターンをサンプリングすることにより試験信号を生成する。これにより、ジッタを印加した試験信号を生成することができる。また波形成形部３２０は、生成した試験信号を被試験デバイス４００に入力する。

判定部３３０は、被試験デバイス４００が試験信号に応じて出力する被測定信号に基づいて、被試験デバイス４００の良否を判定する。例えば判定部３３０は、被測定信号の論理パターンと、予め設定される期待値パターンとが一致するか否かにより、被試験デバイス４００の良否を判定してよい。

また判定部３３０は、信号発生回路２００が印加するジッタ量を変化させて、ジッタ量毎に被測定信号の論理パターンと期待値パターンとを比較してもよい。このような処理により、被試験デバイス４００のジッタ耐力を測定することができる。つまり、被試験デバイス４００が正常に動作できるジッタ量の限界を測定することができる。判定部３３０は、測定したジッタ耐力が、所定の範囲内であるか否かに基づいて、被試験デバイス４００の良否を判定してよい。

また、本例においては信号発生回路２００を備える試験装置３００を説明したが、試験装置３００は、信号発生回路２００に代えて、ジッタ印加回路１００又はジッタ増幅回路１５０のいずれか一方を備えてもよい。例えば、小振幅のジッタを印加する場合、図１から図５に関連して説明したジッタ印加回路１００を用いてもよい。また、大振幅のジッタを印加する場合、図６に関連して説明したジッタ印加回路１００を用いてもよい。また、ジッタが印加されたクロック信号が与えられる場合、図１２に関連して説明したジッタ増幅回路１５０を用いてもよい。

また、本例においては波形成形部３２０に供給するクロック信号にジッタを印加する例を説明したが、他の例においては、判定部３３０に供給するクロック信号にジッタを印加してもよい。例えば、判定部３３０は、当該クロック信号に応じて被測定信号をサンプリングしてよい。

上記説明から明らかなように、本発明の実施形態によれば、小規模の回路で、高周波且つ大振幅のジッタを印加した信号を容易に生成することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明の一つの実施形態に係るジッタ印加回路１００の構成の一例を示す図である。 サイン波ジッタが印加された信号のスペクトラムの一例を示す図である。 ０次から５次までの第１種ベッセル関数を示す。 ジッタ印加回路１００の他の構成例を示す図である。 ジッタ印加回路１００の他の構成例を示す図である。 ジッタ印加回路１００の他の構成例を示す図である。 本発明の他の実施形態に係る信号発生回路２００の構成の一例を示す図である。 図８（ａ）は、歪回路１１０の構成の一例を示す図である。図８（ｂ）は、トランジスタ１１４の入力電圧−ドレイン電流特性の一例を示す図である。 図９（ａ）は、ジッタ印加回路１００が出力する信号波形の一例を示す図である。図９（ｂ）は、図９（ａ）に示した信号に印加されるジッタの波形の一例を示す図である。 図１０（ａ）は、図９（ａ）に示した信号を５乗した信号波形の一例を示す図である。図１０（ｂ）は、フィルタ１２０が出力する信号に含まれるジッタの波形の一例を示す図である。 信号発生回路２００の動作の一例を説明する図である。 ジッタ印加回路１００の他の構成例を示す図である。 信号発生回路２００の他の構成例を示す図である。 本発明の他の実施形態に係る試験装置３００の構成の一例を示す図である。

符号の説明

１０ キャリア出力部、１２ 加算部、１４ 周波数変換部、２０ ジッタ出力部、２２ 第１発振器、２４ 第１可変遅延部、２６ 第２発振器、２８ 第２可変遅延部、３２ ローカル発振器、３４ ミキサ、３６ 可変遅延部、３８ 振幅制御部、１００ ジッタ印加回路、１１０ 歪回路、１１２ 抵抗、１１４ トランジスタ、１２０ フィルタ、１５０ ジッタ増幅回路、１６０ 基準信号生成部、１７０ ジッタ印加部、２００ 信号発生回路、３００ 試験装置、３１０ パターン発生部、３２０ 波形成形部、３３０ 判定部、４００ 被試験デバイス

Claims (16)

1. ジッタが印加された出力信号を生成する信号発生回路であって、
   周波数の異なる第１ジッタ信号及び第２ジッタ信号を出力するジッタ出力部と、
   前記第１ジッタ信号及び前記第２ジッタ信号の略中間の周波数のキャリア信号を出力するキャリア出力部と、
   前記第１ジッタ信号、前記第２ジッタ信号、及び前記キャリア信号を加算して、前記出力信号を生成する加算部と
   を備える信号発生回路。
2. 前記キャリア出力部は、前記出力信号が有するべきキャリア周波数として予め設定された周波数の前記キャリア信号を出力し、
   前記ジッタ出力部は、前記キャリア周波数に前記ジッタが有するべきジッタ周波数を加算した周波数の前記第１ジッタ信号と、前記キャリア周波数から前記ジッタ周波数を減算した周波数の前記第２ジッタ信号とを出力する
   請求項１に記載の信号発生回路。
3. 前記ジッタ出力部は、
   予め設定された前記ジッタ周波数のローカル信号を出力するローカル発振器と、
   前記キャリア信号を分岐して受け取り、前記キャリア信号と前記ローカル信号とを乗算して、前記第１ジッタ信号及び前記第２ジッタ信号を生成するミキサと
   を有する請求項２に記載の信号発生回路。
4. 前記ジッタ出力部は、
   前記キャリア周波数に前記ジッタ周波数を加算した周波数が予め設定され、前記第１ジッタ信号を生成する第１発振器と、
   前記キャリア周波数から前記ジッタ周波数を減算した周波数が予め設定され、前記第２ジッタ信号を生成する第２発振器と
   を有する請求項２に記載の信号発生回路。
5. 前記第１ジッタ信号、前記第２ジッタ信号、及び前記キャリア信号の少なくともいずれかを遅延させ、前記加算部に入力される前記第１ジッタ信号、前記第２ジッタ信号、及び前記キャリア信号の相対位相を調整する可変遅延部を更に備える
   請求項１に記載の信号発生回路。
6. 印加すべきジッタ振幅に基づいて、前記加算部に入力される前記キャリア信号のレベル振幅と、前記第１ジッタ信号及び前記第２ジッタ信号のレベル振幅とのレベル振幅比を制御する振幅制御部を更に備える
   請求項１に記載の信号発生回路。
7. 前記振幅制御部は、前記レベル振幅比を、前記ジッタ振幅を変数とする０次ベッセル関数及び１次ベッセル関数の、印加すべき前記ジッタ振幅における比に略等しくなるように制御する
   請求項６に記載の信号発生回路。
8. 前記ジッタ出力部は、
   ｋ次（但しｋは整数）の前記第１ジッタ信号が、前記キャリア周波数に前記ジッタ周波数のｋ倍を加算した周波数を有する、１からＮ次（但しＮは、印加すべきジッタ振幅に応じて予め定められる整数）の前記第１ジッタ信号と、
   ｋ次の前記第２ジッタ信号が、前記キャリア周波数から前記ジッタ周波数のｋ倍を減算した周波数を有する、１からＮ次の前記第２ジッタ信号と
   を出力し、
   前記加算部は、１からＮ次の前記第１ジッタ信号、１からＮ次の前記第２ジッタ信号、及び前記キャリア信号を加算する
   請求項２に記載の信号発生回路。
9. 前記加算部が出力する信号を受け取り、当該信号の波形を歪ませることにより、当該信号の高調波成分を生じさせる歪回路と、
   前記歪回路が出力する歪信号を、所定の次数の高調波成分以外の成分を除去して通過させて、前記出力信号を生成するフィルタと
   を更に備える請求項１に記載の信号発生回路。
10. 前記フィルタは、前記出力信号に印加すべきジッタ量に応じたｎ次（但し、ｎは２以上の整数）の高調波成分以外の成分を除去して通過させて前記出力信号を生成し、
    前記キャリア出力部は、前記出力信号が有するべきキャリア周波数の１／ｎ倍の周波数の前記キャリア信号を出力し、
    前記ジッタ出力部は、前記キャリア周波数の１／ｎ倍の周波数に、前記ジッタが有するべきジッタ周波数を加算した周波数の前記第１ジッタ信号と、前記キャリア周波数の１／ｎ倍の周波数から、前記ジッタ周波数を減算した周波数の前記第２ジッタ信号とを出力する
    請求項９に記載の信号発生回路。
11. 前記歪回路は、前記加算部が出力する信号をｐ乗した前記歪信号を出力するｐ乗回路を有し（但し、ｐはｎ以上の整数）、
    前記フィルタは、前記歪信号のｎ次高調波成分以外の成分を除去して通過させる
    請求項１０に記載の信号発生回路。
12. 前記キャリア信号、前記第１ジッタ信号、及び前記第２ジッタ信号はサイン波の信号であり、
    前記歪回路は、前記加算部が出力する信号が所定のレベルとなるタイミングに応じて矩形波を出力する
    請求項１０に記載の信号発生回路。
13. 入力信号にジッタを印加するジッタ印加回路であって、
    前記入力信号のキャリア周波数に前記ジッタが有するべきジッタ周波数を加算した周波数の第１ジッタ信号と、前記キャリア周波数から前記ジッタ周波数を減算した周波数の第２ジッタ信号とを出力するジッタ出力部と、
    前記第１ジッタ信号、前記第２ジッタ信号、及び前記入力信号を加算して出力する加算部と
    を備えるジッタ印加回路。
14. 前記ジッタ出力部は、
    予め設定された前記ジッタ周波数のローカル信号を出力するローカル発振器と、
    前記入力信号を分岐して受け取り、前記入力信号と前記ローカル信号とを乗算して、前記第１ジッタ信号及び前記第２ジッタ信号を生成するミキサと
    を有する請求項１３に記載のジッタ印加回路。
15. 入力信号にジッタを印加する半導体チップであって、
    前記入力信号のキャリア周波数に前記ジッタが有するべきジッタ周波数を加算した周波数の第１ジッタ信号と、前記キャリア周波数から前記ジッタ周波数を減算した周波数の第２ジッタ信号とを出力するジッタ出力部と、
    前記第１ジッタ信号、前記第２ジッタ信号、及び前記入力信号を加算して出力する加算部と
    を備える半導体チップ。
16. 被試験デバイスを試験する試験装置であって、
    所定の論理パターンを生成するパターン発生部と、
    ジッタを印加したクロック信号を生成する信号発生回路と、
    前記クロック信号に応じて、前記論理パターンをサンプリングすることにより試験信号を生成して、前記被試験デバイスに入力する波形成形部と
    前記試験信号に応じて前記被試験デバイスが出力する被測定信号に基づいて、前記被試験デバイスの良否を判定する判定部と
    を備え、
    前記信号発生回路は、
    周波数の異なる第１ジッタ信号及び第２ジッタ信号を出力するジッタ出力部と、
    前記第１ジッタ信号及び前記第２ジッタ信号の略中間の周波数のキャリア信号を出力するキャリア出力部と、
    前記第１ジッタ信号、前記第２ジッタ信号、及び前記キャリア信号を加算して、前記クロック信号を生成する加算部と
    を有する試験装置。

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