JP2008141277A

JP2008141277A - デコード回路

Info

Publication number: JP2008141277A
Application number: JP2006322833A
Authority: JP
Inventors: Tetsuo Kosuge; 哲夫小菅
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2006-11-30
Filing date: 2006-11-30
Publication date: 2008-06-19
Also published as: US20080253446A1; CN101193299A; US8126018B2

Abstract

【課題】デコード開始を速やかに行う。
【解決手段】データ格納・読み出し回路１６は、データ格納用メモリ１８にフレームデータを順次格納する。また、先頭アドレス記憶部２０には、データ格納用メモリ１８における非参照フレームデータの先頭アドレスを記憶する。デコード開始指令に基づき、すでに記憶されている非参照フレームデータの先頭アドレスからデータを読み出して、デコーダ２２に供給して、デコードを開始する。
【選択図】図２

Description

他のフレームデータを参照しない非参照フレームデータと、他のフレームのデータを参照する参照フレームデータを含むコード化映像データをデコードするデコード回路に関する。

日本において、２００６年４月より、移動体通信向けデジタルＴＶ放送（通称１セグ）が開始されている。そして、カー用のＴＶなどでは、弱電界時は１セグ、強電界時は１２セグ（Ｈｉ−Ｖｉｓｉｏｎ放送）を受信する装置が開発されている。

MPEG-1/MPEG-2/MPEG-4 ディジタル放送教科書（上）IDGジャパン亀山渉他監修 P.75〜P.88

これらの装置では１２セグから１セグ切り替わる場合に表示されるまでに時間がかかる場合が多い。これは、１２セグに比べて１セグのデコード基準ピクチャー（ＩＤＲピクチャー）間隔が長いために、次のデコード開始基準ピクチャーが来るまで待たされていることが一因である。表示を早くする手段の１つとして、常に１セグと１２セグを同時にデコードしておいて、状況によって表示させる絵を切り替えるという方法があるが、消費電力やＳＤＲＡＭバンド幅等で切り替え式のデコーダに比べてデメリットがある。

本発明は、他のフレームデータを参照しない非参照フレームデータと、他のフレームのデータを参照する参照フレームデータを含むコード化映像データをデコードするデコード回路であって、フレームデータを順次格納するデータ格納用メモリと、データ格納用メモリにおける非参照フレームデータの先頭アドレスを記憶する先頭アドレス記憶部と、を有し、デコードの開始に先立ち、前記データ格納用メモリおよび前記先頭アドレス記憶部にデータの記憶を行っておき、デコード開始指令に基づき、すでに記憶されている非参照フレームデータの先頭アドレスからデータを読み出して、デコードを開始することを特徴とする。

また、デコード開始位置についての、表示時刻情報を検出し、その表示時刻と現在時刻の差に基づいてデコード速度を高速化することで、記憶されているデータを読み出すことによって生じた遅れを解消することが好適である。

また、１２セグのフレームデータのデコードを行っている際に、前記データ格納用メモリおよび先頭アドレス記憶部に対する１セグのフレームデータおよび１セグの非参照フレームの先頭アドレスの記憶を行っておき、１セグデータについてのデコード指令に基づき、すでに記憶されている非参照フレームデータの先頭アドレスからデータを読み出して、１セグデータのデコードを開始することが好適である。

本発明によれば、デコード開始可能な基準フレームのメモリに対する格納位置がわかっているため、デコードをすぐに開始することができ、表示開始までの時間を短縮することができる。

以下、本発明の実施形態について、図面に基づいて説明する。

図１には、Ｈ．２６４規格における、一般的なビットストリーム中のフレーム構成を示してある。

このように、Ｈ．２６４符号化では、そのピクチャーデータ単体で元画像が復号可能な基準ピクチャー（ＩＤＲピクチャー）と、前または前後のピクチャーデータを加算処理して伸張する非基準ピクチャー（ＮＩＤＲピクチャー）が存在する。非基準ピクチャーは、前または前後のピクチャーが復号されていないと復号できないため、非基準ピクチャーから復号することはできない。

図２に、本実施形態のデコード回路の構成を示す。符号化映像データであるＴＳデータは、ＴＳ−デマックス（ＴＳ−Ｄｅｍｕｘ）回路１０に供給される。ここで、ＭＰＥＧ２−ＴＳ（ＴｒａｎｓｐｏｒｔＳｔｒｅａｍ）は、ＢＳデジタル放送や地上デジタル放送で用いられるデジタル伝送方式で、映像、音声、データなどの信号を一括してＭＰＥＧ2形式でパケット化して伝送する方式である。

ＴＳデマックス回路１０は、ＴＳデータの中のヘッダの中に含まれるＰＩＤ番号に基づいて、ＴＳデータを１２セグデータ（ＴＳデータ）と、１セグデータ（ＴＳデータ）とに分離する。

１２セグデータは、デコード情報取得回路１２に供給され、１セグデータ（ＴＳデータ）は、デコード情報取得回路１４に供給される。これらデコード情報取得回路１２、１４は、１２セグデータまたは１セグデータを、それぞれ＜表示時間＋ＥＳデータ＞または＜ＰＥＳデータ＞に変換し、データ格納・読み出し回路１６に供給する。ここで、デコード情報取得回路１２、１４は、変換されたデータを監視し、基準フレームのスタート位置である、ＰＥＳヘッダコード（０ｘ０００１ＢＣ〜０ｘ０００１ＦＦ）、Ｈ．２６４のＩＤＲピクチャースタートコード（０ｘ０００１６５）などのスタートデータを検出する。そして、これらスタートデータを検出した場合に、データがこの位置からデコード開始であると判定し、この情報をデータ格納・読み出し回路１６にこれを知らせる。なお、デコーダ２２にデコード開始可能であることの情報を提供してもよい。

データ格納・読み出し回路１６はデコード情報取得回路１２，１４から送られてきたデータをデータ格納用メモリ１８に順次記憶する。ここで、デコード情報取得回路１２，１４からのスタートデータについての情報から格納位置から再生が可能であると判断した場合に、その格納位置、すなわち基準フレームの先頭アドレスをデコーダ２２に知らせる。また、先頭アドレスを先頭アドレス記憶部２０に記憶する。

すなわち、データ格納用メモリ１８には、１セグデータと、１２セグデータの両方が順次記憶される。また、先頭アドレス記憶部２０には、１セグデータについての基準ピクチャー（ＩＤＲ）の先頭アドレスが記憶される。

データ格納・読み出し回路１６は、任意のデコード可能位置を選択し読み出すことが可能となっている。デコーダ２２は、再生開始時にデコード開始可能なピクチャー位置を選択し、データ格納・読み出し回路１６に指定位置からデータ格納用メモリ１８のフレームデータを読み出すように操作をする。

データ格納・読み出し回路１６は、一旦データ格納用メモリ１８に記憶したデータ（フレームデータ）をデコーダ２２から指定されるアドレスから順次デコーダ２２に供給する。そして、デコーダ２から復号データが出力されて、表示に利用される。

また、本実施形態では、デコード時刻調整回路２４を有している。このデコード時刻調整回路２４は、デコード開始の際のフレームデータ中に格納される表示時刻データと、現在時刻から、デコーダ２２におけるデコードタイミングを制御する。すなわち、デコード時刻調整回路２４がデコーダ２２に推奨デコード速度を供給することで、デコーダ２２から出力される復号データの時刻を、現在時刻に徐々に近づけ、所定時間で一致されることが可能となる。このように、表示時間とデコード基準時刻の差分から推奨のデコード処理速度を決めるためのデコード時刻調整回路２４により、スムーズなシームレス再生が可能となる。

本実施形態によれば、基準ピクチャー間隔が離れていた場合でも、再生時間待ちをほとんど生じさせない。

ここで、本実施形態において、１２セグデータをデコードから、１セグデータのデコードに移行する場合について説明する。

順次受信した１２セグデータは、デコード情報取得回路１２、データ格納・読み出し回路１６を介し、データ格納用メモリ１８に格納される。そして、データ格納・読み出し回路１６がコード化可能な順番で、フレームデータをデコーダ２２に順次供給し、ここでフレームデータが順次デコードされていく。

ここで、本実施形態では、１セグデータについてもデコード情報取得回路１４、データ格納・読み出し回路１６を介し、データ格納用メモリ１８に格納される。この際に、先頭アドレス記憶部２０に、基準フレームデータの先頭アドレスが順次記憶されていく。データ格納用メモリ１８における１セグデータの格納量は、基準フレームデータが必ず１つ記憶される量とする。１セグデータは、ビットレートが２００ｋｂｓで、５秒に１回は基準フレームデータが送られるため、５秒分の１セグデータをデータ格納用メモリ１８に記憶すればよい。

図３に、データ格納用メモリ１８における１セグデータの格納状態について示してある。このように供給されてくる１セグのフレームデータが順次格納されていく。このとき、先頭アドレス記憶部２０には、基準フレームについての先頭アドレスが記憶される。図３の場合には、デコード開始可能位置と記載されたアドレスが基準フレームの先頭アドレス位置となる。また、最新データ書き込み位置と記載されたアドレスが現在時刻で表示すべきフレームデータの先頭アドレスである。

そして、１セグの表示に変更する場合には、１セグデータデコードの指令が外部のマイコンなどから送られてくる。これに応じて、データ格納・読み出し回路１６が読み出しデータを１２セグデータから１セグデータに変更する。このときに、データ格納・読み出し回路１６は、先頭アドレス記憶部２０のデータに従って、図３に示すように、基準フレームの先頭アドレスから読み出しを開始し、これをデコーダ２２に供給する。この基準フレームのフレームデータは、単独でデコード可能であり、デコーダ２２はすぐにデコードを開始する。従って、早期に画面表示が開始される。

一方、この最初に読み出す基準フレームは、現在時刻のフレームデータに比べ所定時間前のデータである。図４の例では、（現在時刻−４ｓ）の時刻のデータである。従って、通常通りにデータ格納・読み出し回路１６によりデータ格納用メモリ１８からのデータ読み出しを行っていると、デコーダ２２から出力される復号データは、常に（現在時刻−４ａ）の時刻のデータとなる。

本実施形態では、デコード時刻調整回路２４から、推奨デコード速度情報をデコーダ２２に提供し、デコーダ２２がデコードスピードを調整することで、デコーダから出力される復号データのフレームの表示時刻が徐々に現在時刻に近づくことになる。なお、時間当たりのフレーム数が変更するのではなく、デコードするフレームを適当な間隔で間引くことによって、表示時刻を徐々に一致させてもよい。例えば、１．２倍の早送り表示を行うことなどが可能である。この場合には、開始時の時刻差に応じて現在時刻の表示に戻る時間が変わる。一方、１分など時間を決定しておいて、その時間で現在時刻に一致するように早送りの程度を決定してもよい。

なお、１２セグデータについても、表示を行っていないときに、データ格納用メモリ１８に一定量のデータを格納しておくとともに基準フレームの先頭アドレスを先頭アドレス記憶部２０に記憶しておけば、１２セグデータのデコード開始指示に対し、デコードを速やかに開始できる。

［その他］
なお、データ格納用メモリ１８において、表示に必要となるデータ（サイズ情報や表示時間）をＥＳ（符号データ）等とは別の領域に書き込むことが好適である。これによって、デコードには不要なデータ（ＰＥＳデータの一部）等を削減できる。また、すでに送られて来ているデータが保持されており利用できるため、必要なサイズ情報等が省略されていた場合、必要な情報のみ追加して書き込むことが可能になる。

デコーダ２２は再生開始時にデコード開始可能なピクチャー位置を選択し、データ格納・読み出し回路１６にデータ格納用メモリ１８の指定位置からデータを読み出すように操作をするが、その際に、別領域に格納したデータ（サイズ情報や表示時間）もデコーダ２２にロードすればよい。

なお、省電力モードにおいて、ＴＳデータをデータ格納用メモリ１８に記憶させるために必要な部材のみを動作させて、他の部材を停止させておくことで、省電力状態から通常再生状態への復帰の高速化が可能となる。

符号データビットストリームのフレーム構成を示す図である。デコード回路の構成を示すブロック図である。データ格納用メモリ１８のデータ格納状態を示す図である。

符号の説明

１０デマックス回路、１２，１４デコード情報取得回路、１６データ格納・読み出し回路、１８データ格納用メモリ、２０先頭アドレス記憶部、２２デコーダ、２４デコード時刻調整回路。

Claims

他のフレームデータを参照しない非参照フレームデータと、他のフレームのデータを参照する参照フレームデータを含むコード化映像データをデコードするデコード回路であって、
フレームデータを順次格納するデータ格納用メモリと、
データ格納用メモリにおける非参照フレームデータの先頭アドレスを記憶する先頭アドレス記憶部と、
を有し、
デコードの開始に先立ち、前記データ格納用メモリおよび前記先頭アドレス記憶部にデータの記憶を行っておき、デコード開始指令に基づき、すでに記憶されている非参照フレームデータの先頭アドレスからデータを読み出して、デコードを開始することを特徴とするデコード回路。
請求項１に記載のデコード回路において、
デコード開始位置についての、表示時刻情報を検出し、その表示時刻と現在時刻の差に基づいてデコード速度を高速化することで、記憶されているデータを読み出すことによって生じた遅れを解消することを特徴とするデコード回路。
請求項１または２に記載のデコード回路において、
１２セグのフレームデータのデコードを行っている際に、前記データ格納用メモリおよび先頭アドレス記憶部に対する１セグのフレームデータおよび１セグの非参照フレームの先頭アドレスの記憶を行っておき、
１セグデータについてのデコード指令に基づき、すでに記憶されている非参照フレームデータの先頭アドレスからデータを読み出して、１セグデータのデコードを開始することを特徴とするデコード回路。