JP2008140811A - Method of manufacturing semiconductor device - Google Patents

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Mitsuyoshi Yatani
光芳 八谷
Yasushi Watanabe
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device, capable of removing a BeO film to form a p-side electrode having excellent bondability without complicating an electrode forming process. <P>SOLUTION: According to the method of manufacturing a semiconductor device, the BeO formed due to heat in providing ohmic characteristics on the surfaces of p-side electrodes 18, 18a, 18b having an AuBe layer 5 is removed by etching. Thus, the p-side electrodes 18, 18a, 18b having excellent bondability can be formed without complicating the electrode forming step. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は半導体素子の製造方法に関し、特に半導体素子に優れた接合性を有する電極を形成することが可能な半導体素子の製造方法に関するものである。   The present invention relates to a method for manufacturing a semiconductor element, and more particularly to a method for manufacturing a semiconductor element capable of forming an electrode having excellent bonding properties to the semiconductor element.

半導体素子はダイオード、トランジスタ等の能動部品として、またメモリ等の記録デバイス、フォトダイオード等の受光デバイス、半導体レーザ等の発光デバイスなど、様々な機能を有するものが幅広く開発され、現代の電気電子機器にとって必要不可欠なものである。   Semiconductor devices are widely developed as active parts such as diodes and transistors, recording devices such as memories, light receiving devices such as photodiodes, and light emitting devices such as semiconductor lasers. It is indispensable for.

これら半導体素子、特にGaAs(ガリウム砒素)、AlGaAs(アルミニウムガリウム砒素)、AlGaInP(アルミニウムガリウムインジウムリン)、InP(インジウムリン)などのIII−V族化合物半導体を用いる半導体素子においては、p型半導体側の電極材料としてAuBe(金−ベリリウム)などの金属間化合物が多く用いられる。ここで、III−V族化合物半導体を用いた半導体素子のp型半導体層上に、AuBe層を有するp型オーミック電極としてのp側電極を形成する従来の電極形成方法の一例を図8を用いて説明する。   In these semiconductor elements, particularly semiconductor elements using III-V group compound semiconductors such as GaAs (gallium arsenide), AlGaAs (aluminum gallium arsenide), AlGaInP (aluminum gallium indium phosphide), InP (indium phosphide), the p-type semiconductor side As an electrode material, an intermetallic compound such as AuBe (gold-beryllium) is often used. Here, an example of a conventional electrode forming method for forming a p-side electrode as a p-type ohmic electrode having an AuBe layer on a p-type semiconductor layer of a semiconductor element using a III-V group compound semiconductor will be described with reference to FIG. I will explain.

先ず、図8(a)に示すIII−V族の化合物半導体であるGaAs基板41上にp型GaAs層42を有機金属気相成長法、分子線エピタキシャル成長法などの周知の手法により成膜する。次に、p型GaAs層42表面を既知のリン酸及び過酸化水素水を含む混合溶液などのエッチャントによりエッチングすることで、p型GaAs層42表面上の酸化物及び異物等を除去する。   First, a p-type GaAs layer 42 is formed on a GaAs substrate 41 which is a III-V group compound semiconductor shown in FIG. 8A by a known technique such as metal organic chemical vapor deposition or molecular beam epitaxial growth. Next, the surface of the p-type GaAs layer 42 is etched with an etchant such as a known mixed solution containing phosphoric acid and hydrogen peroxide, thereby removing oxides, foreign matters, and the like on the surface of the p-type GaAs layer 42.

次に、図8(b)に示すように、p型GaAs層42の表面に蒸着法、スパッタ法等の周知の手法により所定の厚みのAuBe層5及び、Au層6を順次成膜してp側電極18を形成する。   Next, as shown in FIG. 8B, an AuBe layer 5 and an Au layer 6 having a predetermined thickness are sequentially formed on the surface of the p-type GaAs layer 42 by a known method such as vapor deposition or sputtering. A p-side electrode 18 is formed.

次に、p側電極18の形成時もしくは形成後に、所定の温度及び時間の熱処理を施す。これにより、AuBe層5に含まれるAu元素及びBe元素がp型GaAs層42中に拡散し、図8(c)に示すように、AuBe層5と接するp型GaAs層42の界面近傍が高濃度のAu元素とBe元素を含むp型GaAs−Au−Beの合金層7となる。この合金層7の不純物濃度はp型GaAs層42と比較して高いために、合金層7に存在する空乏層の厚みは合金層7形成前と比較して薄くなる。このため、合金層7には量子力学に基づくトンネル効果が働き、AuBe層5とp型GaAs層42との間の電圧−電流特性は、ショットキー特性からオーミック特性へと変化する。これによりp側電極18はp型GaAs層42側に電流を流すことが可能なp型オーミック電極として機能する。   Next, heat treatment is performed at a predetermined temperature and time during or after the formation of the p-side electrode 18. As a result, the Au element and the Be element contained in the AuBe layer 5 diffuse into the p-type GaAs layer 42, and the vicinity of the interface of the p-type GaAs layer 42 in contact with the AuBe layer 5 is high as shown in FIG. A p-type GaAs-Au-Be alloy layer 7 containing Au elements and Be elements at a concentration is obtained. Since the impurity concentration of the alloy layer 7 is higher than that of the p-type GaAs layer 42, the thickness of the depletion layer present in the alloy layer 7 is thinner than before the formation of the alloy layer 7. For this reason, a tunnel effect based on quantum mechanics acts on the alloy layer 7, and the voltage-current characteristics between the AuBe layer 5 and the p-type GaAs layer 42 change from Schottky characteristics to ohmic characteristics. Thereby, the p-side electrode 18 functions as a p-type ohmic electrode capable of flowing a current to the p-type GaAs layer 42 side.

しかしながら、上記の方法により半導体レーザチップのp側電極18を形成し、この半導体レーザチップのp側電極18とパッケージ等の基台とを、Sn(スズ)等を含有した半田材を用いて接合したところ、基台への搭載不良が数多く発生する場合があった。また、搭載不良とならなかったものでも、半導体レーザを駆動する際に発生する熱の放熱性が悪く、素子特性が低下するものが多く発生する場合があった。また更に、上記の半導体レーザチップのp側電極18にAu線等をワイヤボンディングにより接合したところ、これもAu線が剥離する等の接合不良が多発する場合があった。   However, the p-side electrode 18 of the semiconductor laser chip is formed by the above-described method, and the p-side electrode 18 of the semiconductor laser chip and a base such as a package are joined using a solder material containing Sn (tin) or the like. As a result, many mounting failures on the base may occur. In addition, even if the mounting failure did not occur, there were many cases where the heat dissipation of the heat generated when the semiconductor laser was driven was poor and the device characteristics deteriorated. Furthermore, when an Au wire or the like is bonded to the p-side electrode 18 of the semiconductor laser chip by wire bonding, there are cases where bonding failure such as peeling of the Au wire frequently occurs.

更に、トランジスタの電極としてp側電極18を上記の方法により形成したところ、トランジスタの高周波特性(遮断周波数及び雑音特性)等の低下による特性不良が多発する場合があった。   Further, when the p-side electrode 18 is formed as the transistor electrode by the above-described method, there may be a case where characteristic defects frequently occur due to a decrease in high frequency characteristics (cutoff frequency and noise characteristics) of the transistor.

そこで、発明者が上記の不良の発生原因を解析したところ、p側電極18に熱処理を施しオーミック特性を付与する際、AuBe層5中のBe元素はp型半導体層側に拡散するとともにAu層6側へも拡散し、このAu層6側へ拡散したBe元素はp側電極18表面に析出した後、空気中の酸素と反応してBeO(酸化ベリリウム)の膜を形成することが判明した。   Therefore, when the inventors analyzed the cause of the occurrence of the above-described defect, the Be element in the AuBe layer 5 diffuses to the p-type semiconductor layer side and the Au layer when the p-side electrode 18 is heat treated to give ohmic characteristics. It was found that the Be element diffused to the 6 side and the Be element diffused to the Au layer 6 side deposited on the surface of the p-side electrode 18 and then reacted with oxygen in the air to form a BeO (beryllium oxide) film. .

このBeOは半田材との濡れ性が極めて悪いことから、p側電極18表面に生成されたBeO膜がp側電極18と半田材との接合を阻害し、このことが半導体レーザチップの基台への搭載不良の原因となることが確認された。また、搭載不良に至らずとも、BeO膜の存在によりp側電極18と半田材との接合面積は狭小化されるため、半導体レーザチップで発生した熱が基台に効率良く伝導されずに放熱性が悪化し素子特性が低下することが判明した。更に、p側電極18とAu線等をワイヤボンディングにより接合する際にも、このp側電極18表面上のBeO膜が接合を阻害し、これがAu線等の剥離の原因となることが確認された。   Since this BeO has extremely poor wettability with the solder material, the BeO film formed on the surface of the p-side electrode 18 obstructs the bonding between the p-side electrode 18 and the solder material, which is the base of the semiconductor laser chip. It was confirmed that it would cause mounting failure. Even if mounting failure does not occur, the bonding area between the p-side electrode 18 and the solder material is reduced due to the presence of the BeO film, so that heat generated in the semiconductor laser chip is not conducted efficiently to the base and is dissipated. It has been found that the device characteristics deteriorate and the device characteristics deteriorate. Furthermore, when bonding the p-side electrode 18 and Au wire or the like by wire bonding, it was confirmed that the BeO film on the surface of the p-side electrode 18 hinders bonding, and this causes peeling of the Au wire or the like. It was.

また、上記の方法で形成したp側電極18をトランジスタ等の電極として用いた場合には、p側電極18と配線金属層間に比抵抗の高いBeO膜が介在する形となり、p側電極18と配線金属層間の抵抗値を増大させるとともに抵抗値のばらつきを拡大するため、これが特性不良を引き起こす原因となることが判明した。   In addition, when the p-side electrode 18 formed by the above method is used as an electrode of a transistor or the like, a BeO film having a high specific resistance is interposed between the p-side electrode 18 and the wiring metal layer. In order to increase the resistance value between the wiring metal layers and to increase the dispersion of the resistance value, it has been found that this causes a characteristic defect.

p側電極18上にBeO膜の形成を防止する一つの手法として、下記[特許文献1]に開示される半導体発光素子の電極形成方法および半導体発光素子に関する発明では、AuBe層(オーミックコンタクト層)とAu層(ボンディングパット層)との間にTi、TiN、Mo等のバリアメタル層を設けることが記載されている。このバリアメタル層によりAuBe層5中のBe元素がAu層6側へ拡散することを防止できるため、p側電極18上にBeO膜が生成することはなく、高い接合性を有するp側電極18を形成することができる。   As one method for preventing the formation of a BeO film on the p-side electrode 18, an AuBe layer (ohmic contact layer) is disclosed as an electrode forming method for a semiconductor light emitting device and an invention relating to the semiconductor light emitting device disclosed in [Patent Document 1] below. And providing a barrier metal layer made of Ti, TiN, Mo or the like between the Au layer and the Au layer (bonding pad layer). Since this barrier metal layer can prevent the Be element in the AuBe layer 5 from diffusing to the Au layer 6 side, a BeO film is not formed on the p-side electrode 18, and the p-side electrode 18 having high bonding properties. Can be formed.

特開2001−217501号公報JP 2001-217501 A

しかしながら、上記のバリアメタル層の形成には電子ビーム加熱真空蒸着装置を用いる必要がある。これに対し、AuBe層5の形成にはAuBe層5を構成するAuとBeとの組成比を容易に制御可能な抵抗加熱真空蒸着装置を用いることが好ましい。よって、[特許文献1]に記載されている電極形成方法を用いて良好なp側電極18を形成するためには、先ず抵抗加熱真空蒸着装置でAuBe層5を形成した後に、電子ビーム加熱真空蒸着装置でバリアメタル層を形成する必要があり、電極形成工程が複雑化し極めて生産効率が悪く、更なる改善が望まれる。   However, it is necessary to use an electron beam heating vacuum deposition apparatus to form the barrier metal layer. On the other hand, it is preferable to use a resistance heating vacuum deposition apparatus that can easily control the composition ratio of Au and Be constituting the AuBe layer 5 to form the AuBe layer 5. Therefore, in order to form a good p-side electrode 18 using the electrode forming method described in [Patent Document 1], first, an AuBe layer 5 is formed by a resistance heating vacuum deposition apparatus, and then an electron beam heating vacuum is used. It is necessary to form a barrier metal layer with a vapor deposition apparatus, the electrode formation process becomes complicated, the production efficiency is extremely poor, and further improvement is desired.

本発明は、上記事情に鑑みてなされたものであり、電極形成工程を複雑化することなく、BeO膜を除去し優れた接合性を有するp側電極を形成することが可能な半導体素子の製造方法を提供することを目的とする。   The present invention has been made in view of the above circumstances, and it is possible to manufacture a semiconductor element capable of removing a BeO film and forming a p-side electrode having excellent bonding properties without complicating an electrode formation process. It aims to provide a method.

本発明は、
半導体素子の製造方法において、
半導体層にBe(ベリリウム)を含む電極を形成する電極形成工程と、
前記電極形成工程後に、前記半導体層及び前記電極に熱処理を施して前記電極をオーミック電極化するオーミック特性付与工程と、
前記オーミック特性付与工程後に、前記電極を酸化ベリリウムが可溶な溶液で表面処理する表面処理工程と、
を有することを特徴とする半導体素子の製造方法を提供することにより、上記課題を解決する。
The present invention
In a method for manufacturing a semiconductor element,
An electrode forming step of forming an electrode containing Be (beryllium) in the semiconductor layer;
After the electrode formation step, the semiconductor layer and the electrode are subjected to heat treatment to make the electrode ohmic electrode, and an ohmic property imparting step,
After the ohmic property imparting step, a surface treatment step of surface-treating the electrode with a solution in which beryllium oxide is soluble,
The above-described problems are solved by providing a method for manufacturing a semiconductor device characterized by having the following.

また、前記溶液は、フッ化水素を含有することを特徴とする前記の半導体素子の製造方法を提供することにより、上記課題を解決する。   Moreover, the said solution solves the said subject by providing the manufacturing method of the said semiconductor element characterized by containing hydrogen fluoride.

本発明に係る半導体素子の製造方法は、上記の手順により、
p側電極表面上のBeO膜をエッチングにより除去するため、電極形成工程を複雑化することなく、優れた接合性を有するp側電極を形成することが可能となる。
The manufacturing method of the semiconductor element according to the present invention is as follows.
Since the BeO film on the surface of the p-side electrode is removed by etching, it is possible to form a p-side electrode having excellent bonding properties without complicating the electrode formation process.

本発明に係る半導体素子の製造方法の実施の形態について図面に基づいて説明する。図1は、本発明を半導体レーザチップの製造方法に適用して説明する図である。図2は、本発明により作製された半導体レーザチップの接合を示す模式図である。図3、図4、図5は、本発明を接合型電界効果トランジスタの製造方法に適用して説明する図である。図6、図7は、本発明を第2の形態の接合型電界効果トランジスタの製造方法に適用して説明する図である。尚、従来例と同様の部材に関しては同符号を用いて表すこととする。また、本形態においては半導体素子として半導体レーザチップ及び接合型電界効果トランジスタを例に用いて説明を行うが、半導体レーザチップ及び接合型電界効果トランジスタの各部の寸法、組成、層構成等はこれに限定されるものではない。また、本発明は特に半導体レーザチップ及び接合型電界効果トランジスタに限定されるものではない。   Embodiments of a method for manufacturing a semiconductor device according to the present invention will be described with reference to the drawings. FIG. 1 is a diagram illustrating the present invention applied to a method for manufacturing a semiconductor laser chip. FIG. 2 is a schematic view showing the bonding of the semiconductor laser chip manufactured according to the present invention. 3, 4 and 5 are diagrams illustrating the present invention applied to a method for manufacturing a junction field effect transistor. 6 and 7 are diagrams for explaining the present invention by applying it to a method for manufacturing a junction field effect transistor according to the second embodiment. Note that members similar to those in the conventional example are represented using the same reference numerals. In this embodiment, a semiconductor laser chip and a junction field effect transistor will be described as an example of a semiconductor element. However, dimensions, compositions, layer configurations, and the like of each part of the semiconductor laser chip and the junction field effect transistor are described here. It is not limited. The present invention is not particularly limited to the semiconductor laser chip and the junction field effect transistor.

本発明に係る半導体素子の製造方法の実施例1として、本発明を半導体レーザチップの製造方法に適用した例を図1により説明する。   As Example 1 of the semiconductor device manufacturing method according to the present invention, an example in which the present invention is applied to a semiconductor laser chip manufacturing method will be described with reference to FIG.

先ず図1(a)に示すように、n型GaAs基板1上に、発光層2、厚み5μmのp型GaAsコンタクト層3(Znドープ濃度が5×1018cm−3)を有機金属気相成長法、分子線エピタキシャル成長法などの周知の手法により順次成膜することで半導体ウエハ10を作製する。次に、p型GaAsコンタクト層3の表面を既知のリン酸及び過酸化水素水を含む混合溶液等のエッチャントによってエッチングし、p型GaAsコンタクト層3表面上の酸化物および異物等を除去する。尚、この際用いられるエッチャントは同様の効果が得られる硫酸及び過酸化水素水を含む混合溶液、有機酸及び過酸化水素水を含む混合溶液等の他のエッチャントを用いても良い。 First, as shown in FIG. 1A, a light-emitting layer 2 and a p-type GaAs contact layer 3 (Zn doping concentration: 5 × 10 18 cm −3 ) having a thickness of 5 μm are formed on an n-type GaAs substrate 1 in an organometallic vapor phase. The semiconductor wafer 10 is fabricated by sequentially forming a film by a known method such as a growth method or a molecular beam epitaxial growth method. Next, the surface of the p-type GaAs contact layer 3 is etched with an etchant such as a known mixed solution containing phosphoric acid and hydrogen peroxide solution to remove oxides and foreign matters on the surface of the p-type GaAs contact layer 3. The etchant used at this time may be another etchant such as a mixed solution containing sulfuric acid and hydrogen peroxide solution, or a mixed solution containing organic acid and hydrogen peroxide solution, which can obtain the same effect.

次に、電極形成工程として、図1(b)に示すように、p型GaAsコンタクト層3上に厚み150nmのAuBe層5と、厚み500nmのAu層6とをp型GaAsコンタクト層3側から順次成膜することでp側電極18を形成する。   Next, as an electrode forming step, as shown in FIG. 1B, an AuBe layer 5 having a thickness of 150 nm and an Au layer 6 having a thickness of 500 nm are formed on the p-type GaAs contact layer 3 side from the p-type GaAs contact layer 3 side. The p-side electrode 18 is formed by sequentially forming a film.

AuBe層5の成膜には、真空中で所定の組成比のAuBe合金をMo、W、Ta等からなるボートあるいはルツボに載せて抵抗加熱で蒸発させ、p型GaAsコンタクト層3上に蒸着して成膜する抵抗加熱真空蒸着法を用いることが好ましい。この抵抗加熱真空蒸着法は成膜の元となる金属の組成比と、これにより成膜された金属膜の組成比とに大きなずれが生じないという特徴を有している。このため、AuBe層5の成膜に抵抗加熱真空蒸着法を用いることで、AuBe層5のAuとBeとの組成比を、成膜の元となるAuBe合金の組成比によって容易に制御することが可能となる。   The AuBe layer 5 is formed by depositing an AuBe alloy having a predetermined composition ratio in a vacuum on a boat or crucible made of Mo, W, Ta or the like, evaporating it by resistance heating, and depositing it on the p-type GaAs contact layer 3. It is preferable to use a resistance heating vacuum deposition method to form a film. This resistance heating vacuum deposition method is characterized in that there is no significant difference between the composition ratio of the metal that forms the film and the composition ratio of the metal film formed thereby. Therefore, by using a resistance heating vacuum deposition method for forming the AuBe layer 5, the composition ratio of Au and Be in the AuBe layer 5 can be easily controlled by the composition ratio of the AuBe alloy that forms the film. Is possible.

尚、AuBe層5のBe元素の含有率が15mol%未満では、p型GaAsコンタクト層3に後述する合金層7を形成する際に必要なBe量が不足するため、p側電極18に十分なオーミック特性を付与することができない。逆にAuBe層5中のBe元素の含有率が20mol%を超えると、AuBe層5中にAuBe化合物が生じAuBe層5が硬化して脆くなることに加え、Be元素の偏析が発生する可能性がある。このBe偏析物は酸化してBeOとなり後述する表面処理工程において除去されるが、この際、除去部分が空洞となってしまいp側電極18の表面平滑性を悪化させるため好ましいものではない。よって、AuBe層5のBeの含有率は15mol%以上、20mol%以下であることが好ましい。 If the content of the Be element in the AuBe layer 5 is less than 15 mol%, the amount of Be necessary for forming an alloy layer 7 to be described later on the p-type GaAs contact layer 3 is insufficient. Ohmic characteristics cannot be imparted. On the contrary, if the content of Be element in the AuBe layer 5 exceeds 20 mol%, an Au x Be compound is generated in the AuBe layer 5 and the AuBe layer 5 is hardened and becomes brittle, and Se segregation of the Be element occurs. there is a possibility. This Be segregated material is oxidized to BeO and is removed in a surface treatment step to be described later. However, at this time, the removed portion becomes a cavity and the surface smoothness of the p-side electrode 18 is deteriorated, which is not preferable. Therefore, the content of Be in the AuBe layer 5 is preferably 15 mol% or more and 20 mol% or less.

Au層6の成膜には周知の蒸着法、スパッタ法等を用いることが可能であるが、生産性の観点から、抵抗加熱真空蒸着法を用いてAuBe層5の形成後に連続して形成することが好ましい。   A known vapor deposition method, sputtering method, or the like can be used to form the Au layer 6, but from the viewpoint of productivity, it is continuously formed after the AuBe layer 5 is formed by using a resistance heating vacuum vapor deposition method. It is preferable.

次に、オーミック特性付与工程として、p側電極18が形成された半導体ウエハ10に電気炉、ホットプレートあるいは赤外線を使用したランプアニール炉など周知の加熱装置を用いて、真空下、窒素雰囲気下もしくは水素雰囲気下で、数秒〜数十分の熱処理を施す。この熱処理により、AuBe層5に含まれるAu元素及びBe元素がp型GaAsコンタクト層3中に拡散し、同層と反応して、図1(c)に示すように、p型GaAsコンタクト層3とp側電極18との界面部分にp型GaAs−Au−Beの合金層7が形成される。この合金層7によりAuBe層5とp型GaAsコンタクト層3との間でオーミック特性が得られ、p側電極18がp型オーミック電極として機能する。   Next, as the ohmic characteristic imparting step, a well-known heating device such as an electric furnace, a hot plate, or a lamp annealing furnace using infrared rays is applied to the semiconductor wafer 10 on which the p-side electrode 18 is formed, in a vacuum, in a nitrogen atmosphere or Heat treatment is performed for several seconds to several tens of minutes in a hydrogen atmosphere. By this heat treatment, the Au element and the Be element contained in the AuBe layer 5 diffuse into the p-type GaAs contact layer 3 and react with the same layer, and as shown in FIG. 1C, the p-type GaAs contact layer 3 A p-type GaAs-Au-Be alloy layer 7 is formed at the interface between the p-side electrode 18 and the p-side electrode 18. The alloy layer 7 provides ohmic characteristics between the AuBe layer 5 and the p-type GaAs contact layer 3, and the p-side electrode 18 functions as a p-type ohmic electrode.

尚、このオーミック特性付与工程の熱処理により、AuBe層5中のBe元素はAu層6側にも拡散しAu層6の表面に析出する。析出したBe元素は、空気と接触した段階で空気中の酸素と反応しBeOとなりBeO膜8を形成する。   Note that the Be element in the AuBe layer 5 diffuses to the Au layer 6 side and precipitates on the surface of the Au layer 6 by the heat treatment in the ohmic characteristic imparting step. The deposited Be element reacts with oxygen in the air when it comes into contact with air, becomes BeO, and forms a BeO film 8.

尚、オーミック特性付与工程における、熱処理の温度が300℃未満では合金化反応による合金層7の形成が不十分でp側電極18に十分なオーミック特性を付与することができない。逆に、熱処理の温度が500℃を超えると合金化反応が進みすぎ、AuBe層5、Au層6側にもp型GaAsコンタクト層3のGa元素、As元素が拡散してしまい、p側電極18としての機能を果たすことができなくなる。よって、オーミック特性付与工程の熱処理の温度としては300℃以上、500℃以下が好ましい。   In the ohmic characteristic imparting step, when the heat treatment temperature is less than 300 ° C., the formation of the alloy layer 7 by the alloying reaction is insufficient and sufficient ohmic characteristics cannot be imparted to the p-side electrode 18. Conversely, when the temperature of the heat treatment exceeds 500 ° C., the alloying reaction proceeds too much, and the Ga element and As element of the p-type GaAs contact layer 3 are diffused also on the AuBe layer 5 and Au layer 6 side, and the p-side electrode The function as 18 cannot be fulfilled. Accordingly, the heat treatment temperature in the ohmic characteristic imparting step is preferably 300 ° C. or higher and 500 ° C. or lower.

次に、表面処理工程として、BeO膜8が生成したp側電極18を、酸化ベリリウムが可溶なフッ化水素酸(50重量%)と水との混合液(体積比率 1:10)に所定の時間浸漬してエッチングした後、純水で洗浄し、乾燥する。この表面処理工程により、図1(d)に示すように、p側電極18の表面に存在したBeO膜8は除去される。   Next, as a surface treatment step, the p-side electrode 18 formed with the BeO film 8 is predetermined as a liquid mixture (volume ratio 1:10) of hydrofluoric acid (50 wt%) in which beryllium oxide is soluble and water. After being dipped and etched for a period of time, it is washed with pure water and dried. By this surface treatment step, the BeO film 8 present on the surface of the p-side electrode 18 is removed as shown in FIG.

次に、n型GaAs基板1の裏面に蒸着法等によりAuGeNi層とAu層とを順次成膜した後、所定の熱処理を施すことでn型オーミック電極9を形成する。尚、この熱処理を行う時点では、p側電極18内にはBeO膜8を生成するに足るBe元素が残留していないため、p側電極18表面に再度BeO膜8が生成されることはない。ただし、AuBe層5のBe元素の含有率が多いなどして、n型オーミック電極9形成時の熱処理でp側電極18表面に再度BeO膜8が生成される場合には、表面処理工程をn型オーミック電極9の熱処理後に行っても良い。   Next, after sequentially forming an AuGeNi layer and an Au layer on the back surface of the n-type GaAs substrate 1 by vapor deposition or the like, the n-type ohmic electrode 9 is formed by performing a predetermined heat treatment. At the time of performing this heat treatment, the BeO film 8 is not formed again on the surface of the p-side electrode 18 because the Be element sufficient to form the BeO film 8 does not remain in the p-side electrode 18. . However, when the BeO film 8 is generated again on the surface of the p-side electrode 18 by the heat treatment at the time of forming the n-type ohmic electrode 9 due to a high content of the Be element in the AuBe layer 5, the surface treatment process is performed by n You may carry out after the heat processing of the type | mold ohmic electrode 9. FIG.

最後に、半導体ウエハ10を所定の寸法のチップ状になるように1次劈開、2次劈開することで、図1(e)に示すように、半導体レーザチップ12が作製される。   Finally, the semiconductor laser chip 12 is manufactured as shown in FIG. 1E by performing the primary cleavage and the secondary cleavage of the semiconductor wafer 10 so as to form a chip having a predetermined size.

上記の手順により作製された半導体レーザチップ12は、図2に示されるように、パッケージ等の基台11上へ搭載される。   The semiconductor laser chip 12 manufactured by the above procedure is mounted on a base 11 such as a package as shown in FIG.

図2(a)は、半導体レーザチップ12のp側電極18と基台11とを基台11に設けられた半田材10により接合する例である。図2(a)に示す半導体レーザチップ12と基台11との接合は、半導体レーザチップ12のp側電極18を基台11の半田材10に接触するように搭載した後、所定の圧力を加えながら300℃程度の温度に加熱することで半田材10を溶融させ、p側電極18と半田材10とを接合することにより行う。尚、半田材10としてはSnの他、SnPb(スズ鉛)系、AuSn(金スズ)系、In(インジウム)系等の周知の半田材を用いることが可能であるが、本例のようにp側電極18の表層がAuである場合には、特にAuSnを用いることが好ましい。次に、n型オーミック電極9にワイヤボンディングによりAu線13の接合を行うことで、半導体レーザ14が作製される。   FIG. 2A shows an example in which the p-side electrode 18 and the base 11 of the semiconductor laser chip 12 are joined by the solder material 10 provided on the base 11. 2A, the semiconductor laser chip 12 and the base 11 are joined by mounting a p-side electrode 18 of the semiconductor laser chip 12 in contact with the solder material 10 of the base 11 and then applying a predetermined pressure. The solder material 10 is melted by heating to a temperature of about 300 ° C. while being added, and the p-side electrode 18 and the solder material 10 are joined. In addition to Sn, it is possible to use a known solder material such as SnPb (tin lead), AuSn (gold tin), or In (indium) as well as Sn. When the surface layer of the p-side electrode 18 is Au, it is particularly preferable to use AuSn. Next, the semiconductor laser 14 is manufactured by joining the Au wire 13 to the n-type ohmic electrode 9 by wire bonding.

また、図2(b)に示す接合形態では、半導体レーザチップ12のn型オーミック電極9と基台11とを導電性樹脂15で接合し、p側電極18にワイヤボンディングによりAu線13の接合を行うことで、半導体レーザ14aが作製される。   2B, the n-type ohmic electrode 9 and the base 11 of the semiconductor laser chip 12 are joined with the conductive resin 15, and the Au wire 13 is joined to the p-side electrode 18 by wire bonding. Thus, the semiconductor laser 14a is manufactured.

この半導体レーザ14、14aは、p側電極18側を正極に、n型オーミック電極9側を負極として電流を印加することで駆動し、発光層2からレーザ光を出射する。   The semiconductor lasers 14 and 14 a are driven by applying a current with the p-side electrode 18 side as a positive electrode and the n-type ohmic electrode 9 side as a negative electrode, and emit laser light from the light emitting layer 2.

上記のように、本発明の製造方法により作製された半導体レーザチップ12はp側電極18表面に生成したBeO膜8が、表面処理工程により完全に除去されている。よって、図2(a)に示す接合形態においては、半導体レーザチップ12の基台11への搭載時に、BeO膜8によるp側電極18と半田材10との接合に阻害が生じず、十分な強度でp側電極18と半田材10とを接合することができる。このため、酸化ベリリウム除去がされていない半導体レーザチップでは数%〜数十%発生していた搭載不良が、本発明の製造方法によって作製された半導体レーザチップ12では2%以下に減少し、大幅な改善効果が認められた。   As described above, in the semiconductor laser chip 12 manufactured by the manufacturing method of the present invention, the BeO film 8 formed on the surface of the p-side electrode 18 is completely removed by the surface treatment process. Therefore, in the bonding form shown in FIG. 2A, when the semiconductor laser chip 12 is mounted on the base 11, the bonding between the p-side electrode 18 and the solder material 10 by the BeO film 8 is not hindered and sufficient. The p-side electrode 18 and the solder material 10 can be joined with strength. For this reason, the mounting defects that occurred several percent to several tens of percent in the semiconductor laser chip from which beryllium oxide has not been removed are reduced to 2% or less in the semiconductor laser chip 12 manufactured by the manufacturing method of the present invention. The improvement effect was recognized.

更に、BeO膜8が除去されたことで、半導体レーザ14はp側電極18のほぼ全面で半田材10と接合され、半導体レーザチップ12で生じた熱が半田材10を介して効果的に基台11へ伝導されるため放熱性が極めて高い。このため、酸化ベリリウム除去がされていない半導体レーザチップで発生していた素子特性の低下が、本発明の製造方法によって作製された半導体レーザチップ12では認められなかった。   Further, by removing the BeO film 8, the semiconductor laser 14 is bonded to the solder material 10 over almost the entire surface of the p-side electrode 18, and the heat generated in the semiconductor laser chip 12 is effectively based on the solder material 10. Since it is conducted to the base 11, heat dissipation is extremely high. For this reason, the deterioration of the element characteristics that occurred in the semiconductor laser chip from which beryllium oxide was not removed was not observed in the semiconductor laser chip 12 manufactured by the manufacturing method of the present invention.

また、図2(b)に示される接合形態においても、BeO膜8が除去されたことによりp側電極18とAu線13との接合が阻害されることがなく、よって、酸化ベリリウム除去がされていない半導体レーザチップでは数%発生していたワイヤボンディング不良が、本発明の製造方法によって作製された半導体レーザチップ12では1%以下に減少し、これも大幅な改善効果が認められた。   Also in the bonding mode shown in FIG. 2B, the removal of the BeO film 8 does not hinder the bonding between the p-side electrode 18 and the Au wire 13, so that the beryllium oxide is removed. In the semiconductor laser chip 12 that was produced by the manufacturing method of the present invention, the wire bonding failure that occurred several percent in the semiconductor laser chip that was not produced was reduced to 1% or less, and this also showed a significant improvement effect.

次に、本発明に係る半導体素子の製造方法の実施例2として、本発明を接合型電界効果トランジスタの製造方法に適用した例を図3、図4、図5により説明する。   Next, as a second embodiment of the method for manufacturing a semiconductor device according to the present invention, an example in which the present invention is applied to a method for manufacturing a junction field effect transistor will be described with reference to FIGS.

先ず、図3(a)に示すように、GaAs基板21上に、厚み0.3μmのn型GaAs層22(Siドープ濃度が1×1017cm−3)を有機金属気相成長法等の周知の手法により形成する。 First, as shown in FIG. 3A, an n-type GaAs layer 22 (Si doping concentration: 1 × 10 17 cm −3 ) having a thickness of 0.3 μm is formed on a GaAs substrate 21 by a metal organic chemical vapor deposition method or the like. It is formed by a known method.

次に、素子分離を行うために、接合型電界効果トランジスタの能動層となる領域をフォトリソグラフィ法によりマスキングし、その他の領域のn型GaAs層22及びGaAs基板21の一部をウェットエッチング法により除去する。これにより、図3(b)に示すように、GaAs基板21上に能動層となる凸状のn型GaAs層22を形成する。   Next, in order to perform element isolation, a region to be an active layer of the junction field effect transistor is masked by photolithography, and a part of the n-type GaAs layer 22 and the GaAs substrate 21 in other regions is wet etched. Remove. Thereby, as shown in FIG. 3B, a convex n-type GaAs layer 22 serving as an active layer is formed on the GaAs substrate 21.

次に、図3(c)に示すように、n型GaAs層22及び上記のエッチングにより露出したGaAs基板21の表面に、厚み200nmの第一SiN(窒化珪素)膜24をプラズマを用いたCVD(Chemical vapor deposition)法により形成する。 Next, as shown in FIG. 3C, the first SiN x (silicon nitride) film 24 having a thickness of 200 nm is used on the surface of the n-type GaAs layer 22 and the GaAs substrate 21 exposed by the above etching. It is formed by a CVD (Chemical Vapor Deposition) method.

次に、図3(d)に示すように、第一SiN膜24の後述するゲート部26及びゲートガードリング部27を形成する位置を、フォトリソグラフィ法及びフッ化炭素系ガスを用いたリアクティブイオンエッチング法により開口する
次に、第一SiN膜24の開口部からn型GaAs層22及びGaAs基板21中の所定の深さにまでZn元素を選択的に熱拡散させる。これにより、図4(a)に示すように、n型GaAs層22にp型半導体化したゲート部26を、またGaAs基板21にp型半導体化したゲートガードリング部27を形成する。Zn元素の拡散には、600℃程度の温度下で、拡散源としてDMZn(ジメチル亜鉛)ガス、AsH(アルシン)ガスを用いた開管拡散法により行う事が好ましい。尚、拡散源としてZnAsを用いることも可能である。また、開管拡散法に換えて封管拡散法を用いて行っても良い。
Next, as shown in FIG. 3D, the position where the gate part 26 and the gate guard ring part 27, which will be described later, are formed on the first SiN x film 24 is positioned at a position where photolithography and a fluorocarbon gas are used. Next, the Zn element is selectively thermally diffused from the opening of the first SiN x film 24 to a predetermined depth in the n-type GaAs layer 22 and the GaAs substrate 21. As a result, as shown in FIG. 4A, a gate portion 26 formed as a p-type semiconductor is formed on the n-type GaAs layer 22 and a gate guard ring portion 27 formed as a p-type semiconductor is formed on the GaAs substrate 21. The Zn element is preferably diffused by an open tube diffusion method using DMZn (dimethylzinc) gas and AsH 3 (arsine) gas as a diffusion source at a temperature of about 600 ° C. It is also possible to use ZnAs 2 as the diffusion source. Further, a sealed tube diffusion method may be used instead of the open tube diffusion method.

次に、n型GaAs層22上の第一SiN膜24の所定の位置をフォトリソグラフィ法及びフッ化炭素系ガスを用いたリアクティブイオンエッチング法により開口する。その後、この開口部にAuGeNi層、Au層を蒸着法等により順次成膜することで、図4(b)に示すように、n型GaAs層22上にドレイン電極28及びソース電極29をそれぞれ形成する。 Next, a predetermined position of the first SiN x film 24 on the n-type GaAs layer 22 is opened by a photolithography method and a reactive ion etching method using a fluorocarbon gas. Thereafter, an AuGeNi layer and an Au layer are sequentially formed in this opening by vapor deposition or the like, thereby forming a drain electrode 28 and a source electrode 29 on the n-type GaAs layer 22 as shown in FIG. 4B. To do.

次に、電極形成工程として、ゲート部26上及びゲートガードリング部27上に厚み100nmのAuBe層5と厚み200nmのAu層6とをフォトリソグラフィ法及び抵抗加熱真空蒸着法を用いて連続して成膜する。これにより、図4(c)に示すように、ゲート部26上にゲート電極であるp側電極18aを、ゲートガードリング部27上にゲートガードリング電極であるp側電極18bをそれぞれ形成する。   Next, as an electrode forming step, an AuBe layer 5 having a thickness of 100 nm and an Au layer 6 having a thickness of 200 nm are successively formed on the gate portion 26 and the gate guard ring portion 27 by using a photolithography method and a resistance heating vacuum deposition method. Form a film. As a result, as shown in FIG. 4C, the p-side electrode 18a, which is a gate electrode, is formed on the gate portion 26, and the p-side electrode 18b, which is a gate guard ring electrode, is formed on the gate guard ring portion 27, respectively.

次に、オーミック特性付与工程として、窒素雰囲気下で400℃の熱処理を行う。これにより、AuBe層5に含まれるAu元素及びBe元素がゲート部26及びゲートガードリング部27に拡散し、図4(d)に示すように、ゲート部26及びゲートガードリング部27のAuBe層5との界面部分が合金層7となる。この合金層7によりp側電極18a、18bにオーミック特性が付与され、p側電極18aがゲート電極として、p側電極18bがゲートガードリング電極として機能する。尚、この熱処理によりAuBe層5中のBe元素はAu層6側にも拡散し、p側電極18a、18b表面に析出する。析出したBeは、空気と接触した段階で空気中の酸素と反応しBeO膜8となる。   Next, as an ohmic property imparting step, heat treatment is performed at 400 ° C. in a nitrogen atmosphere. As a result, the Au element and the Be element contained in the AuBe layer 5 diffuse into the gate part 26 and the gate guard ring part 27, and the AuBe layers of the gate part 26 and the gate guard ring part 27 as shown in FIG. 5 is the alloy layer 7. The alloy layer 7 provides ohmic characteristics to the p-side electrodes 18a and 18b, and the p-side electrode 18a functions as a gate electrode and the p-side electrode 18b functions as a gate guard ring electrode. By this heat treatment, the Be element in the AuBe layer 5 is diffused also to the Au layer 6 side, and is deposited on the surfaces of the p-side electrodes 18a and 18b. The deposited Be reacts with oxygen in the air when it comes into contact with air to form a BeO film 8.

次に、表面処理工程として、第一SiN膜24のエッチング速度を数十nm/min以下となるようにフッ化水素酸とフッ化アンモニウムの混合比を調整したバッファードフッ酸に所定の時間浸漬する。これにより、図5(a)に示すように、p側電極18a、18bの表面に生成したBeO膜8は除去される。 Next, as a surface treatment step, the buffered hydrofluoric acid in which the mixing ratio of hydrofluoric acid and ammonium fluoride is adjusted so that the etching rate of the first SiN x film 24 is several tens of nm / min or less is predetermined time. Immerse. Thereby, as shown in FIG. 5A, the BeO film 8 formed on the surfaces of the p-side electrodes 18a and 18b is removed.

次に、図5(b)に示すように、各電極が形成された第一SiN膜24上に厚み500nmの第二SiN膜33をプラズマを用いたCVD法により形成する。 Next, as shown in FIG. 5B, a second SiN x film 33 having a thickness of 500 nm is formed on the first SiN x film 24 on which each electrode is formed by a CVD method using plasma.

次に、図5(c)に示すように、ドレイン電極28、ソース電極29、ゲートガードリング電極であるp側電極18bの各電極上の第二SiN膜33に、所定の大きさの開口部をフォトリソグラフィ法及びフッ化炭素系ガスを用いたリアクティブイオンエッチング法により形成する。 Next, as shown in FIG. 5C, openings of a predetermined size are formed in the second SiN x film 33 on each of the drain electrode 28, the source electrode 29, and the p-side electrode 18b that is a gate guard ring electrode. The part is formed by a photolithography method and a reactive ion etching method using a fluorocarbon-based gas.

最後に、図5(d)に示すように、第二SiN膜33の開口部にフォトリソグラフィ法とスパッタ法あるいは蒸着法等により例えばMo層、Ni層、Au層もしくはTi層、Pt層、Au層等を順次成膜してなる配線金属層35を形成する。これにより接合型電界効果トランジスタ36が作製される。この接合型電界効果トランジスタ36は、配線金属層35を経由してドレイン電極28を正極に、ソース電極29を負極にして、ゲートガードリング電極であるp側電極18bを介してゲート電極であるp側電極18aに正ないし負のバイアスをかけることにより駆動する。 Finally, as shown in FIG. 5 (d), photolithography and sputtering or by vapor deposition or the like for example Mo layer in the opening of the second the SiN x film 33, Ni layer, Au layer or a Ti layer, Pt layer, A wiring metal layer 35 is formed by sequentially forming an Au layer or the like. As a result, the junction field effect transistor 36 is manufactured. This junction field effect transistor 36 has a drain electrode 28 as a positive electrode via a wiring metal layer 35, a source electrode 29 as a negative electrode, and a gate electrode p serving as a gate electrode via a p-side electrode 18b. Driving is performed by applying a positive or negative bias to the side electrode 18a.

上記のように、本発明の製造方法により作製された接合型電界効果トランジスタ36は、表面処理工程により、p側電極18a、18b表面に生成したBeO膜8が完全に除去されている。よって、p側電極18b上に直接配線金属層35が形成され、p側電極18bと配線金属層35間のゲート抵抗値が増大したり大きくばらつくことはない。このため、酸化ベリリウム除去がされていない接合型電界効果トランジスタで発生していた高周波特性等の低下が、本発明の製造方法によって作製された接合型電界効果トランジスタ36では発生せず、特性不良率の低下と歩留の向上効果が認められた。   As described above, in the junction field effect transistor 36 manufactured by the manufacturing method of the present invention, the BeO film 8 generated on the surfaces of the p-side electrodes 18a and 18b is completely removed by the surface treatment process. Therefore, the wiring metal layer 35 is formed directly on the p-side electrode 18b, and the gate resistance value between the p-side electrode 18b and the wiring metal layer 35 does not increase or vary greatly. For this reason, the deterioration of the high frequency characteristics or the like that has occurred in the junction field effect transistor from which beryllium oxide has not been removed does not occur in the junction field effect transistor 36 manufactured by the manufacturing method of the present invention, and the characteristic failure rate. Reduction and yield improvement effect were observed.

次に、本発明に係る半導体素子の製造方法の実施例3として、本発明を実施例2と異なる構造の接合型電界効果トランジスタに適用した例を図6、図7により説明する。   Next, as a third embodiment of the method for manufacturing a semiconductor device according to the present invention, an example in which the present invention is applied to a junction field effect transistor having a structure different from that of the second embodiment will be described with reference to FIGS.

先ず、フォトリソグラフィ法及びイオン注入法を用いて、GaAs基板21の所定の部位にSiを注入することでn型半導体化し、図6(a)に示すように、接合型電界効果トランジスタの能動層となる厚み0.3μmのn型GaAs層22(Siドープ濃度が1×1017cm−3)を選択的に形成する。 First, Si is implanted into a predetermined portion of the GaAs substrate 21 using a photolithography method and an ion implantation method to form an n-type semiconductor. As shown in FIG. 6A, the active layer of the junction field effect transistor is formed. The n-type GaAs layer 22 (Si doping concentration is 1 × 10 17 cm −3 ) having a thickness of 0.3 μm is selectively formed.

次に、GaAs基板21及びn型GaAs層22の表面に、厚み200nmの第一SiN膜24をプラズマを用いたCVD法により形成する。次に、第一SiN膜24のゲート部26及びゲートガードリング部27を形成する領域を、フォトリソグラフィ法及びフッ化炭素系ガスを用いたリアクティブイオンエッチング法を用いて開口する。次に、第一SiN膜24をマスクとして、第一SiN膜24の開口部からn型GaAs層22及びGaAs基板21中の所定の深さにまで、Be元素をイオン注入法を用いて選択的に注入する。これにより、図6(b)に示すように、n型GaAs層22にp型半導体化したゲート部26を、GaAs基板21にp型半導体化したゲートガードリング部27を形成する。 Next, a first SiN x film 24 having a thickness of 200 nm is formed on the surfaces of the GaAs substrate 21 and the n-type GaAs layer 22 by a CVD method using plasma. Next, a region where the gate portion 26 and the gate guard ring portion 27 of the first SiN x film 24 are formed is opened using a photolithography method and a reactive ion etching method using a fluorocarbon-based gas. Next, using the first SiN x film 24 as a mask, a Be element is ion-implanted from the opening of the first SiN x film 24 to a predetermined depth in the n-type GaAs layer 22 and the GaAs substrate 21. Inject selectively. As a result, as shown in FIG. 6B, a gate portion 26 formed into a p-type semiconductor in the n-type GaAs layer 22 and a gate guard ring portion 27 formed into a p-type semiconductor in the GaAs substrate 21 are formed.

次に、n型GaAs層22上の第一SiN膜24の所定の部位をフォトリソグラフィ法及びフッ化炭素系ガスを用いたリアクティブイオンエッチング法により開口する。次に、その開口部にAuGeNi層、Au層を蒸着法等により順次成膜することで、図6(c)に示すように、n型GaAs層22上にドレイン電極28及びソース電極29をそれぞれ形成する。 Next, a predetermined portion of the first SiN x film 24 on the n-type GaAs layer 22 is opened by a photolithography method and a reactive ion etching method using a fluorocarbon-based gas. Next, an AuGeNi layer and an Au layer are sequentially formed in the opening by vapor deposition or the like, so that the drain electrode 28 and the source electrode 29 are respectively formed on the n-type GaAs layer 22 as shown in FIG. Form.

次に、電極形成工程として、ゲート部26上及びゲートガードリング部27上に厚み100nmのAuBe層5と厚み200nmのAu層6とをフォトリソグラフィ法及び抵抗加熱真空蒸着法を用いて連続して形成する。これにより、図6(d)に示すように、ゲート部26上にゲート電極であるp側電極18aを、またゲートガードリング部27上にゲートガードリング電極であるp側電極18bをそれぞれ形成する。   Next, as an electrode forming step, an AuBe layer 5 having a thickness of 100 nm and an Au layer 6 having a thickness of 200 nm are successively formed on the gate portion 26 and the gate guard ring portion 27 by using a photolithography method and a resistance heating vacuum deposition method. Form. As a result, as shown in FIG. 6D, the p-side electrode 18a, which is a gate electrode, is formed on the gate portion 26, and the p-side electrode 18b, which is a gate guard ring electrode, is formed on the gate guard ring portion 27, respectively. .

次に、各電極が形成された第一SiN膜24上に厚み500nmの第二SiN膜33をプラズマを用いたCVD法により300℃以上の温度条件下にて形成する。このときの、第二SiN膜33形成時の熱により、AuBe層5に含まれるAu元素及びBe元素がゲート部26及びゲートガードリング部27に拡散し、図7(a)に示すように、ゲート部26及びゲートガードリング部27のAuBe層5との界面部分が合金層7となる。この合金層7によりp側電極18a、18bにオーミック特性が付与され、p側電極18aがゲート電極として、p側電極18bがゲートガードリング電極として機能する。従って、実施例3の製造方法では、第二SiN膜33を形成する工程がオーミック特性付与工程を兼ねることとなる。尚、この第二SiN膜33形成時の熱により、AuBe層5中のBe元素はAu層6側にも拡散し、p側電極18a、18b表面にBe析出物8aとして析出する。 Next, a second SiN x film 33 having a thickness of 500 nm is formed on the first SiN x film 24 on which each electrode is formed under a temperature condition of 300 ° C. or more by a CVD method using plasma. At this time, by the heat at the time of forming the second SiN x film 33, the Au element and the Be element contained in the AuBe layer 5 are diffused into the gate portion 26 and the gate guard ring portion 27, as shown in FIG. The interface portion of the gate portion 26 and the gate guard ring portion 27 with the AuBe layer 5 becomes the alloy layer 7. The alloy layer 7 provides ohmic characteristics to the p-side electrodes 18a and 18b, and the p-side electrode 18a functions as a gate electrode and the p-side electrode 18b functions as a gate guard ring electrode. Therefore, in the manufacturing method of Example 3, the step of forming the second SiN x film 33 also serves as the ohmic characteristic imparting step. The Be element in the AuBe layer 5 is diffused also to the Au layer 6 side by the heat at the time of forming the second SiN x film 33, and is deposited as Be precipitates 8a on the surfaces of the p-side electrodes 18a and 18b.

次に、図7(b)に示すように、ドレイン電極28、ソース電極29、及びゲートガードリング電極であるp側電極18bの各電極上の第二SiN膜33に所定の大きさの開口部を、フォトリソグラフィ法及びウエットエッチング法により形成する。尚、このときのエッチングには、フッ化水素酸とフッ化アンモニウムとが所定の比率で混合されたバッファードフッ酸をエッチャントとして用いる。このエッチングにより第二SiN膜33の所定の位置が開口するとともにp側電極18b表面のBe析出物8aが露出する。露出したBe析出物8aは酸化しBeOとなるが、前述のようにここで用いられているエッチャントは表面処理工程で使用可能なフッ化水素を含有するものであるため、生成されたBeOはこのエッチャントにより速やかにエッチングされ除去される。従って、実施例3の製造方法では、この第二SiN膜33に開口部を形成するエッチング工程が表面処理工程を兼ねることとなる。 Next, as shown in FIG. 7B, an opening having a predetermined size is formed in the second SiN x film 33 on each of the drain electrode 28, the source electrode 29, and the p-side electrode 18b that is the gate guard ring electrode. The part is formed by a photolithography method and a wet etching method. In the etching at this time, buffered hydrofluoric acid in which hydrofluoric acid and ammonium fluoride are mixed at a predetermined ratio is used as an etchant. By this etching, a predetermined position of the second SiN x film 33 is opened and the Be precipitate 8a on the surface of the p-side electrode 18b is exposed. The exposed Be precipitate 8a is oxidized to BeO. However, as described above, the etchant used here contains hydrogen fluoride that can be used in the surface treatment process. It is etched and removed quickly by the etchant. Therefore, in the manufacturing method of Example 3, the etching process for forming the opening in the second SiN x film 33 also serves as the surface treatment process.

最後に、図7(c)に示すように、第二SiN膜33の開口部にフォトリソグラフィ法とスパッタ法あるいは蒸着法等により例えばMo層、Ni層、Au層もしくはTi層、Pt層、Au層等を順次成膜してなる配線金属層35を形成する。これにより接合型電界効果トランジスタ36aが作製される。 Finally, as shown in FIG. 7 (c), photolithography and sputtering or by vapor deposition or the like for example Mo layer in the opening of the second the SiN x film 33, Ni layer, Au layer or a Ti layer, Pt layer, A wiring metal layer 35 is formed by sequentially forming an Au layer or the like. As a result, the junction field effect transistor 36a is manufactured.

上記のように、本発明の製造方法により作製された接合型電界効果トランジスタ36aは、表面処理工程を兼ねた第二SiN膜33へのエッチング工程によりp側電極18b表面のBeOが完全に除去されている。よって、実施例2と同様に、p側電極18b上に直接配線金属層35が形成され、p側電極18bと配線金属層35間のゲート抵抗値が増大したり大きくばらつくことはない。このため、接合型電界効果トランジスタ36aにおいても高周波特性等の低下は発生せず、特性不良率の低下と歩留の向上効果が認められた。 As described above, in the junction field effect transistor 36a produced by the manufacturing method of the present invention, BeO on the surface of the p-side electrode 18b is completely removed by the etching process to the second SiN x film 33 which also serves as a surface treatment process. Has been. Therefore, as in the second embodiment, the wiring metal layer 35 is formed directly on the p-side electrode 18b, and the gate resistance value between the p-side electrode 18b and the wiring metal layer 35 does not increase or vary greatly. For this reason, in the junction field effect transistor 36a, the high frequency characteristics and the like are not deteriorated, and the effect of reducing the characteristic defect rate and the yield is recognized.

更に、実施例3においては、第二SiN膜33を形成する工程がオーミック特性付与工程を兼ねるとともに、第二SiN膜33に開口部を設けるためのエッチング工程が表面処理工程を兼ねている。このため、製造工程を増やすことなくp側電極18b表面のBeOを除去することができ、更なる生産性の向上を図ることができる。 Furthermore, in Example 3, the process of forming the second SiN x film 33 also serves as an ohmic characteristic imparting process, and the etching process for providing an opening in the second SiN x film 33 also serves as a surface treatment process. . For this reason, it is possible to remove BeO on the surface of the p-side electrode 18b without increasing the number of manufacturing steps, and to further improve productivity.

以上のことから本発明の半導体素子の製造方法によれば、AuBe層5を有するp側電極18、18a、18bの表面にオーミック特性付与時の熱により生成されるBeOをエッチングにより除去するため、電極形成工程を複雑化することなく、優れた接合性を有するp側電極18、18a、18bを形成することができる。   From the above, according to the semiconductor element manufacturing method of the present invention, BeO generated by heat at the time of imparting ohmic characteristics to the surface of the p-side electrodes 18, 18a, 18b having the AuBe layer 5 is removed by etching. The p-side electrodes 18, 18a, and 18b having excellent bonding properties can be formed without complicating the electrode forming process.

尚、表面処理工程のエッチャントとしては、酸化ベリリウムを溶解しかつ半導体層に悪影響を与えないものであれば特に限定なく用いることができる。中でも、上記の実施例で用いられたフッ化水素を含有するエッチャントは、フッ化水素の重量比率が数%以下の希薄溶液でも、常温で容易にBeOをエッチングすることが可能であることから、表面処理工程のエッチャントとして特に好適である。   The etchant used in the surface treatment step can be used without particular limitation as long as it dissolves beryllium oxide and does not adversely affect the semiconductor layer. Among them, the etchant containing hydrogen fluoride used in the above examples can easily etch BeO at room temperature even in a dilute solution having a hydrogen fluoride weight ratio of several percent or less. It is particularly suitable as an etchant for the surface treatment process.

尚、実施例2、実施例3においては、表面処理工程のエッチャントとしてフッ化水素を含有する水溶液にフッ化アンモニウムを適当量混合したものを用いている。これは、フッ化アンモニウムを混合することでフッ化水素による急激なエッチングを緩和し、SiN膜をエッチングすることなく選択的にBeOをエッチング除去するためである。このように、フッ化水素を含有する水溶液には用途に応じてその他の化合物を適宜加えることもできる。更に、フッ化水素と水との混合比率は適宜変更することができる他、エッチャントの溶媒は特に水に限定されるものではない。 In Example 2 and Example 3, an aqueous solution containing hydrogen fluoride mixed with an appropriate amount of ammonium fluoride is used as an etchant in the surface treatment process. This is because, by mixing ammonium fluoride, rapid etching by hydrogen fluoride is alleviated and BeO is selectively removed by etching without etching the SiN x film. Thus, other compounds can be added as appropriate to the aqueous solution containing hydrogen fluoride depending on the application. Furthermore, the mixing ratio of hydrogen fluoride and water can be appropriately changed, and the etchant solvent is not particularly limited to water.

また、本実施例においては半導体レーザ及び接合型電界効果トランジスタの製造を例に用いたが、特にこれに限定する必要はなく、AuBe層を有するオーミック電極を必要とするAlGaAs、AlGaInP、InPなどのIII−V族半導体材料を用いた半導体素子、例えば高周波用集積素子、高周波ダイオード、発光ダイオード、発光ダイオード・アレイ、半導体レーザ・アレイ、受光素子、発光/受光素子を有する集積素子(OEIC)などの製造にも適用が可能な他、本発明は本発明の要旨を逸脱しない範囲で変更して実施することができる。   In this embodiment, the manufacture of the semiconductor laser and the junction field effect transistor is used as an example. However, the present invention is not particularly limited to this, and AlGaAs, AlGaInP, InP, and the like that require an ohmic electrode having an AuBe layer are used. Semiconductor elements using III-V semiconductor materials, such as high-frequency integrated elements, high-frequency diodes, light-emitting diodes, light-emitting diode arrays, semiconductor laser arrays, light-receiving elements, integrated elements having light-emitting / light-receiving elements (OEIC), etc. Besides being applicable to manufacturing, the present invention can be modified and implemented without departing from the gist of the present invention.

本発明を半導体レーザチップの製造方法に適用して説明する図である。It is a figure explaining applying this invention to the manufacturing method of a semiconductor laser chip. 本発明により作製された半導体レーザチップの接合を示す模式図である。It is a schematic diagram which shows joining of the semiconductor laser chip produced by this invention. 本発明を接合型電界効果トランジスタの製造方法に適用して説明する図である。It is a figure explaining applying this invention to the manufacturing method of a junction type field effect transistor. 本発明を接合型電界効果トランジスタの製造方法に適用して説明する図である。It is a figure explaining applying this invention to the manufacturing method of a junction type field effect transistor. 本発明を接合型電界効果トランジスタの製造方法に適用して説明する図である。It is a figure explaining applying this invention to the manufacturing method of a junction type field effect transistor. 本発明を第2の形態の接合型電界効果トランジスタの製造方法に適用して説明する図である。It is a figure explaining applying this invention to the manufacturing method of the junction field effect transistor of a 2nd form. 本発明を第2の形態の接合型電界効果トランジスタの製造方法に適用して説明する図である。It is a figure explaining applying this invention to the manufacturing method of the junction field effect transistor of a 2nd form. 従来の半導体素子の電極形成方法を説明する図である。It is a figure explaining the conventional electrode formation method of a semiconductor element.

符号の説明Explanation of symbols

5 AuBe層
6 Au層
7 合金層
8 BeO膜
8a Be析出物
18、18a、18b p側電極
5 AuBe layer
6 Au layer
7 Alloy layer
8 BeO film
8a Be precipitate
18, 18a, 18b p-side electrode

Claims (2)

半導体素子の製造方法において、
半導体層にBe(ベリリウム)を含む電極を形成する電極形成工程と、
前記電極形成工程後に、前記半導体層及び前記電極に熱処理を施して前記電極をオーミック電極化するオーミック特性付与工程と、
前記オーミック特性付与工程後に、前記電極を酸化ベリリウムが可溶な溶液で表面処理する表面処理工程と、
を有することを特徴とする半導体素子の製造方法。
In a method for manufacturing a semiconductor element,
An electrode forming step of forming an electrode containing Be (beryllium) in the semiconductor layer;
After the electrode formation step, the semiconductor layer and the electrode are subjected to a heat treatment to make the electrode ohmic electrode, and an ohmic property imparting step,
After the ohmic property imparting step, a surface treatment step of surface-treating the electrode with a solution in which beryllium oxide is soluble,
A method for manufacturing a semiconductor device, comprising:
前記溶液は、フッ化水素を含有することを特徴とする請求項1記載の半導体素子の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein the solution contains hydrogen fluoride.
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