JP2008122633A - Display device - Google Patents

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幸人 飯田
Katsuhide Uchino
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a display device for surely correcting the variation of a threshold voltage of a drive transistor. <P>SOLUTION: A sampling transistor 3A samples signal potential to be held in a holding capacity 3C when a signal line DTL is switched from a reference voltage to signal potential. The drive transistor 3B receives the supply of a current from a power supply line DSL, and flows a drive current to a light emitting element 3D in response to the held signal potential. The two signal lines DTLs are arranged in each column, one signal line supplies the reference potential and the signal potential to pixels 101 of odd lines, the other signal line supplies the reference potential and the signal potential to pixels of even lines. Each signal line lengthens a time band in the reference potential, and a correction period for holding a voltage equivalent to a threshold voltage Vth of the drive transistor in a holding capacity 3C is sufficiently secured. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は発光素子を画素に用いたアクティブマトリクス型の表示装置に関する。   The present invention relates to an active matrix display device using a light emitting element for a pixel.

発光素子として有機ELデバイスを用いた平面自発光型の表示装置の開発が近年盛んになっている。有機ELデバイスは有機薄膜に電界をかけると発光する現象を利用したデバイスである。有機ELデバイスは印加電圧が10V以下で駆動するため低消費電力である。また有機ELデバイスは自ら光を発する自発光素子であるため、照明部材を必要とせず軽量化及び薄型化が容易である。さらに有機ELデバイスの応答速度は数μs程度と非常に高速であるので、動画表示時の残像が発生しない。   In recent years, development of flat self-luminous display devices using organic EL devices as light-emitting elements has become active. An organic EL device is a device that utilizes the phenomenon of light emission when an electric field is applied to an organic thin film. Since the organic EL device is driven at an applied voltage of 10 V or less, it has low power consumption. In addition, since the organic EL device is a self-luminous element that emits light, it does not require an illumination member and can be easily reduced in weight and thickness. Furthermore, since the response speed of the organic EL device is as high as several μs, an afterimage does not occur when displaying a moving image.

有機ELデバイスを画素に用いた平面自発光型の表示装置の中でも、とりわけ駆動素子として薄膜トランジスタを各画素に集積形成したアクティブマトリクス型の表示装置の開発が盛んである。アクティブマトリクス型平面自発光表示装置は、例えば以下の特許文献1ないし5に記載されている。
特開2003−255856 特開2003−271095 特開2004−133240 特開2004−029791 特開2004−093682
Among planar self-luminous display devices that use organic EL devices as pixels, active matrix display devices in which thin film transistors are integrated and formed as driving elements in each pixel are particularly active. Active matrix type flat self-luminous display devices are described in, for example, Patent Documents 1 to 5 below.
JP 2003-255856 A JP 2003-271095 A JP 2004-133240 A JP 2004-029791 A JP 2004-093682 A

しかしながら、従来のアクティブマトリクス型平面自発光表示装置は、プロセス変動により発光素子を駆動するトランジスタの閾電圧や移動度がばらついてしまう。また、有機ELデバイスの特性が経時的に変動する。この様な駆動用トランジスタの特性ばらつきや有機ELデバイスの特性変動は、発光輝度に影響を与えてしまう。表示装置の画面全体にわたって発光輝度を均一に制御するため、各画素回路内で上述したトランジスタや有機ELデバイスの特性変動を補正する必要がある。従来から駆動用トランジスタの閾電圧補正機能や移動度補正機能を画素毎に備えた表示装置が提案されている。しかしながら、従来の補正機能を備えた画素回路は、スイッチング用の複数のトランジスタと、スイッチング用の制御パルスが必要であり、画素回路の構成が複雑である。画素回路の構成要素が多いことから、ディスプレイの高精細化の妨げとなっていた。   However, in the conventional active matrix type flat self-luminous display device, the threshold voltage and mobility of the transistor driving the light emitting element vary due to process variations. In addition, the characteristics of the organic EL device vary with time. Such variation in characteristics of the driving transistor and characteristic variation of the organic EL device affect the light emission luminance. In order to uniformly control the light emission luminance over the entire screen of the display device, it is necessary to correct the above-described characteristic variation of the transistor and the organic EL device in each pixel circuit. Conventionally, a display device having a threshold voltage correction function and a mobility correction function of a driving transistor has been proposed for each pixel. However, a conventional pixel circuit having a correction function requires a plurality of switching transistors and a switching control pulse, and the configuration of the pixel circuit is complicated. Since there are many components of the pixel circuit, it has been an obstacle to high-definition display.

上述した従来の技術の課題に鑑み、本発明は画素回路を構成する素子数の削減化によりディスプレイの高精細化を可能にする表示装置を提供することを一般的な目的とする。特に、駆動用トランジスタの閾電圧のばらつきを確実に補正できる表示装置を提供することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明は、画素アレイ部とこれを駆動する駆動部とからなり、前記画素アレイ部は、行状の走査線と、列状の信号線と、両者が交差する部分に配された行列状の画素と、画素の各行に対応して配された給電線とを備え、前記駆動部は、各走査線に順次制御信号を供給して画素を行単位で線順次走査する主スキャナと、該線順次走査に合わせて各給電線に第1電位と第2電位で切り換わる電源電圧を供給する電源スキャナと、該線順次走査に合わせて列状の信号線に映像信号となる信号電位と基準電位を供給する信号セレクタとを備え、前記画素は、発光素子と、サンプリング用トランジスタと、駆動用トランジスタと、保持容量とを含み、前記サンプリング用トランジスタは、そのゲートが該走査線に接続し、そのソース及びドレインの一方が該信号線に接続し、他方が該駆動用トランジスタのゲートに接続し、前記駆動用トランジスタは、そのソース及びドレインの一方が該発光素子に接続し、他方が該給電線に接続し、前記保持容量は、該駆動用トランジスタのソースとゲートの間に接続している表示装置であって、前記電源スキャナは、該信号線が基準電位にある状態で該給電線を第1電位から第2電位に切り換え、前記主スキャナは、同じく該信号線が基準電位にある状態で該走査線に制御信号を供給して該サンプリング用トランジスタを導通させ、基準電位を該駆動用トランジスタのゲートに印加するとともに該駆動用トランジスタのソースを第2電位にセットし、続いて前記電源スキャナは、該信号線が基準電位から信号電位に切り換る前の補正期間で、該給電線を第2電位から第1電位に切り換えて、該駆動用トランジスタの閾電圧に相当する電圧を該保持容量に保持しておき、前記サンプリング用トランジスタは、該信号線が基準電位から信号電位に切り換ったとき該信号電位をサンプリングして該保持容量に保持し、前記駆動用トランジスタは、第1電位にある該給電線から電流の供給を受け該保持された信号電位に応じて駆動電流を該発光素子に流し、前記信号線は列ごとに二本配されており、一方の信号線は奇数行の画素に基準電位及び信号電位を供給し、他方の信号線は偶数行の画素に基準電位及び信号電位を供給して、各信号線が基準電位にある時間帯を長くし、以って該駆動用トランジスタの閾電圧に相当する電圧を該保持容量に保持するための補正期間を確保するようにしたことをことを特徴とする。   In view of the above-described problems of the related art, it is a general object of the present invention to provide a display device that enables high-definition display by reducing the number of elements constituting a pixel circuit. In particular, it is an object of the present invention to provide a display device that can reliably correct variations in threshold voltages of driving transistors. In order to achieve this purpose, the following measures were taken. That is, the present invention comprises a pixel array section and a drive section for driving the pixel array section, and the pixel array section has a matrix-like arrangement in which row-shaped scanning lines and column-shaped signal lines are arranged at the intersecting portions. A main scanner that scans the pixels line by line by sequentially supplying a control signal to each scanning line, and the line; A power supply scanner that supplies a power supply voltage that is switched between a first potential and a second potential to each power supply line in accordance with the sequential scanning, and a signal potential that becomes a video signal and a reference potential on the column-shaped signal lines in accordance with the line sequential scanning. The pixel includes a light emitting element, a sampling transistor, a driving transistor, and a storage capacitor. The sampling transistor has a gate connected to the scanning line, and Source and drain One is connected to the signal line, the other is connected to the gate of the driving transistor, one of the source and drain of the driving transistor is connected to the light emitting element, and the other is connected to the power supply line, The storage capacitor is a display device connected between a source and a gate of the driving transistor, and the power scanner scans the power supply line from the first potential in a state where the signal line is at a reference potential. The main scanner also supplies a control signal to the scanning line to turn on the sampling transistor while the signal line is at the reference potential, and applies the reference potential to the gate of the driving transistor. In addition, the source of the driving transistor is set to the second potential, and then the power scanner scans the power supply line in a correction period before the signal line is switched from the reference potential to the signal potential. The voltage corresponding to the threshold voltage of the driving transistor is held in the holding capacitor by switching from the second potential to the first potential, and the sampling transistor switches the signal line from the reference potential to the signal potential. When this occurs, the signal potential is sampled and held in the holding capacitor, and the driving transistor receives a current supplied from the power supply line at the first potential and supplies the driving current according to the held signal potential. Two signal lines are arranged for each column, and one signal line supplies a reference potential and a signal potential to pixels in odd rows, and the other signal line supplies a reference potential to pixels in even rows. And the signal potential are supplied, the time period in which each signal line is at the reference potential is lengthened, and thus a correction period for holding the voltage corresponding to the threshold voltage of the driving transistor in the storage capacitor is ensured. That what I did It is characterized by.

一態様によると、前記サンプリングトランジスタは、該保持容量に信号電位を保持する際、該駆動用トランジスタの移動度に対する補正を信号電位に加える。又前記主スキャナは、該保持容量に信号電位が保持されたタイミングで走査線に対する制御信号の印加を解除し、該サンプリング用トランジスタを非導通状態にして該駆動用トランジスタのゲートを該信号線から電気的に切り離し、以って該駆動用トランジスタのソース電位の変動にゲート電位が連動しゲートとソース間の電圧を一定に維持する。   According to one aspect, the sampling transistor adds a correction to the mobility of the driving transistor to the signal potential when holding the signal potential in the storage capacitor. The main scanner cancels the application of the control signal to the scanning line at the timing when the signal potential is held in the holding capacitor, makes the sampling transistor non-conductive, and connects the gate of the driving transistor from the signal line. The gate potential is interlocked with the fluctuation of the source potential of the driving transistor, and the voltage between the gate and the source is kept constant.

本発明によれば、有機ELデバイスなどの発光素子を画素に用いたアクティブマトリクス型の表示装置において、各画素が少なくとも駆動用トランジスタの閾電圧補正機能を備えており、望ましくは駆動用トランジスタの移動度補正機能や有機ELデバイスの経時変動補正機能(ブートストラップ動作)も備えており、高品位の画質を得ることが出来る。かかる補正機能を組み込むため、各画素に供給する電源電圧をスイッチングパルスとして使用する。電源電圧をスイッチングパルス化することで閾電圧補正用のスイッチングトランジスタが不要になる。結果として、画素回路の構成素子数が大幅に削減でき、画素エリアを縮小することが可能となり、ディスプレイの高精細化を達成できる。従来このような補正機能を備えた画素回路は構成素子数が多いためレイアウト面積が大きくなり、ディスプレイの高精細化には不向きであったが、本発明では電源電圧をスイッチングすることにより構成素子数とトランジスタ二個と容量一個まで削減し、画素のレイアウト面積を小さくすることが可能である。これにより高品位且つ高精細なフラットディスプレイを提供することが出来る。   According to the present invention, in an active matrix display device using a light emitting element such as an organic EL device as a pixel, each pixel has at least a threshold voltage correction function of the driving transistor, and preferably the driving transistor is moved. A function for correcting the degree of change and a function for correcting variation with time of the organic EL device (bootstrap operation) are also provided, and a high-quality image can be obtained. In order to incorporate such a correction function, the power supply voltage supplied to each pixel is used as a switching pulse. By making the power supply voltage into a switching pulse, a switching transistor for correcting the threshold voltage becomes unnecessary. As a result, the number of constituent elements of the pixel circuit can be greatly reduced, the pixel area can be reduced, and high definition of the display can be achieved. Conventionally, a pixel circuit having such a correction function has a large layout area due to a large number of constituent elements, which is not suitable for high-definition display. However, in the present invention, the number of constituent elements is changed by switching the power supply voltage. In addition, it is possible to reduce the layout area of the pixel by reducing two transistors and one capacitor. As a result, a high-quality and high-definition flat display can be provided.

上述した閾電圧補正機能は、信号線が基準電位にある時間帯で行われる。本発明ではこの信号線が基準電位にある時間帯を長く取ることで、確実に閾電圧補正動作が行われるように保証している。具体的には、列状の信号線が列ごとに2本配されており、一方の信号線は奇数行の画素に基準電位及び信号電位を供給し、他方の信号線は偶数行の画素に基準電位及び信号電位を供給している。この様にすると、1本の信号線は2水平周期で1回画素に信号電位を供給すればよい。換言すると、1本の信号線は2水平周期の時間帯の一部で信号電位にし、残りの時間帯は基準電位にすることが出来る。基準電位を2水平周期内で1水平期以上確保することが可能になり、その分閾電圧補正期間を長く取ることが出来る。この様に1列分の信号線を奇数ラインと偶数ラインで2本に分けることにより、駆動用トランジスタの閾電圧の変動を補正する時間を十分確保することが出来る。   The threshold voltage correction function described above is performed in a time zone in which the signal line is at the reference potential. In the present invention, it is ensured that the threshold voltage correction operation is surely performed by taking a long time period in which the signal line is at the reference potential. Specifically, two columnar signal lines are arranged for each column, one signal line supplies a reference potential and a signal potential to odd-numbered pixels, and the other signal line connects to even-numbered pixels. A reference potential and a signal potential are supplied. In this way, one signal line may supply a signal potential to the pixel once in two horizontal cycles. In other words, one signal line can be set to a signal potential in a part of a time zone of two horizontal periods, and the remaining time zone can be set to a reference potential. The reference potential can be secured for one horizontal period or more within two horizontal periods, and the threshold voltage correction period can be increased accordingly. In this way, by dividing the signal lines for one column into two lines, odd lines and even lines, it is possible to secure a sufficient time for correcting the variation of the threshold voltage of the driving transistor.

以下図面を参照して本発明の実施の形態を詳細に説明する。図1は、本発明にかかる表示装置の全体構成を示すブロック図である。図示する様に、本表示装置100は、画素アレイ部102とこれを駆動する駆動部(103,104,105)とからなる。画素アレイ部102は、行状の走査線WSL101〜10mと、列状の信号線DTL101〜10nと、両者が交差する部分に配された行列状の画素(PXLC)101と、各画素101の各行に対応して配された給電線DSL101〜10mとを備えている。駆動部(103,104,105)は各走査線WSL101〜10mに水平周期(1H)で順次制御信号を供給して画素101を行単位で線順次走査する主スキャナ(ライトスキャナWSCN)104と、この線順次走査に合わせて各給電線DSL101〜10mに第1電位と第2電位で切換る電源電圧を供給する電源スキャナ(DSCN)105と、この線順次走査に合わせて映像信号となる信号電位と基準電位とを切換えて列状の信号線DTL101〜10mに供給する信号セレクタ(水平セレクタHSEL)103とを備えている。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing the overall configuration of a display device according to the present invention. As shown in the figure, the display device 100 includes a pixel array unit 102 and driving units (103, 104, 105) for driving the pixel array unit 102. The pixel array unit 102 includes row-like scanning lines WSL101 to 10m, column-like signal lines DTL101 to 10n, matrix-like pixels (PXLC) 101 arranged at portions where both intersect, and each pixel 101 in each row. The feeder lines DSL 101 to 10m are arranged correspondingly. The drive unit (103, 104, 105) supplies a control signal to each of the scanning lines WSL101 to 10m sequentially in a horizontal period (1H) to scan the pixels 101 line by line in units of rows (write scanner WSCN) 104; A power supply scanner (DSCN) 105 that supplies power supply voltages to be switched between the first potential and the second potential to each of the power supply lines DSL101 to 10m in accordance with the line sequential scanning, and a signal potential that becomes a video signal in accordance with the line sequential scanning. And a signal selector (horizontal selector HSEL) 103 that switches between the reference potential and supplies them to the column-like signal lines DTL101 to 10m.

ここで列状の信号線DTLは列ごとに2本配されており、一方の信号線は奇数行の画素101に基準電位及び信号電位を供給し、他方の信号線は偶数行の画素に基準電位及び信号電位を供給している。例えば1列目の信号線に着目すると、日本の信号線のうち最初の1本は1行目の画素、3行目の画素・・・に接続されている一方、2本目の信号線は2行目の画素、4行目の画素・・・に接続されている。なお、1行目の画素101には1行目の走査線WSL101が配され、2行目の画素101には2行目の走査線WSL102が配され、3行目の画素101には3行目の走査線WSL103が配されている。   Here, two columnar signal lines DTL are arranged for each column, one signal line supplies a reference potential and a signal potential to the pixels 101 in the odd rows, and the other signal line serves as a reference for the pixels in the even rows. A potential and a signal potential are supplied. For example, focusing on the signal line in the first column, the first signal line in Japan is connected to the pixel in the first row, the pixel in the third row,... It is connected to the pixel in the row, the pixel in the row 4, and so on. The first row of pixels 101 is provided with the first row of scanning lines WSL101, the second row of pixels 101 is provided with the second row of scanning lines WSL102, and the third row of pixels 101 is provided with three rows. An eye scanning line WSL103 is arranged.

図2は、図1に示した表示装置100に含まれる画素101の具体的な構成及び結線関係を示す回路図である。なお図では理解を容易にするため、1行目で且つ1列目にある画素101を表してある。この画素101に対して走査線WSL101及び給電線DSL101と信号線DTL101が配されている。なお信号線DTL101は2本ある内の1本である。図示する様に、この画素101は、有機ELデバイスなどで代表される発光素子3Dと、サンプリング用トランジスタ3Aと、駆動用トランジスタ3Bと、保持容量3Cとを含む。サンプリング用トランジスタ3Aは、そのゲートが対応する走査線WSL101に接続し、そのソース及びドレインの一方が対応する信号線DTL101に接続し、他方が駆動用トランジスタ3Bのゲートgに接続する。駆動用トランジスタ3Bは、そのソースs及びドレインdの一方が発光素子3Dに接続し、他方が対応する給電線DSL101に接続している。本実施形態では、駆動用トランジスタ3Bのドレインdが給電線DSL101に接続する一方、ソースsが発光素子3Dのアノードに接続している。発光素子3Dのカソードは接地配線3Hに接続している。なおこの接地配線3Hは全ての画素101に対して共通に配線されている。保持容量3Cは、駆動用トランジスタ3Bのソースsとゲートgの間に接続している。   FIG. 2 is a circuit diagram showing a specific configuration and connection relationship of the pixel 101 included in the display device 100 shown in FIG. In the figure, for easy understanding, the pixel 101 in the first row and the first column is shown. A scanning line WSL101, a power supply line DSL101, and a signal line DTL101 are arranged for the pixel 101. The signal line DTL101 is one of the two. As illustrated, the pixel 101 includes a light emitting element 3D represented by an organic EL device or the like, a sampling transistor 3A, a driving transistor 3B, and a storage capacitor 3C. Sampling transistor 3A has its gate connected to corresponding scanning line WSL101, one of its source and drain connected to corresponding signal line DTL101, and the other connected to gate g of driving transistor 3B. One of the source s and the drain d of the driving transistor 3B is connected to the light emitting element 3D, and the other is connected to the corresponding power supply line DSL101. In the present embodiment, the drain d of the driving transistor 3B is connected to the power supply line DSL101, while the source s is connected to the anode of the light emitting element 3D. The cathode of the light emitting element 3D is connected to the ground wiring 3H. The ground wiring 3H is wired in common to all the pixels 101. The storage capacitor 3C is connected between the source s and the gate g of the driving transistor 3B.

かかる構成において、電源スキャナ(DSCN)105は、信号線DTL101が基準電位にある状態で給電線DSL101を第1電位(高電位)から第2電位(低電位)に切換える。主スキャナ(ライトスキャナ)104は、同じく信号線DTL101が基準電位にある状態で走査線WSL101に制御信号を供給してサンプリング用トランジスタ3Aを導通させ、基準電位を駆動用トランジスタ3Bのゲートgに印加すると共に駆動用トランジスタ3Bのソースsを第2電位にセットする。かかる動作により、閾電圧補正のための準備が完了する。続いて電源スキャナ105は、信号線DTL101が基準電位から信号電位に切換わる前の補正期間で、給電線DSL101を第2電位(低電位)から第1電位(高電位)に切換えて、駆動用トランジスタの閾電圧Vthに相当する電圧を保持容量3Cに保持しておく。サンプリング用トランジスタ3Aは、信号線DTL101が基準電位から信号電位に切換ったときこの信号電位をサンプリングして保持容量3Cに保持する。換言すると、サンプリングされた信号電位は先に保持された駆動用トランジスタの閾電圧に相当する電圧に足し込まれる形で保持容量に書き込まれる。駆動用トランジスタ3Bは、第1電位(高電位)にある給電線DSL101から電流の供給を受け保持された信号電位に応じて駆動電流を発光素子3Dに流す。   In such a configuration, the power supply scanner (DSCN) 105 switches the power supply line DSL101 from the first potential (high potential) to the second potential (low potential) while the signal line DTL101 is at the reference potential. Similarly, the main scanner (write scanner) 104 supplies a control signal to the scanning line WSL101 in a state where the signal line DTL101 is at the reference potential to make the sampling transistor 3A conductive, and applies the reference potential to the gate g of the driving transistor 3B. At the same time, the source s of the driving transistor 3B is set to the second potential. With this operation, preparation for threshold voltage correction is completed. Subsequently, the power supply scanner 105 switches the power supply line DSL101 from the second potential (low potential) to the first potential (high potential) in the correction period before the signal line DTL101 is switched from the reference potential to the signal potential. A voltage corresponding to the threshold voltage Vth of the transistor is held in the holding capacitor 3C. When the signal line DTL101 is switched from the reference potential to the signal potential, the sampling transistor 3A samples this signal potential and holds it in the holding capacitor 3C. In other words, the sampled signal potential is written into the holding capacitor in a form that is added to the voltage corresponding to the threshold voltage of the driving transistor held previously. The driving transistor 3B receives a current supplied from the power supply line DSL101 at the first potential (high potential) and passes a driving current to the light emitting element 3D in accordance with the held signal potential.

本発明の特徴事項として、信号線DTLは列ごとに2本配されており、一方の信号線は奇数行の画素に基準電位及び信号電位を供給し、他方の信号線は偶数行の画素に基準電位及び信号電位を供給して、各信号線が基準電位にある時間帯を長くしている。これにより駆動用トランジスタ3Bの閾電圧Vthに相当する電圧を保持容量3Cに保持するための補正期間を十分確保するようにしている。この保持された閾電圧相当分は駆動用トランジスタ3Bの閾電圧Vthのキャンセルに用いられる。したがって画素毎に駆動用トランジスタの閾電圧Vthがばらついても、画素毎に完全にキャンセルされるため、画像のユニフォーミティが高まり、全ての輝度階調で輝度ムラを防ぐことが可能になる。   As a feature of the present invention, two signal lines DTL are arranged for each column, one signal line supplies a reference potential and a signal potential to pixels in odd rows, and the other signal line passes to pixels in even rows. The reference potential and the signal potential are supplied, and the time zone in which each signal line is at the reference potential is lengthened. This ensures a sufficient correction period for holding the voltage corresponding to the threshold voltage Vth of the driving transistor 3B in the holding capacitor 3C. This retained threshold voltage equivalent is used to cancel the threshold voltage Vth of the driving transistor 3B. Therefore, even if the threshold voltage Vth of the driving transistor varies from pixel to pixel, the pixel is completely canceled from pixel to pixel, so that the uniformity of the image is increased and luminance unevenness can be prevented at all luminance gradations.

図2に示した画素101は上述した閾電圧補正機能に加え、移動度補正機能を備えている。即ち主スキャナ104は、信号線DTL101が信号電位にある時間帯にサンプリング用トランジスタ3Aを導通状態にするため、上述の時間帯よりパルス幅の短い制御信号を走査線WSL101に出力し、以って保持容量3Cに信号電位を保持すると同時に、駆動用トランジスタ3Bの移動度μに対する補正を信号電位に加える。   The pixel 101 shown in FIG. 2 has a mobility correction function in addition to the threshold voltage correction function described above. That is, the main scanner 104 outputs a control signal having a pulse width shorter than the above-described time period to the scanning line WSL101 in order to bring the sampling transistor 3A into a conductive state during the time period when the signal line DTL101 is at the signal potential. At the same time as holding the signal potential in the holding capacitor 3C, correction for the mobility μ of the driving transistor 3B is applied to the signal potential.

図2に示した画素回路101はさらにブートストラップ機能も備えている。即ち主スキャナ(WSCN)104は、保持容量3Cに信号電位が保持された段階で走査線WSL101に対する制御信号の印加を解除し、サンプリング用トランジスタ3Aを非導通状態にして駆動用トランジスタ3Bのゲートgを信号線DTL101から電気的に切り離し、以って駆動用トランジスタ3Bのソース電位(Vs)の変動にゲート電位(Vg)が連動しゲートgとソースs間の電圧Vgsを一定に維持することが出来る。   The pixel circuit 101 shown in FIG. 2 further has a bootstrap function. That is, the main scanner (WSCN) 104 cancels the application of the control signal to the scanning line WSL101 at the stage where the signal potential is held in the holding capacitor 3C, sets the sampling transistor 3A in a non-conductive state, and the gate g of the driving transistor 3B. Is electrically disconnected from the signal line DTL101, so that the gate potential (Vg) is interlocked with the fluctuation of the source potential (Vs) of the driving transistor 3B, and the voltage Vgs between the gate g and the source s is kept constant. I can do it.

図3は、図1に示した本発明にかかる表示装置の動作説明に供するタイミングチャートである。時間軸を揃えて1ライン目の走査線WSL101、2ライン目の走査線WSL102、3ライン目の走査線WSL103に印加される制御信号波形を表している。これと併せて1ライン目の給電線DSL101、2ライン目の給電線DSL102、3ライン目の給電線DSL103に現れる電位変化も載せてある。さらに1列分の画素に割り当てられた2本の映像信号線DTLの電位変化も記載してある。図では、奇数行(奇数ライン)の画素に割り当てられた信号線をDTL_oddで表し、偶数行(偶数ライン)の画素に割り当てられた信号線をDTL_evenで表してある。   FIG. 3 is a timing chart for explaining the operation of the display device according to the present invention shown in FIG. The control signal waveforms applied to the first scanning line WSL101, the first scanning line WSL102, and the third scanning line WSL103 with the time axis aligned are shown. In addition to this, a potential change appearing on the first power supply line DSL101, the second power supply line DSL102, and the third line power supply line DSL103 is also listed. Furthermore, the potential change of the two video signal lines DTL assigned to the pixels for one column is also described. In the figure, signal lines assigned to pixels in odd rows (odd lines) are represented by DTL_odd, and signal lines assigned to pixels in even rows (even lines) are represented by DTL_even.

走査線WSLに印加される制御信号は、1水平期間(1H)ずつ順次1ライン毎にシフトしていく。1ライン分の走査線に印加される制御信号は、2個のパルスを含んでいる。1番目のパルスは時間幅が長く1H以上である。2番目のパルスは時間幅が狭く、1Hの一部である。1番目のパルスは閾値補正期間を規定しており、2番目のパルスはサンプリング期間/移動度補正期間に対応している。給電線DSLに供給される電源パルスも1H周期で1ライン毎にシフトしていく。   The control signal applied to the scanning line WSL is sequentially shifted for each line by one horizontal period (1H). A control signal applied to one scanning line includes two pulses. The first pulse has a long time width and is 1H or more. The second pulse has a narrow time width and is a part of 1H. The first pulse defines the threshold correction period, and the second pulse corresponds to the sampling period / mobility correction period. The power supply pulse supplied to the power supply line DSL is also shifted for each line in the 1H cycle.

これに対し、映像信号線DTL_oddは2Hに1回比較的短時間信号電位が印加されるだけで、残りの時間は全て基準電位に保持されている。即ち映像信号線DTL_oddは基準電位にある時間帯を1Hより大きく確保することが出来る。換言すると映像信号線DTL_oddは奇数ラインの画素にのみ信号電位を供給すれば良いため、少なくとも1H分の余裕ができ、これを基準電位に固定しておくことが出来る。同様に映像信号線DTL_evenも偶数ラインの画素にのみ信号電位を供給すれば良いため、1Hを超えて基準電位の時間帯を延長することが出来る。   On the other hand, the video signal line DTL_odd is only applied with a signal potential for a relatively short time once every 2H, and the remaining time is kept at the reference potential. That is, the video signal line DTL_odd can secure a time zone at the reference potential greater than 1H. In other words, since the video signal line DTL_odd only needs to supply a signal potential to pixels on odd lines, there is at least a margin of 1H, which can be fixed to the reference potential. Similarly, since the video signal line DTL_even needs to supply the signal potential only to even-numbered pixels, the time zone of the reference potential can be extended beyond 1H.

図4Aは、図2に示した画素101の動作説明に供するタイミングチャートである。時間軸を共通にして、走査線(WSL101)の電位変化、給電線(DSL101)の電位変化及び信号線(DTL101)の電位変化を表してある。またこれらの電位変化と並行に、駆動用トランジスタ3Bのゲート電位(Vg)及びソース電位(Vs)の変化も表してある。   FIG. 4A is a timing chart for explaining the operation of the pixel 101 shown in FIG. The change in the potential of the scanning line (WSL101), the change in the potential of the power supply line (DSL101), and the change in the potential of the signal line (DTL101) are shown with a common time axis. In parallel with these potential changes, changes in the gate potential (Vg) and source potential (Vs) of the driving transistor 3B are also shown.

このタイミングチャートは、画素101の動作の遷移に合わせて期間を(B)〜(I)のように便宜的に区切ってある。発光期間(B)では発光素子3Dが発光状態にある。この後線順次走査の新しいフィールドに入ってまず最初の期間(C)で、電源供給線(給電線)DSL101を低電位に切換える。次の期間(D)に進み、駆動用トランジスタのゲート電位Vg及びソース電位Vsを初期化する。この閾値補正準備期間(C)及び(D)で駆動用トランジスタ3Bのゲート電位Vg及びソース電位Vsをリセットすることで、閾電圧補正動作の準備が完了する。続いて閾値補正期間(E)で実際に閾電圧補正動作が行われ、駆動用トランジスタ3Bのゲートgとソースsとの間に閾電圧Vthに相当する電圧が保持される。実際には、Vthに相当する電圧が、駆動用トランジスタ3Bのゲートgとソースsとの間に接続された保持容量3Cに書き込まれることになる。   In this timing chart, periods are divided for convenience as shown in (B) to (I) in accordance with the transition of the operation of the pixel 101. In the light emission period (B), the light emitting element 3D is in a light emitting state. In the first period (C) after entering the new field of line sequential scanning, the power supply line (feed line) DSL101 is switched to a low potential. In the next period (D), the gate potential Vg and the source potential Vs of the driving transistor are initialized. By resetting the gate potential Vg and the source potential Vs of the driving transistor 3B in the threshold correction preparation periods (C) and (D), the preparation for the threshold voltage correction operation is completed. Subsequently, a threshold voltage correction operation is actually performed in the threshold correction period (E), and a voltage corresponding to the threshold voltage Vth is held between the gate g and the source s of the driving transistor 3B. Actually, a voltage corresponding to Vth is written in the holding capacitor 3C connected between the gate g and the source s of the driving transistor 3B.

ここで閾値補正期間(E)は1列分の信号線を奇数ラインと偶数ラインで分けたことにより、1H以上確保することが出来る。したがって本発明にかかる画素回路101は十分に長い閾値補正期間(E)で完全に駆動用トランジスタの閾値Vthに相当する電圧を保持容量3Cに書き込むことが可能になる。   Here, the threshold correction period (E) can be secured for 1H or more by dividing the signal lines for one column into odd lines and even lines. Therefore, the pixel circuit 101 according to the present invention can completely write a voltage corresponding to the threshold value Vth of the driving transistor to the storage capacitor 3C in a sufficiently long threshold correction period (E).

この後移動度補正の為の準備期間(F)及び(G)を経て、サンプリング期間/移動度補正期間(H)に進む。ここで映像信号の信号電位VinがVthに足し込まれる形で保持容量3Cに書き込まれると共に、移動度補正用の電圧ΔVが保持容量3Cに保持された電圧から差し引かれる。このサンプリング期間/移動度補正期間(H)では、信号線DTL101が信号電位Vinにある時間帯にサンプリグ用トランジスタ3Aを導通状態にするため、この時間帯よりパルス幅の短い制御信号を走査線WSL101に出力し、以って保持容量3Cに信号電位Vinを保持する際駆動用トランジスタ3Bの移動度μに対する補正を信号電位Vinに加えている。   Thereafter, after the preparation periods (F) and (G) for mobility correction, the process proceeds to the sampling period / mobility correction period (H). Here, the signal potential Vin of the video signal is written to the holding capacitor 3C in a form added to Vth, and the mobility correction voltage ΔV is subtracted from the voltage held in the holding capacitor 3C. In this sampling period / mobility correction period (H), the sampling transistor 3A is turned on during the time zone in which the signal line DTL101 is at the signal potential Vin. Therefore, a control signal having a pulse width shorter than this time zone is applied to the scanning line WSL101. Thus, when the signal potential Vin is held in the holding capacitor 3C, the correction for the mobility μ of the driving transistor 3B is added to the signal potential Vin.

この後発光期間(I)に進み、信号電圧Vinに応じた輝度で発光素子が発光する。その際信号電圧Vinは閾電圧Vthに相当する電圧と移動度補正用の電圧ΔVとによって調整されているため、発光素子3Dの発光輝度は駆動用トランジスタ3Bの閾電圧Vthや移動度μのばらつきの影響を受けることはない。なお、発光期間(I)の最初でブートストラップ動作が行われ、駆動用トランジスタ3Bのゲート−ソース間電圧Vgs=Vin+Vth−ΔVを一定に維持したまま、駆動用トランジスタ3Bのゲート電位Vg及びソース電位Vsが上昇する。   Thereafter, the light emitting element emits light at a luminance corresponding to the signal voltage Vin during the light emission period (I). At this time, since the signal voltage Vin is adjusted by a voltage corresponding to the threshold voltage Vth and the mobility correction voltage ΔV, the light emission luminance of the light emitting element 3D varies in the threshold voltage Vth and the mobility μ of the driving transistor 3B. Will not be affected. Note that a bootstrap operation is performed at the beginning of the light emission period (I), and the gate potential Vg and the source potential of the driving transistor 3B are maintained while the gate-source voltage Vgs = Vin + Vth−ΔV of the driving transistor 3B is maintained constant. Vs rises.

引き続き図4B〜図4Iを参照して、図2に示した画素101の動作を詳細に説明する。なお、図4B〜図4Iの図番は、図4Aに示したタイミングチャートの各期間(B)〜(I)にそれぞれ対応している。理解を容易にするため、図4B〜図4Iは、説明の都合上発光素子3Dの容量成分を容量素子3Iとして図示してある。先ず図4Bに示すように発光期間(B)では、電源供給線DSL101が高電位Vcc_H(第1電位)にあり、駆動用トランジスタ3Bが駆動電流Idsを発光素子3Dに供給している。図示する様に、駆動電流Idsは高電位Vcc_Hにある電源供給線DSL101から駆動用トランジスタ3Bを介して発光素子3Dを通り、共通接地配線3Hに流れ込んでいる。   Next, the operation of the pixel 101 shown in FIG. 2 will be described in detail with reference to FIGS. 4B to 4I. 4B to 4I correspond to the periods (B) to (I) of the timing chart shown in FIG. 4A, respectively. For ease of understanding, FIGS. 4B to 4I show the capacitive component of the light emitting element 3D as the capacitive element 3I for convenience of explanation. First, as shown in FIG. 4B, in the light emission period (B), the power supply line DSL101 is at the high potential Vcc_H (first potential), and the driving transistor 3B supplies the driving current Ids to the light emitting element 3D. As shown in the figure, the drive current Ids flows from the power supply line DSL101 at the high potential Vcc_H through the light emitting element 3D through the drive transistor 3B and flows into the common ground wiring 3H.

続いて期間(C)に入ると図4Cに示すように、電源供給線DSL101を高電位Vcc_Hから低電位Vcc_Lに切換える。これにより電源供給線DSL101はVcc_Lまで放電され、さらに駆動用トランジスタ3Bのソース電位VsはVcc_Lに近い電位まで遷移する。電源供給線DSL101の配線容量が大きい場合は比較的早いタイミングで電源供給線DSL101を高電位Vcc_Hから低電位Vcc_Lに切換えると良い。この期間(C)を十分に確保することで、配線容量やその他の画素寄生容量の影響を受けないようにしておく。   Subsequently, when the period (C) is entered, as shown in FIG. 4C, the power supply line DSL101 is switched from the high potential Vcc_H to the low potential Vcc_L. As a result, the power supply line DSL101 is discharged to Vcc_L, and the source potential Vs of the driving transistor 3B transitions to a potential close to Vcc_L. When the wiring capacity of the power supply line DSL101 is large, the power supply line DSL101 is preferably switched from the high potential Vcc_H to the low potential Vcc_L at a relatively early timing. By sufficiently securing this period (C), it is prevented from being affected by wiring capacitance and other pixel parasitic capacitance.

次に期間(D)に進むと図4Dに示すように、走査線WSL101を低レベルから高レベルに切換えることで、サンプリング用トランジスタ3Aが導通状態になる。このとき映像信号線DTL101は基準電位Voにある。よって駆動用トランジスタ3Bのゲート電位Vgは導通したサンプリング用トランジスタ3Aを通じて映像信号線DTL101の基準電位Voとなる。これと同時に駆動用トランジスタ3Bのソース電位Vsは即座に低電位Vcc_Lに固定される。以上により駆動用トランジスタ3Bのソース電位Vsが映像信号線DTLの基準電位Voより十分低い電位Vcc_Lに初期化(リセット)される。具体的には駆動用トランジスタ3Bのゲート−ソース間電圧Vgs(ゲート電位Vgとソース電位Vsの差)が駆動用トランジスタ3Bの閾電圧Vthより大きくなるように、電源供給線DSL101の低電位Vcc_L(第2電位)を設定する。   Next, in the period (D), as shown in FIG. 4D, the scanning transistor WSL101 is switched from the low level to the high level, so that the sampling transistor 3A becomes conductive. At this time, the video signal line DTL101 is at the reference potential Vo. Therefore, the gate potential Vg of the driving transistor 3B becomes the reference potential Vo of the video signal line DTL101 through the conducting sampling transistor 3A. At the same time, the source potential Vs of the driving transistor 3B is immediately fixed to the low potential Vcc_L. Thus, the source potential Vs of the driving transistor 3B is initialized (reset) to a potential Vcc_L that is sufficiently lower than the reference potential Vo of the video signal line DTL. Specifically, the gate-source voltage Vgs of the driving transistor 3B (difference between the gate potential Vg and the source potential Vs) is higher than the threshold voltage Vth of the driving transistor 3B, so that the low potential Vcc_L ( (Second potential) is set.

次に閾値補正期間(E)に進むと図4Eに示すように、電源供給線DSL101が低電位Vcc_Lから高電位Vcc_Hに遷移し、駆動用トランジスタ3Bのソース電位Vsが上昇を開始する。やがて駆動用トランジスタ3Bのゲート‐ソース間電圧Vgsが閾電圧Vthとなったところで電流がカットオフする。このようにして駆動用トランジスタ3Bの閾電圧Vthに相当する電圧が保持容量3Cに書き込まれる。これが閾電圧補正動作である。このとき電流が専ら保持容量3C側に流れ、発光素子3D側には流れないようにするため、発光素子3Dがカットオフとなるように共通接地配線3Hの電位を設定しておく。ここで閾値補正期間(E)は1列分の信号線を奇数ラインと偶数ラインで分けたことにより、1H以上確保することが出来る。したがって本発明にかかる画素回路101は十分に長い閾値補正期間(E)で完全に駆動用トランジスタの閾値Vthに相当する電圧を保持容量3Cに書き込むことが可能になる。   Next, in the threshold correction period (E), as shown in FIG. 4E, the power supply line DSL101 transitions from the low potential Vcc_L to the high potential Vcc_H, and the source potential Vs of the driving transistor 3B starts to rise. Eventually, the current is cut off when the gate-source voltage Vgs of the driving transistor 3B reaches the threshold voltage Vth. In this way, a voltage corresponding to the threshold voltage Vth of the driving transistor 3B is written to the storage capacitor 3C. This is the threshold voltage correction operation. At this time, the potential of the common ground wiring 3H is set so that the light emitting element 3D is cut off in order to prevent the current from flowing exclusively to the holding capacitor 3C and not to the light emitting element 3D. Here, the threshold correction period (E) can be secured for 1H or more by dividing the signal lines for one column into odd lines and even lines. Therefore, the pixel circuit 101 according to the present invention can completely write a voltage corresponding to the threshold value Vth of the driving transistor to the storage capacitor 3C in a sufficiently long threshold correction period (E).

期間(F)に進むと図4Fに示すように、走査線WSL101が低電位側に遷移し、サンプリング用トランジスタ3Aが一旦オフ状態になる。このとき駆動用トランジスタ3Bのゲートgはフローティングになるが、ゲート−ソース間電圧Vgsは駆動用トランジスタ3Bの閾電圧Vthに等しいためカットオフ状態であり、ドレイン電流Idsは流れない。   In the period (F), as shown in FIG. 4F, the scanning line WSL101 transits to the low potential side, and the sampling transistor 3A is temporarily turned off. At this time, although the gate g of the driving transistor 3B is in a floating state, the gate-source voltage Vgs is equal to the threshold voltage Vth of the driving transistor 3B, so that it is cut off and the drain current Ids does not flow.

続いて期間(G)に進むと図4Gに示すように、映像信号線DTL101の電位が基準電位Voからサンプリング電位(信号電位)Vinに遷移する。これにより、次のサンプリング動作及び移動度補正動作の準備が完了する。   Subsequently, when proceeding to the period (G), as shown in FIG. 4G, the potential of the video signal line DTL101 transitions from the reference potential Vo to the sampling potential (signal potential) Vin. This completes the preparation for the next sampling operation and mobility correction operation.

サンプリング期間/移動度補正期間(H)に入ると、図4Hに示すように、走査線WSL101が高電位側に遷移してサンプリング用トランジスタ3Aがオン状態となる。したがって駆動用トランジスタ3bのゲート電位Vgは信号電位Vinとなる。ここで発光素子3Dは始めカットオフ状態(ハイインピーダンス状態)にあるため、駆動用トランジスタ3Bのドレイン/ソース間電流Idsは発光素子容量3Iに流れ込み、充電を開始する。したがって駆動用トランジスタ3Bのソース電位Vsは上昇を開始し、やがて駆動用トランジスタ3Bのゲート−ソース間電圧VgsはVin+Vth−ΔVとなる。このようにして、信号電位Vinのサンプリングと補正量ΔVの調整が同時に行われる。Vinが高いほどIdsは大きくなり、ΔVの絶対値も大きくなる。したがって発光輝度レベルに応じた移動度補正が行われる。Vinを一定とした場合、駆動用トランジスタ3Bの移動度μが大きいほどΔVの絶対値が大きくなる。換言すると移動度μが大きいほど負帰還量ΔVが大きくなるので、画素ごとの移動度μのばらつきを取り除くことが出来る。   In the sampling period / mobility correction period (H), as shown in FIG. 4H, the scanning line WSL101 transitions to the high potential side, and the sampling transistor 3A is turned on. Therefore, the gate potential Vg of the driving transistor 3b becomes the signal potential Vin. Here, since the light emitting element 3D is initially in a cut-off state (high impedance state), the drain-source current Ids of the driving transistor 3B flows into the light emitting element capacitor 3I to start charging. Accordingly, the source potential Vs of the driving transistor 3B starts to rise, and the gate-source voltage Vgs of the driving transistor 3B eventually becomes Vin + Vth−ΔV. In this way, the sampling of the signal potential Vin and the adjustment of the correction amount ΔV are performed simultaneously. As Vin is higher, Ids increases and the absolute value of ΔV also increases. Therefore, the mobility correction according to the light emission luminance level is performed. When Vin is constant, the absolute value of ΔV increases as the mobility μ of the driving transistor 3B increases. In other words, since the negative feedback amount ΔV increases as the mobility μ increases, it is possible to eliminate variations in the mobility μ from pixel to pixel.

最後に発光期間(I)になると、図4Iに示すように、走査線WSL101が低電位側に遷移し、サンプリング用トランジスタ3Aはオフ状態となる。これにより駆動用トランジスタ3Bのゲートgは信号線DTL101から切り離される。同時にドレイン電流Idsが発光素子3Dを流れ始める。これにより発光素子3Dのアノード電位は駆動電流Idsに応じてVel上昇する。発光素子3Dのアノード電位の上昇は、即ち駆動用トランジスタ3Bのソース電位Vsの上昇に他ならない。駆動用トランジスタ3Bのソース電位Vsが上昇すると、保持容量3Cのブートストラップ動作により、駆動用トランジスタ3Bのゲート電位Vgも連動して上昇する。ゲート電位Vgの上昇量Velはソース電位Vsの上昇量Velに等しくなる。故に、発光期間中駆動用トランジスタ3Bのゲート‐ソース間電圧VgsはVin+Vth−ΔVで一定に保持される。   Finally, in the light emission period (I), as shown in FIG. 4I, the scanning line WSL101 transitions to the low potential side, and the sampling transistor 3A is turned off. As a result, the gate g of the driving transistor 3B is disconnected from the signal line DTL101. At the same time, the drain current Ids starts to flow through the light emitting element 3D. As a result, the anode potential of the light emitting element 3D increases by Vel according to the drive current Ids. The increase in the anode potential of the light emitting element 3D is nothing but the increase in the source potential Vs of the driving transistor 3B. When the source potential Vs of the driving transistor 3B rises, the gate potential Vg of the driving transistor 3B also rises in conjunction with the bootstrap operation of the storage capacitor 3C. The increase amount Vel of the gate potential Vg is equal to the increase amount Vel of the source potential Vs. Therefore, the gate-source voltage Vgs of the driving transistor 3B is kept constant at Vin + Vth−ΔV during the light emission period.

以上の説明から明らかなように、本発明にかかる表示装置は各画素が閾電圧補正機能及び移動度補正機能を備えている。図5は、かかる補正機能を備えた画素に含まれる駆動用トランジスタの電流/電圧特性を示すグラフである。このグラフは横軸に信号電位Vinを取り、縦軸に駆動電流Idsを取ってある。異なる画素A及びBについてそれぞれVin/Ids特性をグラフ化している。画素Aは閾電圧Vthが比較的低く移動度μが比較的大きいもので、画素Bは逆に閾電圧Vthが比較的高く移動度μが比較的小さいものである。   As is clear from the above description, in the display device according to the present invention, each pixel has a threshold voltage correction function and a mobility correction function. FIG. 5 is a graph showing current / voltage characteristics of a driving transistor included in a pixel having such a correction function. In this graph, the horizontal axis represents the signal potential Vin, and the vertical axis represents the drive current Ids. The Vin / Ids characteristics are graphed for different pixels A and B, respectively. Pixel A has a relatively low threshold voltage Vth and a relatively high mobility μ, and pixel B has a relatively high threshold voltage Vth and a relatively low mobility μ.

グラフ(1)は、閾値補正及び移動度補正共に行わなかった場合である。このときには画素A及び画素Bで閾電圧Vth及び移動度μの補正がまったく行われないため、Vthやμの違いでVin/Ids特性に大きな違いが出てしまう。したがって同じ信号電位Vinを与えても、駆動電流Ids即ち発光輝度が異なってしまい、画面のユニフォーミティが得られない。   Graph (1) shows a case where neither threshold correction nor mobility correction is performed. At this time, since the threshold voltage Vth and the mobility μ are not corrected at all in the pixel A and the pixel B, a difference in Vin / Ids characteristics greatly occurs depending on the difference in Vth and μ. Therefore, even when the same signal potential Vin is applied, the drive current Ids, that is, the light emission luminance differs, and the uniformity of the screen cannot be obtained.

グラフ(2)は閾値補正をかける一方移動度補正は行わない場合である。このとき画素Aと画素BでVthの違いはキャンセルされる。しかしながら移動度μの相違はそのまま現れている。したがってVinが高い領域(即ち輝度が高い領域)で、移動度μの違いが顕著に現れ、同じ階調でも輝度が違ってしまう。具体的には同じ階調(同じVin)で、μの大きい画素Aの輝度(駆動電流Ids)は高く、μの小さい画素Bの輝度は低くなっている。   Graph (2) shows a case where threshold correction is performed while mobility correction is not performed. At this time, the difference in Vth between the pixel A and the pixel B is cancelled. However, the difference in mobility μ appears as it is. Therefore, a difference in mobility μ appears remarkably in a region where Vin is high (that is, a region where luminance is high), and the luminance is different even in the same gradation. Specifically, at the same gradation (same Vin), the luminance (drive current Ids) of the pixel A having a large μ is high, and the luminance of the pixel B having a small μ is low.

グラフ(3)は閾値補正及び移動度補正共に行った場合であり、本発明に対応している。閾電圧Vth及び移動度μの相違は完全に補正され、その結果画素Aと画素BのVin/Ids特性は一致する。したがって全ての階調(Vin)で輝度(Ids)が同一レベルとなり、画面のユニフォーミティが顕著に改善される。   Graph (3) shows a case where both threshold correction and mobility correction are performed, and corresponds to the present invention. The difference between the threshold voltage Vth and the mobility μ is completely corrected, and as a result, the Vin / Ids characteristics of the pixel A and the pixel B match. Therefore, the luminance (Ids) becomes the same level in all gradations (Vin), and the uniformity of the screen is remarkably improved.

グラフ(4)は参考例を表しており、移動度補正はかけたものの、閾電圧の補正が不十分な場合である。換言すると閾電圧補正動作を複数回繰り返すのではなく、1回のみとした場合である。このときには閾電圧Vthの差が除去されないため、画素Aと画素Bでは低階調の領域で輝度(駆動電流Ids)に差が出てしまう。よって閾電圧の補正が不十分な場合は、低階調で輝度のムラが現れ画質を損なうことになる。
Graph (4) represents a reference example, in which mobility correction is applied but threshold voltage correction is insufficient. In other words, the threshold voltage correcting operation is not repeated a plurality of times but only once. At this time, since the difference between the threshold voltages Vth is not removed, the luminance (driving current Ids) differs between the pixel A and the pixel B in the low gradation region. Therefore, when the correction of the threshold voltage is insufficient, luminance unevenness appears at a low gradation and the image quality is impaired.

図6は、参考例にかかる表示装置の全体構成を示すブロック図である。理解を容易にするため、図1に示した本発明にかかる表示装置と対応する部分には対応する参照番号を付してある。異なる点は、本発明にかかる表示装置が1列当たり2本の信号線DTLを用意しているのに対し、図6の参考例は1列あたり1本の信号線DTLを備えていることである。即ち参考例の信号線DTLは1ラインごと順に信号電位を供給していく。そのため参考例の表示装置は、1Hよりも短い時間幅でしか、信号線DTLが基準電位にある時間帯を確保することが出来ない。   FIG. 6 is a block diagram illustrating an overall configuration of a display device according to a reference example. For easy understanding, portions corresponding to those of the display device according to the present invention shown in FIG. 1 are denoted by corresponding reference numerals. The difference is that the display device according to the present invention provides two signal lines DTL per column, whereas the reference example in FIG. 6 includes one signal line DTL per column. is there. That is, the signal line DTL of the reference example supplies the signal potential in order for each line. Therefore, the display device of the reference example can ensure a time zone in which the signal line DTL is at the reference potential only in a time width shorter than 1H.

図7は図6に示した参考例にかかる表示装置の動作説明に供するタイミングチャートである。理解を容易にするため、図4Aに示した本発明にかかる表示装置のタイミングチャートと同様の表記を採用している。タイミングチャートに示すように、参考例にかかる表示装置も、時間の経過と共に発光期間(B)、閾値補正順期間(C),(D)、閾値補正期間(E)、サンプリング期間(移動度補正期間)(H)、発光期間(I)のように順に推移していく。しかしながら閾値補正期間(E)は1Hを超えて確保することが不可能であり、実質上閾値補正期間(E)は1Hの半分程度となっている。この様に短い閾値補正期間(E)では、場合により駆動用トランジスタのソース電位VsがVthのレベルに達するまで上昇することが出来ず、閾電圧キャンセル動作が不十分になる恐れがある。閾電圧補正動作が不十分であると、図5の(4)に示したように、高階調側ではばらつきが少ないものの低階調ではばらつきが大きくなるため、これが輝度ムラとなって画面に現れてしまう。これに対し本発明は閾値補正期間を十分確保することにより、低輝度においても輝度ムラを防止することが出来る。これにより低階調から高階調の全レベルにわたって良好な画質を得ることが出来る。   FIG. 7 is a timing chart for explaining the operation of the display device according to the reference example shown in FIG. In order to facilitate understanding, the same notation as the timing chart of the display device according to the present invention shown in FIG. 4A is adopted. As shown in the timing chart, the display device according to the reference example also has a light emission period (B), threshold correction order periods (C) and (D), a threshold correction period (E), a sampling period (mobility correction) as time passes. (Period) (H), light emission period (I), and so on. However, the threshold correction period (E) cannot be secured exceeding 1H, and the threshold correction period (E) is substantially about half of 1H. In such a short threshold correction period (E), in some cases, the source potential Vs of the driving transistor cannot be increased until it reaches the level of Vth, and the threshold voltage canceling operation may be insufficient. If the threshold voltage correction operation is insufficient, as shown in (4) of FIG. 5, the variation is small on the high gradation side, but the variation is large on the low gradation, and this appears as uneven brightness on the screen. End up. On the other hand, the present invention can prevent luminance unevenness even at low luminance by ensuring a sufficient threshold correction period. As a result, good image quality can be obtained over all levels from low gradation to high gradation.

本発明にかかる表示装置の全体構成を示すブロック図である。1 is a block diagram showing an overall configuration of a display device according to the present invention. 図1に示した表示装置に含まれる画素の構成例を示す回路図である。FIG. 2 is a circuit diagram illustrating a configuration example of a pixel included in the display device illustrated in FIG. 1. 図1に示した本発明にかかる表示装置の動作説明に供するタイミングチャートである。2 is a timing chart for explaining the operation of the display device according to the present invention shown in FIG. 図2に示した画素回路の動作説明に供するタイミングチャートである。3 is a timing chart for explaining the operation of the pixel circuit shown in FIG. 2. 同じく動作説明に供する模式図である。It is a schematic diagram for explaining the operation in the same manner. 同じく動作説明に供する模式図である。It is a schematic diagram for explaining the operation in the same manner. 同じく動作説明に供する模式図である。It is a schematic diagram for explaining the operation in the same manner. 同じく動作説明に供する模式図である。It is a schematic diagram for explaining the operation in the same manner. 同じく動作説明に供する模式図である。It is a schematic diagram for explaining the operation in the same manner. 同じく動作説明に供する模式図である。It is a schematic diagram for explaining the operation in the same manner. 同じく動作説明に供する模式図である。It is a schematic diagram for explaining the operation in the same manner. 同じく動作説明に供する模式図である。It is a schematic diagram for explaining the operation in the same manner. 同じく動作説明に供するグラフである。It is a graph similarly provided for operation | movement description. 参考例にかかる表示装置を示すブロック図である。It is a block diagram which shows the display apparatus concerning a reference example. 図6に示した表示装置の動作説明に供するタイミングチャートである。7 is a timing chart for explaining the operation of the display device illustrated in FIG. 6.

符号の説明Explanation of symbols

100…表示装置、101…画素、102…画素アレイ部、103…水平セレクタ、104…ライトスキャナ、105…電源スキャナ、3A…サンプリング用トランジスタ、3B…駆動用トランジスタ、3C…保持容量、3D…発光素子 DESCRIPTION OF SYMBOLS 100 ... Display apparatus, 101 ... Pixel, 102 ... Pixel array part, 103 ... Horizontal selector, 104 ... Write scanner, 105 ... Power supply scanner, 3A ... Sampling transistor, 3B ... Drive transistor, 3C ... Retention capacity, 3D ... Light emission element

Claims (3)

画素アレイ部とこれを駆動する駆動部とからなり、
前記画素アレイ部は、行状の走査線と、列状の信号線と、両者が交差する部分に配された行列状の画素と、画素の各行に対応して配された給電線とを備え、
前記駆動部は、各走査線に順次制御信号を供給して画素を行単位で線順次走査する主スキャナと、該線順次走査に合わせて各給電線に第1電位と第2電位で切り換わる電源電圧を供給する電源スキャナと、
該線順次走査に合わせて列状の信号線に映像信号となる信号電位と基準電位を供給する信号セレクタとを備え、
前記画素は、発光素子と、サンプリング用トランジスタと、駆動用トランジスタと、保持容量とを含み、
前記サンプリング用トランジスタは、そのゲートが該走査線に接続し、そのソース及びドレインの一方が該信号線に接続し、他方が該駆動用トランジスタのゲートに接続し、
前記駆動用トランジスタは、そのソース及びドレインの一方が該発光素子に接続し、他方が該給電線に接続し、
前記保持容量は、該駆動用トランジスタのソースとゲートの間に接続している表示装置であって、
前記電源スキャナは、該信号線が基準電位にある状態で該給電線を第1電位から第2電位に切り換え、
前記主スキャナは、同じく該信号線が基準電位にある状態で該走査線に制御信号を供給して該サンプリング用トランジスタを導通させ、基準電位を該駆動用トランジスタのゲートに印加するとともに該駆動用トランジスタのソースを第2電位にセットし、
続いて前記電源スキャナは、該信号線が基準電位から信号電位に切り換る前の補正期間で、該給電線を第2電位から第1電位に切り換えて、該駆動用トランジスタの閾電圧に相当する電圧を該保持容量に保持しておき、
前記サンプリング用トランジスタは、該信号線が基準電位から信号電位に切り換ったとき該信号電位をサンプリングして該保持容量に保持し、
前記駆動用トランジスタは、第1電位にある該給電線から電流の供給を受け該保持された信号電位に応じて駆動電流を該発光素子に流し、
前記信号線は列ごとに二本配されており、一方の信号線は奇数行の画素に基準電位及び信号電位を供給し、他方の信号線は偶数行の画素に基準電位及び信号電位を供給して、各信号線が基準電位にある時間帯を長くし、
以って該駆動用トランジスタの閾電圧に相当する電圧を該保持容量に保持するための補正期間を確保するようにしたことをことを特徴とする表示装置。
It consists of a pixel array part and a drive part that drives it,
The pixel array unit includes a row-like scanning line, a column-like signal line, a matrix-like pixel arranged at a portion where both intersect, and a power supply line arranged corresponding to each row of pixels,
The driving unit supplies a control signal to each scanning line sequentially to scan the pixels line by line, and switches the power supply line between the first potential and the second potential in accordance with the line sequential scanning. A power supply scanner for supplying power supply voltage;
A signal selector that supplies a signal potential to be a video signal and a reference potential to the column-shaped signal lines in accordance with the line sequential scanning, and
The pixel includes a light emitting element, a sampling transistor, a driving transistor, and a storage capacitor.
The sampling transistor has its gate connected to the scanning line, one of its source and drain connected to the signal line, and the other connected to the gate of the driving transistor,
The driving transistor has one of a source and a drain connected to the light emitting element, and the other connected to the feeder line.
The storage capacitor is a display device connected between a source and a gate of the driving transistor,
The power supply scanner switches the power supply line from the first potential to the second potential in a state where the signal line is at the reference potential,
The main scanner also supplies a control signal to the scanning line in a state where the signal line is at the reference potential to turn on the sampling transistor, applies the reference potential to the gate of the driving transistor, and drives the driving transistor. Set the source of the transistor to the second potential,
Subsequently, the power supply scanner switches the power supply line from the second potential to the first potential in the correction period before the signal line switches from the reference potential to the signal potential, and corresponds to the threshold voltage of the driving transistor. Holding the voltage to be held in the holding capacitor,
The sampling transistor samples the signal potential when the signal line is switched from a reference potential to a signal potential, and holds the signal potential in the storage capacitor.
The driving transistor receives a supply of current from the power supply line at a first potential, and causes a driving current to flow to the light emitting element according to the held signal potential.
Two signal lines are arranged for each column. One signal line supplies a reference potential and a signal potential to pixels in odd rows, and the other signal line supplies a reference potential and a signal potential to pixels in even rows. Then, lengthen the time zone when each signal line is at the reference potential,
Thus, a display device characterized in that a correction period for holding a voltage corresponding to the threshold voltage of the driving transistor in the holding capacitor is secured.
前記サンプリングトランジスタは、該保持容量に信号電位を保持する際、該駆動用トランジスタの移動度に対する補正を信号電位に加えることを特徴とする請求項1記載の表示装置。   The display device according to claim 1, wherein the sampling transistor adds correction to the mobility of the driving transistor to the signal potential when holding the signal potential in the storage capacitor. 前記主スキャナは、該保持容量に信号電位が保持されたタイミングで走査線に対する制御信号の印加を解除し、該サンプリング用トランジスタを非導通状態にして該駆動用トランジスタのゲートを該信号線から電気的に切り離し、以って該駆動用トランジスタのソース電位の変動にゲート電位が連動しゲートとソース間の電圧を一定に維持することを特徴とする請求項1記載の表示装置。   The main scanner cancels the application of the control signal to the scanning line at the timing when the signal potential is held in the holding capacitor, makes the sampling transistor non-conductive, and electrically connects the gate of the driving transistor from the signal line. 2. The display device according to claim 1, wherein the display device is separated from each other so that the gate potential is interlocked with the fluctuation of the source potential of the driving transistor and the voltage between the gate and the source is kept constant.
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