JP2008076624A

JP2008076624A - Flat panel display device

Info

Publication number: JP2008076624A
Application number: JP2006254149A
Authority: JP
Inventors: Osamu Tomita; 修富田
Original assignee: Toshiba Matsushita Display Technology Co Ltd
Current assignee: Japan Display Central Inc
Priority date: 2006-09-20
Filing date: 2006-09-20
Publication date: 2008-04-03

Abstract

<P>PROBLEM TO BE SOLVED: To provide a liquid crystal panel whose power consumption can be made low under simple control. <P>SOLUTION: A memory circuit 8 is connected to a first subpixel 6a and a second subpixel 6b of a pixel electrode 6 of a pixel 5 which are weighted in 1:2 area proportion. The first subpixel 6a and the second subpixel 6b are controlled under the on/off control by the memory circuit 8. When the first subpixel 6a and the second subpixel 6b are brought under the on/off control by the memory circuit 8 at random, the pixel 5 provides grayscale display in four stages. The memory circuit 8 can be a digital circuit. The constitution of the memory circuit 8 can be simplified and the power consumption of the memory circuit 8 can be reduced. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、複数の画素を有する平面表示装置に関する。 The present invention relates to a flat display device having a plurality of pixels.

従来、この種の平面表示装置である液晶表示装置としては、ガラス基板上に複数の画素がマトリクス状に設けられている。また、これら複数の画素は、これら複数の画素による表示を階調変化させるために所定の面積比率で重み付けされて分割された複数の副画素にて構成されている。そして、所定の時間比率で変調させて重み付けされたパルス幅が異なる駆動信号を各画素のそれぞれに応じて入力させて、これら複数の画素それぞれの副画素のオンオフを変化させて、これら複数の画素それぞれを階調変化させる構成が知られている（例えば、特許文献１参照。）。
特開２００３−１０８０９８号公報 Conventionally, as a liquid crystal display device which is a flat display device of this type, a plurality of pixels are provided in a matrix on a glass substrate. The plurality of pixels are composed of a plurality of sub-pixels divided by weighting with a predetermined area ratio in order to change the gradation of the display by the plurality of pixels. Then, a drive signal modulated with a predetermined time ratio and weighted with different pulse widths is input according to each of the pixels, and the on / off state of each of the plurality of pixels is changed to change the plurality of pixels. A configuration for changing the gradation of each is known (for example, see Patent Document 1).
JP 2003-108098 A

しかしながら、上述の液晶表示装置では、所定の面積比率で重み付けされて分割された複数の副画素にて構成された複数の画素のそれぞれを、所定の時間比率で変調させて重み付けされたパルス幅が異なる駆動信号にて駆動させているため、これら複数の画素に接続されている配線数が多く、これら複数の画素を駆動させるために必要な消費電力が高いという問題を有している。 However, in the above-described liquid crystal display device, each of a plurality of pixels composed of a plurality of sub-pixels divided by weighting with a predetermined area ratio has a pulse width weighted by modulating each of the plurality of pixels with a predetermined time ratio. Since driving is performed using different driving signals, the number of wirings connected to the plurality of pixels is large, and power consumption necessary for driving the plurality of pixels is high.

本発明は、このような点に鑑みなされたもので、簡単な制御で消費電力を低くできる平面表示装置を提供することを目的とする。 The present invention has been made in view of the above points, and an object thereof is to provide a flat display device capable of reducing power consumption with simple control.

本発明は、所定の面積比率で重み付けされて分割された複数の画素電極を有する複数の画素と、これら複数の画素それぞれの前記画素電極を２値制御する制御回路と、を具備するものである。 The present invention includes a plurality of pixels having a plurality of pixel electrodes weighted and divided at a predetermined area ratio, and a control circuit that performs binary control of the pixel electrodes of each of the plurality of pixels. .

そして、所定の面積比率で重み付けされて分割された複数の画素電極を有する複数の画素それぞれの画素電極を制御回路にて２値制御する。 Then, each pixel electrode of the plurality of pixels having the plurality of pixel electrodes divided by weighting with a predetermined area ratio is subjected to binary control by the control circuit.

本発明によれば、画素毎に所定の面積比率で重み付けされて分割された複数の画素電極を制御回路にて２値制御することによって、それぞれの画素を簡単な制御で階調変化できる。よって、これら画素の各画素電極を２値制御する制御回路の構成を簡単にでき、これら画素電極が２値制御のため、この制御回路にて複数の画素の画素電極を駆動させる電圧を低下できるので、これら制御回路および複数の画素の消費電力を低くできる。 According to the present invention, by performing binary control on a plurality of pixel electrodes weighted and divided at a predetermined area ratio for each pixel by a control circuit, gradation of each pixel can be changed with simple control. Therefore, it is possible to simplify the configuration of a control circuit that performs binary control of each pixel electrode of these pixels, and since these pixel electrodes are binary controlled, the voltage for driving the pixel electrodes of a plurality of pixels can be reduced by this control circuit. Therefore, the power consumption of these control circuits and a plurality of pixels can be reduced.

以下、本発明の液晶表示装置の第１の実施の形態の構成を図１を参照して説明する。 The configuration of the first embodiment of the liquid crystal display device of the present invention will be described below with reference to FIG.

図１において、１は平面表示装置としての液晶パネルで、この液晶パネル１は、アクティブマトリクス型の液晶表示装置(Liquid Crystal Display:ＬＣＤ)である。ここで、この液晶パネル１は、特に携帯電話器の表示部や、ＭＰ３(MPEG-Audio Layer 3)を用いたコンパクトプレーヤなどの表示部に用いられる画像表示装置である。 In FIG. 1, reference numeral 1 denotes a liquid crystal panel as a flat display device. The liquid crystal panel 1 is an active matrix type liquid crystal display device (LCD). Here, the liquid crystal panel 1 is an image display device used particularly for a display unit of a mobile phone or a display unit of a compact player using MP3 (MPEG-Audio Layer 3).

そして、この液晶パネル１は、アクティブマトリクス基板である略矩形平板状のアレイ基板２を備えている。このアレイ基板２は、略透明な矩形平板状の透光性を有する絶縁基板としてのガラス基板３を有している。 The liquid crystal panel 1 includes a substantially rectangular flat plate array substrate 2 which is an active matrix substrate. The array substrate 2 has a glass substrate 3 as an insulating substrate having a substantially transparent rectangular flat plate shape and translucency.

さらに、このガラス基板３の一主面である表面上の中央部には、画像表示領域としての画面部４が形成されている。そして、このガラス基板３上の画面部４には、複数の画素５がマトリクス状に設けられて配置されている。これら複数の画素５のそれぞれには、平面視略正方形状の画素電極６が１つずつ配置されている。ここで、これら各画素５内の画素電極６は、所定の面積比率で重み付けされて分割されている。すなわち、これら複数の画素５のそれぞれは、１画素が２値表示で動作できるように明るさが重み付けされている。 Further, a screen portion 4 as an image display area is formed in the central portion on the surface which is one main surface of the glass substrate 3. A plurality of pixels 5 are arranged in a matrix on the screen portion 4 on the glass substrate 3. Each of the plurality of pixels 5 is provided with one pixel electrode 6 having a substantially square shape in plan view. Here, the pixel electrode 6 in each of the pixels 5 is divided by weighting with a predetermined area ratio. That is, each of the plurality of pixels 5 is weighted so that one pixel can operate in a binary display.

具体的に、これら画素電極６は、副画素である第１の画素電極としての平面視長方形状の第１サブ画素6aと、この第１の画素6aの２分の１の大きさの面積比率を有する副画素である第２の画素電極としての第２サブ画素6bとを有している。これら第２サブ画素6bは、この第２サブ画素6bの長手方向の両端縁を第１サブ画素6aの長手方向の両端縁に揃えた状態で、この第１サブ画素6aの幅方向に所定の間隙を介して並設されている。 Specifically, the pixel electrode 6 includes a first subpixel 6a having a rectangular shape in plan view as a first pixel electrode which is a subpixel, and an area ratio of a half size of the first pixel 6a. And a second sub-pixel 6b serving as a second pixel electrode. These second sub-pixels 6b are arranged in a predetermined direction in the width direction of the first sub-pixel 6a with both longitudinal edges of the second sub-pixel 6b aligned with both longitudinal edges of the first sub-pixel 6a. They are arranged side by side through a gap.

そして、これら画素電極６の第１サブ画素6aは、第２サブ画素6bの長手寸法に等しい長手寸法を有するとともに、この第２サブ画素6bの幅寸法の２倍の幅寸法を有する平面視細長長方形状に形成されている。したがって、これら画素電極６は、第１サブ画素6aの面積が、第２サブ画素6bの面積の２倍となるように構成されていることにより、２の整数乗、すなわち２^ｎ(ｎ＝整数)の面積比率で重み付けされて分割されている。 The first sub-pixel 6a of the pixel electrode 6 has a longitudinal dimension equal to the longitudinal dimension of the second sub-pixel 6b, and is elongated in plan view having a width dimension that is twice the width dimension of the second sub-pixel 6b. It is formed in a rectangular shape. Therefore, these pixel electrodes 6 are configured such that the area of the first sub-pixel 6a is twice the area of the second sub-pixel 6b, so that 2 ⁿ (n = integer) ) And weighted by the area ratio.

よって、これら画素電極６は、第１サブ画素6aおよび第２サブ画素6bのオンオフをランダムに制御することによって、各画素５の画素電極６が面積階調されて光変調が可能となる。したがって、これら各画素電極６の階調変化が可能となることから、中間調表示が可能となり多階調表示が可能となる。具体的に、これら各画素５内の画素電極６は、第１サブ画素6aおよび第２サブ画素6bのオンオフによって、４つの段階である４レベルの階調表示が可能となる。 Therefore, the pixel electrodes 6 are light-modulated by controlling the on / off of the first sub-pixel 6a and the second sub-pixel 6b at random, so that the pixel electrode 6 of each pixel 5 is area-graded. Therefore, since the gradation of each pixel electrode 6 can be changed, halftone display is possible and multi-gradation display is possible. Specifically, the pixel electrode 6 in each pixel 5 can display four levels of gradation, which is four stages, by turning on and off the first sub-pixel 6a and the second sub-pixel 6b.

さらに、これら第１サブ画素6aおよび第２サブ画素6bには、蓄積容量としての画素補助容量である補助容量７がそれぞれ１つずつ電気的に接続されているとともに、これら第１サブ画素6aおよび第２サブ画素6bのオンオフを制御する駆動回路としてのスイッチング素子であるメモリ回路８がそれぞれ１つずつ電気的に接続されている。ここで、これらメモリ回路８は、これらメモリ回路８が電気的に接続されている第１サブ画素6aまたは第２サブ画素6bを、いわゆるバイナリ電圧といわれる２進数の信号、すなわち１または０の２値の信号によってバイナリ駆動させてオンオフ制御、すなわち２値制御するデジタル回路である。 Further, each of the first sub-pixel 6a and the second sub-pixel 6b is electrically connected with an auxiliary capacitor 7 which is a pixel auxiliary capacitor as a storage capacitor. One memory circuit 8 which is a switching element as a drive circuit for controlling on / off of the second sub-pixel 6b is electrically connected one by one. Here, these memory circuits 8 connect the first sub-pixel 6a or the second sub-pixel 6b to which these memory circuits 8 are electrically connected to a binary signal called a binary voltage, that is, 2 of 1 or 0. It is a digital circuit that is binary-driven by a value signal to perform on / off control, that is, binary control.

すなわち、これらメモリ回路８は、これら各メモリ回路８が接続されている第１サブ画素6aまたは第２サブ画素6bに対する信号の書き込みと読み出しが可能なランダムアクセスメモリ(Random-Access Memory:ＲＡＭ)である。さらに、各第２サブ画素6bに接続されているメモリ回路８は、これら各第２サブ画素6bが設けられている同一画素５内の第１サブ画素6aに接続されているメモリ回路８に電気的に接続されている。 That is, these memory circuits 8 are random-access memories (RAMs) that can write and read signals to and from the first sub-pixel 6a or the second sub-pixel 6b to which the memory circuits 8 are connected. is there. Further, the memory circuit 8 connected to each second sub-pixel 6b is electrically connected to the memory circuit 8 connected to the first sub-pixel 6a in the same pixel 5 in which each of the second sub-pixels 6b is provided. Connected.

一方、ガラス基板３の表面には、電極配線としてのゲート電極配線である複数の走査線11が、このガラス基板３の幅方向に沿って配設されている。これら走査線11は、ガラス基板３の横方向に向けて等間隔に平行に離間されている。また、これら走査線11間のそれぞれには、電極配線としての画像信号配線である複数の信号線12が、ガラス基板３の縦方向に沿って配設されている。これら信号線12は、ガラス基板３の横方向に向けて等間隔に平行に離間されている。したがって、これら走査線11および信号線12は、ガラス基板３上に直交して交差して格子状であるマトリクス状に配線されている。 On the other hand, on the surface of the glass substrate 3, a plurality of scanning lines 11 as gate electrode wirings as electrode wirings are arranged along the width direction of the glass substrate 3. These scanning lines 11 are spaced in parallel at equal intervals toward the lateral direction of the glass substrate 3. Further, between each of the scanning lines 11, a plurality of signal lines 12 that are image signal wirings as electrode wirings are arranged along the vertical direction of the glass substrate 3. These signal lines 12 are spaced in parallel at equal intervals toward the lateral direction of the glass substrate 3. Accordingly, the scanning lines 11 and the signal lines 12 are wired in a matrix shape that is orthogonal to and intersects the glass substrate 3.

そして、これら走査線11および信号線12によって格子状に仕切られた領域内に各画素５が設けられている。さらに、これら各画素５内の第１サブ画素6aに接続されているメモリ回路８は、これら走査線11および信号線12の交点に対応して設置されており、これら走査線11および信号線12のそれぞれに電気的に接続されている。また、各画素５内の第２サブ画素6bに接続されているメモリ回路８は、同一画素５内の第１サブ画素6aに接続されているメモリ回路８の走査線11が位置する側の反対側に並設されて、このメモリ回路８と信号線12とのそれぞれに電気的に接続されている。 Each pixel 5 is provided in a region partitioned by the scanning lines 11 and the signal lines 12 in a grid pattern. Further, the memory circuit 8 connected to the first sub-pixel 6a in each of the pixels 5 is installed corresponding to the intersection of the scanning line 11 and the signal line 12, and the scanning line 11 and the signal line 12 are provided. Each of which is electrically connected. Further, the memory circuit 8 connected to the second sub-pixel 6b in each pixel 5 is opposite to the side where the scanning line 11 of the memory circuit 8 connected to the first sub-pixel 6a in the same pixel 5 is located. The memory circuit 8 and the signal line 12 are electrically connected to each other in parallel.

さらに、ガラス基板３の周縁には、信号線駆動回路としての制御回路である細長矩形平板状のＹドライバ回路14が配設されている。このＹドライバ回路14は、ガラス基板３の縦方向に沿って設けられており、このガラス基板３上の各走査線11のそれぞれの一端部と電気的に接続されている。また、このガラス基板３の縦方向に沿った一端には、走査線駆動回路としての制御回路である細長矩形平板状のＸドライバ回路15が配設されている。このＸドライバ回路15は、ガラス基板３上の各信号線12のそれぞれの一端部と電気的に接続されている。 Further, on the periphery of the glass substrate 3, an elongated rectangular flat plate Y driver circuit 14 serving as a control circuit as a signal line driving circuit is disposed. The Y driver circuit 14 is provided along the vertical direction of the glass substrate 3 and is electrically connected to one end of each scanning line 11 on the glass substrate 3. Further, an X driver circuit 15 in the form of an elongated rectangular flat plate, which is a control circuit as a scanning line driving circuit, is disposed at one end along the vertical direction of the glass substrate 3. The X driver circuit 15 is electrically connected to one end of each signal line 12 on the glass substrate 3.

一方、アレイ基板２の表面には、矩形平板状の図示しない対向基板が対向して配設されている。この対向基板は、略透明な矩形平板状の透光性を有する絶縁基板としてのガラス基板を備えている。このガラス基板におけるアレイ基板２に対向した側の一主面である表面には、着色層としてのカラーフィルタ層が積層されて設けられている。このカラーフィルタ層は、少なくとも２色以上である１組の色単位、例えば赤（Red：Ｒ）色の赤色層と、緑（Green：Ｇ）色の緑色層と、青（Blue：Ｂ）色の青色層の３つのドットが対向基板の縦方向および横方向のそれぞれに向けて繰り返し配置されて構成されている。そして、カラーフィルタ層は、アレイ基板２に対向基板を対向させた際に、このアレイ基板２の各画素５に対応して対向するように設けられている。 On the other hand, on the surface of the array substrate 2, a rectangular flat plate-like counter substrate (not shown) is disposed so as to face the array substrate 2. The counter substrate includes a glass substrate as a substantially transparent rectangular flat plate-like insulating substrate having translucency. A color filter layer as a colored layer is laminated and provided on the surface which is one main surface of the glass substrate facing the array substrate 2. The color filter layer includes at least a set of two or more color units, for example, a red layer of red (Red: R), a green layer of green (Green: G), and a blue (Blue: B) color. The three dots of the blue layer are repeatedly arranged in the vertical and horizontal directions of the counter substrate. The color filter layer is provided so as to be opposed to each pixel 5 of the array substrate 2 when the counter substrate is opposed to the array substrate 2.

さらに、このカラーフィルタ層の表面には、共通電極としてのコモン電極である矩形平板状の対向電極17が積層されている。この対向電極17は、透明電極としてのＩＴＯ膜で形成されている。また、この対向電極17は、対向基板の表面とアレイ基板２の表面とを対向させた際に、このアレイ基板２のガラス基板３の画面部４全体に亘って対向する矩形状の大きな電極である。さらに、これらアレイ基板２と対向基板との間に所定の間隔である液晶封止領域が形成されており、この液晶封止領域に、液晶材料としての誘電異方性が正である液晶組成物が注入されて挟持されて光変調層としての液晶層18が形成されている。 Further, on the surface of the color filter layer, a rectangular flat counter electrode 17 which is a common electrode as a common electrode is laminated. The counter electrode 17 is formed of an ITO film as a transparent electrode. The counter electrode 17 is a large rectangular electrode facing the entire screen portion 4 of the glass substrate 3 of the array substrate 2 when the surface of the counter substrate and the surface of the array substrate 2 are opposed to each other. is there. Further, a liquid crystal sealing region having a predetermined interval is formed between the array substrate 2 and the counter substrate, and a liquid crystal composition having a positive dielectric anisotropy as a liquid crystal material is formed in the liquid crystal sealing region. Is injected and sandwiched to form a liquid crystal layer 18 as a light modulation layer.

次に、上記第１の実施の形態の液晶表示装置の作用について説明する。 Next, the operation of the liquid crystal display device of the first embodiment will be described.

まず、Ｙドライバ回路14およびＸドライバ回路15にて任意の画素５内の各メモリ回路８を駆動させて、これらメモリ回路８のそれぞれから第１サブ画素6aおよび第２サブ画素6bのそれぞれをオフ制御させると、図２(ａ)に示すように、これら第１サブ画素6aおよび第２サブ画素6bのそれぞれがオフ状態となって、これら第１サブ画素6aおよび第２サブ画素6bが設けられている同一画素内の画素電極６全体がオフ状態となる。 First, each memory circuit 8 in an arbitrary pixel 5 is driven by the Y driver circuit 14 and the X driver circuit 15, and the first sub-pixel 6 a and the second sub-pixel 6 b are turned off from each of the memory circuits 8. When controlled, as shown in FIG. 2A, each of the first sub-pixel 6a and the second sub-pixel 6b is turned off, and the first sub-pixel 6a and the second sub-pixel 6b are provided. The entire pixel electrode 6 in the same pixel is turned off.

次いで、これらＹドライバ回路14およびＸドライバ回路15にて任意の画素５内の各メモリ回路８を駆動させて、これらメモリ回路８のそれぞれから第１サブ画素6aおよび第２サブ画素6bのそれぞれをオン制御させると、図２(ｂ)に示すように、これら第１サブ画素6aおよび第２サブ画素6bのそれぞれがオン状態となるので、これら第１サブ画素6aおよび第２サブ画素6bが設けられている同一画素５内の画素電極６全体がオン状態となる。 Next, the Y driver circuit 14 and the X driver circuit 15 drive each memory circuit 8 in an arbitrary pixel 5, and the first sub-pixel 6 a and the second sub-pixel 6 b are respectively transferred from the memory circuit 8. When the ON control is performed, as shown in FIG. 2B, each of the first sub-pixel 6a and the second sub-pixel 6b is turned on, so that the first sub-pixel 6a and the second sub-pixel 6b are provided. The entire pixel electrode 6 in the same pixel 5 is turned on.

さらに、これらＹドライバ回路14およびＸドライバ回路15にて任意の画素５内の各メモリ回路８を駆動させて、第１サブ画素6aに接続されているメモリ回路８から第１サブ画素6aをオン制御させると同時に、第２サブ画素6bに接続されているメモリ回路８から第２サブ画素6bをオフ制御させると、図２(ｃ)に示すように、第１サブ画素6aがオン状態となると同時に、第２サブ画素6bがオフ状態となるので、これら第１サブ画素6aおよび第２サブ画素6bが設けられている同一画素５内の画素電極６の３分の２がオン状態となる。 Further, the Y driver circuit 14 and the X driver circuit 15 drive each memory circuit 8 in an arbitrary pixel 5 to turn on the first sub pixel 6a from the memory circuit 8 connected to the first sub pixel 6a. When the second subpixel 6b is turned off from the memory circuit 8 connected to the second subpixel 6b simultaneously with the control, the first subpixel 6a is turned on as shown in FIG. At the same time, since the second sub-pixel 6b is turned off, two-thirds of the pixel electrodes 6 in the same pixel 5 provided with the first sub-pixel 6a and the second sub-pixel 6b are turned on.

また、これらＹドライバ回路14およびＸドライバ回路15にて任意の画素５内の各メモリ回路８を駆動させて、第１サブ画素6aに接続されているメモリ回路８から第１サブ画素6aをオフ制御させると同時に、第２サブ画素6bに接続されているメモリ回路８から第２サブ画素6bをオン制御させると、図２(ｄ)に示すように、第１サブ画素6aがオフ状態となると同時に、第２サブ画素6bがオン状態となるので、これら第１サブ画素6aおよび第２サブ画素6bが設けられている同一画素５内の画素電極６の３分の１がオン状態となる。 The Y driver circuit 14 and the X driver circuit 15 drive each memory circuit 8 in an arbitrary pixel 5 to turn off the first sub pixel 6a from the memory circuit 8 connected to the first sub pixel 6a. When the second subpixel 6b is controlled to be turned on from the memory circuit 8 connected to the second subpixel 6b at the same time, the first subpixel 6a is turned off as shown in FIG. At the same time, since the second sub-pixel 6b is turned on, one third of the pixel electrodes 6 in the same pixel 5 provided with the first sub-pixel 6a and the second sub-pixel 6b are turned on.

上述したように、記第１の実施の形態によれば、各画素５の画素電極６が１対２の面積比率で重み付けされた第１サブ画素6aおよび第２サブ画素6bのそれぞれにメモリ回路８を接続して、これらメモリ回路８によるオンオフ制御にて第１サブ画素6aおよび第２サブ画素6bのそれぞれを制御させる構成とした。この結果、これら第１サブ画素6aおよび第２サブ画素6bをメモリ回路８にてランダムにオンオフ制御することによって、各画素５全体を肉眼で見た場合に、これら各画素５を４段階に階調表示できる。 As described above, according to the first embodiment, each of the first sub-pixel 6a and the second sub-pixel 6b in which the pixel electrode 6 of each pixel 5 is weighted with an area ratio of 1: 2 is provided with a memory circuit. 8 are connected, and each of the first sub-pixel 6a and the second sub-pixel 6b is controlled by on / off control by the memory circuit 8. As a result, the first sub-pixel 6a and the second sub-pixel 6b are randomly turned on / off by the memory circuit 8 so that when the entire pixel 5 is viewed with the naked eye, the pixel 5 is divided into four stages. Tones.

この結果、アナログ電圧による各画素５の光変調ではなく、第１サブ画素6aおよび第２サブ画素6bをオンオフ制御するメモリ回路８にて光変調させる。したがって、これらメモリ回路８をデジタル回路にできるから、これらメモリ回路８の閾値を大きくする必要がなくなるので、中間調電圧を書き込む高耐圧スイッチング素子が不要になる。よって、このメモリ回路８の構成を簡単にできるとともに、このメモリ回路８による消費電力を低減できる。 As a result, the first sub-pixel 6a and the second sub-pixel 6b are not optically modulated by the analog voltage but optically modulated by the memory circuit 8 that controls on / off of the first subpixel 6a and the second subpixel 6b. Therefore, since these memory circuits 8 can be digital circuits, it is not necessary to increase the threshold value of these memory circuits 8, so that a high voltage switching element for writing a halftone voltage becomes unnecessary. Therefore, the configuration of the memory circuit 8 can be simplified and power consumption by the memory circuit 8 can be reduced.

また、これらメモリ回路８にて第１サブ画素6aあるいは第２サブ画素6bをオンオフ制御するだけで、これら第１サブ画素6aおよび第２サブ画素6bを制御できるので、これら第１サブ画素6aおよび第２サブ画素6bを簡単な制御にできるとともに、これら第１サブ画素6aおよび第２サブ画素6bの制御に用いる電圧を低下できる。したがって、これらメモリ回路８による各画素５の制御の消費電力を低くできる。同時に、これら各画素５内の第１サブ画素6aおよび第２サブ画素6bの２つの副画素のオンオフ制御のみで各画素５を階調変化できるから、少ない画素電極６数で各画素５が階調表示可能となる。 Further, the first sub-pixel 6a and the second sub-pixel 6b can be controlled only by the on / off control of the first sub-pixel 6a or the second sub-pixel 6b in the memory circuit 8, so that the first sub-pixel 6a and the second sub-pixel 6b The second sub-pixel 6b can be controlled easily, and the voltage used for controlling the first sub-pixel 6a and the second sub-pixel 6b can be reduced. Therefore, the power consumption of the control of each pixel 5 by the memory circuit 8 can be reduced. At the same time, since the gradation of each pixel 5 can be changed only by the on / off control of the two subpixels of the first subpixel 6a and the second subpixel 6b in each pixel 5, each pixel 5 can be scaled with a small number of pixel electrodes 6. Key display is possible.

よって、各画素５内の第１サブ画素6aおよび第２サブ画素6bのメモリ回路８によるオンオフ制御のみで各画素５を階調変化できるから、これら画素５内の画素電極６に供給する信号のパルス幅を変化させて階調変化させる場合に比べ、これらメモリ回路８による走査線11および信号線12への接続線数を減少できるとともに、これら各画素５を階調変化させる際の光利用効率を向上できるので、液晶パネル１の低消費電力化を実現できる。 Therefore, since the gradation of each pixel 5 can be changed only by the on / off control by the memory circuit 8 of the first subpixel 6a and the second subpixel 6b in each pixel 5, the signal supplied to the pixel electrode 6 in these pixels 5 can be changed. Compared with the case where the gradation is changed by changing the pulse width, the number of lines connected to the scanning lines 11 and the signal lines 12 by the memory circuit 8 can be reduced, and the light utilization efficiency when changing the gradation of each of the pixels 5 is reduced. Therefore, the power consumption of the liquid crystal panel 1 can be reduced.

また、各画素５内の画素電極６を第１サブ画素6aおよび第２サブ画素6bにて２の整数倍の面積比率に分割したため、これら画素５内の画素電極６の階調を連続的に変化できる。 Further, since the pixel electrode 6 in each pixel 5 is divided into an area ratio that is an integral multiple of 2 in the first sub-pixel 6a and the second sub-pixel 6b, the gradation of the pixel electrode 6 in these pixels 5 is continuously changed. Can change.

さらに、図３に示す第２の実施の形態のように、各画素５内の画素電極６を、４：２：１の面積比率を有する第１サブ画素6a、第２サブ画素6bおよび第３サブ画素6cの計３つの副画素に重み付けして分割することもできる。よって、これら各画素５もまた、第１サブ画素6a、第２サブ画素6bおよび第３サブ画素6cによって、２の整数乗の面積比率で分割されている。さらに、これら第１サブ画素6a、第２サブ画素6bおよび第３サブ画素6cには、メモリがそれぞれ接続されている。 Further, as in the second embodiment shown in FIG. 3, the pixel electrode 6 in each pixel 5 is replaced with a first subpixel 6a, a second subpixel 6b, and a third subpixel 6 having an area ratio of 4: 2: 1. A total of three subpixels of the subpixel 6c can be weighted and divided. Therefore, each of these pixels 5 is also divided by the first subpixel 6a, the second subpixel 6b, and the third subpixel 6c at an area ratio of an integer power of 2. Furthermore, a memory is connected to each of the first sub-pixel 6a, the second sub-pixel 6b, and the third sub-pixel 6c.

ここで、これら各画素５内の画素電極６の第１サブ画素6aは、ガラス基板３の横方向に沿った長手方向を有する平面視長方形状に形成されている。さらに、第２サブ画素6bおよび第３サブ画素6cは、第１サブ画素6aの縦寸法より小さな縦寸法を有する平面視長方形状に形成されている。さらに、第２サブ画素6bは、第３サブ画素6cの横寸法より長い横寸法を有している。 Here, the first sub-pixel 6 a of the pixel electrode 6 in each pixel 5 is formed in a rectangular shape in plan view having a longitudinal direction along the horizontal direction of the glass substrate 3. Further, the second sub-pixel 6b and the third sub-pixel 6c are formed in a rectangular shape in plan view having a vertical dimension smaller than the vertical dimension of the first sub-pixel 6a. Further, the second sub-pixel 6b has a lateral dimension longer than that of the third sub-pixel 6c.

そして、この第２サブ画素6bは、第１サブ画素6aの信号線12が位置する側の反対側の一端縁に、この第２サブ画素6bの信号線12が位置する側の反対側の一端縁を揃えた状態で、この第１サブ画素6aの走査線11が位置する側に平行に並設されている。さらに、第３サブ画素6cは、第１サブ画素6aの信号線12が位置する側の他端縁に、この第３サブ画素6cの信号線12が位置する側の他端縁を揃えた状態で、この第１サブ画素6aの走査線11が位置する側に平行に並設されている。よって、この第３サブ画素6cは、第２サブ画素6bの信号線12が位置する側の他端縁に、この第３サブ画素6cの信号線12が位置する側の反対側の一端縁を平行に対向させた状態で、この第２サブ画素6bの信号線12が位置する側に平行に並設されている。 The second sub-pixel 6b has one end on the opposite side to the side where the signal line 12 of the first sub-pixel 6a is located, and one end on the side opposite to the side where the signal line 12 of the second sub-pixel 6b is located. With the edges aligned, the first sub-pixels 6a are arranged in parallel on the side where the scanning line 11 is located. Further, in the third sub-pixel 6c, the other end edge on the side where the signal line 12 of the third sub-pixel 6c is aligned with the other end edge on the side where the signal line 12 of the first sub-pixel 6a is located. Thus, the first sub-pixels 6a are arranged in parallel on the side where the scanning line 11 is located. Therefore, the third sub-pixel 6c has one end edge opposite to the side where the signal line 12 of the third sub-pixel 6c is located on the other end edge of the second sub-pixel 6b on the side where the signal line 12 is located. In a state of being opposed in parallel, the second sub-pixel 6b is arranged in parallel on the side where the signal line 12 is located.

この結果、各画素５内の画素電極６の第１サブ画素6a、第２サブ画素6bおよび第３サブ画素6cのそれぞれを各メモリ回路８にてランダムにオンオフ制御することによって、図３(ａ)ないし(ｈ)に示すように、これら各画素５にて８段階の階調表示がそれぞれ可能になるので、上記第１の実施の形態と同様の作用効果を奏することができる。 As a result, each of the first sub-pixel 6a, the second sub-pixel 6b, and the third sub-pixel 6c of the pixel electrode 6 in each pixel 5 is randomly turned on / off by each memory circuit 8, thereby FIG. As shown in (h) to (h), since each of the pixels 5 can display gradations in 8 levels, the same effects as those in the first embodiment can be obtained.

さらに、図４に示す第３の実施の形態のように、各画素５内の画素電極６を、８：４：２：１の面積比率を有する第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dの計４つの副画素に重み付けして分割することもできる。よって、これら各画素５の画素電極６もまた、２の整数乗の面積比率で分割されている。さらに、これら第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dには、メモリ回路８がそれぞれ接続されている。 Further, as in the third embodiment shown in FIG. 4, the pixel electrode 6 in each pixel 5 is connected to a first sub-pixel 6 a, a second sub-pixel 6 b having an area ratio of 8: 4: 2: 1, A total of four sub-pixels of the third sub-pixel 6c and the fourth sub-pixel 6d can be divided by weighting. Therefore, the pixel electrode 6 of each of these pixels 5 is also divided by an area ratio that is an integer power of 2. Further, a memory circuit 8 is connected to each of the first sub-pixel 6a, the second sub-pixel 6b, the third sub-pixel 6c, and the fourth sub-pixel 6d.

ここで、これら各画素５内の画素電極６の第１サブ画素6aは、ガラス基板３の横方向に沿った長手方向を有する平面視長方形状に形成されている。さらに、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dは、第１サブ画素6aの縦寸法に等しい縦寸法を有する平面視矩形状に形成されている。さらに、第２サブ画素6bは、第１サブ画素6aの横寸法の２分の１の横寸法を有している。また、第３サブ画素6cは、第２サブ画素6bの横寸法の２分の１の横寸法を有している。さらに、第４サブ画素6dは、第３サブ画素6cの横寸法の２分の１の横寸法を有している。 Here, the first sub-pixel 6 a of the pixel electrode 6 in each pixel 5 is formed in a rectangular shape in plan view having a longitudinal direction along the horizontal direction of the glass substrate 3. Further, the second sub-pixel 6b, the third sub-pixel 6c, and the fourth sub-pixel 6d are formed in a rectangular shape in plan view having a vertical dimension equal to the vertical dimension of the first sub-pixel 6a. Further, the second sub-pixel 6b has a horizontal dimension that is a half of the horizontal dimension of the first sub-pixel 6a. The third sub-pixel 6c has a horizontal dimension that is a half of the horizontal dimension of the second sub-pixel 6b. Further, the fourth sub-pixel 6d has a horizontal dimension that is a half of the horizontal dimension of the third sub-pixel 6c.

そして、これら第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dは、第１サブ画素6aの信号線12が位置する側に、この第１サブ画素6aの長手方向に沿って、この第１サブ画素6aの走査線11が位置する側の反対側から順番に並設されている。この結果、各画素５内の画素電極６の第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dのそれぞれを各メモリ回路８にてランダムにオンオフ制御することによって、図４(ａ)ないし(ｐ)に示すように、これら各画素５にて１６段階の階調表示がそれぞれ可能になるので、上記第１の実施の形態と同様の作用効果を奏することができる。 The second sub-pixel 6b, the third sub-pixel 6c, and the fourth sub-pixel 6d are arranged along the longitudinal direction of the first sub-pixel 6a on the side where the signal line 12 of the first sub-pixel 6a is located. The first sub-pixels 6a are arranged in parallel from the side opposite to the side where the scanning line 11 is located. As a result, each of the first sub-pixel 6a, the second sub-pixel 6b, the third sub-pixel 6c, and the fourth sub-pixel 6d of the pixel electrode 6 in each pixel 5 is randomly turned on / off by each memory circuit 8. Thus, as shown in FIGS. 4A to 4P, each of the pixels 5 can perform 16-level gradation display, and thus the same effects as those of the first embodiment can be obtained. Can do.

さらに、図５ないし図７に示す第４の実施の形態のように、各画素５内の画素電極６を、これら各画素５を肉眼で見た際の明暗特性である階調のガンマ(γ)特性に応じた値、例えば６：３：２などの面積比率を有する第１サブ画素6a、第２サブ画素6bおよび第３サブ画素6cの計３つの副画素に重み付けして分割することもできる。ここで、このγ特性とは、各画素５の画素電極６での面積当たりの肉眼で見た際の明るさとの関係である。 Further, as in the fourth embodiment shown in FIGS. 5 to 7, the pixel electrode 6 in each pixel 5 is replaced with a gamma (γ) of gradation that is a light-dark characteristic when these pixels 5 are viewed with the naked eye. ) A total of three subpixels including a first subpixel 6a, a second subpixel 6b, and a third subpixel 6c having an area ratio of 6: 3: 2, for example, may be weighted and divided. it can. Here, this γ characteristic is a relationship with brightness when viewed with the naked eye per area of the pixel electrode 6 of each pixel 5.

具体的に、これら各画素５内の画素電極６は、γ特性の値であるγ補正値を、例えばγ＝２．９とし、変数ｙを相対輝度の対数、すなわちｌｏｇ(相対輝度)とし、変数ｘを階調(Ｖ)の対数、すなわちｌｏｇ(Ｖ)とした場合に、ｙ＝γｘ＋定数の関数が成り立つように、これら各画素電極６内の第１サブ画素6a、第２サブ画素6bおよび第３サブ画素6cの計３つの副画素が重み付けされている。 Specifically, the pixel electrode 6 in each pixel 5 has a γ correction value that is a value of γ characteristic, for example, γ = 2.9, a variable y is a logarithm of relative luminance, that is, log (relative luminance), When the variable x is the logarithm of the gradation (V), that is, log (V), the first subpixel 6a and the second subpixel 6b in each pixel electrode 6 are set so that the function of y = γx + constant holds. A total of three sub-pixels of the third sub-pixel 6c are weighted.

この結果、γ補正値を２．９とし、各画素電極６内の第１サブ画素6a、第２サブ画素6bおよび第３サブ画素6cのそれぞれの面積比率を、第１サブ画素6a：第２サブ画素6b：第３サブ画素6c＝６：３：２とした場合に、ｙ＝γｘ＋定数の関数が成り立つ。したがって、これら各画素電極６内の第１サブ画素6a、第２サブ画素6bおよび第３サブ画素6cのγ特性に応じた副画素の重み付けとしては、これら各画素電極６の第１サブ画素6a、第２サブ画素6bおよび第３サブ画素6cの面積比率を、例えば６：３：２とすることが好ましい。 As a result, the γ correction value is set to 2.9, and the area ratios of the first sub-pixel 6a, the second sub-pixel 6b, and the third sub-pixel 6c in each pixel electrode 6 are set to the first sub-pixel 6a: second When subpixel 6b: third subpixel 6c = 6: 3: 2, a function of y = γx + constant holds. Accordingly, the weighting of the sub-pixels according to the γ characteristics of the first sub-pixel 6a, the second sub-pixel 6b and the third sub-pixel 6c in each pixel electrode 6 is the first sub-pixel 6a of each pixel electrode 6. The area ratio of the second sub-pixel 6b and the third sub-pixel 6c is preferably 6: 3: 2, for example.

この結果、各画素５内の画素電極６の第１サブ画素6a、第２サブ画素6bおよび第３サブ画素6cのそれぞれを各メモリ回路８にてランダムにオンオフ制御することによって、これら各画素５にて、階調のλ特性に対応した８段階の階調表示が可能になるので、上記第１の実施の形態と同様の作用効果を奏することができるとともに、これら各画素５を肉眼で見た際の階調変化に対応させて段階的に、これら各画素５を階調変化できる。 As a result, each of the first sub-pixel 6a, the second sub-pixel 6b, and the third sub-pixel 6c of the pixel electrode 6 in each pixel 5 is randomly controlled to be turned on / off by each memory circuit 8, whereby each of the pixels 5 Thus, it is possible to display gradations in eight steps corresponding to the λ characteristics of the gradations, so that the same operational effects as in the first embodiment can be obtained, and each of these pixels 5 can be seen with the naked eye. The gradation of each of these pixels 5 can be changed step by step in response to the change in gradation.

なお、上記第４の実施の形態では、各画素５の画素電極６を、階調のγ特性に応じた値の面積比率となるように複数の副画素に重み付けして分割したが、図８および図９に示す第５の実施の形態のように、これら各画素５の画素電極６を、液晶パネル１に表示される画像を肉眼で見た際の明暗特性に応じた値の面積比率となるように複数の副画素を重み付けして分割することもできる。 In the fourth embodiment, the pixel electrode 6 of each pixel 5 is divided by weighting a plurality of sub-pixels so that the area ratio has a value corresponding to the γ characteristic of the gradation. As in the fifth embodiment shown in FIG. 9, the pixel electrode 6 of each of these pixels 5 has an area ratio with a value corresponding to the light and dark characteristics when the image displayed on the liquid crystal panel 1 is viewed with the naked eye. It is also possible to divide a plurality of subpixels by weighting so as to be.

ここで、これら各画素５の画素電極６は、一般にγ特性の値を２．２付近とした場合に、肉眼で見た場合の明暗特性に近い。そこで、これら各画素５の画素電極６を、第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dの計４つの副画素で構成し、これら第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dそれぞれの面積比率の重み付けを、例えば１０：６：３：１とする。すなわち、これら第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dそれぞれの面積比率の重み付けを１０：６：３：１とすることによって、図８および図９に示すように、液晶パネル１の各画素５のγ特性の値が２．３となり、ほぼ肉眼で見た場合の明暗特性に近い状態となる。 Here, the pixel electrode 6 of each of these pixels 5 is generally close to the light and dark characteristics when viewed with the naked eye when the value of the γ characteristic is approximately 2.2. Therefore, the pixel electrode 6 of each pixel 5 is composed of a total of four sub-pixels including a first sub-pixel 6a, a second sub-pixel 6b, a third sub-pixel 6c, and a fourth sub-pixel 6d. The weight of the area ratio of each of 6a, the second sub-pixel 6b, the third sub-pixel 6c, and the fourth sub-pixel 6d is, for example, 10: 6: 3: 1. That is, the weighting of the area ratio of each of the first sub-pixel 6a, the second sub-pixel 6b, the third sub-pixel 6c, and the fourth sub-pixel 6d is 10: 6: 3: 1. As shown in FIG. 2, the value of the γ characteristic of each pixel 5 of the liquid crystal panel 1 is 2.3, which is almost a light / dark characteristic when viewed with the naked eye.

この結果、各画素５の画素電極６を、液晶パネル１に表示される画像を肉眼で見た際の明暗特性に応じた値の面積比率となるように重み付けして分割したため、これら各画素５の画素電極６の階調を目視した際に等しい間隔で段階的に直線的に変化できる。 As a result, the pixel electrode 6 of each pixel 5 is divided by weighting so that the area ratio of the value according to the light and dark characteristics when the image displayed on the liquid crystal panel 1 is viewed with the naked eye is divided. When the gray level of the pixel electrode 6 is visually observed, it can be linearly changed stepwise at equal intervals.

さらに、上記第１ないし第５の実施の形態では、各画素５の画素電極６を、計２ないし４つの副画素に重み付けしたが、これら各画素５の画素電極６を、計２ないし４つ以外の複数の副画素に重み付けして分割することもできる。 Further, in the first to fifth embodiments, the pixel electrode 6 of each pixel 5 is weighted to a total of 2 to 4 sub-pixels, but the pixel electrode 6 of each pixel 5 is a total of 2 to 4 pixels. A plurality of sub-pixels other than can be divided by weighting.

また、図１０に示す第６の実施の形態のように、各画素５の画素電極６それぞれの第１サブ画素6aおよび第２サブ画素6bをオンオフ制御するメモリ回路８を、１画面に相当する時間である１フレーム毎に信号を与えることなく１フレーム毎に第１サブ画素6aあるいは第２サブ画素6bの極性を反転させる極性反転回路であるＳＲＡＭ(Static Random Access Memory：スタティックランダムアクセスメモリ)にすることもできる。このメモリ回路８は、液晶層18中の液晶組成物の劣化を防止するために、図１１に示すように、このメモリ回路８の極性、すなわちプラス(＋)とマイナス(−)とを１フレーム毎に反転させる。 Further, as in the sixth embodiment shown in FIG. 10, the memory circuit 8 that controls the on / off of the first sub-pixel 6a and the second sub-pixel 6b of the pixel electrode 6 of each pixel 5 corresponds to one screen. SRAM (Static Random Access Memory) which is a polarity inversion circuit that inverts the polarity of the first sub-pixel 6a or the second sub-pixel 6b for each frame without giving a signal for every frame that is time You can also In order to prevent the liquid crystal composition in the liquid crystal layer 18 from deteriorating, the memory circuit 8 sets the polarity of the memory circuit 8, that is, plus (+) and minus (−) for one frame as shown in FIG. Invert every time.

具体的に、このメモリ回路８は、いわゆる双安定型のフリップフロップ回路21を有している。このフリップフロップ回路21は、計２つのＮＯＴ回路22,23が逆並列に電気的に接続されて構成されており、このフリップフロップ回路21の入力側に、スイッチング素子としてトランジスタ24が接続されている。このトランジスタ24は、このトランジスタ24のゲート電極24gが走査線11に電気的に接続されており、このトランジスタ24のソース電極24sが信号線12に電気的に接続されている。さらに、このトランジスタ24のドレイン電極24dは、フリップフロップ回路21に電気的に接続されている。 Specifically, the memory circuit 8 has a so-called bistable flip-flop circuit 21. The flip-flop circuit 21 is configured by electrically connecting a total of two NOT circuits 22 and 23 in antiparallel, and a transistor 24 is connected to the input side of the flip-flop circuit 21 as a switching element. . In the transistor 24, the gate electrode 24g of the transistor 24 is electrically connected to the scanning line 11, and the source electrode 24s of the transistor 24 is electrically connected to the signal line 12. Further, the drain electrode 24d of the transistor 24 is electrically connected to the flip-flop circuit 21.

この結果、各画素５の画素電極６それぞれの第１サブ画素6aおよび第２サブ画素6bをオンオフ制御するメモリ回路８を、消費電力が低いＳＲＡＭとすることにより、これらメモリ回路８による消費電力をさらに低くできるので、液晶パネル１の駆動に必要な電圧をさらに低消費化できる。同時に、これらメモリ回路８をＳＲＡＭとしたことにより、これらメモリ回路８の極性が自動的に１フレーム毎に反転されるので、液晶層18中の液晶組成物の劣化を防止できるから、使用による液晶パネル１の劣化を防止できる。 As a result, the memory circuit 8 that controls the on / off of the first sub-pixel 6a and the second sub-pixel 6b of the pixel electrode 6 of each pixel 5 is an SRAM with low power consumption, thereby reducing the power consumption by these memory circuits 8. Since the voltage can be further reduced, the voltage required for driving the liquid crystal panel 1 can be further reduced. At the same time, since the memory circuits 8 are SRAMs, the polarities of the memory circuits 8 are automatically reversed every frame, so that the liquid crystal composition in the liquid crystal layer 18 can be prevented from being deteriorated. Deterioration of the panel 1 can be prevented.

さらに、図１２に示す第７の実施の形態のように、各画素５内にデコーダ(ＤＥＣ)回路25を取り付けることもできる。このデコーダ回路25は、いわゆる４ビットのコード復元回路である。また、このデコーダ回路25は、同一画素５内の第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dに接続されているメモリ回路８のそれぞれに電気的に接続されている。 Furthermore, a decoder (DEC) circuit 25 can be attached in each pixel 5 as in the seventh embodiment shown in FIG. The decoder circuit 25 is a so-called 4-bit code restoration circuit. The decoder circuit 25 is electrically connected to each of the memory circuits 8 connected to the first sub-pixel 6a, the second sub-pixel 6b, the third sub-pixel 6c, and the fourth sub-pixel 6d in the same pixel 5. It is connected.

すなわち、このデコーダ回路25は、Ｙドライバ回路14からの第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dに対応した駆動信号がそれぞれ供給され、これら駆動信号を解釈して第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dのいずれをオンオフ制御するかのオンオフ信号に復元して、これら第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dそれぞれに接続されているメモリ回路８のそれぞれに入力させる。 That is, the decoder circuit 25 is supplied with drive signals corresponding to the first sub-pixel 6a, the second sub-pixel 6b, the third sub-pixel 6c, and the fourth sub-pixel 6d from the Y driver circuit 14, respectively. Is restored to an on / off signal indicating which one of the first sub-pixel 6a, the second sub-pixel 6b, the third sub-pixel 6c, and the fourth sub-pixel 6d is controlled to be turned on / off. Input is made to each of the memory circuits 8 connected to each of the second sub-pixel 6b, the third sub-pixel 6c, and the fourth sub-pixel 6d.

この結果、各画素５内の第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dにて１６段階の階調表示ができるので、上記第３の実施の形態と同様の作用効果を奏することができるとともに、Ｘドライバ回路15の構成を簡略化できるから、液晶パネル１のＸドライバ回路15が設けられるガラス基板３の周辺部を小さくできるので、このガラス基板３の大きさを縮小化できる。よって、液晶パネル１を小型化できる。 As a result, since the first sub-pixel 6a, the second sub-pixel 6b, the third sub-pixel 6c, and the fourth sub-pixel 6d in each pixel 5 can perform gradation display in 16 steps, the third embodiment described above. In addition, the configuration of the X driver circuit 15 can be simplified and the peripheral portion of the glass substrate 3 on which the X driver circuit 15 of the liquid crystal panel 1 is provided can be reduced. Can be reduced in size. Therefore, the liquid crystal panel 1 can be reduced in size.

さらに、図１３に示す第８の実施の形態のように、各画素５内のデコーダ回路25に、１本の信号線12を用いて同時に複数のビットの信号を転送するシリアルパラレル変換回路26を一体的に形成することもできる。このシリアルパラレル変換回路26は、このシリアルパラレル変換回路26が設けられている同一画素５へとＹドライバ回路14から入力される一つの駆動信号であるシリアル信号としてのクロック信号を、この画素５内の第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dのそれぞれに対応した計４個の駆動信号であるパラレル信号に変換する信号変換回路である。 Further, as in the eighth embodiment shown in FIG. 13, a serial / parallel conversion circuit 26 for simultaneously transferring a signal of a plurality of bits using a single signal line 12 to the decoder circuit 25 in each pixel 5 is provided. It can also be formed integrally. The serial / parallel conversion circuit 26 receives a clock signal as a serial signal which is one drive signal input from the Y driver circuit 14 to the same pixel 5 in which the serial / parallel conversion circuit 26 is provided. This is a signal conversion circuit for converting into parallel signals which are a total of four drive signals corresponding to each of the first sub-pixel 6a, the second sub-pixel 6b, the third sub-pixel 6c and the fourth sub-pixel 6d.

さらに、このシリアルパラレル変換回路26は、第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dのそれぞれに対応させて変換した計４個のパラレル信号を、これら第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dのそれぞれに接続されているメモリ回路８へと入力させる。そして、このシリアルパラレル変換回路26は、１本の信号線12にてＸドライバ回路15に接続されているとともに、同一画素５内の各メモリ回路８のそれぞれに接続されている。 Further, the serial / parallel conversion circuit 26 converts a total of four parallel signals converted corresponding to each of the first sub-pixel 6a, the second sub-pixel 6b, the third sub-pixel 6c, and the fourth sub-pixel 6d. Input is made to the memory circuit 8 connected to each of the first subpixel 6a, the second subpixel 6b, the third subpixel 6c, and the fourth subpixel 6d. The serial / parallel conversion circuit 26 is connected to the X driver circuit 15 by one signal line 12 and to each memory circuit 8 in the same pixel 5.

この結果、各画素５内の第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dにて１６段階の階調表示ができるので、上記第３の実施の形態と同様の作用効果を奏することができるとともに、各画素５内のデコーダ回路25にシリアルパラレル変換回路26を一体的に形成したことにより、Ｘドライバ回路15から各画素５内のメモリ回路８への配線数を少なくできる。 As a result, since the first sub-pixel 6a, the second sub-pixel 6b, the third sub-pixel 6c, and the fourth sub-pixel 6d in each pixel 5 can perform gradation display in 16 steps, the third embodiment described above. The serial-parallel conversion circuit 26 is formed integrally with the decoder circuit 25 in each pixel 5 so that the X driver circuit 15 can connect to the memory circuit 8 in each pixel 5. The number of wires can be reduced.

さらに、図１４に示す第９の実施の形態のように、画素５内のシリアルパラレル変換回路26へのクロック信号を、このシリアルパラレル変換回路26の前段に位置する画素５内のシリアルパラレル変換回路26の出力信号をトリガーとして動作させて、この画素５内の画素電極６のオンオフ制御が変化するデータアクセス時のみ動作させる構成とすることもできる。すなわち、ガラス基板３の横方向に沿って配設された各画素５内のシリアルパラレル変換回路26は、このガラス基板３の横方向に沿って配線された１本の走査線11にそれぞれが電気的に接続されている。 Further, as in the ninth embodiment shown in FIG. 14, the clock signal to the serial / parallel conversion circuit 26 in the pixel 5 is converted into a serial / parallel conversion circuit in the pixel 5 located in the preceding stage of the serial / parallel conversion circuit 26. It can also be configured to operate only at the time of data access in which the on / off control of the pixel electrode 6 in the pixel 5 is changed by operating with the 26 output signals as a trigger. That is, the serial-parallel conversion circuit 26 in each pixel 5 arranged along the horizontal direction of the glass substrate 3 is electrically connected to one scanning line 11 wired along the horizontal direction of the glass substrate 3. Connected.

具体的に、これら各画素５は、任意の画素５よりＹドライバ回路14が位置する側の前段の画素５内のシリアルパラレル変換回路26から出力される出力信号が、この画素５内のシリアルパラレル変換回路26へと入力される。さらに、これら各画素５は、これら各画素５内の画素電極６のオンオフ制御が変化する場合であるデータアクセス時にのみ、これら画素５内のシリアルパラレル変換回路26が動作して、このシリアルパラレル変換回路26に接続されているメモリ回路８を介して、この画素５内の第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dのオンオフ制御が変化して階調変化される。 Specifically, in each of these pixels 5, the output signal output from the serial-parallel conversion circuit 26 in the preceding pixel 5 on the side where the Y driver circuit 14 is located from any pixel 5 is the serial-parallel in this pixel 5. Input to the conversion circuit 26. Further, in each of these pixels 5, the serial / parallel conversion circuit 26 in these pixels 5 operates only during data access, which is a case where the on / off control of the pixel electrode 6 in each of these pixels 5 changes, and this serial / parallel conversion is performed. The on / off control of the first sub-pixel 6a, the second sub-pixel 6b, the third sub-pixel 6c, and the fourth sub-pixel 6d in the pixel 5 is changed via the memory circuit 8 connected to the circuit 26. Toned.

この結果、各画素５内の第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dにて１６段階の階調表示ができるので、上記第３の実施の形態と同様の作用効果を奏することができるとともに、各画素５内の画素電極６のオンオフ制御が変化しない場合に、これら各画素５内のシリアルパラレル変換回路26が動作せず、Ｙドライバ回路14からのデータアクセス時のみ各画素５内の画素電極６が動作する構成となるので、これら各画素５の画素電極６を駆動させるために必要な消費電力を低消費化できる。 As a result, since the first sub-pixel 6a, the second sub-pixel 6b, the third sub-pixel 6c, and the fourth sub-pixel 6d in each pixel 5 can perform gradation display in 16 steps, the third embodiment described above. When the ON / OFF control of the pixel electrode 6 in each pixel 5 does not change, the serial / parallel conversion circuit 26 in each pixel 5 does not operate and the Y driver circuit 14 Since the pixel electrode 6 in each pixel 5 operates only at the time of data access, the power consumption required to drive the pixel electrode 6 of each pixel 5 can be reduced.

さらに、図１５に示す第１０の実施の形態のように、Ｙドライバ回路14にアドレスデコーダ回路27を一体的に取り付けて、このＹドライバ回路14にアドレスデコーダ機能を付加することもできる。このアドレスデコーダ回路27は、液晶パネル１上の各画素５のメモリマップが記憶されており、次のフレームでオンオフ制御が変化する各画素５の位置情報に基づいて、これらオンオフ制御が変化する各画素５内のデコーダ回路25を選択して駆動させる選択駆動回路である。すなわち、このアドレスデコーダ回路27は、特定の水平ラインである走査線11を指定し、かつオンオフ制御データが変化した画素５内の画素電極６のオンオフ制御のみの書き換えを可能にさせる。 Further, as in the tenth embodiment shown in FIG. 15, an address decoder circuit 27 can be integrally attached to the Y driver circuit 14 and an address decoder function can be added to the Y driver circuit 14. The address decoder circuit 27 stores a memory map of each pixel 5 on the liquid crystal panel 1, and each of the on / off control changes based on position information of each pixel 5 on / off control change in the next frame. This is a selection drive circuit for selecting and driving the decoder circuit 25 in the pixel 5. That is, the address decoder circuit 27 designates the scanning line 11 which is a specific horizontal line, and enables rewriting only the on / off control of the pixel electrode 6 in the pixel 5 in which the on / off control data is changed.

この結果、各画素５内の第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dにて１６段階の階調表示ができるので、上記第３の実施の形態と同様の作用効果を奏することができるとともに、アドレスデコーダ回路27をＹドライバ回路14に接続させたことにより、オンオフ制御データが変化した画素５内の画素電極６のオンオフ制御のみの書き換えが可能になるから、これら各画素５の画素電極６を駆動させるために必要な消費電力を低消費化できる。 As a result, since the first sub-pixel 6a, the second sub-pixel 6b, the third sub-pixel 6c, and the fourth sub-pixel 6d in each pixel 5 can perform gradation display in 16 steps, the third embodiment described above. In addition, the address decoder circuit 27 is connected to the Y driver circuit 14 so that only the on / off control of the pixel electrode 6 in the pixel 5 in which the on / off control data has changed can be rewritten. Therefore, the power consumption required for driving the pixel electrode 6 of each pixel 5 can be reduced.

また、図１６に示す第１１の実施の形態のように、各画素５内のメモリ回路８を、ＤＲＡＭ(Dynamic Random Access Memory：ダイナミックランダムアクセスメモリ)にすることもできる。このメモリ回路８は、トランジスタ24を備えており、このトランジスタ24のドレイン電極24dに、接地されたコンデンサ31と、正論理回路32とが並列に接続されて構成されている。ここで、このメモリ回路８をＤＲＡＭにすると、このＤＲＡＭの極性を反転させる信号を１０フレーム毎に与える必要があるが、このメモリ回路８をＳＲＡＭにした場合に比べ、複素子数を４分の１にできる。 Further, as in the eleventh embodiment shown in FIG. 16, the memory circuit 8 in each pixel 5 can be a DRAM (Dynamic Random Access Memory). The memory circuit 8 includes a transistor 24. A grounded capacitor 31 and a positive logic circuit 32 are connected in parallel to a drain electrode 24d of the transistor 24. Here, if the memory circuit 8 is a DRAM, it is necessary to give a signal for inverting the polarity of the DRAM every 10 frames. However, compared with the case where the memory circuit 8 is an SRAM, the number of double elements is reduced to 4 minutes. Can be 1.

この結果、各画素５内の第１サブ画素6aおよび第２サブ画素6bにて４段階の階調表示ができるので、上記第１の実施の形態と同様の作用効果を奏することができるとともに、これら各画素５内のメモリ回路８をＤＲＡＭとしたことにより回路規模が小さくなるので、これら各画素５内のメモリ回路８の大きさを小さくできる。 As a result, the first sub-pixel 6a and the second sub-pixel 6b in each pixel 5 can perform four-level gradation display, and thus the same operational effects as those of the first embodiment can be achieved. Since the memory circuit 8 in each pixel 5 is a DRAM, the circuit scale is reduced, so that the size of the memory circuit 8 in each pixel 5 can be reduced.

なお、上記各実施の形態では、液晶層18を光変調層とした液晶パネル１について説明したが、この液晶パネル１以外のＳＥＤ(Surface-conduction Electron-emitter Display:表面電界ディスプレイ)や、ＰＤＰ(Plasma Display Panel:プラズマディスプレイ)などのフラットパネルディスプレイ表示装置などの平面表示装置であっても対応させて用いることができる。 In each of the above embodiments, the liquid crystal panel 1 having the liquid crystal layer 18 as a light modulation layer has been described. However, an SED (Surface-conduction Electron-emitter Display) other than the liquid crystal panel 1 or a PDP (surface electric field display) is used. Even a flat display device such as a flat panel display device such as a plasma display panel (plasma display panel) can be used correspondingly.

本発明の平面表示装置の第１の実施の形態の一部を示す説明図である。It is explanatory drawing which shows a part of 1st Embodiment of the flat display apparatus of this invention. 同上平面表示装置の画素の動作を示す説明図であり、(ａ)第１サブ画素および第２サブ画素がオフの図、(ｂ)第１サブ画素および第２サブ画素がオンの図、(ｃ)第１サブ画素がオンで第２サブ画素がオフの図、(ｄ)第１サブ画素がオフで第２サブ画素がオンの図である。It is explanatory drawing which shows operation | movement of the pixel of a flat display apparatus same as the above, (a) The figure which the 1st sub pixel and the 2nd sub pixel are OFF, (b) The figure which the 1st sub pixel and the 2nd sub pixel are ON, c) The first sub-pixel is on and the second sub-pixel is off. (d) The first sub-pixel is off and the second sub-pixel is on. 本発明の平面表示装置の第２の実施の形態の画素の動作を示す説明図であり、(ａ)第１サブ画素ないし第３サブ画素がオンの図、(ｂ)第１サブ画素および第２サブ画素がオンで第３サブ画素がオフの図、(ｃ)第１サブ画素および第３サブ画素がオンで第２サブ画素がオフの図、(ｄ)第１サブ画素がオンで第２サブ画素および第３サブ画素がオフの図、(ｅ)第１サブ画素がオフで第２サブ画素および第３サブ画素がオンの図、(ｆ)第１サブ画素および第３サブ画素がオフで第２サブ画素がオフの図、(ｇ)第１サブ画素および第２サブ画素がオフで第３サブ画素がオンの図、(ｈ)第１サブ画素ないし第３サブ画素がオフの図である。It is explanatory drawing which shows operation | movement of the pixel of 2nd Embodiment of the flat display apparatus of this invention, (a) The figure which the 1st sub pixel thru | or 3rd sub pixel are ON, (b) 1st sub pixel and 1st FIG. 2 is a diagram in which the second sub-pixel is on and the third sub-pixel is off, (c) A diagram in which the first and third sub-pixels are on and the second sub-pixel is off, and FIG. FIG. 2 is a diagram in which the second sub-pixel and the third sub-pixel are off, (e) a diagram in which the first sub-pixel is off and the second sub-pixel and the third sub-pixel are on, and (f) the first sub-pixel and the third sub-pixel are FIG. 4B is a diagram showing the second sub-pixel being turned off and (g) the first sub-pixel and the second sub-pixel being off and the third sub-pixel being turned on, and (h) the first to third sub-pixels being off. FIG. 本発明の平面表示装置の第３の実施の形態の画素の動作を示す説明図であり、(ａ)第１サブ画素ないし第４サブ画素がオンの図、(ｂ)第１サブ画素ないし第３サブ画素がオンで第４サブ画素がオフの図、(ｃ)第１サブ画素、第２サブ画素および第４サブ画素がオンで第３サブ画素がオフの図、(ｄ)第１サブ画素および第２サブ画素がオンで第３サブ画素および第４サブ画素がオフの図、(ｅ)第１サブ画素、第３サブ画素および第４サブ画素がオンで第２サブ画素がオフの図、(ｆ)第１サブ画素および第３サブ画素がオンで第２サブ画素および第４サブ画素がオフの図、(ｇ)第１サブ画素および第４サブ画素がオンで第２サブ画素および第３サブ画素がオフの図、(ｈ)第１サブ画素がオンで第２サブ画素ないし第４サブ画素がオフの図、(ｉ)第１サブ画素がオフで第２サブ画素ないし第４サブ画素がオンの図、(ｊ)第１サブ画素および第４サブ画素がオフで第２サブ画素および第３サブ画素がオンの図、(ｋ)第１サブ画素および第３サブ画素がオフで第２サブ画素および第４サブ画素がオンの図、(ｌ)第１サブ画素、第３サブ画素および第４サブ画素がオフで第２サブ画素がオンの図、(ｍ)第１サブ画素および第２サブ画素がオフで第３サブ画素および第４サブ画素がオンの図、(ｎ)第１サブ画素、第２サブ画素および第４サブ画素がオフで第３サブ画素がオンの図、(ｏ)第１サブ画素ないし第３サブ画素がオフで第４サブ画素がオンの図、(ｐ)第１サブ画素ないし第４サブ画素がオフの図である。It is explanatory drawing which shows operation | movement of the pixel of 3rd Embodiment of the flat display apparatus of this invention, (a) 1st sub-pixel thru | or 4th sub pixel are ON figure, (b) 1st sub-pixel thru | or 1st FIG. 3 is a diagram in which the third sub-pixel is on and the fourth sub-pixel is off, (c) a diagram in which the first sub-pixel, the second sub-pixel, and the fourth sub-pixel are on, and a third sub-pixel is off. FIG. 5 is a diagram in which the pixel and the second sub-pixel are on and the third sub-pixel and the fourth sub-pixel are off. (E) The first sub-pixel, the third sub-pixel, and the fourth sub-pixel are on and the second sub-pixel is off. FIG. 5F is a diagram in which the first sub-pixel and the third sub-pixel are on and the second sub-pixel and the fourth sub-pixel are off, and FIG. 5G is a diagram in which the first sub-pixel and the fourth sub-pixel are on and the second sub-pixel is on. And (h) the first sub-pixel is turned on and the second to fourth sub-pixels are turned off. (I) the first sub-pixel is turned off. (J) The first sub-pixel and the fourth sub-pixel are turned off, and the second sub-pixel and the fourth sub-pixel are turned on. (K) FIG. 4 is a diagram in which the first subpixel and the third subpixel are off and the second subpixel and the fourth subpixel are on. (L) The first subpixel, the third subpixel, and the fourth subpixel are off, and the second subpixel is off. Is a diagram in which the first subpixel and the second subpixel are off and the third subpixel and the fourth subpixel are on, (n) the first subpixel, the second subpixel, and the fourth subpixel. FIG. 4 is a diagram in which the pixel is off and the third sub-pixel is on, (o) the first to third sub-pixels are off and the fourth sub-pixel is on, and (p) the first to fourth sub-pixels are FIG. 本発明の平面表示装置の第４の実施の形態の画素の動作を示す説明図であり、(ａ)第１サブ画素ないし第３サブ画素がオンの図、(ｂ)第１サブ画素および第２サブ画素がオンで第３サブ画素がオフの図、(ｃ)第１サブ画素および第３サブ画素がオンで第２サブ画素がオフの図、(ｄ)第１サブ画素がオンで第２サブ画素および第３サブ画素がオフの図、(ｅ)第１サブ画素がオフで第２サブ画素および第３サブ画素がオンの図、(ｆ)第１サブ画素および第３サブ画素がオフで第２サブ画素がオンの図、(ｇ)第１サブ画素および第２サブ画素がオフで第３サブ画素がオンの図、(ｈ)第１サブ画素ないし第３サブ画素がオフの図である。It is explanatory drawing which shows operation | movement of the pixel of 4th Embodiment of the flat display apparatus of this invention, (a) The figure where the 1st sub pixel thru | or 3rd sub pixel are ON, (b) 1st sub pixel and 1st FIG. 2 is a diagram in which the second sub-pixel is on and the third sub-pixel is off, (c) a diagram in which the first and third sub-pixels are on and the second sub-pixel is off, and (d) a diagram in which the first sub-pixel is on and the second sub-pixel is on. FIG. 2 is a diagram in which the second sub-pixel and the third sub-pixel are off, (e) a diagram in which the first sub-pixel is off and the second sub-pixel and the third sub-pixel are on, and (f) the first sub-pixel and the third sub-pixel are Fig. 2 is a diagram showing the second sub-pixel being turned off and (g) the first sub-pixel and the second sub-pixel being turned off and the third sub-pixel being turned on. (H) the first to third sub-pixels being off. FIG. 同上平面表示装置の画素のγ特性に応じたｌｏｇ(階調)とｌｏｇ(相対輝度)との関係を示すグラフである。It is a graph which shows the relationship between log (gradation) and log (relative luminance) according to the gamma characteristic of the pixel of a flat display apparatus same as the above. 同上平面表示装置の画素のγ特性に応じた明暗レベル、階調、相対輝度、ｌｏｇ(階調)およびｌｏｇ(相対輝度)の関係を示す表である。It is a table | surface which shows the relationship between the brightness level according to the gamma characteristic of the pixel of a flat display apparatus same as the above, a gradation, relative luminance, log (gradation), and log (relative luminance). 本発明の平面表示装置の第５の実施の形態の画素のγ特性に応じたｌｏｇ(階調)とｌｏｇ(相対輝度)との関係を示すグラフである。It is a graph which shows the relationship between log (gradation) and log (relative luminance) according to the gamma characteristic of the pixel of 5th Embodiment of the flat display apparatus of this invention. 同上平面表示装置の画素のγ特性に応じた明暗レベル、階調、相対輝度、ｌｏｇ(階調)およびｌｏｇ(相対輝度)の関係を示す表である。It is a table | surface which shows the relationship between the brightness level according to the gamma characteristic of the pixel of a flat display apparatus same as the above, a gradation, relative luminance, log (gradation), and log (relative luminance). 本発明の平面表示装置の第６の実施の形態の一部を示す説明図である。It is explanatory drawing which shows a part of 6th Embodiment of the flat display apparatus of this invention. 同上平面表示装置の極性反転回路の極性反転を示す説明図である。It is explanatory drawing which shows polarity inversion of the polarity inversion circuit of a flat display apparatus same as the above. 本発明の平面表示装置の第７の実施の形態の一部を示す説明図である。It is explanatory drawing which shows a part of 7th Embodiment of the flat display apparatus of this invention. 本発明の平面表示装置の第８の実施の形態の一部を示す説明図である。It is explanatory drawing which shows a part of 8th Embodiment of the flat display apparatus of this invention. 本発明の平面表示装置の第９の実施の形態の一部を示す説明図である。It is explanatory drawing which shows a part of 9th Embodiment of the flat display apparatus of this invention. 本発明の平面表示装置の第１０の実施の形態の一部を示す説明図である。It is explanatory drawing which shows a part of 10th Embodiment of the flat display apparatus of this invention. 本発明の平面表示装置の第１１の実施の形態の一部を示す説明図である。It is explanatory drawing which shows a part of 11th Embodiment of the flat display apparatus of this invention.

Explanation of symbols

１平面表示装置としての液晶パネル
５画素
6a 画素電極としての第１サブ画素
6b 画素電極としての第２サブ画素
6c 画素電極としての第３サブ画素
6d 画素電極としての第４サブ画素
８極性反転回路としてのメモリ回路
14 制御回路としてのＹドライバ回路
15 制御回路としてのＸドライバ回路
26 信号変換回路としてのシリアルパラレル回路
27 選択駆動回路としてのアドレスデコーダ回路 1 Liquid crystal panel as a flat display device 5 pixels
6a First sub-pixel as pixel electrode
6b Second sub-pixel as pixel electrode
6c Third sub-pixel as pixel electrode
6d Fourth sub-pixel as pixel electrode 8 Memory circuit as polarity inversion circuit
14 Y driver circuit as control circuit
15 X driver circuit as control circuit
26 Serial parallel circuit as signal conversion circuit
27 Address decoder circuit as selective drive circuit

Claims

A plurality of pixels having a plurality of pixel electrodes divided by weighting with a predetermined area ratio;
And a control circuit that performs binary control on the pixel electrode of each of the plurality of pixels.

The flat display device according to claim 1, further comprising a polarity inversion circuit attached to the pixel electrode of each of the plurality of pixels and inverting the polarity of the pixel electrode for each frame.

3. The flat display device according to claim 1, wherein the pixel electrodes of each of the plurality of pixels are weighted by an area ratio that is an integer power of 2. 4.

The flat display device according to claim 1, wherein the pixel electrode of each of the plurality of pixels is weighted with an area ratio corresponding to gamma (γ) characteristics.

3. The flat display device according to claim 1, wherein the pixel electrodes of each of the plurality of pixels are weighted with an area ratio corresponding to a light-dark characteristic when viewed with the naked eye.

A signal conversion circuit is provided that converts one signal that is attached to each of the plurality of pixels and is input to the plurality of pixels into a plurality of signals that correspond to the pixel electrodes of the plurality of pixels, respectively. A flat display device according to any one of claims 1 to 5.

And a selection drive circuit configured to select and drive the control circuits of the plurality of pixels in which the binary control changes based on position information of the plurality of pixels in which the binary control changes. Item 7. The flat display device according to any one of Items 1 to 6.