JP2008064645A - 電圧出力回路 - Google Patents

Abstract

【課題】差動増幅回路が有するオフセット電圧等を解消する目的で、電池電源から発生する第１電圧と第２電圧（＜第１電圧）に応じた電圧との差を求める場合、第１電圧及び第２電圧に応じた電圧を出力する電圧出力回路を提供することを目的とする。
【解決手段】電池電源から発生する第１電圧を第１要求信号に応じて選択し、前記電池電源から発生する第２電圧（＜前記第１電圧）を第２要求信号に応じて選択するスイッチ回路と、前記スイッチ回路から選択出力される前記第１電圧と前記第２電圧が印加される演算増幅回路と、前記演算増幅回路から出力される電圧が印加され、前記第１電圧と前記第２電圧に応じた電圧を出力する出力回路と、を備え、前記第１電圧と前記第２電圧に応じた電圧の差を求める場合、前記スイッチ回路は、前記第１電圧及び前記第２電圧を選択するべく切り替わる、ことを特徴とする
【選択図】図１

Description

本発明は、電圧出力回路に関する。

現在、携帯機器等の負荷を動作可能とするべく、携帯機器等に電圧を印加する電池電源がある。この電池電源の残容量は、携帯機器等の負荷に電圧を印加するにつれて減少していくこととなる。一方、携帯機器等の負荷の利用者は、携帯機器等の負荷を引き続き利用するために、残容量が減少した電池電源を充電したり、新しい電池電源に交換する等の行為を行う。このため、携帯機器等の負荷の利用者にとっては、電池電源の正確な残容量を示す情報を取得する必要がある。そこで、電池電源から負荷に印加される電圧から、電池電源の残容量を示す情報を取得等するための電圧を出力する電圧出力回路がある。

以下、図３を参照しつつ、従来の電圧出力回路１００について説明する。電池電源１０１と負荷１０２との間には抵抗Ｒ１が接続され、Ａ点の電圧が電源電圧として負荷１０２に印加される。電圧出力回路１００は、演算増幅回路１０３、抵抗Ｒ２、Ｒ３、ｐｎｐ型トランジスタ１０４から構成される。抵抗Ｒ２、ｐｎｐ型トランジスタ１０４、抵抗Ｒ３は、電池電源１０１と接地との間に直列接続される。演算増幅回路１０３は、＋入力端子がＡ点と接続され、−入力端子がＢ点と接続される。

電池電源１０１からの電流Ｉ１が抵抗Ｒ１に供給されることにより、負荷１０２に印加されるＡ点の電圧はＶcc−Ｉ１・Ｒ１となる。このため、演算増幅回路１０３の＋入力端子に、Ａ点の電圧（Ｖcc−Ｉ１・Ｒ１）が印加される。演算増幅回路１０３の＋入力端子と−入力端子とは、イマジナリショートにより電圧レベルが等しくなるため、Ｂ点の電圧は、Ａ点の電圧と等しいＶcc−Ｉ１・Ｒ１となる。この結果、電圧出力回路１００は、Ｖcc−（Ｖcc−Ｉ１・Ｒ１）−Ｖce＝Ｉ１・Ｒ１−Ｖceの電圧Ｖoutを出力する。このように、電圧出力回路１００は、電池電源１０１から負荷１０２に印加される電圧（Ｖcc−Ｉ１・Ｒ１）に応じた電圧Ｖout（Ｉ１・Ｒ１−Ｖce）を出力することとなる。そして、例えばマイクロコンピュータ（不図示）等によって、電圧Ｖoutに基づいた電池電源１０１の残容量の算出等が行われることとなる。

ところで、この負荷１０２に印加されるＡ点の電圧（Ｖcc−Ｉ１・Ｒ１）は、抵抗Ｒ１の抵抗値が大きく設定されるに従って、当該抵抗Ｒ１にて発生する電圧（Ｉ１・Ｒ１）が上昇するため、相対的に降下することになる。そのため、抵抗Ｒ１の抵抗値を大きく設定し過ぎると、負荷１０２が可動可能なレベルの電圧が印加されなくなる虞があった。また、抵抗Ｒ１にて発生する発熱量も大きくなる。これらの理由等により、抵抗Ｒ１は、出来うる限り小さい抵抗値で設定されることが望ましい。
特開２００６−５０７２４号公報

しかしながら、一般的に演算増幅回路１０３は、演算増幅回路１０３を構成するトランジスタの温度特性、製造誤差等に起因するオフセット電圧等を有している。このため、従来の電圧出力回路１００が出力する電圧Ｖoutが、電池電源１０１から負荷１０２に印加される電圧（Ｖcc−Ｉ１・Ｒ１）を正確に反映したものとならない虞があった。尚、オフセット電圧とは、例えば＋入力端子と−入力端子とに０Ｖを印加したときに出力端子に発生する０Ｖではない電圧のことである。

以下、演算増幅回路１０３が有するオフセット電圧等を±αとして詳述すると、このオフセット電圧等（±α）により、Ｂ点の電圧は、Ａ点の電圧（Ｖcc−Ｉ１・Ｒ１）にオフセット電圧等（±α）が加算されたＶcc−Ｉ１・Ｒ１±αとなる。このため、電圧出力回路１００が出力する電圧Ｖoutは、Ｉ１・Ｒ１±α−Ｖceとなる。このように、演算増幅回路１０３がオフセット電圧等（±α）を有している場合、電圧Ｖoutは、電池電源１０１から負荷１０２に印加される電圧（Ｖcc−Ｉ１・Ｒ１）を正確に反映したものとならない虞があった。そして、この電圧Ｖout（Ｉ１・Ｒ１±α−Ｖce）に基づいて、電池電源１０１の残容量の算出等が行われるため、例えば携帯機器等の負荷１０２の利用者に、不正確な電池電電源１０１の残容量を示す情報が伝わる可能性があった。この結果、例えば電池電源１０１の残容量が無いにも関わらず、電池電源１０１の充電等が行われなかったり、電池電源１０１の残容量が十分であるにも関わらず、当該電池電源１０１の交換が行われる虞があった。

特に、抵抗Ｒ１の発熱量の軽減、負荷１０２に印加される電圧（Ｖcc−Ｉ１・Ｒ１）の昇圧等を図る場合、抵抗Ｒ１の抵抗値をより小さく設定することが望ましいが、抵抗Ｒ１の抵抗値が小さく設定するにつれて、負荷１０２に印加される電圧（Ｖcc−Ｉ１・Ｒ１）に対する電圧Ｖout（Ｉ１・Ｒ１±α−Ｖce）の不正確性が大きくなる虞があった。

そこで、本発明は、差動増幅回路が有するオフセット電圧等を解消する目的で、電池電源から発生する第１電圧と第２電圧（＜第１電圧）に応じた電圧との差を求める場合、第１電圧及び第２電圧に応じた電圧を出力する電圧出力回路を提供することを目的とする。

前記課題を解決するための発明は、電池電源から発生する第１電圧を第１要求信号に応じて選択し、前記電池電源から発生する第２電圧（＜前記第１電圧）を第２要求信号に応じて選択するスイッチ回路と、前記スイッチ回路から選択出力される前記第１電圧と前記第２電圧が印加される演算増幅回路と、前記演算増幅回路から出力される電圧が印加され、前記第１電圧と前記第２電圧に応じた電圧を出力する出力回路と、を備え、前記第１電圧と前記第２電圧に応じた電圧の差を求める場合、前記スイッチ回路は、前記第１電圧及び前記第２電圧を選択するべく切り替わる、ことを特徴とする。

本発明によれば、電池電源から発生する第１電圧と第２電圧（＜第１電圧）に応じた電圧の差を求めることが可能となり、正確な第２電圧を求めることができる。

本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。

＝＝＝電圧出力回路１の全体構成及び周辺構成＝＝＝
以下、図１を参照しつつ、本発明に係る電圧出力回路１の全体構成及び周辺構成について説明する。図１は、本発明に係る電圧出力回路１及び周辺構成を示す回路ブロック図である。

＜＜電圧出力回路１の全体構成＞＞
電圧出力回路１は、スイッチ回路２、演算増幅回路３、ｐｎｐ型トランジスタ４（第１トランジスタ）、抵抗Ｒ２（第１抵抗）、Ｒ３を有する。尚、ｐｎｐ型トランジスタ４、抵抗Ｒ２、Ｒ３は、出力回路を構成する。

スイッチ回路２は、ＤＡ（Digital Analog）コンバータ１５からの例えばローレベルに基づいて、抵抗Ｒ１の他端と負荷１２との接続ライン上のＡ点と接続されるＣ端子側へ切り替わる。この結果、負荷１２に印加されるＡ点の電圧（Ｖcc−Ｉ１・Ｒ１）が、演算増幅回路３の＋入力端子に印加されることとなる。また、スイッチ回路２は、ＤＡコンバータ１５からの例えばハイレベルに基づいて、電池電源１１の電圧Ｖccが印加されるライン（以下、電圧Ｖccラインという）と接続されるＤ端子側へ切り替わる。この結果、電池電源１１の電圧Ｖccが、演算増幅回路３の＋入力端子に印加されることとなる。尚、スイッチ回路２の詳細な構成の一例については後述する。

抵抗Ｒ２、ｐｎｐ型トランジスタ４、抵抗Ｒ３は、電圧Ｖccラインと接地ライン（Ｖss）との間に直列接続される。抵抗Ｒ２は、一端が電圧Ｖccラインと接続され、他端がｐｎｐ型トランジスタ４のエミッタと接続される。この抵抗Ｒ２には、抵抗Ｒ２の他端とｐｎｐ型トランジスタ４のエミッタとの接続ライン上のＢ点の電圧（第３電圧）が、電池電源１１の電圧Ｖcc未満の場合、（Ｖcc−Ｂ点の電圧）／Ｒ２の電流Ｉ２が供給される。

演算増幅回路３は、＋入力端子がスイッチ回路２と接続され、−入力端子がＢ点と接続され、出力端子がｐｎｐ型トランジスタ４のベースと接続される。そして、演算増幅回路３は、スイッチ回路２が選択出力する電圧（Ｖcc及びＶcc−Ｉ１・Ｒ１）が＋入力端子に印加され、Ｂ点の電圧が−入力端子に印加され、＋入力端子に印加される電圧と−入力端子に印加される電圧との差に応じた電圧を、ｐｎｐ型トランジスタ４のベースに出力する。また、演算増幅回路３は、Ｂ点の電圧を電池電源１１の電圧Ｖcc未満とするための抵抗Ｒ４（第２抵抗、図２参照）を有している。尚、演算増幅回路３の詳細な構成の一例については後述する。

ｐｎｐ型トランジスタ４は、ベースが演算増幅回路３の出力端子と接続され、エミッタが抵抗Ｒ２の他端と接続され、コレクタが抵抗Ｒ３の一端と接続される。そして、ｐｎｐ型トランジスタ４は、ベースに印加される演算増幅回路３の出力電圧と、エミッタに印加されるＢ点の電圧とにより、電池電源１１の電圧Ｖcc及びＡ点の電圧（Ｖcc−Ｉ１・Ｒ１）に応じた電圧Ｖout（＝Ｖcc−Ｂ点の電圧−Ｖce）をコレクタに発生する。
抵抗Ｒ３は、他端が接続ラインと接続される。抵抗Ｒ３は、ｐｎｐ型トランジスタ４のコレクタ電流に基づく電流Ｉ３が供給される。

＜＜電圧出力回路１の周辺構成＞＞
電池電源１１は、例えば充電器（不図示）によって充電可能なリチウムイオン電池、リチウムポリマー電池、ニッケル−水素電池、ニッケル−カドニウム電池等である。尚、本実施形態において、電池電源１１は、充電可能な二次電池であるものとして説明するがこれに限るものではない。例えば、電池電源１１が一次電池であっても、本発明に係る電圧出力回路１は適用可能である。尚、本実施形態においては、電池電源１１の電圧Ｖccが電圧Ｖccラインに印加されるものとして説明しているが、これに限るものではない。例えば、電池電源１１の電圧Ｖccを分圧する抵抗（不図示）が、電池電源１１と、抵抗Ｒ１の一端と電圧Ｖccラインとの接続点と、の間に接続される場合、電池電源１１の電圧Ｖccが当該抵抗にて分圧された電圧が、電圧Ｖccラインに印加されることとなる。

抵抗Ｒ１は、一端が電圧Ｖccラインと接続され、他端が負荷１２と接続される。
負荷１２は、Ａ点の電圧（＝Ｖcc−Ｉ１・Ｒ１）が印加されることにより動作可能となる携帯機器等である。
ＡＤ（Analog Digital）コンバータ１３は、電圧出力回路１が出力する電圧Ｖoutをアナログデジタル変換し、変換結果である電圧Ｖoutに対応したデジタル信号を出力する。

マイクロコンピュータ１４は、不図示のＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、インタフェース、ＲＡＭ（Random Access Memory）等で構成される。マイクロコンピュータ１４は、演算増幅回路３の＋入力端子に電池電源１１の電圧Ｖccが印加されたときの電圧Ｖoutと、演算増幅回路３の＋入力端子にＡ点の電圧（Ｖcc−Ｉ１・Ｒ１）が印加されたときの電圧Ｖoutと、に基づいて、例えば電池電源１１の残容量を算出するべく、以下の処理を行う。マイクロコンピュータ１４は、演算増幅回路３の＋入力端子に電池電源１１の電圧Ｖccを印加するべく、ＤＡコンバータ１５がハイレベルを出力するための信号（以下、ハイレベル信号という）を送信する。また、マイクロコンピュータ１４は、演算増幅回路３の＋入力端子にＡ点の電圧（Ｖcc−Ｉ１・Ｒ１）を印加するべく、ＤＡコンバータ１５がローレベルを出力するための信号（以下、ローレベル信号という）を送信する。この結果、マイクロコンピュータ１４は、ＡＤコンバータ１３からの、ハイレベル信号を送信したときのデジタル信号と、ローレベル信号を送信したときのデジタル信号を取得する。そして、マイクロコンピュータ１４は、ハイレベル信号を送信したときの信号｛Ｉ４・Ｒ４±α−Ｖce｝と、ローレベルを送信したときのデジタル信号との差を算出することによって、Ａ点の電圧（Ｖcc−Ｉ１・Ｒ１）に応じた算出結果を取得する。そして、マイクロコンピュータ１４は、Ａ点の電圧（Ｖcc−Ｉ１・Ｒ１）に応じた算出結果に基づいて、電池電源１１の残容量等を算出する。

ＤＡコンバータ１５は、ハイレベル信号をデジタルアナログ変換し、変換結果であるハイレベルを電圧出力回路１に出力する。また、ＤＡコンバータ１５は、ローレベル信号をデジタルアナログ変換し、変換結果であるローレベルを電圧出力回路１に出力する。

＜＜スイッチ回路２の構成の一例＞＞
以下、図２を参照しつつ、スイッチ回路２の構成の一例について説明する。図２は、図１に示すスイッチ回路２及び演算増幅回路３の構成の一例を示す回路図である。

スイッチ回路２は、インバータ回路２１乃至２３、Ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）２４、２５、Ｐ型ＭＯＳＦＥＴ２６、２７を有する（一点鎖線）。

インバータ回路２２、Ｎ型ＭＯＳＦＥＴ２４、Ｐ型ＭＯＳＦＥＴ２６は、トランスミッションゲート（第１トランスミッションゲート）を構成する。インバータ回路２２は、ＤＡコンバータ１５からのハイレベル（第１要求信号）を反転したローレベルを出力する。また、インバータ回路２２は、ＤＡコンバータ１５からのローレベルを反転したハイレベルを出力する。

Ｎ型ＭＯＳＦＥＴ２４は、ゲートがＤＡコンバータ１５の出力と接続され、ドレインが電圧Ｖccラインと接続され、ソースがｎｐｎ型トランジスタ２８のベースと接続される。このＮ型ＭＯＳＦＥＴ２４は、ゲートにハイレベルが印加されることによりオンし、ローレベルが印加されることによりオフする。

Ｐ型ＭＯＳＦＥＴ２６は、ゲートがインバータ回路２２の出力と接続され、ドレインがＮ型ＭＯＳＦＥＴ２４のドレインと共通接続され、ソースがＮ型ＭＯＳＦＥＴ２４のソースと共通接続される。このＰ型ＭＯＳＦＥＴ２６は、ゲートにローレベルが印加されることによりオンし、ハイレベルが印加されることによりオフする。この結果、Ｎ型ＭＯＳＦＥＴ２４、Ｐ型ＭＯＳＦＥＴ２６は、ＤＡコンバータ１５がハイレベルを出力する場合に共にオンし、演算増幅回路３のｎｐｎ型トランジスタ２８（第４トランジスタ）のベースに電池電源１１の電圧Ｖccが印加されることとなる。

インバータ回路２１は、ＤＡコンバータ１５からのハイレベルを反転したローレベルを出力する。また、インバータ回路２１は、ＤＡコンバータ１５からのローレベル（第２要求信号）を反転したハイレベルを出力する。

インバータ回路２３、Ｎ型ＭＯＳＦＥＴ２５、Ｐ型ＭＯＳＦＥＴ２７は、トランスミッションゲート（第２トランスミッションゲート）を構成する。インバータ回路２３は、インバータ回路２１からのハイレベルを反転したローレベルを出力する。また、インバータ回路２３は、インバータ回路２１からのローレベルを反転したハイレベルを出力する。

Ｎ型ＭＯＳＦＥＴ２５は、ゲートがインバータ回路２１の出力と接続され、ドレインが抵抗Ｒ１の他端と負荷１２との接続ライン上のＡ点と接続され、ソースがｎｐｎ型トランジスタ２８のベースと接続される。このＮ型ＭＯＳＦＥＴ２５は、ゲートにハイレベルが印加されることによりオンし、ローレベルが印加されることによりオフする。

Ｐ型ＭＯＳＦＥＴ２７は、ゲートがインバータ回路２３の出力と接続され、ドレインがＮ型ＭＯＳＦＥＴ２５のドレインと共通接続され、ソースがＮ型ＭＯＳＦＥＴ２５のソースと共通接続される。このＰ型ＭＯＳＦＥＴ２７は、ゲートにローレベルが印加されることによりオンし、ハイレベルが印加されることによりオフする。この結果、Ｎ型ＭＯＳＦＥＴ２５、Ｐ型ＭＯＳＦＥＴ２７は、ＤＡコンバータ１５がローレベルを出力する場合（インバータ回路２１がハイレベルを出力する場合）に共にオンし、ｎｐｎ型トランジスタ２８のベースに、電池電源１１から負荷１２に印加されるＡ点の電圧（Ｖcc−Ｉ１・Ｒ１）（第２電圧）が印加されることとなる。

＜＜演算増幅回路３の構成の一例＞＞
以下、図２を参照しつつ、演算増幅回路３の構成の一例について説明する。
演算増幅回路３は、ｎｐｎ型トランジスタ２８、２９（第２トランジスタ）、３０（第３トランジスタ）、３１（第５トランジスタ）、ｐｎｐ型トランジスタ３２、３３、定電流源３４乃至３６、抵抗Ｒ４を有する（二点鎖線）。

ｎｐｎ型トランジスタ２８、抵抗Ｒ４、定電流源３４は、電圧Ｖccラインと接地ラインとの間に直列接続される。ｎｐｎ型トランジスタ２８は、エミッタフォロワで形成され、コレクタが電圧Ｖccラインと接続され、エミッタが抵抗Ｒ４の一端と接続される。尚、ｎｐｎ型トランジスタ２８のベースへの電圧の印加は、図１に示す＋入力端子への電圧の印加を示す。
抵抗Ｒ４は、他端が定電流源３４、ｎｐｎ型トランジスタ２９のベースと接続される。

定電流源３４は、抵抗Ｒ４の他端と接地ラインとの間に接続される。定電流源３４は、電流Ｉ４を抵抗Ｒ４に供給するように、図示する方向に電流を供給する。
この抵抗Ｒ４の抵抗値は、ｎｐｎ型トランジスタ２９とｎｐｎ型トランジスタ３０、ｎｐｎ型トランジスタ２８とｎｐｎ型トランジスタ３１等の温度特性、製造誤差等に起因して発生する演算増幅回路３のオフセット電圧等（±α）を調整するように設定される。

以下、ｎｐｎ型トランジスタ２８のベース・エミッタ間の電圧をＶbe２８、ｎｐｎ型トランジスタ２９のベース・エミッタ間の電圧をＶbe２９、ｎｐｎ型トランジスタ３０のベース・エミッタ間の電圧をＶbe３０、ｎｐｎ型トランジスタ３１のベース・エミッタ間の電圧をＶbe３１として、抵抗Ｒ４の抵抗値について詳述する。

先ず、抵抗Ｒ４が演算増幅回路３に設けられていない状態であって、ｎｐｎ型トランジスタ２８のエミッタが、ｎｐｎ型トランジスタ２９のベース、定電流源３４と接続されている場合について説明する。ＤＡコンバータ１５からのローレベルに基づいて、Ａ点の電圧（Ｖcc−Ｉ１・Ｒ１）がｎｐｎ型トランジスタ２８のベースに印加されると、Ｂ点の電圧は、演算増幅回路３が有するオフセット電圧等（±α）を加算した、
（Ｖcc−Ｉ１・Ｒ１）−Ｖbe２８−Ｖbe２９＋Ｖbe３０＋Ｖbe３１
＝Ｖcc−Ｉ１・Ｒ１±α
となる。このとき、仮にＢ点の電圧（Ｖcc−Ｉ１・Ｒ１±α）が電圧Ｖcc以上となる場合、つまり正のオフセット電圧（＋α）がＩ１・Ｒ１以上となる場合、Ｂ点の電圧（Ｖcc−Ｉ１・Ｒ１±α）は、電圧Ｖoutが発生しない電圧レベルとなる。

また、ＤＡコンバータ１５からのハイレベルに基づいて、電池電源１１の電圧Ｖccがｎｐｎ型トランジスタ２８のベースに印加されると、Ｂ点の電圧は、演算増幅回路３が有するオフセット電圧等（±α）を加算した、
Ｖcc−Ｖbe２８−Ｖbe２９＋Ｖbe３０＋Ｖbe３１
＝Ｖcc±α
となる。このとき、仮にＢ点の電圧（Ｖcc±α）が電圧Ｖcc以上となる場合、つまりオフセット電圧が正（＋α）である場合、Ｂ点の電圧（Ｖcc±α）は、電圧Ｖoutが発生しない電圧レベルとなる。

そこで、抵抗Ｒ４の抵抗値は、Ｂ点の電圧（Ｖcc−Ｉ１・Ｒ１±α又はＶcc±α）が電圧Ｖcc未満となるように設定される。尚、オフセット電圧が負（−α）の場合、Ｂ点の電圧は常に電圧Ｖcc未満となるため、電圧Ｖoutは常に発生することとなる。

抵抗Ｒ４が演算増幅回路３に設けられ、ＤＡコンバータ１５がローレベルを出力するときのＢ点の電圧は、
（Ｖcc−Ｉ１・Ｒ１）−Ｖbe２８−Ｉ４・Ｒ４−Ｖbe２９＋Ｖbe３０＋Ｖbe３１
＝Ｖcc−Ｉ１・Ｒ１−Ｉ４・Ｒ４±α
となる。従って、Ｂ点の電圧（Ｖcc−Ｉ１・Ｒ１−Ｉ４・Ｒ４±α）が電圧Ｖcc未満となることを満たす抵抗Ｒ４の抵抗値は、
Ｖcc−Ｉ１・Ｒ１−Ｉ４・Ｒ４＋│α│＜Ｖccから、
Ｒ４＞（│α│−Ｉ１・Ｒ１）／Ｉ４
となる。

また、ＤＡコンバータ１５がハイレベルを出力するときのＢ点の電圧は、
Ｖcc−Ｖbe２８−Ｉ４・Ｒ４−Ｖbe２９＋Ｖbe３０＋Ｖbe３１
＝Ｖcc−Ｉ４・Ｒ４±α
となる。従って、Ｂ点の電圧（Ｖcc−Ｉ４・Ｒ４±α）が電圧Ｖcc未満となることを満たす抵抗Ｒ４の抵抗値及び電流Ｉ４は、
Ｖcc−Ｉ４・Ｒ４＋│α│＜Ｖccから、
Ｒ４＞│α│／Ｉ４
となる。

このため、抵抗Ｒ４の抵抗値は、Ｒ４＞（│α│−Ｉ１・Ｒ１）／Ｉ４且つＲ４＞│α│／Ｉ４を満たすＲ４＞│α│／Ｉ４となるように設定される。そして、このように抵抗値が設定された抵抗Ｒ４によって、演算増幅回路３は、オフセット電圧等（±α）にＩ４・Ｒ４が加算された電圧を発生することとなる。この結果、電圧出力回路１は、Ａ点の電圧（Ｖcc−Ｉ１・Ｒ１）に応じて常に電圧Ｖoutを発生することが可能となる。尚、上述の抵抗Ｒ４の抵抗値及び電流Ｉ４は、例えば実験等によって経年させた後のオフセット電圧等（±α）の実測値等に基づいて求めることが可能である。

ｐｎｐ型トランジスタ３２、３３は、ｎｐｎ型トランジスタ２９、３０のコレクタに電流を供給するべく、カレントミラー回路を構成する。ｐｎｐ型トランジスタ３２は、エミッタフォロワで形成され、ベースがｐｎｐ型トランジスタ３３のベースと接続され、エミッタが電圧Ｖccラインと接続され、コレクタがｎｐｎ型トランジスタ２９のコレクタと接続され、ベース・コレクタ間がダイオード接続される。

ｐｎｐ型トランジスタ３３は、エミッタフォロワで形成され、ベースがｐｎｐ型トランジスタ３２のベースと共通接続され、エミッタが電圧Ｖccラインと接続され、コレクタがｎｐｎ型トランジスタ３０のコレクタと接続される。

ｎｐｎ型トランジスタ２９、３０は差動接続される。詳述すると、ｎｐｎ型トランジスタ２９は、ベースが抵抗Ｒ４の他端と定電流源３４との接続ラインと接続され、コレクタがｐｎｐ型トランジスタ３２のコレクタと接続され、エミッタが定電流源３５と接続される。

ｎｐｎ型トランジスタ３０は、ベースがｎｐｎ型トランジスタ３１のエミッタと定電流源３６との接続ラインと接続され、コレクタがｐｎｐ型トランジスタ３３のコレクタと接続され、エミッタがｎｐｎ型トランジスタ２９のエミッタと共通接続される。

定電流源３５は、ｎｐｎ型トランジスタ２９、３０のエミッタと接地ラインとの間に接続される。定電流源３５は、ｎｐｎ型トランジスタ２９、３０のエミッタ電流が等しくなるように、図示する方向に電流を供給する。

ｎｐｎ型トランジスタ３１、定電流源３６は、電圧Ｖccラインと接地ラインとの間に直列接続される。ｎｐｎ型トランジスタ３１は、エミッタフォロワで形成され、ベースがＢ点と接続され、コレクタが電圧Ｖccラインと接続され、エミッタが定電流源３６と接続される。尚、ｎｐｎ型トランジスタ３１のベースへの電圧の印加は、図１に示す−入力端子への電圧の印加を示す。
定電流源３６は、ｎｐｎ型トランジスタ３１のエミッタと接地ラインとの間に接続され、図示する方向に電流を供給する。

＝＝＝電圧出力回路１及び周辺構成の動作＝＝＝
以下、図１、図２を適宜参照しつつ、本発明に係る電圧出力回路１及び周辺構成の動作について説明する。尚、電池電源１１からの電流Ｉ１が抵抗Ｒ１を介して負荷１２に供給され、Ａ点の電圧（Ｖcc−Ｉ１・Ｒ１）が負荷１２に印加されているものとして説明する。

マイクロコンピュータ１４は、例えば電池電源１１の残容量の算出等を要求する外部からの要求信号を受信すると、先ず、ＤＡコンバータ１５にハイレベル信号を送信する。ＤＡコンバータ１５は、ハイレベル信号をデジタルアナログ変換し、変換結果であるハイレベルを電圧出力回路１に出力する。

スイッチ回路２のインバータ回路２２は、ハイレベルを反転したローレベルを出力する。このため、ゲートにローレベルが印加されたＰ型ＭＯＳＦＥＴ２６がオンするとともに、ＤＡコンバータ１５からのハイレベルがゲートに印加されたＮ型ＭＯＳＦＥＴ２４がオンする。この結果、演算増幅回路３のｎｐｎ型トランジスタ２８のベースに、電池電源１１の電圧Ｖccが印加されることとなる。尚、Ｎ型ＭＯＳＦＥＴ２５、Ｐ型ＭＯＳＦＥＴ２７は、インバータ回路２１の出力がローベルとなるため、共にオフする。

そして、ｎｐｎ型トランジスタ２８のベースに電圧Ｖccが印加されることにより、Ｂ点の電圧は、
Ｖcc−Ｖbe２８−Ｉ４・Ｒ４−Ｖbe２９＋Ｖbe３０＋Ｖbe３１
＝Ｖcc−Ｉ４・Ｒ４±α
となる。尚、抵抗Ｒ４の抵抗値は、Ｒ４＞│α│／Ｉ４を満たすように設定されていることから、Ｂ点の電圧（Ｖcc−Ｉ４・Ｒ４±α）は、電池電源１１の電圧Ｖcc未満のレベルとなる。

このため、抵抗Ｒ２に電流Ｉ２が供給されることにより、ｐｎｐ型トランジスタ４のコレクタと抵抗Ｒ３の一端との接続ライン上に発生する電圧は、
Ｖcc−（Ｖcc−Ｉ４・Ｒ４±α）−Ｖce
＝Ｉ４・Ｒ４±α−Ｖce
となる。つまり、電圧出力回路１は、ＤＡコンバータ１５からのハイレベルに基づいて、電圧Ｖout（＝Ｉ４・Ｒ４±α−Ｖce）を出力することとなる。

ＡＤコンバータ１３は、電圧出力回路１からの電圧Ｖout（＝Ｉ４・Ｒ４±α−Ｖce）をアナログデジタル変換し、変換結果であるデジタル信号（Ｉ４・Ｒ４±α−Ｖce）を出力する。

マイクロコンピュータ１４は、ＡＤコンバータ１３からのデジタル信号（Ｉ４・Ｒ４±α−Ｖce）を、例えばＲＡＭに一旦記憶する。次に、マイクロコンピュータ１４は、ＤＡコンバータ１５にローレベル信号を送信する。ＤＡコンバータ１５は、ローレベル信号をデジタルアナログ変換し、変換結果であるローレベルを電圧出力回路１に出力する。

スイッチ回路２のインバータ回路２１は、ローレベルを反転したハイレベルを出力する。インバータ回路２３は、ハイレベルを反転したローレベルを出力する。このため、ゲートにローレベルが印加されたＰ型ＭＯＳＦＥＴ２７がオンするとともに、インバータ回路２１からのハイレベルが印加されたＮ型ＭＯＳＦＥＴ２５がオンする。この結果、演算増幅回路３のｎｐｎ型トランジスタ２８のベースに、Ａ点の電圧（Ｖcc−Ｉ１・Ｒ１）が印加されることとなる。尚、Ｎ型ＭＯＳＦＥＴ２４、Ｐ型ＭＯＳＦＥＴ２６は、ＤＡコンバータ１５の出力がローレベルとなるため、共にオフする。

そして、ｎｐｎ型トランジスタ２８のベースにＡ点の電圧（Ｖcc−Ｉ１・Ｒ１）が印加されることにより、Ｂ点の電圧は、
（Ｖcc−Ｉ１・Ｒ１）−Ｖbe２８−Ｉ４・Ｒ４−Ｖbe２９＋Ｖbe３０＋Ｖbe３１
＝Ｖcc−Ｉ１・Ｒ１−Ｉ４・Ｒ４±α
となる。尚、抵抗Ｒ４の抵抗値は、Ｒ４＞│α│／Ｉ４を満たすように設定されていることから、Ｂ点の電圧（Ｖcc−Ｉ１・Ｒ１−Ｉ４・Ｒ４±α）は、電池電源１１の電圧Ｖcc以下のレベルとなる。

このため、抵抗Ｒ２に電流Ｉ２が供給されることにより、ｐｎｐ型トランジスタ４のコレクタと抵抗Ｒ３の一端との接続ライン上に発生する電圧は、
Ｖcc−（Ｖcc−Ｉ１・Ｒ１−Ｉ４・Ｒ４±α）−Ｖce
＝Ｉ１・Ｒ１＋Ｉ４・Ｒ４±α−Ｖce
となる。つまり、電圧出力回路１は、ＤＡコンバータ１５からローレベルに基づいて、電圧Ｖout（＝Ｉ１・Ｒ１＋Ｉ４・Ｒ４±α−Ｖce）を出力することとなる。

ＡＤコンバータ１３は、電圧出力回路１からの電圧Ｖout（＝Ｉ１・Ｒ１＋Ｉ４・Ｒ４±α−Ｖce）をアナログデジタル変換し、変換結果であるデジタル信号（Ｉ１・Ｒ１＋Ｉ４・Ｒ４±α−Ｖce）を出力する。

マイクロコンピュータ１４は、ＡＤコンバータ１３からのデジタル信号（Ｉ１・Ｒ１＋Ｉ４・Ｒ４±α−Ｖce）を受信すると、ＲＡＭからデジタル信号（Ｉ４・Ｒ４±α−Ｖce
）を読み出し、デジタル信号（Ｉ１・Ｒ１＋Ｉ４・Ｒ４±α−Ｖce）からデジタル信号（Ｉ４・Ｒ４±α−Ｖce）を減算する。この結果、マイクロコンピュータ１４は、演算増幅回路３が有するオフセット電圧等（±α）とオフセット電圧等（±α）に加算されたＩ４・Ｒ４とが相殺された減算結果（Ｉ１・Ｒ１）を取得することとなる。そして、マイクロコンピュータ１４は、この減算結果（Ｉ１・Ｒ１）に基づいて、Ａ点の電圧（Ｖcc−Ｉ１・Ｒ１）を算出し、電池電源１１の残容量を算出する。

尚、上述した実施形態によれば、電圧出力回路１は、先ずハイレベルに基づいて電圧Ｖout（＝Ｉ４・Ｒ４±α−Ｖce）を出力した後、ローレベルに基づいて電圧Ｖout（＝Ｉ１・Ｒ１＋Ｉ４・Ｒ４±α−Ｖce）を出力しているが、これに限るものではない。例えば、インバータ回路２１を、インバータ回路２３、Ｎ型ＭＯＳＦＥＴ２５側ではなく、インバータ回路２２、Ｎ型ＭＯＳＦＥＴ２４側に設ける。そして、電圧出力回路１は、先ずハイレベルに基づいて電圧Ｖout（＝Ｉ１・Ｒ１＋Ｉ４・Ｒ４±α−Ｖce）を出力した後、ローレベルに基づいて電圧Ｖout（＝Ｉ４・Ｒ４±α−Ｖce）を出力するように設けても良い。また、マイクロコンピュータ１４側において、先にローレベル信号を送信し、後にハイレベル信号を送信するものとしても良い。

上述した実施形態よれば、電池電源１１の電圧Ｖccに応じた電圧Ｖout（＝Ｉ４・Ｒ４±α−Ｖce）とＡ点の電圧（Ｖcc−Ｉ１・Ｒ１）に応じた電圧Ｖout（＝Ｉ１・Ｒ１＋Ｉ４・Ｒ４±α−Ｖce）との差を求める場合、電池電源１１の電圧Ｖcc及びＡ点の電圧（Ｖcc−Ｉ１・Ｒ１）を選択するべくスイッチ回路２が切り替わることにより、電圧Ｖout（＝Ｉ４・Ｒ４±α−Ｖce）及び電圧Ｖout（＝Ｉ１・Ｒ１＋Ｉ４・Ｒ４±α−Ｖce）を出力することが可能となる。この結果、電圧Ｖout（＝Ｉ４・Ｒ４±α−Ｖce）と電圧Ｖout（＝Ｉ１・Ｒ１＋Ｉ４・Ｒ４±α−Ｖce）との差（Ｉ１・Ｒ１）を求めることが可能となり、正確なＡ点の電圧（Ｖcc−Ｉ１・Ｒ１）を求めることができる。また、抵抗Ｒ１の抵抗値に関わらず、正確なＡ点の電圧（Ｖcc−Ｉ１・Ｒ１）を算出することが可能となるため、従来と比べて抵抗値が小さい抵抗Ｒ１を用いることが可能となる。

更に、ハイレベルに応じてオンするトランスミッションゲート（インバータ回路２２、Ｎ型ＭＯＳＦＥＴ２４、Ｐ型ＭＯＳＦＥＴ２６）と、ローレベルに応じてオンするトランスミッションゲート（インバータ回路２３、Ｎ型ＭＯＳＦＥＴ２５、Ｐ型ＭＯＳＦＥＴ２７）と、を備えたスイッチ回路２により、電圧Ｖout（＝Ｉ４・Ｒ４±α−Ｖce）と電圧Ｖout（＝Ｉ１・Ｒ１＋Ｉ４・Ｒ４±α−Ｖce）との差を求める場合、電池電源１１の電圧Ｖcc及びＡ点の電圧（Ｖcc−Ｉ１・Ｒ１）を相補的に選択することが可能となる。この結果、電圧出力回路１は、電圧Ｖout（＝Ｉ４・Ｒ４±α−Ｖce）及び電圧Ｖout（＝Ｉ１・Ｒ１＋Ｉ４・Ｒ４±α−Ｖce）を確実に出力することが可能となる。

更に、Ｂ点の電圧（Ｖcc−Ｉ４・Ｒ４±α及びＶcc−Ｉ１・Ｒ１−Ｉ４・Ｒ４±α）を、電池電源１１の電圧Ｖcc未満とすることが可能となり、電圧出力回路１は、電圧Ｖout（＝Ｉ４・Ｒ４±α−Ｖce）及び電圧Ｖout（＝Ｉ１・Ｒ１＋Ｉ４・Ｒ４±α−Ｖce）を常に出力することが可能となる。この結果、電圧Ｖout（＝Ｉ４・Ｒ４±α−Ｖce）と電圧Ｖout（＝Ｉ１・Ｒ１＋Ｉ４・Ｒ４±α−Ｖce）との差（Ｉ１・Ｒ１）を常に求めることが可能となる。

更に、抵抗Ｒ４の抵抗値を、Ｒ４＞│α│／Ｉ４を満たす値に設定することによって、Ｂ点の電圧（Ｖcc−Ｉ４・Ｒ４±α及びＶcc−Ｉ１・Ｒ１−Ｉ４・Ｒ４±α）を、確実に電池電源１１の電圧Ｖcc未満とすることが可能となる。

更に、電池電源１１の電圧Ｖccに応じた電圧Ｖout（＝Ｉ４・Ｒ４±α−Ｖce）と、負荷１２の電源電圧であるＡ点の電圧（Ｖcc−Ｉ１・Ｒ１）に応じた電圧Ｖout（＝Ｉ１・Ｒ１＋Ｉ４・Ｒ４±α−Ｖce）と、の差を求める場合、電圧Ｖout（＝Ｉ４・Ｒ４±α−Ｖce）及び電圧Ｖout（＝Ｉ１・Ｒ１＋Ｉ４・Ｒ４±α−Ｖce）を出力することが可能となる。この結果、電圧Ｖout（＝Ｉ４・Ｒ４±α−Ｖce）と電圧Ｖout（＝Ｉ１・Ｒ１＋Ｉ４・Ｒ４±α−Ｖce）との差（Ｉ１・Ｒ１）を求めることが可能となり、負荷１２に印加される正確な電圧（Ｖcc−Ｉ１・Ｒ１）を求めることができる。

＝＝＝その他の実施形態＝＝＝
以上、本発明に係る電圧出力回路について説明したが、上記の説明は、本発明の理解を容易とするためのものであり、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得る。

本発明に係る電圧出力回路１及び周辺構成を示す回路ブロック図である。 図１に示すスイッチ回路及び演算増幅回路の構成の一例を示す回路図である。 従来の電圧出力回路を示す回路ブロック図である。

符号の説明

１、１００ 電圧出力回路
２ スイッチ回路
３、１０３ 演算増幅回路
４、３２、３３、１０４ ｐｎｐ型トランジスタ
１１、１０１ 電池電源
１２、１０２ 負荷
１３ ＡＤコンバータ
１４ マイクロコンピュータ
１５ ＤＡコンバータ
２１、２２、２３ インバータ回路
２４、２５ Ｎ型ＭＯＳＦＥＴ
２６、２７ Ｐ型ＭＯＳＦＥＴ
２８、２９、３０、３１ ｎｐｎ型トランジスタ
３２、３３ ｐｎｐ型トランジスタ
３４、３５、３６ 定電流源
Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗

Claims (5)

1. 電池電源から発生する第１電圧を第１要求信号に応じて選択し、前記電池電源から発生する第２電圧（＜前記第１電圧）を第２要求信号に応じて選択するスイッチ回路と、
   前記スイッチ回路から選択出力される前記第１電圧と前記第２電圧が印加される演算増幅回路と、
   前記演算増幅回路から出力される電圧が印加され、前記第１電圧と前記第２電圧に応じた電圧を出力する出力回路と、を備え、
   前記第１電圧と前記第２電圧に応じた電圧の差を求める場合、前記スイッチ回路は、前記第１電圧及び前記第２電圧を選択するべく切り替わる、
   ことを特徴とする電圧出力回路。
2. 前記スイッチ回路は、
   前記第１要求信号に応じてオンし、前記第１電圧を前記演算増幅回路に印加する第１トランスミッションゲートと、
   前記第２要求信号に応じて前記第１トランスミッションゲートと相補的にオンし、前記第２電圧を前記演算増幅回路に印加する第２トランスミッションゲートと、を備えた、
   ことを特徴とする請求項１に記載の電圧出力回路。
3. 前記出力回路は、
   前記第１電圧から第３電圧を発生する第１抵抗と、
   前記演算増幅回路から出力される電圧が制御電極に印加され、前記第３電圧が入力電極に印加されることにより、前記第１電圧と前記第２電圧に応じた電圧を出力電極から出力する第１トランジスタと、を備え、
   前記演算増幅回路は、
   差動接続される第２トランジスタ及び第３トランジスタと、
   前記第１電圧と前記第２電圧が制御電極に印加されて動作する第４トランジスタと、
   前記第４トランジスタの出力電極と前記第２トランジスタの制御電極との間に接続される第２抵抗と、
   出力電極が前記第３トランジスタの制御電極と接続され、前記第３電圧が制御電極に印加されて動作する第５トランジスタと、を備え、
   前記第２抵抗の抵抗値は、
   前記第３電圧を、前記第１電圧未満とする値に設定される、
   ことを特徴とする請求項１又は請求項２に記載の電圧出力回路。
4. 前記第２抵抗の抵抗値は、
   Ｒ＞│α│／Ｉ
   （但し、Ｒ・・・前記第２抵抗の抵抗値
   α・・・前記第１電圧又は前記第２電圧と前記第３電圧との差
   Ｉ・・・前記第２抵抗に供給される電流）
   を満たすことを特徴とする請求項３に記載の電圧出力回路。
5. 前記第２電圧は、負荷が動作するための電源電圧である、
   ことを特徴とする請求項１乃至請求項４の何れかに記載の電圧出力回路。

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