JP2008047586A - Semiconductor device, and its fabrication process - Google Patents

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聡明 堤
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in which contact resistance can be reduced, and to provide its fabrication process. <P>SOLUTION: The n-type source-drain region 8 in an NMIS region 130 contains n-type impurities at a relatively high concentration and it is connected with silicide 26. The SiGe<SB>x</SB>region 24 in a PMIS region 140 contains p-type impurities at a relatively high concentration, and it is connected with the silicide 26. Barrier height of the silicide 26 formed in the NMIS region 130 and n-type silicon is lower than the barrier height of Ni silicide and the n-type silicon. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置およびその製造方法に関し、特に、特性のばらつきや劣化を低減するための技術に関する。   The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a technique for reducing variation in characteristics and deterioration.

従来の半導体装置(CMISFET)の構造について説明する。従来のCMISFETにおいては、シリコン基板主面内の一部に、素子分離絶縁膜が配置されている。素子分離絶縁膜に挟まれた一の領域にNMISFETが配置され(NMIS領域)、素子分離絶縁膜に挟まれた他の領域にPMISFETが配置される(PMIS領域)。   A structure of a conventional semiconductor device (CMISFET) will be described. In the conventional CMISFET, an element isolation insulating film is disposed on a part of the main surface of the silicon substrate. An NMISFET is disposed in one region sandwiched between element isolation insulating films (NMIS region), and a PMISFET is disposed in another region sandwiched between element isolation insulating films (PMIS region).

NMISFETおよびPMISFETは、いずれも、ゲート絶縁膜とポリシリコンとシリサイドとの積層構造体において、ポリシリコンゲートおよびシリサイドの両側面にサイドウォールが配置されている。   Each of NMISFET and PMISFET has a laminated structure of a gate insulating film, polysilicon, and silicide, and sidewalls are disposed on both sides of the polysilicon gate and silicide.

NMIS領域においては、シリコン基板主面内に、N型イクステンション領域とN型ソースドレイン領域とが配置されている。また、PMIS領域においては、シリコン基板主面内に、P型イクステンション領域とP型ソースドレイン領域とが配置されている。N型ソースドレイン領域およびP型ソースドレイン領域は、いずれも、比較的に高い不純物濃度を有しシリサイドと電気的に接続されている。   In the NMIS region, an N-type extension region and an N-type source / drain region are arranged in the main surface of the silicon substrate. In the PMIS region, a P-type extension region and a P-type source / drain region are disposed in the main surface of the silicon substrate. Each of the N-type source / drain region and the P-type source / drain region has a relatively high impurity concentration and is electrically connected to the silicide.

このような半導体装置は、例えば特許文献1〜2に記載されている。   Such a semiconductor device is described in Patent Documents 1 and 2, for example.

特開2005−129551号公報JP 2005-129551 A 特開2004−356576号公報JP 2004-356576 A

MISFET等のトランジスタにおいては、ソース・ドレイン間に電圧を印加し電流を流すが、その電流値は、トランジスタの寄生抵抗により決定される。この寄生抵抗は、チャネル領域の抵抗(R1)、イクステンション領域の抵抗(R2)、(金属)シリサイドと不純物拡散領域(イクステンション領域およびソースドレイン領域)との接触抵抗(R3)、およびシリサイドの抵抗(R4)を直列に接続させたものであり、抵抗値(R1+R2+R3+R4)を有するものである。   In a transistor such as a MISFET, a voltage is applied between a source and a drain to pass a current. The current value is determined by the parasitic resistance of the transistor. This parasitic resistance includes the resistance (R1) of the channel region, the resistance (R2) of the extension region, the contact resistance (R3) between the (metal) silicide and the impurity diffusion region (extension region and source / drain region), and the silicide resistance. A resistor (R4) is connected in series and has a resistance value (R1 + R2 + R3 + R4).

デバイスの微細化に伴い、ゲート長が短くなるのでチャネル抵抗R1は低減するものの、ゲート幅が狭くなりシリサイドと不純物拡散領域との接触面積が減少するので接触抵抗R3は大きくなる。従って、この接触抵抗R3の増大がトランジスタ特性へ大きく影響することになる。   As the device is miniaturized, the gate length is shortened and the channel resistance R1 is reduced. However, the gate width is narrowed and the contact area between the silicide and the impurity diffusion region is reduced, so that the contact resistance R3 is increased. Therefore, the increase in the contact resistance R3 greatly affects the transistor characteristics.

この接触抵抗R3は、有効質量mとバリアハイトφとドーパント濃度Nと定数ε,hとを用いて、R3∝exp[4π(εm)1/2φ/(hN1/2)]と表される。従って、接触抵抗R3を低減するためには、ドーパント濃度Nを上げるかバリアハイトφを下げる必要がある。 This contact resistance R3 is expressed as R3∝exp [4π (εm) 1/2 φ / (hN 1/2 )] using the effective mass m, barrier height φ, dopant concentration N, and constants ε, h. . Therefore, in order to reduce the contact resistance R3, it is necessary to increase the dopant concentration N or lower the barrier height φ.

ドーパント濃度Nは、浅接合化に伴い低減する傾向にあるので、接触抵抗R3は上昇する傾向にある。従って、接触抵抗R3を低減するためには、バリアハイトφを大きく下げる必要がある。しかし、このバリアハイトφは、シリコン基板の材料であるシリコンとシリサイドの材料となる金属とにより決定されるものであるが、N型シリコンとシリサイドとのバリアハイトをバリアハイトφNとしP型シリコンとシリサイドとのバリアハイトをバリアハイトφPとすると、和(φN+φP)は下地基板のシリコンで決定され金属の種類に依らず一定である。すなわち、一方導電型シリコンとシリサイドとの接触抵抗が低くなるような金属を選択しても、その分、他方導電型シリコンとシリサイドとの接触抵抗が高くなるので、バリアハイトφN,φPの両方を同時に下げることはできず、従って、接触抵抗を下げることができない。よって、駆動電流を向上させることができない。 Since the dopant concentration N tends to decrease with the shallow junction, the contact resistance R3 tends to increase. Therefore, in order to reduce the contact resistance R3, it is necessary to greatly reduce the barrier height φ. However, this barrier height phi is is to be determined by the metal of silicon and silicide material which is the material of the silicon substrate, a P-type silicon and a silicide barrier height and the barrier height phi N and N-type silicon and a silicide Is the barrier height φ P , the sum (φ N + φ P ) is determined by the silicon of the underlying substrate and is constant regardless of the type of metal. That is, even if a metal whose contact resistance between one conductivity type silicon and silicide is low is selected, the contact resistance between the other conductivity type silicon and silicide increases accordingly, so both barrier heights φ N and φ P Cannot be lowered at the same time, and therefore the contact resistance cannot be lowered. Therefore, the drive current cannot be improved.

すなわち、従来のCMISFETを有する半導体装置においては、デバイスの微細化に伴い、NMISFETおよびPMOSFETの両方の駆動電流を向上させることが困難となりつつあるという問題点があった。   That is, the conventional semiconductor device having a CMISFET has a problem that it is becoming difficult to improve the drive currents of both the NMISFET and the PMOSFET with the miniaturization of the device.

本発明は、以上の問題点を解決するためになされたものであり、接触抵抗を低減できる半導体装置およびその製造方法を提供することを目的とする。   The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device capable of reducing contact resistance and a manufacturing method thereof.

本発明に係る半導体装置は、P型MISトランジスタが配置されたPMIS領域およびN型MISトランジスタが配置されたNMIS領域を同一のシリコン基板上に有する半導体装置であって、前記PMIS領域に配置されたP型ソースドレイン領域と、前記NMIS領域に配置されたN型ソースドレイン領域と、前記P型ソースドレイン領域および前記N型ソースドレイン領域にそれぞれ電気的に接しNiおよび所定の金属を含むシリサイドとを備え、前記所定の金属のシリサイドとN型シリコンとのバリアハイトはNiのシリサイドとN型シリコンとのバリアハイトより低く、前記P型ソースドレイン領域はGeを含む。   A semiconductor device according to the present invention is a semiconductor device having a PMIS region in which a P-type MIS transistor is disposed and an NMIS region in which an N-type MIS transistor is disposed on the same silicon substrate, and is disposed in the PMIS region. A P-type source / drain region; an N-type source / drain region disposed in the NMIS region; and a silicide containing Ni and a predetermined metal in electrical contact with the P-type source / drain region and the N-type source / drain region, respectively. The barrier height between the predetermined metal silicide and N-type silicon is lower than the barrier height between Ni silicide and N-type silicon, and the P-type source / drain region includes Ge.

本発明に係る半導体装置は、P型MISトランジスタが配置されたPMIS領域およびN型MISトランジスタが配置されたNMIS領域を同一のシリコン基板上に有する半導体装置であって、前記PMIS領域に配置されたP型ソースドレイン領域と、前記NMIS領域に配置されたN型ソースドレイン領域と、前記P型ソースドレイン領域および前記N型ソースドレイン領域にそれぞれ電気的に接しNiおよび所定の金属を含むシリサイドとを備え、前記所定の金属のシリサイドとN型シリコンとのバリアハイトはNiのシリサイドとN型シリコンとのバリアハイトより低く、前記P型ソースドレイン領域はGeを含む。従って、P型ソースドレイン領域と第1シリサイドとのバリアハイトおよびN型ソースドレイン領域と第2シリサイドとのバリアハイトの両方を低くすることができる。よって、P型MISトランジスタおよびN型MISトランジスタの両方の駆動能力を向上させることができる。   A semiconductor device according to the present invention is a semiconductor device having a PMIS region in which a P-type MIS transistor is disposed and an NMIS region in which an N-type MIS transistor is disposed on the same silicon substrate, and is disposed in the PMIS region. A P-type source / drain region; an N-type source / drain region disposed in the NMIS region; and a silicide containing Ni and a predetermined metal in electrical contact with the P-type source / drain region and the N-type source / drain region, respectively. The barrier height between the predetermined metal silicide and N-type silicon is lower than the barrier height between Ni silicide and N-type silicon, and the P-type source / drain region includes Ge. Therefore, both the barrier height between the P-type source / drain region and the first silicide and the barrier height between the N-type source / drain region and the second silicide can be lowered. Therefore, it is possible to improve the drive capability of both the P-type MIS transistor and the N-type MIS transistor.

<実施の形態1>
図1は、実施の形態1に係る半導体装置(CMISFET)の構造を示す断面図である。
<Embodiment 1>
FIG. 1 is a cross-sectional view showing the structure of the semiconductor device (CMISFET) according to the first embodiment.

図1に示されるように、シリコン基板1主面内の一部に、素子分離絶縁膜2a〜2cが配置されている。図1のシリコン基板1においては、素子分離絶縁膜2a〜2bに挟まれた領域にNMISFETが配置され(NMIS領域130)、素子分離絶縁膜2b〜2cに挟まれた領域にPMISFETが配置される(PMIS領域140)。すなわち、図1のCMISFETにおいては、同一のシリコン基板1上にNMIS領域130およびPMIS領域140が設けられている。   As shown in FIG. 1, element isolation insulating films 2 a to 2 c are arranged on a part of the main surface of the silicon substrate 1. In the silicon substrate 1 of FIG. 1, an NMISFET is disposed in a region sandwiched between the element isolation insulating films 2a to 2b (NMIS region 130), and a PMISFET is disposed in a region sandwiched between the element isolation insulating films 2b to 2c. (PMIS region 140). That is, in the CMISFET of FIG. 1, the NMIS region 130 and the PMIS region 140 are provided on the same silicon substrate 1.

NMISFETおよびPMISFETは、いずれも、ゲート絶縁膜3とポリシリコンゲート4とシリサイド26との積層構造体において、ポリシリコンゲート4およびシリサイド26の両側面にサイドウォール7が配置されている。   In each of the NMISFET and PMISFET, sidewalls 7 are arranged on both side surfaces of the polysilicon gate 4 and the silicide 26 in the laminated structure of the gate insulating film 3, the polysilicon gate 4 and the silicide 26.

NMIS領域130においては、シリコン基板1主面内に、N型イクステンション領域5とN型ソースドレイン領域8とが配置されている。また、PMIS領域140においては、シリコン基板1主面内に、P型イクステンション領域6とSiGex領域24とが配置されている。 In the NMIS region 130, the N-type extension region 5 and the N-type source / drain region 8 are disposed in the main surface of the silicon substrate 1. In the PMIS region 140, the P-type extension region 6 and the SiGe x region 24 are disposed in the main surface of the silicon substrate 1.

N型ソースドレイン領域8は、比較的に高濃度のN型不純物を含んでおり、シリサイド26と電気的に接続されている。   The N-type source / drain region 8 contains a relatively high concentration of N-type impurities and is electrically connected to the silicide 26.

また、SiGex領域24は、比較的に高濃度のP型不純物を含んでおり、シリサイド26と電気的に接続されている。すなわち、SiGex領域24は、P型ソースドレイン領域として機能するものである。 Further, the SiGe x region 24 contains a relatively high concentration of P-type impurities and is electrically connected to the silicide 26. That is, the SiGe x region 24 functions as a P-type source / drain region.

図2〜8は、図1の半導体装置の製造方法を示す断面図である。なお、以下では、SiGex領域24が形成される前のシリコン基板1の領域をP型ソースドレイン領域とも呼ぶ。 2 to 8 are cross-sectional views illustrating a method of manufacturing the semiconductor device of FIG. Hereinafter, the region of the silicon substrate 1 before the SiGe x region 24 is formed is also referred to as a P-type source / drain region.

まず、図2に示されるように、シリコン基板1主面内の一部に、シャロートレンチアイソレーション法により素子分離絶縁膜2a〜2cを形成する。   First, as shown in FIG. 2, element isolation insulating films 2a to 2c are formed on a part of the main surface of the silicon substrate 1 by a shallow trench isolation method.

次に、素子分離絶縁膜2a〜2cが形成されたシリコン基板1上の全面に、ゲート絶縁膜3を形成する。このゲート絶縁膜3は、シリコン酸化膜、シリコン酸窒化膜、およびHf酸化物等から構成される高誘電率絶縁膜である。   Next, the gate insulating film 3 is formed on the entire surface of the silicon substrate 1 on which the element isolation insulating films 2a to 2c are formed. The gate insulating film 3 is a high dielectric constant insulating film composed of a silicon oxide film, a silicon oxynitride film, an Hf oxide, or the like.

次に、ゲート絶縁膜3上の全面に、ポリシリコンをCVD法等により例えば100nm程度形成する。   Next, polysilicon is formed on the entire surface of the gate insulating film 3 by, for example, about 100 nm by a CVD method or the like.

次に、ポリシリコン上の全面に、例えばシリコン窒化膜からなるマスク21を形成する。   Next, a mask 21 made of, for example, a silicon nitride film is formed on the entire surface of the polysilicon.

次に、リソグラフィー法およびエッチング法により、ポリシリコン(およびマスク21)をパターニングする。これにより、素子分離絶縁膜2a〜2bに挟まれたNMIS領域130および素子分離絶縁膜2b〜2cに挟まれたPMIS領域140に、ポリシリコンゲート4のみを残すことができる。   Next, the polysilicon (and the mask 21) is patterned by lithography and etching. Thereby, only the polysilicon gate 4 can be left in the NMIS region 130 sandwiched between the element isolation insulating films 2a to 2b and the PMIS region 140 sandwiched between the element isolation insulating films 2b to 2c.

次に、図3に示されるように、リソグラフィー法およびエッチング法により、NMIS領域130にP(リン)やAs(砒素)等のN型不純物を比較的に浅く注入しN型イクステンション領域5を形成するとともにPMIS領域140にB(ボロン)やBF2等のP型不純物を比較的に浅く注入しP型イクステンション領域6を形成する。 Next, as shown in FIG. 3, N-type impurities such as P (phosphorus) and As (arsenic) are implanted relatively shallowly into the NMIS region 130 by lithography and etching, so that the N-type extension region 5 is formed. At the same time, a P-type extension region 6 is formed by implanting a P-type impurity such as B (boron) or BF 2 into the PMIS region 140 relatively shallowly.

次に、ポリシリコン4の両側面に、例えば、シリコン酸化膜や、シリコン窒化膜とシリコン酸化膜との積層構造体から、サイドウォール7を形成する。   Next, sidewalls 7 are formed on both side surfaces of the polysilicon 4 from, for example, a silicon oxide film or a laminated structure of a silicon nitride film and a silicon oxide film.

次に、リソグラフィー法により、NMIS領域130にP(燐)やAs(砒素)等のN型不純物を比較的に深く且つ比較的に高い濃度で選択的に注入しN型ソースドレイン領域8を形成する。   Next, N-type impurities such as P (phosphorus) and As (arsenic) are selectively implanted into the NMIS region 130 at a relatively deep and relatively high concentration by lithography to form the N-type source / drain region 8. To do.

次に、図4に示されるように、例えばシリコン酸化膜からなるマスク22、およびフォトレジスト23を、シリコン基板1全面の上方に順次形成した後に、リソグラフィー法により、フォトレジスト23をPMIS領域140において選択的に除去する。そして、NMIS領域130において選択的に残されたフォトレジスト23をマスクとしたエッチング法により、マスク22を選択的に除去する。これにより、マスク22およびフォトレジスト23をNMIS領域130に選択的に形成することができる。なお、このとき、マスク22(シリコン酸化膜)とマスク21(シリコン窒化膜)とは、材料が異なるので、一体化されることはない。   Next, as shown in FIG. 4, after a mask 22 made of, for example, a silicon oxide film and a photoresist 23 are sequentially formed over the entire surface of the silicon substrate 1, the photoresist 23 is formed in the PMIS region 140 by lithography. Selectively remove. Then, the mask 22 is selectively removed by an etching method using the photoresist 23 selectively left in the NMIS region 130 as a mask. Thereby, the mask 22 and the photoresist 23 can be selectively formed in the NMIS region 130. At this time, the mask 22 (silicon oxide film) and the mask 21 (silicon nitride film) are not integrated because they are made of different materials.

次に、図5に示されるように、フォトレジスト23を除去した後に、マスク22を用いて、シリコン基板1のうちPMIS領域140において露出した領域をエッチングする。具体的には、シリコン基板1のうちPMIS領域140においてサイドウォール7と素子分離絶縁膜2b,2cとに挟まれたP型ソースドレイン領域が例えば30nm程度堀り込まれる。   Next, as shown in FIG. 5, after removing the photoresist 23, a region exposed in the PMIS region 140 of the silicon substrate 1 is etched using the mask 22. Specifically, a P-type source / drain region sandwiched between the sidewall 7 and the element isolation insulating films 2b and 2c in the PMIS region 140 of the silicon substrate 1 is dug to about 30 nm, for example.

次に、図6に示されるように、P型ソースドレイン領域において、SiおよびGeを含む材料をCVD法でエピタキシャル成長させ堆積させることによりSiGex領域24を形成する。 Next, as shown in FIG. 6, a SiGe x region 24 is formed in the P-type source / drain region by epitaxially growing and depositing a material containing Si and Ge by a CVD method.

次に、熱リン酸によりPMIS領域140におけるマスク21を除去した後に、イオン注入法およびアニール法によりP型不純物を比較的に高い濃度でP型ソースドレイン領域(SiGex領域24)にドーピング(注入および拡散)する。 Next, after the mask 21 in the PMIS region 140 is removed by hot phosphoric acid, P-type impurities are doped (implanted) into the P-type source / drain region (SiGe x region 24) at a relatively high concentration by ion implantation and annealing. And diffuse).

次に、図7に示されるように、リソグラフィー法によりNMIS領域130を選択的に露出させることでマスク22を除去した後に、熱リン酸によりNMIS領域130におけるマスク21を除去する。   Next, as shown in FIG. 7, after the mask 22 is removed by selectively exposing the NMIS region 130 by lithography, the mask 21 in the NMIS region 130 is removed by hot phosphoric acid.

次に、図8に示されるように、スパッタ法により、シリコン基板1全面の上方に、Niと所定の金属との合金からなる合金層25を例えば10nn程度形成する。この所定の金属は、N型シリコンと反応して金属シリサイドを形成した場合に、N型シリコンとNiとが反応してNiシリサイドを形成した場合に比べて、N型シリコンに対するバリアハイトが低くなるような金属であり、例えば、Yb、Ta、Cr、Zr、Eu、Gd、Dy、Er、Hf、Y、La、およびHoから選択される金属である。   Next, as shown in FIG. 8, an alloy layer 25 made of an alloy of Ni and a predetermined metal is formed on the entire surface of the silicon substrate 1 by sputtering, for example, about 10 nn. When the predetermined metal reacts with N-type silicon to form a metal silicide, the barrier height against the N-type silicon is lower than when N-type silicon reacts with Ni to form Ni silicide. For example, a metal selected from Yb, Ta, Cr, Zr, Eu, Gd, Dy, Er, Hf, Y, La, and Ho.

次に、合金層25上の全面に、酸化防止用のキャップ膜としてTiN膜11を例えば10nm程度形成する。なお、このTiN膜11形成は、合金層25が大気に暴露されないように、合金層25の形成に連続して行われる。   Next, a TiN film 11 is formed on the entire surface of the alloy layer 25 to a thickness of about 10 nm as an anti-oxidation cap film, for example. The TiN film 11 is formed continuously with the formation of the alloy layer 25 so that the alloy layer 25 is not exposed to the atmosphere.

次に、図1に示されるように、RTA(Rapid Thermal Anneal)法で例えば250〜400℃且つ30〜100秒の第1の熱処理を行うことにより、シリコン基板1のうち合金層25に接している領域(具体的には、サイドウォール7と素子分離絶縁膜2a,2b,2cとにそれぞれ挟まれた領域)において、Siと合金層25とを反応させ、シリサイド26を形成する。このRTA処理においては、ランプアニール装置やホットプレートアニール装置が用いられる。なお、TiN膜11を形成する目的は、スパッタ法により合金層25が形成されてからRTA処理が行われるまでの間に、大気の酸素もしくは水分により合金層25表面が酸化されるのを防ぐことである。   Next, as shown in FIG. 1, the first heat treatment is performed at 250 to 400 ° C. for 30 to 100 seconds by an RTA (Rapid Thermal Anneal) method, for example, so as to contact the alloy layer 25 in the silicon substrate 1. In a region (specifically, a region sandwiched between the sidewall 7 and the element isolation insulating films 2a, 2b, and 2c), Si and the alloy layer 25 are reacted to form a silicide 26. In this RTA process, a lamp annealing apparatus or a hot plate annealing apparatus is used. The purpose of forming the TiN film 11 is to prevent the surface of the alloy layer 25 from being oxidized by oxygen or moisture in the atmosphere between the formation of the alloy layer 25 by sputtering and the RTA treatment. It is.

次に、未反応の合金層25やTiN膜11を硫酸および過酸化水素水の混合液により除去する。TiNはSiとは反応しないので、TiN膜11は、上記の混合液により全て溶解し除去される。   Next, the unreacted alloy layer 25 and the TiN film 11 are removed with a mixed solution of sulfuric acid and hydrogen peroxide solution. Since TiN does not react with Si, the TiN film 11 is completely dissolved and removed by the above mixed solution.

なお、この後、必要に応じ、低抵抗化のために第2の熱処理を行ってもよい。第1の熱処理が例えば300℃で行われたとすると、形成されるシリサイドは、比較的に抵抗が高いNi2Siが主成分である。すなわち、未反応の合金層25を除去した後に、さらに高い温度(例えば450〜500℃)で第2の熱処理を行うことにより、Ni2Siを、比較的に抵抗が低いNiSiを主成分とするシリサイドへ変えることができる。トランジスタの性能劣化を防止し高性能なトランジスタを得るためには、600℃以下が好ましいが、合金層25に含まれるNiの割合を高く(例えば90%)設定することにより、NiSiを主成分とする低抵抗なシリサイドが600℃以下の低い温度で形成することができる。 Thereafter, a second heat treatment may be performed to reduce the resistance as necessary. If the first heat treatment is performed at 300 ° C., for example, the silicide formed is mainly composed of Ni 2 Si having a relatively high resistance. That is, after the unreacted alloy layer 25 is removed, the second heat treatment is performed at a higher temperature (for example, 450 to 500 ° C.), so that Ni 2 Si is a main component of NiSi having a relatively low resistance. It can be changed to silicide. In order to prevent deterioration in the performance of the transistor and obtain a high-performance transistor, the temperature is preferably 600 ° C. or lower. However, by setting the ratio of Ni contained in the alloy layer 25 to be high (for example, 90%), The low-resistance silicide can be formed at a low temperature of 600 ° C. or lower.

以上により、シリサイドを自己整合的に形成する所謂サリサイドプロセスにより、本実施の形態に係るCMISFETが形成される。その後、周知の手法を用いて、トランジスタへ電源や信号を供給するための多層配線を形成することにより、デバイスが完成する。   As described above, the CMISFET according to the present embodiment is formed by a so-called salicide process in which silicide is formed in a self-aligned manner. Thereafter, the device is completed by forming a multilayer wiring for supplying power and signals to the transistor by using a known method.

このように、本実施の形態に係る半導体装置およびその製造方法においては、Yb等の所定の金属とNiとの合金をSiと反応させシリサイド26を形成することにより、NMIS領域130における(ショットキー)バリアハイトφNを低くすることができる。また、PMIS領域140においては、Ni等の金属との反応性がGeに比べて高いSiが優先的に反応するので、シリサイド26とP型ソースドレイン領域のSiとの界面にGeを層状に偏析する。これにより、上記界面において、Ge濃度が高まりバンドギャップが狭くなるので、バリアハイトφPを低くすることができる。すなわち、NMIS領域130およびPMIS領域140の両方における接触抵抗を低減することができる。従って、NMISFETおよびPMOSFETの両方の駆動能力を向上させることにより、高集積で高性能な半導体装置を製造することができる。 As described above, in the semiconductor device and the manufacturing method thereof according to the present embodiment, an alloy of Ni with a predetermined metal such as Yb and Ni reacts with Si to form silicide 26 (Schottky in NMIS region 130). ) barrier height phi N can be lowered. In the PMIS region 140, Si, which has a higher reactivity with metals such as Ni, reacts preferentially than Ge, so that Ge is segregated in layers at the interface between the silicide 26 and Si in the P-type source / drain region. To do. As a result, the Ge concentration is increased and the band gap is narrowed at the interface, so that the barrier height φ P can be lowered. That is, the contact resistance in both the NMIS region 130 and the PMIS region 140 can be reduced. Therefore, by improving the drive capability of both the NMISFET and the PMOSFET, a highly integrated and high performance semiconductor device can be manufactured.

なお、上述においては、図5〜6に示されるように、PMIS領域140の一部(すなわちP型ソースドレイン領域)を堀り込んだ後にSiGex領域24を形成する場合について説明した。P型ソースドレイン領域を堀り込むことにより、PMIS領域140におけるチャネルに歪を加え駆動能力を向上させることが可能となる。しかし、これに限らず、あるいは、P型ソースドレイン領域を堀り込まずにSiGex領域24を形成しても、同様に、シリサイド26とSiとの界面にGeを偏析させることによりPMIS領域140における接触抵抗を低減することができる。 In the above description, as shown in FIGS. 5 to 6, the case where the SiGe x region 24 is formed after the PMIS region 140 is partially excavated (that is, the P-type source / drain region) has been described. By digging in the P-type source / drain region, it is possible to improve the driving capability by applying strain to the channel in the PMIS region 140. However, the present invention is not limited to this, or even if the SiGe x region 24 is formed without digging the P-type source / drain region, the PMIS region 140 is similarly formed by segregating Ge at the interface between the silicide 26 and Si. The contact resistance in can be reduced.

<実施の形態2>
実施の形態1においては、合金層25に含まれる金属とSiGex領域24に含まれるSiとをシリサイド反応させることによりシリサイド26を形成する。このとき、SiGex領域24に含まれるSiはGeより優先的に反応するが、このシリサイド反応は、Geが含まれていることにより不均一となりやすいので、モフォロジー劣化が生じる場合がある。
<Embodiment 2>
In the first embodiment, silicide 26 is formed by causing a silicide reaction between the metal contained in alloy layer 25 and Si contained in SiGe x region 24. At this time, Si contained in the SiGe x region 24 reacts preferentially over Ge, but this silicide reaction is likely to be non-uniform due to the inclusion of Ge, so that morphological degradation may occur.

図9は、実施の形態2に係る半導体装置(CMISFET)の製造方法を示す断面図である。   FIG. 9 is a cross-sectional view illustrating the method for manufacturing the semiconductor device (CMISFET) according to the second embodiment.

図9は、実施の形態1に係る図5において、CVD法によりSiGex領域24上に選択的にシリコン領域27を形成させたものである。 FIG. 9 shows a silicon region 27 selectively formed on the SiGe x region 24 by the CVD method in FIG. 5 according to the first embodiment.

本実施の形態は、SiGex領域24上に選択的にシリコン領域27を形成させる以外は、実施の形態1と同様の工程を行うので、ここでの詳細な説明は省略する。 In the present embodiment, the same steps as those in the first embodiment are performed except that the silicon region 27 is selectively formed on the SiGe x region 24, and thus detailed description thereof is omitted here.

図9に示されるシリコン領域27は、後の工程でシリサイド反応に消費される分の膜厚を有するように形成されている。このようにシリコン領域27を形成することにより、後の工程でシリサイド反応が行われた場合において、SiGex領域24をほとんどシリサイド反応に関与させることなくシリコン領域27のみをシリサイド反応させるとともに、実施の形態1と同様にシリサイド26とSiとの界面にGeを偏析させることができる。 The silicon region 27 shown in FIG. 9 is formed so as to have a film thickness that is consumed by the silicide reaction in a later step. By forming the silicon region 27 in this manner, when a silicide reaction is performed in a later step, only the silicon region 27 is silicided without causing the SiGe x region 24 to participate in the silicide reaction. Similar to Embodiment 1, Ge can be segregated at the interface between the silicide 26 and Si.

このように、本実施の形態に係る半導体装置およびその製造方法においては、実施の形態1の効果に加えて、モフォロジー劣化を低減できるという効果を奏する。   Thus, in addition to the effects of the first embodiment, the semiconductor device and the manufacturing method thereof according to the present embodiment have an effect that morphological degradation can be reduced.

<実施の形態3>
実施の形態1においては、SiGex領域24をCVD法により形成する場合について説明した。しかし、これに限らず、SiGex領域24は、イオン注入法により形成されてもよい。
<Embodiment 3>
In the first embodiment, the case where the SiGe x region 24 is formed by the CVD method has been described. However, the present invention is not limited to this, and the SiGe x region 24 may be formed by an ion implantation method.

図10は、実施の形態3に係る半導体装置(CMISFET)の製造方法を示す断面図である。   FIG. 10 is a cross-sectional view illustrating the method of manufacturing the semiconductor device (CMISFET) according to the third embodiment.

図10は、実施の形態1に係る図5において、マスク22を用いてシリコン基板1のP型ソースドレイン領域をエッチングし掘り込むのではなく、マスク28を用いてシリコン基板1のP型ソースドレイン領域にGeを注入しSiGex領域29を形成させたものである。なお、実施の形態1においては、図2のポリシリコンゲート4の形成で用いたマスク21を残置することにより図5のP型ソースドレイン領域のエッチングにおいてポリシリコンゲート4を保護している。しかし、本実施の形態においては、P型ソースドレイン領域のエッチングは行われずポリシリコンゲート4を保護する必要がないので、ポリシリコンゲート4を形成した後にマスク21は除去されるものとする。この場合、マスク21は、リソグラフィー法により形成する通常のフォトレジストを用いれば、アッシングにより容易に除去できる。また、マスク28も、リソグラフィー法により形成するフォトレジストが使用でき、注入後アッシングにより容易に除去可能である。 FIG. 10 shows the P-type source / drain of the silicon substrate 1 using the mask 28 instead of etching the P-type source / drain region of the silicon substrate 1 using the mask 22 in FIG. 5 according to the first embodiment. Ge is implanted into the region to form a SiGe x region 29. In the first embodiment, the polysilicon gate 4 is protected in the etching of the P-type source / drain region of FIG. 5 by leaving the mask 21 used in the formation of the polysilicon gate 4 of FIG. However, in the present embodiment, the P-type source / drain region is not etched and the polysilicon gate 4 does not need to be protected. Therefore, the mask 21 is removed after the polysilicon gate 4 is formed. In this case, the mask 21 can be easily removed by ashing if an ordinary photoresist formed by lithography is used. The mask 28 can also be a photoresist formed by lithography, and can be easily removed by ashing after implantation.

本実施の形態は、SiGex領域をCVD法に代えてイオン注入法により形成させる以外は、実施の形態1と同様の工程を行うので、ここでの詳細な説明は省略する(図11は、SiGex領域29を形成させたシリコン基板1全面の上方に実施の形態1に係る図8と同様に合金層25を形成する工程を示しており、図12は、合金層25上の全面に実施の形態1に係る図9と同様にTiN膜11を形成する工程を示している)。 Since this embodiment performs the same process as in the first embodiment except that the SiGe x region is formed by an ion implantation method instead of the CVD method, a detailed description thereof is omitted here (FIG. FIG. 12 shows a process of forming the alloy layer 25 on the entire surface of the silicon substrate 1 on which the SiGe x region 29 is formed, as in FIG. 8 according to the first embodiment. This shows the step of forming the TiN film 11 as in FIG.

このように、本実施の形態に係る半導体装置およびその製造方法においては、SiGex領域をCVD法に代えてイオン注入法により形成させるので、P型ソースドレイン領域をエッチングする工程を省くことができる。従って、実施の形態1の効果に加えて、製造工程を簡略化できるという効果を奏する。 As described above, in the semiconductor device and the manufacturing method thereof according to the present embodiment, the SiGe x region is formed by the ion implantation method instead of the CVD method, so that the step of etching the P-type source / drain region can be omitted. . Therefore, in addition to the effect of the first embodiment, the manufacturing process can be simplified.

実施の形態1に係る半導体装置の構造を示す断面図である。1 is a cross-sectional view illustrating a structure of a semiconductor device according to a first embodiment. 実施の形態1に係る半導体装置の製造方法を示す断面図である。8 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment. FIG. 実施の形態1に係る半導体装置の製造方法を示す断面図である。8 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment. FIG. 実施の形態1に係る半導体装置の製造方法を示す断面図である。8 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment. FIG. 実施の形態1に係る半導体装置の製造方法を示す断面図である。8 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment. FIG. 実施の形態1に係る半導体装置の製造方法を示す断面図である。8 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment. FIG. 実施の形態1に係る半導体装置の製造方法を示す断面図である。8 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment. FIG. 実施の形態1に係る半導体装置の製造方法を示す断面図である。8 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment. FIG. 実施の形態2に係る半導体装置の製造方法を示す断面図である。FIG. 10 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the second embodiment. 実施の形態3に係る半導体装置の製造方法を示す断面図である。FIG. 10 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the third embodiment. 実施の形態3に係る半導体装置の製造方法を示す断面図である。FIG. 10 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the third embodiment. 実施の形態3に係る半導体装置の製造方法を示す断面図である。FIG. 10 is a cross-sectional view showing the method for manufacturing the semiconductor device according to the third embodiment.

符号の説明Explanation of symbols

1 シリコン基板、2a〜2c 素子分離膜、3 ゲート絶縁膜、4 ポリシリコンゲート、5 N型イクステンション領域、6 P型イクステンション領域、7 サイドウォール、8 N型ソースドレイン領域、11 TiN膜、21,22,28 マスク、23 フォトレジスト、24,29 SiGex領域、25 合金層、26 シリサイド、27 シリコン層、130 NMIS領域、140 PMIS領域。
1 silicon substrate, 2a to 2c element isolation film, 3 gate insulating film, 4 polysilicon gate, 5 N-type extension region, 6 P-type extension region, 7 sidewall, 8 N-type source / drain region, 11 TiN film, 21, 22, 28 mask, 23 photoresist, 24, 29 SiGe x region, 25 alloy layer, 26 silicide, 27 silicon layer, 130 NMIS region, 140 PMIS region.

Claims (8)

P型MISトランジスタが配置されたPMIS領域およびN型MISトランジスタが配置されたNMIS領域を同一のシリコン基板上に有する半導体装置であって、
前記PMIS領域に配置されたP型ソースドレイン領域と、
前記NMIS領域に配置されたN型ソースドレイン領域と、
前記P型ソースドレイン領域および前記N型ソースドレイン領域にそれぞれ電気的に接しNiおよび所定の金属を含むシリサイドと
を備え、
前記所定の金属のシリサイドとN型シリコンとのバリアハイトはNiのシリサイドとN型シリコンとのバリアハイトより低く、前記P型ソースドレイン領域はGeを含む
半導体装置。
A semiconductor device having a PMIS region in which a P-type MIS transistor is arranged and an NMIS region in which an N-type MIS transistor is arranged on the same silicon substrate,
A P-type source / drain region disposed in the PMIS region;
An N-type source / drain region disposed in the NMIS region;
A silicide containing Ni and a predetermined metal in electrical contact with the P-type source / drain region and the N-type source / drain region, respectively.
The barrier height of the predetermined metal silicide and N-type silicon is lower than the barrier height of Ni silicide and N-type silicon, and the P-type source / drain region contains Ge.
請求項1に記載の半導体装置であって、
前記P型ソースドレイン領域において前記Geはシリサイドとの界面に層状に配置されている
半導体装置。
The semiconductor device according to claim 1,
In the P-type source / drain region, the Ge is arranged in a layer form at the interface with the silicide.
請求項1又は請求項2に記載の半導体装置であって、
前記所定の金属は、Yb、Ta、Cr、Zr、Eu、Gd、Dy、Er、Hf、Y、La、およびHoから選択される金属である
半導体装置。
The semiconductor device according to claim 1 or 2, wherein
The semiconductor device, wherein the predetermined metal is a metal selected from Yb, Ta, Cr, Zr, Eu, Gd, Dy, Er, Hf, Y, La, and Ho.
P型MISトランジスタが配置されたPMIS領域およびN型MISトランジスタが配置されたNMIS領域を同一のシリコン基板上に有する半導体装置の製造方法であって、
前記PMIS領域にP型ソースドレイン領域を形成するP型ソースドレイン領域形成工程と、
前記NMIS領域にN型ソースドレイン領域を形成する工程と、
前記P型ソースドレイン領域および前記N型ソースドレイン領域にそれぞれ電気的に接しNiおよび所定の金属を含むシリサイドを形成するシリサイド形成工程と
を備え、
前記所定の金属のシリサイドとN型シリコンとのバリアハイトはNiのシリサイドとN型シリコンとのバリアハイトより低く、前記P型ソースドレイン領域はGeを含む
半導体装置の製造方法。
A method of manufacturing a semiconductor device having a PMIS region in which a P-type MIS transistor is disposed and an NMIS region in which an N-type MIS transistor is disposed on the same silicon substrate,
A P-type source / drain region forming step of forming a P-type source / drain region in the PMIS region;
Forming an N-type source / drain region in the NMIS region;
A silicide formation step of forming a silicide containing Ni and a predetermined metal in electrical contact with the P-type source / drain region and the N-type source / drain region, respectively.
The barrier height between the predetermined metal silicide and N-type silicon is lower than the barrier height between the Ni silicide and N-type silicon, and the P-type source / drain region contains Ge.
請求項4に記載の半導体装置の製造方法であって、
前記P型ソースドレイン領域形成工程は、前記PMIS領域へGeを含む材料をCVDにより堆積させる工程を有する
半導体装置の製造方法。
A method of manufacturing a semiconductor device according to claim 4,
The method of manufacturing a semiconductor device, wherein the P-type source / drain region forming step includes a step of depositing a Ge-containing material on the PMIS region by CVD.
請求項5に記載の半導体装置の製造方法であって、
前記P型ソースドレイン領域形成工程の前に、前記PMIS領域を部分的にエッチングする工程
をさらに備える半導体装置の製造方法。
A method of manufacturing a semiconductor device according to claim 5,
A method for manufacturing a semiconductor device, further comprising a step of partially etching the PMIS region before the step of forming the P-type source / drain region.
請求項6に記載の半導体装置の製造方法であって、
前記P型ソースドレイン領域形成工程の後かつ前記シリサイド形成工程の前に、前記P型ソースドレイン領域上にシリコン領域を形成する工程を有する
半導体装置の製造方法。
A method of manufacturing a semiconductor device according to claim 6,
A method of manufacturing a semiconductor device, comprising: forming a silicon region on the P-type source / drain region after the P-type source / drain region forming step and before the silicide forming step.
請求項4に記載の半導体装置の製造方法であって、
前記P型ソースドレイン領域形成工程は、前記PMIS領域へGeを注入する工程を有する
半導体装置の製造方法。
A method of manufacturing a semiconductor device according to claim 4,
The method of manufacturing a semiconductor device, wherein the P-type source / drain region forming step includes a step of injecting Ge into the PMIS region.
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