JP2007535813A - アバランシェを阻止できる大電流ｍｏｓデバイスおよび動作方法。 - Google Patents

アバランシェを阻止できる大電流ｍｏｓデバイスおよび動作方法。 Download PDF

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Abstract

特に大電流を使用する場合、MOSトランジスタ（５１）のドレイン（７４）中に、衝撃イオン化によって、電子‐正孔の対が生成されて、それによって寄生バイポーラトランジスタ（３８）が破壊的に導電性になる。正孔は、内在の抵抗を有するMOSトランジスタ（５１）の本体領域（７６）を通過してソース（８０）に達し、ソース（８０）はグランドのように比較的低電圧で保持される。正孔電流は本体領域（７６）中に電圧を発生させてベース（４２）として作用する。この増大したベース電圧は寄生バイポーラトランジスタ（３８）を導電性にする。この可能性は、エミッタ（４４）として作用するソース（８０）と本体領域（７６）との間のインピーダンスを介してチャネル電流を流すことによって、ソース（８０）と本体領域（７６）の間に電圧発生させることによって大幅に減少する。これによって、ベース電圧の増大に伴ってエミッタ電圧が増加し、それによって、寄生バイポーラトランジスタ（３８）が導電性になるのを防止する。

Description

本発明は半導体に関し、特には、アバランシェを阻止できる大電流ＭＯＳデバイスおよびその動作方法に関する。
パワーデバイスの小型化か絶え間なく進む中で、エネルギー機能は大きな関心事である。実際に、パワーＭＯＳデバイスのサイズは、オン抵抗の面ではまだ限界になっていないが、エネルギー機能の面で限界に来ている。自動車への応用においては、パワーＭＯＳデバイスに課せられたエネルギーへの要求によって、デバイス温度が急激に上昇して、その跳ね返りによって対応するデバイスが電気的に機能しなくなることもある。更に、パワーＭＯＳデバイス中の内在の寄生バイポーラトランジスタが特定のデバイスを電熱破壊して、そのデバイスの純粋な熱的限界を実現するのを妨害する。
図１は、従来技術のＬＤＭＯＳＦＥＴデバイス１０の断面図である。このＬＤＭＯＳＦＥＴは、Ｐ型基板１２、Ｎ型井戸領域１４、Ｐ型本体領域１６、Ｎ＋拡散領域１８と２０およびＰ＋拡散領域２２からなる。Ｎ型＋拡散領域２０はＰ＋拡散領域２２と一部重複している。Ｎ＋拡散領域１８とＮ型井戸領域１４はドレイン領域を形成している。Ｎ型＋拡散領域２０とＰ＋拡散領域２２とはデバイスのソース領域を形成している。Ｐ＋拡散領域２２はＰ型本体領域１６と接続している。
ＬＤＭＯＳＦＥＴデバイス１０は更に、酸化物絶縁領域２４、誘電体領域２６（ゲート電極２８の下部のゲート誘電体を含む）、およびゲート電極２８も含む。ＬＤＭＯＳＦＥＴデバイス１０は更に、ドレインとソースの電気接続３０および３２（例えばシリサイド）を含む。ソース接続領域３２は、Ｎ型＋拡散領域２０の上に拡がって接続している。参照番号３４および３６で示される導電材料は、デバイス１０の上面で、ドレイン領域とソース領域に接続している。
ＬＤＭＯＳＦＥＴデバイス１０の不利な点は、内在の寄生バイポーラトランジスタ３８も含むことである。寄生バイポーラトランジスタ３８は、コレクタ４０（Ｎ型井戸４０とＮ＋拡散領域１８に相当）、ベース４２（Ｐ型本体領域１６に相当）、およびエミッタ４４（Ｎ型＋拡散領域２０に相当）からなる。ベース４２とエミッタ４４との間に、ＲB1で示される抵抗体４６がある（Ｐ型本体領域１６内のＮ型＋拡散領域２０の側面に沿って伸びている、Ｐ型本体領域１６の一部に相当）。エミッタ４４はＰ＋本体接続２２とＮ型＋拡散領域２０との両方に有効に接続している。大電流伝導と高ドレインーソース電圧で動作する際、寄生バイポーラトランジスタ３８はデバイス１０を電熱破壊して、純粋な熱的限界に達するのを妨害する。
必要とされているのは、改良された大電流ＭＯＳデバイスであり、上述の問題を克服する方法である。
一実施例によると、半導体デバイスは、基板、Ｐ型背面ドープと上部表面を有する基板中の活性領域、第１のＰレベルを有するＰ本体領域、表面でＰ型領域中に形成され、トランジスタのチャネルの第１境界を形成するＮ型領域、Ｐ本体領域から離れてチャネルの第２境界を形成するＮ型ドリフト領域、およびＰ本体領域と、Ｐ本体領域中に形成されたＮ型領域との間で接続されたインピーダンスを含む。
大電流を流すと、電子と正孔との対はＭＯＳトランジスタのドレインで生成され、それによって、内在の寄生バイポーラトランジスタが破壊的導電性になる。正孔は、固有の抵抗値を有するＭＯＳトランジスタの本体領域を通過してソースに行き、グランドのような比較的に低電圧を維持する。正孔の電流によって、本体領域中で電圧が増加して、ベースとして作用する。この増加したベース電圧が、寄生バイポーラトランジスタを導電性にする。この現象は、チャネル電流が本体領域との間のインピーダンスを通過することによって、エミッタとして作用するソースと本体領域との間に電圧を発生させることによって、大幅に減少する。これによって、ベース電圧の増加に伴ってエミッタ電圧が増大し、それによって、寄生バイポーラトランジスタが導電性になるのを防止する。
したがって、パワーＬＤＭＯＳＦＥＴデバイスの真の熱的能力を実現するためには、ＬＤＭＯＳＦＥＴデバイスに内在する寄生バイポーラトランジスタは不活性になる必要がある。内在する寄生バイポーラトランジスタが不活性になると、ＬＤＭＯＳＦＥＴデバイスの電力分散能力に対する電気的影響が除去される。一実施例において、ソースの接続は浮遊状態であり、抵抗体または低電圧ツェナーダイオードはソースと本体接続の間に置かれる。更に、本体接続は最終デバイスの有効ソース端子として扱われる。
本発明の実施例で、電流はＬＤＭＯＳＦＥＴデバイスを流れるので、電流によって、ソースを通って本体の接続に逆バイアスが生ずる。それによって、内在する寄生バイポーラトランジスタが、エネルギー能力テストの際に発生するのを妨げる。更に、エネルギー能力も、従来公知のデバイスよりも４０％向上する。
図２は、本発明の実施例による、インピーダンス６２を含むＬＤＭＯＳＦＥＴ５０の概略的ダイアグラムである。ＬＤＭＯＳＦＥＴ５０は、ゲート５２、ドレイン５４、およびソース５６を含み、更に、ソース５６から離れた本体接続５８を含む。ここで本体接続５８は、デバイス５０の実効的ソース６０に接続している。インピーダンス６２は本体接続５８と真のソース５６を接続して、実効的ソース６０を有効にしている。インピーダンス６２は、特定のＬＤＭＯＳＦＥＴの実行への必要性に応じて、能動インピーダンスや受動インピーダンスからなる。
図３は、本発明の実施例による、ツェナーダイオード６４を含むＬＤＭＯＳＦＥＴ５１の概略的ダイアグラムである。ＬＤＭＯＳＦＥＴ５１は、ゲート５２、ドレイン５４、およびソース５６を含み、更に、ソース５６から離れた本体接続５８を含む。ここで本体接続５８は、デバイス５１の実効的ソース６０に接続している。ツェナーダイオード６４は本体接続５８と真のソース５６を接続して、実効的ソース６０を有効にしている。
図４は、本発明の実施例による、ツェナーダイオード６４を含む図３のＬＤＭＯＳＦＥＴ５１の断面図である。ＬＤＭＯＳＦＥＴ５１は、Ｐ型基板７２、Ｎ井戸領域７４、Ｐ型本体領域７６、Ｎ＋拡散７８と８０およびＰ＋拡散領域８２からなる。Ｎ＋拡散８０は一部分がＰ＋拡散領域８２と重複している。更に、Ｎ＋拡散７８とＮ井戸領域７４とはＬＤＭＯＳＦＥＴ５１のドレイン領域を形成する。Ｎ＋拡散８０はＬＤＭＯＳＦＥＴ５１の真のソース領域を形成する。
Ｎ＋拡散８０は一部分がＰ＋拡散領域８２と重複している。更に、両方の領域と接触している上部の電気接続がない場合、Ｐ＋拡散領域８２と一部分が重複しているＮ＋拡散領域８０の組合せが（図３の参照番号６４で示される）ツェナーダイオードを形成する。ツェナーダイオード６４は、真のソース８０を本体８２に接続して、実効ソース（図３の参照番号６０）を生成する。更に、Ｐ＋拡散領域８２はＰ型本体領域７６（図３の参照番号５８に示される）と接続する。
図４において、ＬＤＭＯＳＦＥＴ５１は更に、酸化物絶縁領域８４、誘電体８６（ゲート電極８８の下部にあるゲート誘電体を含む）、およびゲート電極８８を含む。ＬＤＭＯＳＦＥＴ５１は更に、ドレインと実効ソース領域のための電気接続９０と９２を含む。電気接続９２は、Ｐ＋拡散領域８２の上部領域内に完全に含まれる。換言すれば、電気接続９２は、Ｎ＋拡散領域８０（デバイス５１の真のソースに対応）にかかってもいないし、接続してもいない。従って電気接続９２はツェナーダイオード６４の邪魔をしない。更に、参照番号９４と９６で示された導電材料はドレインと実効ソース領域とに、デバイス５１の上面で接続している。
図４のＬＤＭＯＳＦＥＴデバイス５１の利点は、内在する寄生バイポーラトランジスタ３８は含むが、デバイスの電力処理能力は図１の実施例に比べて大きく向上することである。寄生バイポーラトランジスタ３８はコレクタ４０（Ｎ型井戸７４とＮ＋拡散７８に相当）、ベース４２（Ｐ型本体領域７６に相当）、エミッタ４４（Ｎ型拡散８０に相当）、および、ベース４２とエミッタ４４との間に位置する、ＲB1で示される抵抗体４６（Ｐ型本体領域７６内のＮ＋拡散領域８０の側面に沿って伸びるＰ型本体領域７６の一部分に相当）を含む。エミッタ４４はツェナーダイオード６４を介してＰ＋拡散領域８２と実効接続している。
ＬＤＭＯＳＦＥＴデバイス５１を用いて大電流伝導と高ドレイン‐ソース電圧で動作する際、ツェナーダイオード６４は寄生バイポーラトランジスタ３８のベース４２とエミッタ４４との間に逆バイアスを生ずる。この逆バイアスが、寄生バイポーラトランジスタ３８の早期の伝導性を防止する。換言すれば、逆バイアスが、寄生バイポーラトランジスタ３８を抑制する。逆バイアスが、寄生バイポーラトランジスタ３８の早期の伝導性を遅延させ、伝導性になることに応答したデバイス５１の電熱破壊を抑制する。従って、ツェナーダイオード６４による逆バイアスを可能にして、デバイス５１の純粋な熱的限界近傍までの電力処理能力を達成する。
図５は、本発明の実施例による、抵抗体６６を含むＬＤＭＯＳＦＥＴデバイス５３の概略ダイアグラム図である。ＬＤＭＯＳＦＥＴデバイス５３は、ゲート５２、ドレイン５４およびソース５６からなり、更に、ソース５６から分離された本体接続５８からなる。本体接続５８はデバイス５３の実効的ソース６０に接続されている。抵抗体６６は本体接続５８と真のソース５６とを接続して実効的ソース６０を可能にしている。
図６は、本発明の実施例による、ＬＤＭＯＳＦＥＴデバイスの内部に抵抗体６６を含む、図５のＬＤＭＯＳＦＥＴデバイス５３の断面図である。ＬＤＭＯＳＦＥＴデバイス５３は、Ｐ型基板７２、Ｎ井戸領域７４、Ｐ型本体領域１００、Ｎ＋拡散７８と１０２、およびＰ＋拡散領域１０４からなる。Ｎ＋拡散１０２はＰ＋拡散領域１０４と重複しておらず、所定の間隔で離れている。Ｎ＋拡散７８とＮ井戸領域７４とはＬＤＭＯＳＦＥＴ５３のドレイン領域を形成する。Ｎ＋拡散１０２はＬＤＭＯＳＦＥＴ５３の真のソース領域を形成する。
Ｎ＋拡散１０２はＰ＋拡散領域１０４と重複しておらず、所定の間隔で離れている。しかしながら抵抗体１１０は、真のソース１０２ｗｐ本体接続１０４と接続して、実効ソースを活性化する（図５の参照番号６０に示す）。図６の実施例において、抵抗体１１０はＬＤＭＯＳＦＥＴ５３の内部にある。更に、Ｐ＋拡散領域１０４はＰ型本体領域１００と接続している（図５の参照番号５８に示す）。
図６において、ＬＤＭＯＳＦＥＴ５３は更に、酸化物絶縁領域８４、誘電体８６（ゲート電極の下のゲート誘電体を含む）、およびゲート電極８８を含む。ＬＤＭＯＳＦＥＴ５３は更に、ドレイン領域と実効ソース領域のため電気接続９０と１０６（例えば適当なシリサイド）を含む。電気接続１０６はＰ＋拡散領域１０４の上部にある領域内に完全に含まれる。換言すれば、電気接続１０６はＮ＋拡散１０２（駄馬いす５３の真のソースに相当）とは橋渡しされてもいず、接続されてもいない。更に、参照番号９４と１１６で示される導電材料は、デバイス５３の上面で、ドレイン領域と実効ソース領域に接続されている。
図６には更に、電気接続１０８、１１２および１１４がある。導電材料１１６が、電気接続１１２を介してデバイス５３の上面で接続されている。導電材料１１８が、電気接続１１４を介してデバイス５３の上面で抵抗体１１０の他端で接続され、電気接続１０８を介してデバイス５３の上面で真のソース１０２と接続されている。
図７は、本発明の実施例による、ＬＤＭＯＳＦＥＴ５５の外部の抵抗体１１３を含む、図５のＬＤＭＯＳＦＥＴの断面図である。図７の実施例は図６とは下記のような違いはあるが類似している。導電材料１１６がＬＤＭＯＳＦＥＴ５５の上部で、外部の抵抗体１１３と接続している。従って導電材料１１６がデバイス５５の実効ソースに接続されている。デバイス５５の上面で、導電材料１１８は導電材料１０８を解して真のソース１０２と接続している。導電材料は更に外部の抵抗体１１３の他端に接続している。
図８は、公知のＬＤＭＯＳＦＥＴと本発明の実施例によるＬＤＭＯＳＦＥＴとを比較する、第１の温度２５℃と第２の温度１５０℃での、ドレイン‐ソース電圧（ボルト）に対する電力（ワット）を示すグラフである。曲線１２２と１２４に関して、２５℃での低温動作では、曲線１２２は、本発明の実施例によるＬＤＭＯＳＦＥＴの電力処理能力を示し、曲線１２４は、公知のＬＤＭＯＳＦＥＴ電力処理能力を示す。２５℃で約３６ボルトでのＶDSでは、ΔＷ（即ちエネルギー差分）は約１０％のオーダーである。２５℃で約５４ボルトでのＶDSでは、ΔＷ（即ちエネルギー差分）は約２４％のオーダーである。
図８で更に、曲線１２６と１２８に関して、１５０℃での高温動作では、曲線１２６は、本発明の実施例によるＬＤＭＯＳＦＥＴの電力処理能力を示し、曲線１２８は、公知のＬＤＭＯＳＦＥＴ電力処理能力を示す。１５０℃で約３４ボルトでのＶDSでは、ΔＷ（即ちエネルギー差分）は約３３％のオーダーである。１５０℃で約５４ボルトでのＶDSでは、ΔＷ（即ちエネルギー差分）は約４４％のオーダーである。従って、高温と低温でのエネルギー能力が明らかに改良した。更に、故障テストで、本発明の実施例によるＬＤＭＯＳＦＥＴの中央で測定した温度は６５０Ｋから７２０Ｋに増大した。これはエネルギーの大幅な増加を示す。
図９は、温度（℃）での電力分散のグラフ１３０であり、本発明の実施例による本発明の実施例による本体／ソースを分離したＬＤＭＯＳＦＥＴと、公知の本体／ソースをショートさせたＬＤＭＯＳＦＥＴとの電力処理能力と比較した。曲線１３２と１３４とに関して、曲線１３２は本発明の実施例によるＬＤＭＯＳＦＥＴの電力処理能力を示す。ここでは、本体接続と真のソースは分離されている（すなわち、相互に直接接続をしていない）。曲線１３４は、公知のＬＤＭＯＳＦＥＴデバイスの電力処理能力を示す。ここでは、本体／ソースをショートされている（すなわち、相互に直接接続している）。２５℃での低温動作では、ΔＷ（即ちエネルギー差分）は約４４％のオーダーである。１５０℃での高温動作では、ΔＷ（即ちエネルギー差分）は約５６％のオーダーである。
従って半導体デバイスの一実施例は、基板、Ｐ型の背面のドーピングと上部面を有する基板中の活性領域、第１のＰ領域を有するＰ型本体領域、上部面でＰ型本体領域中に形成された、トランジスタのチャネルの第１の境界を形成するＮ型領域、Ｐ型本体領域から離れて、チャネルの第２の境界を形成するＮドリフト領域、Ｐ型本体領域間を接続するインピーダンス、およびＰ型本体領域中に形成されたＮ型領域からなる。Ｐ型本体領域は内在的な抵抗を有する。大電流がチャネルを通過するとき、Ｎ型本体領域は電子と正孔の対を生成する。Ｐ型本体領域を通過する電子と正孔の対のうち少なくとも幾つかの正孔は、Ｐ型本体領域中で電圧降下を起こす。チャネルを通過する電流はインピーダンスを通り、それによって、ソース領域とＰ型本体領域との間に逆バイアスが発生して、Ｐ型本体領域中の電圧降下を相殺する。
他の実施例において、寄生のバイポーラトランジスタを有するＭＯＳトランジスタは、ＭＯＳトランジスタのチャネルを有し、内在抵抗を有する第１の導電タイプの第１の本体領域を含む。第１の本体領域は寄生バイポーラトランジスタのベースである。ＭＯＳトランジスタは更に、チャネルに隣接し、寄生バイポーラトランジスタのエミッタであるソース領域を含む。ドレイン領域はチャネル領域に隣接し、寄生トランジスタのコレクタである。更にインピーダンスが、第１の本体領域とソース領域との間を接続している。ドレイン領域はチャネル中の大電流が通ると電子と正孔の対を生成する。電子と正孔の対のうち少なくとも幾つかの正孔は第１の本体領域を通過してソース領域に達し、寄生バイポーラトランジスタのベースで電圧上昇を起こす。チャネルを通過する電流はインピーダンスを通る。最後に、寄生バイポーラトランジスタのエミッタ上でインピーダンスが充分に電圧を高めて、寄生バイポーラトランジスタが導電性になるのを防ぐ。
更に別の実施例において、ゲート、ドレイン、ソース、および本体領域にチャネルを有するトランジスタを動作する方法を下記する。チャネルを通って、ドレインからソースに大電流が流れる。チャネル中を大電流が通ると、ドレイン中に電子と正孔の対を生成する。電子と正孔の対のうち少なくとも幾つかの正孔は第１の本体領域を通過してソース領域に達し、本体領域中で電圧差を起こす。最後に、ソースと本体領域との間に電圧差が生じて、本体領域での電圧差を相殺する。ソースと本体領域との間に接続されたインピーダンスを大電流が通過することによって電圧差が生じる。
上述の明細書において、種々の実施例を参照として開示した。しかしながら、請求項に示された実施例の範囲を逸脱せずに種々の修正や改変が可能である。例えば、ここの実施例は集積回路の一部であってもよい。従って、明細書や図は説明のためになされたものであって、限定するものではない。すべての修正は本発明の範囲内に入る。
利点、他の特長、および問題解は、特定の実施例について記載されている。しかしながら、利点、他の特長、問題解、および他の、利点、他の特長、および問題解を生じる要素は、すべての請求項の必須の特長としては構成されていない。ここで使用されている言葉「からなる」「備える」およびその派生語は、プロセス、方法、事項、装置を限定するものではなく、プロセス、方法、事項、装置に固有ではない他の要素を含んでも良い。
従来技術によるLDMOSFETの断面図。 本発明の一実施例による、インピーダンスを含むLDMOSFETの概略図。 本発明の一実施例による、ツェナーダイオードを含むLDMOSFETの概略図。 本発明の一実施例による、ツェナーダイオードを含むLDMOSFETの断面図。 本発明の一実施例による、抵抗体を含むLDMOSFETの概略図。 本発明の一実施例による、LDMOSFETの内部に抵抗体を含む図５のLDMOSFETの断面図。 本発明の一実施例による、LDMOSFETの外部に抵抗体を含む図５のLDMOSFETの断面図。 ２５℃と１５０℃とでの公知のLDMOSFETと本発明のLDMOSFETとの電力処理能力を比較した、ドレインからソースへの電圧（V）に対する電力（W）のグラフ表示。 本体とソースがショートしている公知のLDMOSFETと本体とソースが分離している本発明のLDMOSFETとの電力処理能力を比較した、温度（℃）に対する電力消費（W）のグラフ表示。

Claims (20)

  1. 基板（７２）と、
    Ｐ型背面ドーピングと上部面とを有する、基板（７２）上の活性領域と、
    第１のＰレベルを有するＰ型本体領域（７６、１００）と、
    Ｐ型本体領域（７６、１００）中の上部面に形成され、トランジスタのチャネルの第１境界を形成するＮ型領域（８０，１０２）と、
    Ｐ型本体領域（７６、１００）から離れて、チャネルの第２境界を形成するＮドリフト領域（７４）と、
    Ｐ型本体領域（７６、１００）と同Ｐ型本体領域中に形成されたＮ型領域（８０，１０２）とを接続するインピーダンス（６２）と、
    からなる半導体デバイス（５０，５１，５３、５５）。
  2. ドレイン接続になるためにＮドリフト領域（７４）の重ドープ領域（７８）を含む請求項１に記載の半導体デバイス。
  3. Ｐ型本体領域（７６、１００）は内在の抵抗体を有することと、
    大電流がチャネルを通過することによって、Ｎドリフト領域（７４）が電子‐正孔の対を生成することと、
    Ｐ型本体領域（７６、１００）を通過する電子‐正孔の対のうちの正孔の少なくとも幾つかが、Ｐ型本体領域（７６、１００）中で電圧を降下させることと、
    チャネルを通過する電流はインピーダンス（６２）を通過し、それによって、ソース領域とＰ型本体領域との間に逆バイアスが生じて、Ｐ型本体領域中での電圧降下をオフセットする、請求項１に記載の半導体デバイス。
  4. インピーダンス（６２）は抵抗体（６６）またはツェナーダイオード（６４）からなる請求項３に記載の半導体デバイス。
  5. Ｐ型本体領域（７６、１００）はＰ型の下面（７２）よりもドーピング濃度が高い請求項１に記載の半導体デバイス。
  6. インピーダンス（６２）とＰ型本体領域（７６、１００）との間を接続するために、Ｐ型本体領域中にＰ型の重ドープ領域（８２、１０４）を更に含む請求項５に記載の半導体デバイス。
  7. 集積回路の一部分であるインピーダンス（６２）が集積回路の外部または集積回路の内部にある請求項１に記載の半導体デバイス。
  8. 寄生バイポーラトランジスタ（３８）を有するＭＯＳトランジスタ（５０，５１、５３、５５）であって、
    ＭＯＳトランジスタのチャネルおよび内在抵抗を有する第１の導電型で、かつ、寄生バイポーラトランジスタのベースである、第１の本体領域（７６，１００）と、
    チャネルに隣接して、寄生バイポーラトランジスタ（３８）のエミッタになる、MOSトランジスタのソース領域（８０、１０２）と、
    チャネル領域に隣接して、寄生バイポーラトランジスタ（３８）のコレクタになる、MOSトランジスタのドレイン領域（７４）と、
    第１の本体領域（７６，１００）とソース領域（８０、１０２）との間を接続するインピーダンス（６２）と、
    からなるトランジスタ。
  9. チャネル中の大電流に応答して、電子‐正孔の対を発生するドレイン領域（７４）と、
    第１の本体領域（７６，１００）３を通過してソース領域（８０、１０２）に達し、寄生バイポーラトランジスタ（３８）ベース上で電圧を増大させる、電子‐正孔の対のうちの正孔の少なくとも幾つかと、
    チャネルを通過してインピーダンス（６２）を通過する電流と、
    寄生トランジスタ（３８）が導電性になるのを妨げるために、寄生バイポーラトランジスタのエミッタ上に充分な電圧を発生させるインピーダンス（６２）と、からなる請求項８に記載のMOSトランジスタ。
  10. インピーダンス（６２）は抵抗体（６６）またはツェナーダイオード（６４）からなる請求項９に記載の半導体デバイス。
  11. インピーダンス（６２）と第１の本体領域（７６、１００）との間を接続するために、第１の本体領域（７６、１００）中に第１の導電型の重ドープ領域（１０４）を更に含む請求項９に記載の半導体デバイス。
  12. 集積回路の一部分であるインピーダンス（６２）が集積回路の外部または集積回路の内部にある請求項９に記載の半導体デバイス。
  13. 基板（７２）と、
    上部面を有する基板（７２）上の活性領域と、
    第１の導電型である、MOSトランジスタのチャネルを有する第１本体領域（１００）と、
    第２の導電型である、チャネルに隣接するMOSトランジスタのソース領域（１０２）と、
    第２の導電型である、チャネル領域に隣接するドレイン領域（７４）と、
    集積回路の外部の第１接続を受けて、第１本体領域と接続するための第１端子（１１６）と、
    集積回路の外部の第２接続を受けて、ソース領域（１０２）と接続するための第２端子（１１８）と、
    からなる、MOSトランジスタ（５３，５５）を有する集積回路。
  14. 更に、第１端子（１１６）と第２端子（１１８）との間を接続するインピーダンス（６２）からなり、
    Ｎドリフト領域（７４）が、チャネル中の大電流に応答して、電子‐正孔の対を生成することと、
    第１本体領域（１００）を通過する電子‐正孔の対のうちの正孔の少なくとも幾つかが、第１本体領域（１００）中で電圧差分を発生させることと、
    電流がチャネルを通過してインピーダンス（６２）を通過することと、
    インピーダンス（６２）が電圧を発生して、第１本体領域（１００）中の電圧差分をオフセットすることと、
    からなる請求項１３に記載の半導体デバイス。
  15. インピーダンスは抵抗体またはツェナーダイオードからなる請求項１４に記載の半導体デバイス。
  16. 基板（７２）と、
    上部面を有する基板（７２）上の活性領域と、
    上部面での第１本体領域であって、MOSトランジスタのチャネルを有する第１本体領域（７６、１００）と、
    上部面でのソース領域であって、チャネルに隣接するMOSトランジスタのソース領域（８２、１０２）と、
    上部面での第１ドレイン領域であって、チャネル領域に隣接するMOSトランジスタのドレイン領域（７４）と、
    ソース領域（８２、１０２）と第１本体領域（７６、１００）との間でインピーダンスを接続するためのインピーダンス手段（６２）と、
    からなる、MOSトランジスタを有する集積回路。
  17. 更に、ソース（８０，１０２）と第１本体領域（７６、１００）との間を接続するインピーダンス（６２）であって、
    チャネル中の大電流に応答して、電子‐正孔の対を発生するドレイン領域（７４）と、
    第１の本体領域（８０，１０２）を通過してソース領域（７６、１００）に達し、第１本体領域中に電圧差分を発生させる、電子‐正孔の対のうちの正孔の少なくとも幾つかと、
    チャネルを通過してインピーダンス（６２）を通過する電流と、
    第１本体領域中の電圧差分をオフセットするために電圧を降下させるインピーダンス（６２）と、
    からなる請求項１６に記載のMOSトランジスタ。
  18. 本体領域（１００）はグランドに接続され、インピーダンス手段（６２）は、ソース領域（８０，１０２）とグランドとの間に電圧差分を発生させるためである請求項１６に記載のMOSトランジスタ。
  19. ゲート（８８）、ドレイン（７４）、ソース（８０，１０２）および本体領域（７６、１００）中にチャネルを有するトランジスタ（５０、５１、５３、５５）を動作する方法であって、
    チャネルを介してドレイン（７４）からソース（８０、１０２）に大電流を流す工程と、
    チャネル中の大電流に応答してドレイン（７４）中に、電子‐正孔の対を生成させる工程と、
    本体領域（７６，１００）を介してソース領域（８０、１０２）に、電子‐正孔の対のうちの正孔の少なくとも幾つかが通って、本体領域に電圧差分を生じさせる工程と、
    ソース領域（８０、１０２）と本体領域との間に電圧差分を生じさせて、本体領域中の電圧差分をオフセットする工程と、からなる方法。
  20. 電圧差分を生じさせる工程は、前記ソース領域（８０、１０２）と本体領域（７６、１００）との間を接続するインピーダンス（６２）を介して大電流を通過させる工程による請求項１９に記載の方法。
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