JP2007521503A - 集積ディスプレイ装置 - Google Patents

Abstract

複数のグループに結合されている複数の表示素子（Ｄｘ）を有するディスプレイと、ディスプレイを制御するさまざまな回路部とを備えた集積ディスプレイ装置を説明する。ディスプレイは、特に、例えば、行および列に配された表示素子の形式をとるグループを有する（ＰまたはＯ）ＬＥＤマトリックスのようなピクセルベースのディスプレイである。回路部の動作原理は、シフトレジスタのそれであり、走査線およびデータ線用の通常の（Ｎ×Ｍ）個の外部接触は、８または１０個のそのような接触に減らすことができる。この回路部の本質的な利点は、回路部が、１つの回路ボード上のディスプレイ装置に、マトリックスディスプレイとともに集積化できることである。

Description

本発明は、複数のグループに結合されている複数の表示素子を有するディスプレイを備えた集積ディスプレイ装置、特に、例えば、行および列に配された表示素子の形式をとるグループを有する（ＰまたはＯ）ＬＥＤマトリックスのようなピクセルベースのディスプレイを備えた集積ディスプレイ装置、また、このようなディスプレイを制御する回路部を備えた集積ディスプレイ装置に関する。

ピクセルベースのディスプレイは、例えばＰＬＥＤ（ポリマーＬＥＤ）またはＯＬＥＤ（有機ＬＥＤ）のようなＬＥＤのような、Ｎ行およびＭ列の形式をとる複数のグループに配された個々の表示素子のマトリックス型配置から例えば構成される。最も単純な場合、各行および各列は、表示素子を制御し、または、給電する固有の電気的接触を有するので、ディスプレイは、全部で（Ｎ＋Ｍ）個の外部の電気的接続を有することになる。接続の数、そして、関連する駆動回路の費用は、非常に多くの表示素子を有するディスプレイの場合に特に非常に高くなるが、これは欠点とみなされている。

ある手段によってこのようなディスプレイの外部接続の数を減らすさまざまな提案がすでになされている。

例えば、欧州特許０８０９２２８号は、ＬＥＤマトリックスディスプレイの行および／または列を制御または選択するデコーダまたはシフトレジスタを有する駆動回路部を開示している。しかしながら、この駆動回路装置の欠点は、デコーダ素子またはバスラインの数が依然として比較的多い点にある。

そこで、本発明の目的は、必要な外部接続端子の数をもっと劇的に減らす、冒頭で説明したような集積ディスプレイ装置を提供することにある。

本発明の他の目的は、ディスプレイとディスプレイを制御する回路部とを、スペースをセーブするように共通のチップ上に収めることができる、冒頭で説明したような集積ディスプレイ装置を提供することにある。

この目的は、請求項１にしたがって、
複数のグループに結合されている複数の表示素子（Ｄｘ）を有するディスプレイと、
第１のクロック信号により閉じることができ、第２のクロック信号により開くことができる複数のスイッチ（Ｓｗ１，Ｓｗ２，．．．）および複数のインバータ（Ｉｎ１，Ｉｎ２，．．．）を有し、前記ディスプレイを制御する回路部であって、前記スイッチおよびインバータは、表示素子（Ｄｘ）の各グループが各インバータ（Ｉｎ１，Ｉｎ２，．．．）の出力部に接続されるように、交互に直列に接続されている回路部と、
第３のクロック信号が前記直列回路部の入力部に入力されると、一度に少なくとも１つのグループの表示素子（Ｄｘ）が次々に選択されていくように、前記第１および前記第２のクロック信号を前記直列回路部の第１、第３、第５、などのスイッチ（Ｓｗ１，Ｓｗ３，Ｓｗ５，．．．）に交番で入力し、前記第２および前記第１のクロック信号を第２、第４、第６、などのスイッチ（Ｓｗ２，Ｓｗ４，Ｓｗ６，．．．）に交番で入力するのを媒介する少なくとも１つのクロックバスライン（Φ１，Φ２）とを有する集積ディスプレイ装置によって達成される。

この解決方法の特別な利点は、クロックバスラインが以下で説明する理由により比較的小さいキャパシタンスしか有せず、また、クロックバスラインをディスプレイの端部で配することができることにある。これにより、第１に、個々の表示素子を相互により短い距離で配することができるという結果、第２に、クロックバスラインは比較的大きな幅を有することができるので、これらのラインの対応する低い抵抗と比較的短いＲＣ時間が達成されるという結果を生じる。

この解決方法の他の利点は、ディスプレイ装置を、表示素子のグループのインターレースおよびノンインターレース動作の双方で構築できることである。

ここで、シフトレジスタの回路構成は、もちろん、画像記録を行うＣＣＤチップを制御するために提供される米国特許４，７２３，１６８号および米国特許４，９０３，２８４号に認められるが、ＬＥＤマトリックス用ではないことに注意されたい。したがって、この従来技術は、本発明に関連するものとしてはみなされない。

従属請求項は、本発明の他の好適な実施態様に関する。

請求項２の実施態様により、一方で、表示素子の比較的高い密度を実現することができる（すなわち、これらの素子間の距離が短くなる）。他方で、クロックバスラインには、比較的大きな幅を与えて、その抵抗が対応して小さくなるようにしてもいよい。

請求項３の実施態様は、好ましくは集積ディスプレイ装置の一部として与えられるディスプレイの配置に関する。

請求項４は、回路部の好適な実現に関する。

請求項５および６は、表示素子のグループのノンインターレース制御のための回路部を有するディスプレイ装置に関する。

これに対し、請求項７から９は、表示素子のグループのインターレース制御に関する。これらの実施態様は、ディスプレイの走査線ばかりではなく、データ線も制御することができるという利点をも有する。

本発明のさらなる詳細、特徴、利点は、図面を参照して与えられる、好ましい実施態様の詳細な記載からあきらかになるだろう。

図１は、公知のパッシブ（ＰまたはＯ）ＬＥＤマトリックスディスプレイを概略的に示しており、図２は、公知のアクティブディスプレイを示している。ディスプレイは、３つの水平方向の行（Ｎ＝３）および３つの垂直方向の列（Ｍ＝３）の形式をとるグループに配された表示素子Ｄｘを有するので、（ＰまたはＯ）ＬＥＤ素子の形式をとる全部で９個の表示素子Ｄｘ（画素）を制御することができる。行は、ディスプレイの動作している間、次々にアドレスされる。すなわち、行は、電源電圧の正極Ｖ＋に連続して次々に接続され、その結果、選択される（走査線）のに対し、表示される画像情報を含む信号（データ線）は列Ｖ１−，Ｖ２−，Ｖ３−に出力される。これらの信号は、任意の時刻においてその瞬間に選択されている行に応じて公知の方法で出力される。したがって、このようなディスプレイを制御するのに必要な外部接続（一般にはボンド接続）の数は、（Ｎ＋Ｍ）個となる。ここで説明している場合では、これらは６個の接続端子である。

図３は、走査線、すなわち、図３の場合では、アクティブまたはパッシブマトリックスディスプレイの水平方向の行Ｒ１，Ｒ２，．．．、を制御する、本発明の第１の回路部を示している。表示素子は、アクティブおよび／またはパッシブＬＥＤ、ＰＬＥＤ（ポリマーＬＥＤ）および／またはＯＬＥＤ（有機ＬＥＤ）であってもよい。

この回路部は、マトリックスディスプレイの第１の行Ｒ１が第２のインバータＩｎ２の出力部に接続され、第２の行Ｒ２が第４のインバータＩｎ４の出力部に接続される、などのように、第１のスイッチＳｗ１と第１のインバータＩｎ１、第２のスイッチＳｗ２と第２のインバータＩｎ２、などの直列回路部から構成されている。スイッチＳｗおよびインバータＩｎの数は、マトリックスディスプレイの各行Ｒを、説明したような方法でこの回路部に接続することができるような数になる。

第１、第３、第５のスイッチＳｗ１，Ｓｗ３，Ｓｗ５，．．．などは、第１のクロックバスラインΦ１を介してスイッチされ、第2、第４のスイッチＳｗ２，Ｓｗ４，．．．などは、第２のクロックバスラインΦ２を介してスイッチされる。

スイッチＳｗ１，Ｓｗ２，．．．は、第１のクロック信号によって閉じることができ、第２のクロック信号によって開くことができる。これらのクロック信号は、関連するクロックバスラインを介してスイッチに入力される。

スイッチＳｗ１，Ｓｗ２，．．．などは、第１のクロックバスラインΦ１に接続されているスイッチＳｗ１，Ｓｗ３，Ｓｗ５，．．．などが開き、第２のクロックバスラインΦ２に接続されているスイッチＳｗ２，Ｓｗ４，．．．などが閉じ、または、第１のクロックバスラインΦ１に接続されているスイッチＳｗ１，Ｓｗ３，Ｓｗ５，．．．などが閉じ、第２のクロックバスラインΦ２に接続されているスイッチＳｗ２，Ｓｗ４，．．．などが開くように、第１および第２のクロック信号によって交互にスイッチされる。

第３のクロックバスラインΦ０を通して与えられる開始パルスは、この直列回路部の入力部（つまり、第１のスイッチＳｗ１の入力部）に入力される。

インバータＩｎ１，Ｉｎ２，．．．はいずれも、電源電圧（ＤＣバス）の正（＋）および負（−）の端子に接続されている。

このように、スイッチングユニットは、ディスプレイの各行Ｒｘを制御するために必要とされる。スイッチングユニットは、例えば第１の行Ｒ１の場合、第１のスイッチＳｗ１と、第１のインバータＩｎ１と、第２のスイッチＳｗ２と、第２のインバータＩｎ２との直列回路部から構成される。

図４は、このようなスイッチングユニットを詳細に示している。２つのスイッチＳｗ１，Ｓｗ２は、ｎ型トランジスタによってそれぞれ形成され、２つのインバータＩｎ１，Ｉｎ２は、ｐ型トランジスタとｎ型トランジスタとの並列回路部によってそれぞれ形成されている。

したがって、マトリックスディスプレイの第Ｎの行を制御するこの回路部を用いると、行Ｒ１，Ｒ２，．．．の数Ｎとは関係なく、３つのクロックバスラインΦ０，Φ１，Φ２の３つの接続と、正および負のＤＣバス（＋，−）の２つの接続、つまり、全部で５つの接続またはバスラインが必要になる。

回路に必要なものは、（４×Ｎ）個のｎ型トランジスタおよび（２×Ｎ）個のｐ型トランジスタになる（図４を参照）。

クロックバスラインΦ０，Φ１，Φ２はそれぞれ、任意の時刻にＮ個のトランジスタをアドレスするように働くにすぎないため、比較的小さいキャパシタンスをそれぞれ有する。また、第１および第２のクロックバスラインΦ１，Φ２は、より大きな幅を持つように、特にディスプレイの端部に配してもよく、ディスプレイの（Ｐ）ＬＥＤ素子のフィールドにわたって延在させる必要はない。これにより、クロックバスラインの抵抗は対応して下がり、ＲＣ時間は比較的短くなる。

これらの理由のため、ディスプレイと一緒に回路部も単一のキャリアまたはチップ上に配し、集積することができる。実際のディスプレイは、クロックバスラインがディスプレイの端部に配されるため、表示素子でもっといっぱいになるようにしてもよい。これは、特にアクティブ（Ｐ）ＬＥＤマトリックスの場合、主要な利点である。

ディスプレイの端部に配されるクロックバスラインΦ１，Φ２は、アルミニウムからなるのが好ましい。

第１の回路部は、シフトレジスタの機能を実行する。開始パルスが第３のクロックバスラインΦ０に加えられた後、各行Ｒｘは、次々に、第１および第２のクロックバスラインΦ１，Φ２（これらにより、これらに接続されるスイッチＳｗ１，Ｓｗ３，．．．；Ｓｗ２，Ｓｗ４，．．．は開き、閉じる）上の第１および第２のクロック信号（＋，０）によって、関連するインバータＩｎ１，Ｉｎ２，．．．に印加される電源電圧の正極（＋）に個々に接続される。

行Ｒｘは、例えば行Ｒｘが第１、第３、などのインバータＩｎ１，Ｉｎ２，．．．のそれぞれの出力部に接続されていれば、（ＰまたはＯ）ＬＥＤ素子の性質に応じて、関連するインバータに印加されている電源電圧の負極（−）に接続されてももちろんよい。また、行Ｒｘは、ＤＣ電圧とパルス信号の組み合わせによって、選択されてもよい。

以上のようにして、ディスプレイのＮ個の（走査）行Ｒｘは、ノンインターレース方法によって次々にアドレスされる。表１は、例としてＮ＝３行の（ＰまたはＯ）ＬＥＤマトリックスディスプレイのクロックダイアグラムを示している。

ここで、“１／２”，“１ １／２”，“２ １／２”が付された列は、行Ｒ１，Ｒ２，Ｒ３のそれぞれの接続の間に存在するインバータＩｎ１，Ｉｎ３，Ｉｎ５，．．．の出力部におけるレベルを示している。列“１”，“２”，“３”の太文字の＋符号は、その中の（ＰまたはＯ）ＬＥＤ素子が、マトリックスディスプレイの列に出力される、画像情報を含む信号にしたがってオン状態となっている、アドレスされたそれぞれの行Ｒ１，Ｒ２，．．．を示している。

すべてのＮ＝３の行は、開始パルスが第３のクロックバスラインΦ０に加えられた後の８（すなわち２Ｎ＋２）クロックパルス後にアドレスが完了しているのが表１から明らかである。

関連する行のＬＥＤ素子の発光は、第１のクロックバスラインΦ１が０レベルになるごとに開始し、第２のクロックバスラインΦ２が０レベルになると終了する。

上述した場合のように、正（＋）レベルでアドレスされず、０レベルでアドレスされるＬＥＤ素子を有するマトリックスディスプレイを用いる場合、第３のクロックバスラインΦ０に加えられる開始パルスが、表１のパルス時刻０および３から８において正レベルであり、パルス時刻１および２において０レベルとなるようにすることで、以上のことを実現してもよい。

あるいは、表１と同じクロックパルスとレベルダイアグラムが与えられるならば、アドレスされるマトリックスディスプレイの行Ｒ１，Ｒ２，．．．は、上で説明したように、“１／２”，“１ １／２”，“２ １／２”で示された図３のインバータＩｎ１，Ｉｎ３，Ｉｎ５，．．．の出力部に接続してもよい。

図５は、マトリックスディスプレイの（走査）列Ｓ１，Ｓ２，Ｓ３を制御する実施形態における第１の回路部を示しており、これらは走査線を表している（これに対し、データ線は、行Ｒ１，Ｒ２，Ｒ３，．．．に接続されている）。

この回路部は、回路構成に関しては、図３に示された回路部とほぼ同一であるので、その構成要素と機能については、図３および図４および表１に関連する説明を参照することができる。

しかしながら、図３とは対照的に、マトリックスディスプレイの第１、第２、第３の列Ｓ１，Ｓ２，Ｓ３，．．．は、今度は、第２、第４、第６などのインバータＩｎ２，Ｉｎ４，Ｉｎ６，．．．の出力部に接続されている。

図６は、アクティブまたはパッシブ（ＰまたはＯ）ＬＥＤマトリックスディスプレイの行Ｒ１，Ｒ２，Ｒ３，．．．を制御する、本発明の第２の回路部を示している。

この回路部もやはり、図３に示したような、第１のスイッチＳｗ１と、第１のインバータＩｎ１と、第２のスイッチＳｗ２と、第２のインバータＩｎ２などの直列回路によって形成されている。

第１、第３、第５、．．．のスイッチＳｗ１，Ｓｗ３，Ｓｗ５，．．．などは、第１のクロックバスラインΦ１を介してやはりスイッチされるのに対し、第２、第４、．．．のスイッチＳｗ２，Ｓｗ４，．．．などは、第２のクロックバスラインΦ２を介してスイッチされる。

これらのスイッチは、交互に、第１のクロックバスラインΦ１に接続されたスイッチＳｗ１，Ｓｗ３，Ｓｗ５，．．．などが開き、第２のクロックバスラインΦ２に接続されたスイッチＳｗ２，Ｓｗ４，．．．などが閉じるか、第１のクロックバスラインΦ１に接続されたスイッチＳｗ１，Ｓｗ３，Ｓｗ５，．．．などが閉じ、第２のクロックバスラインΦ２に接続されたスイッチＳｗ２，Ｓｗ４，．．．などが開くように、それぞれ第１および第２のクロック信号によって同様に開閉される。

第３のクロックバスラインΦ０を介して与えられる開始パルスは、直列回路部の入力部（すなわち、第１のスイッチＳｗ１の入力部）に同様に入力される。

インバータＩｎ１，Ｉｎ２，．．．はいずれも、図３のように、電源電圧ＤＣバスの正（＋）および負（−）の端子に接続されている。

第１の回路部とは対照的に、この第２の回路部では、コンバータＵｍ１，Ｕｍ２，．．．が各インバータＩｎ１，Ｉｎ２，．．．と関連づけられている。さらに詳しく言えば、ディスプレイの第１、第３、第５、などの行Ｒ１，Ｒ３，Ｒ５，．．．は、それぞれ第１、第３、第５のコンバータＵｍ１，Ｕｍ３，Ｕｍ５，．．．を介して、第４または第５のクロックバスラインＡ１，Ｂ１に接続されており、第２、第４、第６、などの行Ｒ２，Ｒ４，Ｒ６，．．．は、それぞれ第２、第４、第６のコンバータＵｍ２，Ｕｍ４，など．．．を介して、第６または第７のクロックバスラインＡ２，Ｂ２に接続されている。

図６に示すように、コンバータＵｍ１，Ｕｍ２，．．．はそれぞれ、任意の時刻において端子の１つは開いており、他方の端子は閉じているように、それぞれ関連するインバータＩｎ１，Ｉｎ２，．．．の入力部または出力部に加えられる信号によってスイッチされる２つの端子を有する。

第１の回路部のこのような変形により、インターレースモードにおいて、マトリックスディスプレイの接続された行Ｒ１，Ｒ２，Ｒ３，．．．の制御が可能になる。

図６は、２つのハーフイメージを有する“ａｂａｂ”スケジュールによるインターレース制御（ラインスキッピング方法）の最も簡単な場合を示している。第１のハーフイメージを選択するために、１レベルが第５のクロックバスラインＢ１に加えられ、０レベルが第６のクロックバスラインＡ２に加えられるのに対し、第２のハーフイメージの選択は、０レベルを第５のクロックバスラインＢ１に加え、１レベルを第６のクロックバスラインＡ２に加えることによってなされる。

第４および第７のクロックバスラインＡ１，Ｂ２は、０レベルに固定して接続されているので、両者は同じボンド接続を有していてもよい。このボンド接続は、望むならば、回路部の０リードとして用いてもよい。

以上のように、例えば第１の行Ｒ１の場合、第１のスイッチＳｗ１と第１のインバータＩｎ１とに加えて第１のコンバータＵｍ１とから構成される、各行Ｒｘを制御するスイッチングユニットが必要である。

図７は、このようなスイッチングユニットを詳細に示している。スイッチＳｗは、ｎ型トランジスタと、ｐ型トランジスタおよびｎ型トランジスタの並列回路部によるインバータＩｎとによって形成されているのに対し、コンバータＵｍは、それぞれｐ型およびｎ型トランジスタを有する２つのオン／オフスイッチによって実現されている。

したがって、マトリックスディスプレイのＮ行を制御するこの第２の回路部を用いると、行Ｒｘの数Ｎとは関係なく、第１から第３のクロックバスラインΦ０，Φ１，Φ２用の３つの接続端子と、第５および第６のクロックバスラインＢ１，Ａ２用の２つの接続端子とが必要になる。また、インバータ用の正および負のＤＣバス（＋，−）用の２つの端子が備えられる。これにより、全部で７本のバスラインが必要になる。回路に必要なものは、（４×Ｎ）個のｎ型トランジスタおよび（３×Ｎ）個のｐ型トランジスタになる（図７を参照）。

第１および第２のクロックバスラインΦ１，Φ２は、それぞれＮ個のトランジスタしかアドレスしないので、やはり比較的低いキャパシタンスを有する。また、クロックバスラインΦ０，Φ１，Φ２は、（Ｐ）ＬＥＤ素子のフィールドに直接延在するのではなく、ディスプレイの端部に配してもよいので、やはり、比較的大きな幅と、低い抵抗と、比較的短いＲＣ時間とを有してもよい。これらの理由で、この第２の回路部は、同様に、ディスプレイ装置を形成するために、ジョイントチップまたはキャリア上に、ディスプレイとともに集積してもよい。ここで、クロックバスラインは、好ましくはディスプレイの外側端部に配されるので、実際のディスプレイは、同様に、かなり高い密度の表示素子で満たすことができる。

第２の回路部の動作機能は、また、シフトレジスタの動作機能である。開始パルスが第３のクロックバスラインΦ０に加えられると、関連するインバータＩｎ１，Ｉｎ２，．．．に印加される電源電圧の正極（＋）が、第１の回路部に関して行った説明にしたがって、第１および第２のクロックバスラインΦ１，Φ２にのった第１および第２のクロック信号（＋，０）によって、各行Ｒｘに順次出力される。

行Ｒｘは、上で説明したように、（ＰまたはＯ）ＬＥＤ素子の性質にしたがい、かわりに、関連するインバータに印加される電源電圧の負極（−）に接続してもよく、また、ＤＣ電圧とパルス信号との組み合わせを出力してもよい。

ここで、２つのハーフイメージの選択は、上で説明したように、第５および第６のクロックバスラインＢ１，Ａ２に加えられる電圧レベルによって行われる。１レベルを第５のクロックバスラインＢ１に加え、０レベルを第６のクロックバスラインＡ２に加えることにより、第１のハーフイメージの（Ｐ）ＬＥＤ素子（行Ｒ１，Ｒ３，Ｒ５，などと続く）が制御されるのに対し、０レベルを第５のクロックバスラインＢ１に加え、１レベルを第６のクロックバスラインＡ２に加えることにより、第2のハーフイメージの（Ｐ）ＬＥＤ素子（行Ｒ２，Ｒ４，Ｒ６，などと続く）がオン状態になる。

上で説明した場合のように、正レベルではなく０レベルで制御される（ＰまたはＯ）ＬＥＤ素子を有するマトリックスディスプレイを用いるならば、第４および第７のクロックバスラインＡ１，Ｂ２を０レベルではなく、１レベルにセットするという簡単な方法によりこれを実現してもよい。この場合、行は０レベルでアクセスされるので、第２のハーフイメージのＬＥＤ素子（行Ｒ２，Ｒ４，Ｒ６，などと続く）は、１レベルを第５のクロックバスラインＢ１に加え、０レベルを第６のクロックバスラインＡ２に加えることにより、オン状態になる。しかしながら、０レベルを第５のクロックバスラインＢ１に加え、１レベルを第６のクロックバスラインＡ２に加えると、第１のハーフイメージ（行Ｒ１，Ｒ３，Ｒ５，などと続く）が表示される。

第４および第７のクロックバスラインＡ１，Ｂ２は、回路ボードの０レベル端子に固定的に接続するのではなく、同じ回路レイアウトを有する（ＰまたはＯ）ＬＥＤの双方の動作が可能となるように、スイッチで切り替え可能なように構築されるのが好ましい。また、回路部のトランジスタの閾値と、ＬＥＤ（パッシブマトリックス、有機物）またはピクセルトランジスタ（アクティブマトリックス）の閾値との間の差の調整を行ってもよい。

以上のように、第２の実施形態の回路部において、ディスプレイのＮ行Ｒｘは、順次、かつ、インターレースモードでアドレスされる。表２は、この例として、Ｎ＝６行の（ＰまたはＯ）ＬＥＤマトリックスディスプレイのパルスダイアグラムを示している。

表の記載は、符号＋および０で示される、関連する行Ｒ１，Ｒ２，．．．のインバータＩｎ１，Ｉｎ２，．．．の出力部における１および０レベルに加えて、接続されている第４から第７のクロックバスラインＡ１，Ｂ１，Ａ２，Ｂ２と、行Ｒ１，Ｒ２，Ｒ３のコンバータＵｍ１，Ｕｍ２，Ｕｍ３，．．．のそれぞれのスイッチの位置（と、与えられた状態の下で行に加えられている電圧）をも含んでいる。

表２から、ハーフイメージ、すなわち、Ｎ＝６のラインを有するマトリックスディスプレイの行Ｒ１，Ｒ３，Ｒ５または行Ｒ２，Ｒ４，Ｒ６（太文字で印字されている）は、開始パルスを第３クロックバスラインΦ０に加えた後の８クロックパルス後にアドレスが完了していることがあきらかである。

また、表２から、マトリックスディスプレイの行のノンインターレース制御が、１レベルを第５および第６のクロックバスラインＢ１，Ａ２の双方に加える場合に得られることがあきらかである。しかしながら、この場合、２行が同時にアドレスされるので、一般的に望ましくない画像解像度の低下が生じうる。

図８は、マトリックスディスプレイの列Ｓ１，Ｓ２，Ｓ３を制御する態様における第２の回路部を示している。

この回路部は、回路構成については、図６に示された回路部とほぼ同一なので、その構成要素と機能については、図６および７および表２に関する説明を参照できる。図６との差は、マトリックスディスプレイの列Ｓ１，Ｓ２，Ｓ３，．．．が、コンバータＵｍ１，Ｕｍ２，Ｕｍ３，．．．に接続されていることである。

第２の回路部では、別のクロックバスラインＡおよびＢを備え、例えば、コンバータＵｍ３およびＵｍ４に接続すると、他のインターレーススキーム、例えば、“ａｂｃｄａｂｃｄ”のインターレース動作も実現することができる。

第１の回路部とは異なり、第２の回路部は、走査線（すなわち、走査行または走査列）を制御することができるだけではなく、ディスプレイのデータ線も制御することができる。この場合、第５および第６クロックバスラインＢ１，Ａ２は、０レベルと１レベルの間においてハーフイメージの周波数で切り替わるのではなく、０レベルとＬＥＤデータレベルの間においてＬＥＤ周波数で切り替わる。スイッチングは、反転されたアドレッシングがなされる（図９で示された極性に対して反転された極性を有するダイオードを備えた）ＬＥＤ素子の場合、１レベルとＬＥＤデータレベルの間で起こる。

最後に、図９は、Ｎ＝３行およびＭ＝６列を有するディスプレイ装置を示しており、したがって、（パッシブ）ＬＥＤマトリックスディスプレイは、示されているように、１８個のＬＥＤ素子（表示素子Ｄｘ）を有する。ディスプレイの行は、第１の実施形態の回路部で制御されるのに対し、列は、列にデータ信号を出力するように、第２の実施形態の回路部で制御される。

ここで、行（走査行）は、上述したように、第１の回路部の３つのクロックバスラインΦ０ｓ，Φ１ｓ，Φ２ｓを介して順次選択されるのに対し、表示される画像情報を含む信号（データ列）は、上で説明したように、５つのクロックバスラインΦ０ｄ，Φ１ｄ，Φ２ｄ，Ｂ１，Ａ２を介して第２の回路部に入力される。

正または負の電源電圧が、同様に、２つのＤＣバス（＋，−）を介してインバータに印加される。したがって、１０本のバスラインが、ディスプレイの行および列の数とは全く独立に必要である。

ディスプレイ装置のマトリックスディスプレイの制御を行う回路に必要なものは、１２（＝４×Ｎ）＋２４（＝４×Ｍ）個のｎ型トランジスタと、６（＝２×Ｎ）＋１８（＝３×Ｍ）個のｐ型トランジスタとなる。

最後に、第２の回路部をも有するマトリックスディスプレイの走査行を制御することも可能である。

マトリックスディスプレイは、ディスプレイの行および列の数に関係なく、全部で１０本のクラックバスラインと２本のＤＣバス、つまり、全部で１２本のバスラインを介して制御される。

この場合、図９に示されたディスプレイは、Ｎ＝３行とＭ＝６列を有しており、その結果、全部で、１２（＝４×Ｎ）＋２４（＝４×Ｍ）個のｎ型トランジスタと、９（＝３×Ｎ）＋１８（＝３×Ｍ）個のｐ型トランジスタのマトリックスディスプレイを制御する回路が必要になる。

示されたパッシブマトリックス素子のかわりに、図２のアクティブマトリックス素子が用いてもよいことは、双方の回路部ばかりではなく、ディスプレイの行および／または列を制御するための組み合わせについても当てはまる。

パッシブＬＥＤマトリックスの回路図である。 アクティブＬＥＤマトリックスの回路図である。 ＬＥＤマトリックスの行を制御する第１の回路部の一部を示した図である。 第１の回路部の一部を詳細に示した図である。 ＬＥＤマトリックスの列を制御する図３の回路部を示した図である。 ＬＥＤマトリックスの行を制御する第２の回路部の一部を示した図である。 第２の回路部の一部を詳細に示した図である。 ＬＥＤマトリックスの列を制御する図６の回路部を示した図である。 第１および第２の回路部とパッシブＬＥＤマトリックスを有するディスプレイ装置を示した図である。

Claims (9)

1. 複数のグループに結合されている複数の表示素子を有するディスプレイと、
   第１のクロック信号により閉じることができ、第２のクロック信号により開くことができる複数のスイッチおよび複数のインバータを有する、前記ディスプレイを制御する回路部であって、前記スイッチおよびインバータは、表示素子の各グループが各インバータの出力部に接続されるように、交互に直列に接続されている当該回路部と、
   少なくとも１つのクロックバスラインとを有し、
   第３のクロック信号が前記直列回路部の入力部に入力されると、一度に少なくとも１つのグループの表示素子が次々に選択されていくように、前記少なくとも１つのクロックバスラインを介して前記第１および前記第２のクロック信号を前記直列回路部の第１、第３、第５、などのスイッチに交番で入力し、前記第２および前記第１のクロック信号を第２、第４、第６、などのスイッチに交番で入力する、集積ディスプレイ装置。
2. 前記表示素子がディスプレイフィールドの形式で配されているキャリアを有し、前記少なくとも１つのクロックバスラインは、前記ディスプレイフィールドの端部に沿って延在している、請求項１に記載の集積ディスプレイ装置。
3. 前記表示素子のグループは、マトリックスディスプレイの行または列によってそれぞれ形成されている、請求項１に記載の集積ディスプレイ装置。
4. 前記スイッチは、ｎ型トランジスタによってそれぞれ形成され、前記インバータは、ｐ型トランジスタとｎ型トランジスタとの並列回路部によってそれぞれ形成されている、請求項１に記載の集積ディスプレイ装置。
5. 前記表示素子のグループは、該グループのノンインターレース制御において、前記直列回路部の前記第２、第４、第６、などのインバータの各出力部に接続されている、請求項１に記載の集積ディスプレイ装置。
6. 前記表示素子のグループは、マトリックスディスプレイのサンプルされた行またはサンプルされた列である、請求項５に記載の集積ディスプレイ装置。
7. 前記表示素子のグループは、該グループのインターレース制御において、ハーフイメージの切り替えのために、コンバータを介して第５または第６のクロックバスラインにそれぞれ接続することができ、前記コンバータは、関連するインバータの入力部および／または出力部に与えられる信号によってそれぞれ切り替えることができる、請求項１に記載の集積ディスプレイ装置。
8. 前記コンバータは、p型およびｎ型トランジスタをそれぞれ有する２つのオン／オフスイッチによって形成されている、請求項７に記載の集積ディスプレイ装置。
9. 前記表示素子のグループは、マトリックスディスプレイのサンプルされた行および／またはサンプルされた走査列および／またはデータ行および／またはデータ列である、請求項７に記載の集積ディスプレイ装置。

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