JP2007517319A - 大きな消去ブロックを有する不揮発性メモリシステムの管理 - Google Patents
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Abstract
Description
図1は、典型的なフラッシュメモリデバイスの内部構成を示す。主要機能には、外部コントローラとのインターフェイスを行うための入出力(I/O)バス411および制御信号412、コマンド用レジスタ、アドレス信号、および状態信号を用いて内部メモリ動作を制御するメモリ制御回路450とが含まれる。フラッシュEEPROMセルの1以上のアレイ400が含まれ、個々のアレイは、それ自体の行デコーダ(XDEC)401と列デコーダ(YDEC)402、1グループのセンス増幅器とプログラム制御回路(SA/PROG)454、並びにデータレジスタ404を有する。現在、メモリセルには通常、記憶素子として1以上の導電性フローティングゲートが含まれているが、この代わりに、電荷トラッピング誘電体を含む別の長時間の電荷記憶素子を利用することも可能である。定義された2つの電荷レベルを用いてメモリセルアレイを動作させ、それによって個々の記憶素子が個々の素子を用いて1ビットデータを記憶することができるようにすることも可能である。これとは別に、個々の記憶素子に対して3以上の記憶状態を定義することも可能であり、その場合2以上のビットデータが個々の記憶素子に記憶される。
CS−チップ選択:フラッシュメモリインターフェイスの起動に用いる。
RS−読み出しストローブ:I/Oバスが、メモリアレイからのデータ転送に用いられ
ていることを示すのに用いる。
WS−書き込みストローブ:I/Oバスが、メモリアレイへのデータ転送に用いられて
いることを示すのに用いる。
AS−アドレスストローブ:I/Oバスがアドレス情報の転送に用いられていることを
示す。
AD[7:0]−アドレス/データバス:このI/Oバスを利用して、コントローラと
フラッシュメモリコマンド間、並びにメモリ
制御450のアドレスレジスタとデータレジ
スタ間でデータ転送を行う。
フラッシュEEPROMシステムの開発トレンドは、集積メモリ回路チップの製造コストを下げるために、メモリセルの数を大幅に増やし、それによって個々のブロックに記憶されるデータ量を大幅に増加させることを目的とするものである。約512または1024個のデータセクタ(各々528バイト)のブロックサイズは、したがって270,336バイトまたは540,672バイトのユーザデータおよびオーバーヘッドデータの個々の容量を有するものと考えられる。1ページの中にただ1つのセクタが含まれていれば、同数のページが存在することになるが、トレンドとして、やはり2つのデータセクタ、またはそれ以上のデータセクタを個々のページの中に含むようにすることによって、1回のプログラミング動作の一部としてプログラムされるデータ量を増やす傾向があり、その場合、所定数のデータセクタを記憶するブロック内のページ数は減少する。しかし、特定のいずれの実装例の詳細にも関係なく、ブロック内のデータの一部のみを更新する前述した現行技術は、個々のブロックのデータ記憶容量が増大するにつれて、メモリの性能および/または容量の利用に対する逆効果を強めるものとなる。
Claims (25)
- データのプログラミングを行って、同時消去が可能で、かつ所定数のホストデータ単位を個々に記憶するメモリセルブロックを有するタイプの再プログラム可能な不揮発性メモリシステムの中へ前記データを入れる方法において、シーケンシャルな論理アドレスを有する、ホストプログラミングコマンドによって指定された、複数のホストデータ単位に少なくとも部分的に対応して、2つの指定ブロックのうちの一方のブロック内のデータをプログラムすることによって前記ホストプログラミングコマンドに応じるステップを有する方法。
- 同時消去が可能で、かつ所定数のホストデータ単位を個々に記憶するメモリセルブロックを有する不揮発性メモリシステムの中へデータを書き込む方法において、
ホストコマンドに応じて、前記データを書き込むことによってシーケンシャルでない論理アドレスを有するデータ単位をシーケンシャルな物理アドレスと共に第1の指定ブロックの中へ書き込むステップと、
ホストコマンドに応じて、前記データを第2の指定ブロックの中へ書き込むことによって、前記所定数の所定の比率に等しいか、或いは前記比率以上のシーケンシャルな論理アドレスを有するデータ単位を書き込むステップと、
を有する方法。 - 前記第1の指定ブロックの中へデータを書き込むステップが、前記所定数よりも少ないシーケンシャルな論理アドレスを有する前記第1の指定ブロックの中へ複数のホストデータ単位を書き込むステップを含む請求項2記載の方法。
- 前記不揮発性メモリセルがマルチサブアレイの中へ編成され、さらに前記メモリセルブロックが2以上の前記サブアレイのメモリセルを含む請求項2記載の方法。
- 同時消去が可能で、かつ指定されたページ番号の所定数のデータページを記憶する最小数のセルの複数のグループからなる1以上のブロックの形で編成されたメモリセルを有する不揮発性メモリにおいて、第1のプログラムされたグループからなるブロックの前記所定数のページより少ないページ数のデータを更新する方法において、
前記第1のプログラムされたグループからなるブロックの前記所定数より少ないページ数のページの更新済みデータを受け取るために少なくとも第1と第2のブロックを指定するステップと、
所定数より少ないページ数の、複数のシーケンシャルな論理アドレスを有する1以上のページのデータを前記第1の指定ブロックのページへ書き込むステップと、
前記所定数のページに等しいか、或いは前記所定数のページ数よりも多い、複数のシーケンシャルな論理アドレスを有する複数のページのデータを前記第2の指定ブロックへ書き込むステップと、
を有する方法。 - 前記所定数より少ないページ数のページ内の第2のプログラムされたグループからなるブロックのデータを更新するステップは、
前記所定数のページより少ないページ数の、複数のシーケンシャルな論理アドレスを有する1以上のページのデータを前記第1のブロックのページへ書き込むステップを有する請求項5記載の方法。 - 前記第1のプログラムされたグループからなるブロック内の前記所定数より少ないページ数のページを更新するレベルに応じて、前記第1の指定ブロックを、前記第1のプログラムされたグループからなるブロックのみのための更新データ受信専用ブロックにする請求項5記載の方法。
- 同時消去が可能な最小数のセルの1以上のブロックからなるグループで編成されたメモリセルを有する不揮発性メモリであって、所定数のデータページをプログラムして、前記グループのブロックの個々のデータページに変える不揮発性メモリであって、所定の1グループからなる1以上のブロックのページすべてよりも少ない数のページ内のデータを更新する方法において、
前記データ更新の少なくとも1つの予め定義された条件が満たされているかどうかを判定するステップと、
前記条件が満たされていると判定された場合には、その後、更新中の前記所定グループのブロック内の前記データページのページ番号から独立に選択されたページ番号を有する1以上のブロックからなる第1の別のグループのページの中へ前記更新済みのデータページを書き込むステップを有するステップと、
前記条件が満たされていないと判定された場合には、その後、1以上のブロックからなる第2の別のグループの相応に番号が付されたページの中へ前記更新済みのデータページを書き込むステップと、
を有する方法。 - 前記条件が満たされていなかった場合、更新中でない前記所定グループのブロックのページから得られるデータを合成して、前記データを前記共通グループのブロックの別のページ内の前記更新済みデータを含む相応に番号が付されたページ内の前記グループのブロックのうちの1つの共通グループにする請求項8記載の方法。
- 前記条件が、前記所定グループのブロック内の前記所定数のページの所定比率よりも低い更新中のページ数を含む請求項8記載の方法。
- 前記所定のブロックを含む複数の前記個々のグループのブロックの更新済みバージョンのページを記憶するために前記第1の別のグループのブロックを利用する請求項8記載の方法。
- 前記所定グループのブロックのみの更新バージョンのページを記憶するために前記第1の別のブロックを利用する請求項8記載の方法。
- 更新されなかった前記所定グループのブロックから得られるページと、前記所定グループのブロックのページ番号の記憶位置に対応するページ番号の記憶位置で以前に消去されたグループのブロックの中へ入れられた更新バージョンの前記所定グループのブロックのデータページである前記第1の別のグループのブロックから得られるページとの双方のページをコピーすることによってデータを統合するステップをさらに有する請求項8記載の方法。
- 前記所定グループのブロックのすべてのページより少ない数のページにおいて、複数のデータ更新の発生後に間隔をおいて反復して前記データ統合の発生が生じる請求項13記載の方法。
- データの統合後、前記第1の別のブロックからデータを消去するステップをさらに有する請求項13記載の方法。
- 前述した少なくとも1つのデータ書き込みパターンの存在に応じて、前記所定グループのブロックのみの更新バージョンのページを記憶するために前記第1の別のグループのブロックを指定するステップをさらに有する請求項8記載の方法。
- 前記少なくとも1つのデータ書き込みパターンが、1以上のページの前記所定グループのブロックへの反復書き込み動作を含む請求項16記載の方法。
- 前記少なくとも1つのデータ書き込みパターンが、前記書き込み動作の大部分の動作中に書き込まれるよりも少ないページ数の、1データページまたは数ページ分のデータページを反復して個々の書き込み動作中に書き込むステップを有する請求項16記載の方法。
- 前記少なくとも1つのデータ書き込みパターンが、前記複数のグループのブロックのうちの別のブロックのオーバーヘッドデータを記憶するために前記所定グループのブロックを指定するステップを有する請求項16記載の方法。
- 同時消去が可能な最小数のセルからなる1以上のグループのブロックからなる編成済みメモリセルを有する不揮発性メモリであり、かつ所定数のホストデータ単位をプログラムして、前記1以上のグループからなるブロックの個々のグループに変える不揮発性メモリであって、所定の1グループからなる1以上のブロックに記憶されたすべてのデータよりも少ないデータをホストコマンドに応じて更新する方法において、
このようなデータの論理アドレスがシーケンシャルであるのか、或いはないのかに関係なく、第1の論理アドレスの範囲内のシーケンシャルな物理ブロックの記憶位置にホストデータ単位を記憶するために、少なくとも第1のグループからなる1以上のブロックを指定するステップと、
アドレス・オフセット値0またはそれ以上のアドレス・オフセット値を持つシーケンシャルな物理記憶位置に対応して第2の論理アドレスに指定されたシーケンシャルな論理アドレスを有する第2の論理アドレスの範囲内にホストデータ単位を記憶するために、少なくとも第2のグループからなる1以上のブロックを指定するステップと、
を有する方法。 - 前記第1のグループのブロックが、共通の論理アドレスを持つ前記第2のグループのブロック内に含まれるデータの更新値を含むことも可能である請求項20記載の方法。
- 前記第1のグループのブロックが、前記第2のグループのブロック内のデータによって表されない論理アドレスを有するデータを含むことも可能である請求項20記載の方法。
- 前記第1と第2の論理アドレスの範囲は、論理ブロックの共通アドレスを含む請求項20記載の方法。
- 前記第1と第2の論理アドレスの範囲は、論理ブロックの共通アドレスを含まない請求項20記載の方法。
- メモリシステムにおいて、
アドレス指定用回路と、プログラミング用回路と、読み出し用回路とを個々に含む、複数のサブアレイの中へ編成された不揮発性メモリセルアレイであって、前記サブアレイは一括消去されるメモリセル単位に分割され、前記消去単位はまとめてプログラムされるセル単位にさらに分割され、前記プログラミング単位はそれらの消去単位の範囲内のプログラミング単位のオフセットアドレスによって特定される不揮発性メモリセルアレイと、
前記メモリセルアレイの動作を制御するコントローラと、
前記少なくとも1つの別の消去単位の範囲内にある前記プログラミング単位と同じアドレス順序を有するアドレス・オフセット値0またはそれ以上のアドレス・オフセット値を持つプログラミング単位で、前記サブアレイの個々のサブアレイ内の前記消去単位の1以上の別の消去単位の第1のグループのシーケンシャルにアドレス指定されるプログラミング単位の更新済みデータを記憶するための、前記コントローラにより指定される前記サブアレイの個々のサブアレイ内の少なくとも1つの消去単位と、
更新中の前記プログラミング単位データの前記アドレス・シーケンスまたはプログラミング単位のオフセット値に関係なく所定のシーケンスに従って、前記サブアレイの個々のサブアレイ内の前記消去単位の1以上の別の消去単位の第2のグループのプログラミング単位の更新されたデータをページ内に記憶するための、前記コントローラにより指定された前記サブアレイの個々のサブアレイ内の少なくとも別の消去単位と、
を有するメモリシステム。
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