JP2007335463A - Electrostatic discharging protective element, and semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an electrostatic discharging protective element which can improve the performance of a semiconductor integrated circuit as an ESD protective element, and can make an ESD protective element formation area small. <P>SOLUTION: The electrostatic discharging protective element is provided with a gate insulation film 12 formed on a semiconductor substrate 1; a gate structure 11 comprised of a gate electrode 13 and a side wall film 14; a source area 15 and a drain area 16 which are formed on both side of the gate structure 11, respectively, and are comprised of a high-concentration impurity diffusion layer; an extension section 17 which is formed on the side of the gate structure 11 for the source area 15 and the drain area 16, and is comprised of a low-concentration impurity diffusion layer a source electrode; and a drain electrode. The element is multi-finger type which is comprised of a plurality of field effect transistors to which the gate electrode and the source electrode are grounded. In addition, the electrostatic discharging protective element is provided with a resistance area 18 comprised of a low-concentration impurity diffusion layer in the high-concentration impurity diffusion layers between the source electrode and the gate electrode 13, and between the drain electrode and the gate electrode 13. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明は、半導体集積回路装置において、静電気放電による破壊から内部回路を保護する静電気放電保護素子と半導体装置に関するものである。   The present invention relates to an electrostatic discharge protection element and a semiconductor device for protecting an internal circuit from destruction due to electrostatic discharge in a semiconductor integrated circuit device.

一般に、半導体集積回路には外部からの電荷の放電や、半導体集積回路自身に充電された電荷の放電などの静電気放電（ElectroStatic Discharge，以下、ＥＳＤという）によって内部回路が破壊されるのを防ぐため、ＥＳＤ保護素子が設けられている。特に、従来のＣＭＯＳ（Complementary Metal-Oxide Semiconductor）プロセスにおけるＥＳＤ保護素子は、通常のＣＭＯＳ技術で作成可能でかつ面積当たりのＥＳＤ耐量が比較的高い、ゲート幅が数十μｍのｎチャネル電界効果型トランジスタ（以下、ＮＭＯＳトランジスタという）を複数本並列接続した櫛状構造を有するマルチフィンガタイプのゲート接地型ＮＭＯＳトランジスタ（以下、ｇｇＮＭＯＳトランジスタという）が主に使用される（たとえば、特許文献１参照）。   In general, in a semiconductor integrated circuit, an internal circuit is prevented from being destroyed by electrostatic discharge (ElectroStatic Discharge, hereinafter referred to as ESD) such as discharge of charge from the outside or discharge of charge charged in the semiconductor integrated circuit itself. An ESD protection element is provided. In particular, an ESD protection element in a conventional CMOS (Complementary Metal-Oxide Semiconductor) process is an n-channel field effect type having a gate width of several tens of μm, which can be produced by a normal CMOS technology and has a relatively high ESD resistance per area. A multi-finger type grounded-gate NMOS transistor (hereinafter referred to as ggNMOS transistor) having a comb-like structure in which a plurality of transistors (hereinafter referred to as NMOS transistors) are connected in parallel is mainly used (see, for example, Patent Document 1).

図６−１は、従来のｇｇＮＭＯＳトランジスタを使用したＥＳＤ保護素子の構造を模式的に示す一部断面図であり、図６−２は、従来のｇｇＮＭＯＳトランジスタを使用したＥＳＤ保護素子の構造を模式的に示す一部平面図である。このＥＳＤ保護素子は、図に示されるように、図示しない内部回路が形成された半導体基板１０１上のＥＳＤ保護素子を形成する領域（以下、ＥＳＤ保護素子形成領域という）Ｒに形成される。この図の例では、ＥＳＤ保護素子形成領域Ｒ中の素子分離絶縁膜１０２で区切られる領域中に、ＬＤＤ（Lightly Doped Drain）構造を有するＮＭＯＳトランジスタが形成されている。また、ＮＭＯＳトランジスタが形成される素子分離絶縁膜１０２で区切られた領域の外側には、Ｐ＋拡散層１２１が形成され、このＰ＋拡散層１２１にはバックゲート電極が接続されている。   FIG. 6A is a partial cross-sectional view schematically illustrating the structure of an ESD protection element using a conventional ggNMOS transistor, and FIG. 6B schematically illustrates the structure of an ESD protection element using a conventional ggNMOS transistor. FIG. As shown in the drawing, the ESD protection element is formed in a region (hereinafter referred to as an ESD protection element formation region) R for forming an ESD protection element on a semiconductor substrate 101 on which an internal circuit (not shown) is formed. In the example of this figure, an NMOS transistor having an LDD (Lightly Doped Drain) structure is formed in a region delimited by the element isolation insulating film 102 in the ESD protection element formation region R. Further, a P + diffusion layer 121 is formed outside the region separated by the element isolation insulating film 102 where the NMOS transistor is formed, and a back gate electrode is connected to the P + diffusion layer 121.

ＮＭＯＳトランジスタは、半導体基板１０１上の所定の位置に形成されるゲート絶縁膜１１２およびゲート電極１１３、これらのゲート絶縁膜１１２およびゲート電極１１３の線幅方向の両側面に形成されるサイドウォール１１４を有してなるゲート構造１１１と、ゲート構造１１１の下方のチャネル領域を挟んで対を成すＮ＋拡散層によって構成されるソース領域１１５およびドレイン領域１１６と、ソース領域１１５とドレイン領域１１６のゲート構造１１１側端部にＮ−拡散層によって形成されるエクステンション部１１７と、を有している。ここで、Ｎ＋拡散層は、Ｎ−拡散層よりもＮ型不純物濃度が高くなっていることを示している。ここで、各ＮＭＯＳトランジスタのゲート電極１１３とソース領域１１５に接続されるソース電極は接地され、ドレイン領域１１６に接続されるドレイン電極は入出力端子または電源端子に接続されるように配線される。   The NMOS transistor includes a gate insulating film 112 and a gate electrode 113 formed at predetermined positions on the semiconductor substrate 101, and sidewalls 114 formed on both side surfaces of the gate insulating film 112 and the gate electrode 113 in the line width direction. A source region 115 and a drain region 116 constituted by a gate structure 111 having a channel structure underneath the gate structure 111 and a pair of N + diffusion layers sandwiching the channel region, and a gate structure 111 of the source region 115 and the drain region 116 And an extension portion 117 formed of an N-diffusion layer at the side end portion. Here, the N + diffusion layer has an N-type impurity concentration higher than that of the N− diffusion layer. Here, the source electrode connected to the gate electrode 113 and the source region 115 of each NMOS transistor is grounded, and the drain electrode connected to the drain region 116 is wired to be connected to the input / output terminal or the power supply terminal.

特開２００２−３２４８４２号公報JP 2002-324842 A

しかしながら、従来のＥＳＤ保護素子を構成するｇｇＮＭＯＳトランジスタの構造は、内部回路を構成するＮＭＯＳトランジスタと同じ構造を有し、同じプロセスで形成されるために、内部素子より速い応答特性や低クランプ電圧、低インピーダンスなどのＥＳＤ保護素子としての性能向上を図ることが難しいという問題点があった。   However, the structure of the conventional ggNMOS transistor constituting the ESD protection element has the same structure as that of the NMOS transistor constituting the internal circuit, and is formed by the same process. There is a problem that it is difficult to improve performance as an ESD protection element such as low impedance.

また、マルチフィンガタイプのｇｇＮＭＯＳトランジスタの場合には、電流集中を防ぎ、すべてのＮＭＯＳトランジスタを確実に動作させるようにするために、意識的にバラスト抵抗を付加する方法が一般的に採用されている。このバラスト抵抗を付加するために、Ｎ＋拡散層上のコンタクトとゲート電極との間の距離を広めにしている。しかし、Ｎ＋拡散層のシート抵抗の値は、通常、数Ω／□〜数十Ω／□程度とあまり高くないために、現状のＮ＋拡散層上のコンタクトとゲートとの間の距離としてかなり大きな値が必要となり、その結果としてＥＳＤ保護素子形成領域も大きくなってしまうという問題点があった。   In the case of a multi-finger type ggNMOS transistor, a method of intentionally adding a ballast resistor is generally employed in order to prevent current concentration and to ensure that all NMOS transistors operate. . In order to add this ballast resistance, the distance between the contact on the N + diffusion layer and the gate electrode is increased. However, since the sheet resistance value of the N + diffusion layer is usually not so high as several Ω / □ to several tens of Ω / □, the distance between the contact on the current N + diffusion layer and the gate is considerably large. As a result, the ESD protection element formation region becomes large.

この発明は、上記に鑑みてなされたもので、半導体集積回路のＥＳＤ保護素子としての性能を向上させるとともに、ＥＳＤ保護素子形成領域を小さくすることができる静電気放電保護素子と半導体装置を得ることを目的とする。   The present invention has been made in view of the above, and it is an object of the present invention to obtain an electrostatic discharge protection element and a semiconductor device capable of improving the performance as an ESD protection element of a semiconductor integrated circuit and reducing the ESD protection element formation region. Objective.

上記目的を達成するため、この発明にかかる静電気放電保護素子は、半導体基板上に順に積層されたゲート絶縁膜およびゲート電極と、前記ゲート絶縁膜と前記ゲート電極の積層体の線幅方向両側に形成されたサイドウォール膜と、からなるゲート構造と、前記ゲート構造の前記サイドウォール膜側の両側に形成される高濃度不純物拡散層からなるソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域の前記ゲート構造側に形成される低濃度不純物拡散層からなるエクステンション部と、前記ソース領域に接続されるソース電極と、前記ドレイン領域に接続されるドレイン電極と、を備え、前記ゲート電極と前記ソース電極が接地された電界効果型トランジスタが、そのゲート電極の伸長方向が並行するように複数配置されたマルチフィンガタイプの静電気放電保護素子において、前記ソース電極と前記ゲート電極との間、および前記ドレイン電極と前記ゲート電極との間の高濃度不純物拡散層内に、低濃度不純物拡散層からなる抵抗領域を備えることを特徴とする。   In order to achieve the above object, an electrostatic discharge protection element according to the present invention includes a gate insulating film and a gate electrode that are sequentially stacked on a semiconductor substrate, and both sides of the stacked body of the gate insulating film and the gate electrode in the line width direction. A gate structure comprising the formed sidewall film, a source region and a drain region comprising a high concentration impurity diffusion layer formed on both sides of the gate structure on the sidewall film side, and the source region and the drain region. An extension portion formed of a low-concentration impurity diffusion layer formed on the gate structure side, a source electrode connected to the source region, and a drain electrode connected to the drain region, the gate electrode and the A plurality of field effect transistors with their source electrodes grounded are arranged so that their gate electrodes extend in parallel. In a multi-finger type electrostatic discharge protection element, a resistance region comprising a low concentration impurity diffusion layer in a high concentration impurity diffusion layer between the source electrode and the gate electrode and between the drain electrode and the gate electrode. It is characterized by providing.

この発明によれば、Ｎ−拡散層はＮ＋拡散層と比較してシート抵抗値が２桁程度高いので、ソース電極／ドレイン電極とゲート電極との間のＮ＋拡散層中にＮ−拡散層を設けることによって、バラスト抵抗を付加することができるとともに、必要なバラスト抵抗値を確保するためのゲート電極とＮ＋拡散層上のソース電極／ドレイン電極との間の距離を従来の構造に比べて短くすることができる。その結果、ＥＳＤ保護素子形成領域を従来のものに比して縮小することができるという効果を有する。   According to the present invention, since the N− diffusion layer has a sheet resistance value that is about two orders of magnitude higher than that of the N + diffusion layer, the N− diffusion layer is provided in the N + diffusion layer between the source electrode / drain electrode and the gate electrode. By providing, a ballast resistance can be added, and the distance between the gate electrode and the source electrode / drain electrode on the N + diffusion layer for securing a necessary ballast resistance value is shorter than in the conventional structure. can do. As a result, the ESD protection element formation region can be reduced as compared with the conventional one.

以下に添付図面を参照して、この発明にかかる静電気放電保護素子と半導体装置の好適な実施の形態を詳細に説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。また、以下の実施の形態で用いられるＥＳＤ保護素子の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。   Exemplary embodiments of an electrostatic discharge protection element and a semiconductor device according to the present invention will be explained below in detail with reference to the accompanying drawings. Note that the present invention is not limited to these embodiments. Moreover, the cross-sectional views of the ESD protection element used in the following embodiments are schematic, and the relationship between the thickness and width of the layers, the ratio of the thicknesses of the layers, and the like are different from the actual ones.

実施の形態１．
図１は、この発明にかかるＥＳＤ保護素子の実施の形態１の模式的な構成を示す断面図である。このＥＳＤ保護素子は、図に示されるように、図示しない内部回路が形成された半導体基板１上のＥＳＤ保護素子形成領域Ｒに形成される。この図の例では、ＥＳＤ保護素子形成領域Ｒ中の素子分離絶縁膜２で分離された領域中に、ＬＤＤ構造を有するＮチャネル電界効果型トランジスタ（以下、ＮＭＯＳトランジスタという）が、そのゲート電極１３が並行するように複数櫛状に形成された、マルチフィンガタイプのＥＳＤ保護素子が形成されている。なお、このＥＳＤ保護素子の平面形状は、背景技術で説明した図６−２とほぼ同様の形状を有しているものとする。 Embodiment 1 FIG.
FIG. 1 is a cross-sectional view showing a schematic configuration of the first embodiment of the ESD protection element according to the present invention. As shown in the drawing, this ESD protection element is formed in an ESD protection element formation region R on a semiconductor substrate 1 on which an internal circuit (not shown) is formed. In the example of this figure, an N-channel field effect transistor (hereinafter referred to as an NMOS transistor) having an LDD structure in a region isolated by the element isolation insulating film 2 in the ESD protection element formation region R includes a gate electrode 13. A multi-finger type ESD protection element formed in a plurality of comb shapes so as to be parallel to each other is formed. In addition, the planar shape of this ESD protection element shall have a shape substantially the same as FIG. 6-2 demonstrated by background art.

ＮＭＯＳトランジスタは、半導体基板１上の所定の位置に形成されるゲート絶縁膜１２およびゲート電極１３、これらのゲート絶縁膜１２およびゲート電極１３の線幅方向の両側面に形成されるサイドウォール膜１４を有してなるゲート構造１１と、ゲート構造１１の下方のチャネル領域を挟んで対を成すＮ＋拡散層によって構成されるソース領域１５／ドレイン領域１６と、ソース領域１５／ドレイン領域１６のゲート構造１１側端部にＮ−拡散層によって構成されるエクステンション部１７と、ゲート電極１３とソース領域１５に接続される図示しないソース電極とドレイン領域１６に接続される図示しないドレイン電極のコンタクトの形成位置との間に低濃度のＮ−拡散層によって構成される抵抗領域１８と、を備える。ここで、Ｎ＋拡散層は、Ｎ−拡散層よりもＮ型不純物濃度が高くなっていることを示している。また、各ＮＭＯＳトランジスタのゲート電極１３とソース電極は接地され、ドレイン電極は入出力端子または電源端子に接続されるように配線される。   The NMOS transistor includes a gate insulating film 12 and a gate electrode 13 formed at predetermined positions on the semiconductor substrate 1, and sidewall films 14 formed on both side surfaces of the gate insulating film 12 and the gate electrode 13 in the line width direction. A source region 15 / drain region 16 composed of a pair of N + diffusion layers sandwiching a channel region below the gate structure 11, and a gate structure of the source region 15 / drain region 16 11, an extension portion 17 constituted by an N-diffusion layer, and a contact position of a source electrode (not shown) connected to the gate electrode 13 and the source region 15 and a contact of a drain electrode (not shown) connected to the drain region 16. And a resistance region 18 constituted by a low-concentration N-diffusion layer. Here, the N + diffusion layer has an N-type impurity concentration higher than that of the N− diffusion layer. In addition, the gate electrode 13 and the source electrode of each NMOS transistor are grounded, and the drain electrode is wired to be connected to the input / output terminal or the power supply terminal.

ソース領域１５とドレイン領域１６に形成される抵抗領域１８は、ソース領域１５／ドレイン領域１６を構成するＮ＋拡散層の中に、Ｎ＋拡散層よりもＮ型不純物濃度の低いＮ−拡散層によって構成される。Ｎ−拡散層は、Ｎ＋拡散層よりもシート抵抗が２桁程度高くなるので、ソース領域１５とドレイン領域１６におけるバラスト抵抗の役割を果たす。   The resistance region 18 formed in the source region 15 and the drain region 16 is constituted by an N− diffusion layer having an N-type impurity concentration lower than that of the N + diffusion layer in the N + diffusion layer constituting the source region 15 / drain region 16. Is done. Since the N− diffusion layer has a sheet resistance that is about two orders of magnitude higher than that of the N + diffusion layer, the N− diffusion layer serves as a ballast resistance in the source region 15 and the drain region 16.

つぎに、このような構成のＥＳＤ保護素子の製造方法について説明する。図２−１〜図２−８は、この発明にかかるＥＳＤ保護素子の製造手順の一例を模式的に示す断面図である。まず、Ｐ型シリコン基板などの半導体基板１のＥＳＤ形成領域に図示しないＰ型ウェルを形成し、ＥＳＤ保護素子であるＮＭＯＳトランジスタを形成する領域を露出させるように所定のパターンの素子分離絶縁膜２を形成する（図２−１）。この素子分離絶縁膜２は、たとえばＬＯＣＯＳ（Local Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法などによって形成される。その後、半導体基板１上にゲート絶縁膜１２の基となる絶縁膜１２ａを形成し、その上にさらにＳｉまたはＳｉを含む電極材料層１３ａを所定の厚さ堆積する（図２−２）。絶縁膜１２ａは、熱酸化法、物理的気相蒸着法（以下、ＰＶＤ法という）、化学的気相蒸着法（以下、ＣＶＤ法という）などで形成することができる。また、電極材料層１３ａは、ＣＶＤ法などによって形成することができる。   Next, a method for manufacturing the ESD protection element having such a configuration will be described. FIGS. 2-1 to 2-8 are cross-sectional views schematically showing an example of the manufacturing procedure of the ESD protection element according to the present invention. First, a P-type well (not shown) is formed in an ESD formation region of a semiconductor substrate 1 such as a P-type silicon substrate, and an element isolation insulating film 2 having a predetermined pattern is exposed so that a region for forming an NMOS transistor as an ESD protection element is exposed. (FIG. 2-1). The element isolation insulating film 2 is formed by, for example, a LOCOS (Local Oxidation of Silicon) method or an STI (Shallow Trench Isolation) method. Thereafter, an insulating film 12a serving as a base of the gate insulating film 12 is formed on the semiconductor substrate 1, and an electrode material layer 13a containing Si or Si is further deposited thereon with a predetermined thickness (FIG. 2-2). The insulating film 12a can be formed by a thermal oxidation method, a physical vapor deposition method (hereinafter referred to as PVD method), a chemical vapor deposition method (hereinafter referred to as CVD method), or the like. The electrode material layer 13a can be formed by a CVD method or the like.

ついで、電極材料層１３ａ上の全面にレジストを塗布し、ＥＳＤ保護素子形成領域Ｒのゲート電極１３の形成位置に対応する領域にレジスト３０を残すようにパターニングする（図２−３）。その後、このレジストパターンをマスクにして、電極材料層１３ａと絶縁膜１２ａとをエッチングする。このとき、電極材料層１３ａの上面から絶縁膜１２ａと半導体基板１との界面に至るまでエッチングする（図２−４）。これにより、ゲート絶縁膜１２とゲート電極１３の積層体が形成される。   Next, a resist is applied to the entire surface of the electrode material layer 13a, and patterning is performed so as to leave the resist 30 in a region corresponding to the formation position of the gate electrode 13 in the ESD protection element formation region R (FIG. 2-3). Thereafter, the electrode material layer 13a and the insulating film 12a are etched using the resist pattern as a mask. At this time, etching is performed from the upper surface of the electrode material layer 13a to the interface between the insulating film 12a and the semiconductor substrate 1 (FIG. 2-4). Thereby, a stacked body of the gate insulating film 12 and the gate electrode 13 is formed.

ついで、半導体基板１上の全面にレジスト３１を塗布し、ＮＭＯＳトランジスタの形成領域以外の領域がマスクされるようにパターニングし、このレジスト３１と、ゲート絶縁膜１２とゲート電極１３の積層体とをマスクにして、ＥＳＤ保護素子形成領域Ｒにドナーとなる不純物を低濃度で導入した低濃度拡散層（Ｎ−拡散層）２２を形成する（図２−５）。その後、ゲート絶縁膜１２とゲート電極１３の積層体が形成された半導体基板１上の全面にサイドウォール膜の基となるサイドウォール用絶縁膜を形成する。そして、ＥＳＤ保護素子形成領域Ｒ上のゲート電極１３の上面と半導体基板１上のゲート電極形成領域Ｒ以外に形成されたサイドウォール用絶縁膜を除去して、ゲート絶縁膜１２とゲート電極１３の積層体の線幅方向側面にサイドウォール膜１４を形成する（図２−６）。これによって、半導体基板１のＥＳＤ保護素子形成領域Ｒ上にゲート絶縁膜１２、ゲート電極１３およびサイドウォール膜１４からなるゲート構造１１が形成される。   Next, a resist 31 is applied to the entire surface of the semiconductor substrate 1 and patterned so that regions other than the NMOS transistor formation region are masked, and the resist 31, the stacked body of the gate insulating film 12 and the gate electrode 13 are formed. Using the mask, a low concentration diffusion layer (N- diffusion layer) 22 in which impurities serving as donors are introduced at a low concentration is formed in the ESD protection element formation region R (FIG. 2-5). Thereafter, a sidewall insulating film serving as a base of the sidewall film is formed on the entire surface of the semiconductor substrate 1 on which the stacked body of the gate insulating film 12 and the gate electrode 13 is formed. Then, the upper surface of the gate electrode 13 on the ESD protection element forming region R and the sidewall insulating film formed on the semiconductor substrate 1 other than the gate electrode forming region R are removed, and the gate insulating film 12 and the gate electrode 13 are removed. Sidewall films 14 are formed on the side surfaces in the line width direction of the laminate (FIGS. 2-6). As a result, the gate structure 11 including the gate insulating film 12, the gate electrode 13, and the sidewall film 14 is formed on the ESD protection element forming region R of the semiconductor substrate 1.

ついで、ゲート構造１１が形成された半導体基板１上の全面にレジスト３２を塗布し、ＮＭＯＳトランジスタの形成領域では、Ｎ−拡散層２２中の所定の位置にのみにレジスト３２を残すようにパターニングする（図２−７）。ここでは、１つのゲート電極１３に対して線幅方向両側のＮ−拡散層２２内に１つずつのマスクが形成されるようにパターニングする。   Next, a resist 32 is applied to the entire surface of the semiconductor substrate 1 on which the gate structure 11 is formed, and patterning is performed so that the resist 32 is left only at a predetermined position in the N− diffusion layer 22 in the NMOS transistor formation region. (Figure 2-7). Here, patterning is performed so that one mask is formed in each N- diffusion layer 22 on both sides in the line width direction with respect to one gate electrode 13.

ついで、ゲート構造１１とＮ−拡散層２２上に形成したレジスト３２とをマスクにして、ゲート構造１１の線幅方向両側の半導体基板１上の領域にソース領域１５／ドレイン領域１６を形成するためにＮ型不純物をイオン注入する。このとき、Ｎ−拡散層２２を形成した際の不純物濃度よりも高濃度にＮ型不純物を導入する（図２−８）。その後、レジストを除去し、イオン注入した不純物を活性化させる。これにより、Ｎ−拡散層２２中にＮ＋拡散層からなるソース領域１５ａ，１５ｂとドレイン領域１６ａ，１６ｂが形成される。また、Ｎ−拡散層２２のうち、ソース領域１５／ドレイン領域１６のゲート電極１３側の部分は、エクステンション部１７となり、Ｎ＋拡散層の形成時にマスクされなかった部分は抵抗領域１８となる。   Next, in order to form the source region 15 / drain region 16 in the region on the semiconductor substrate 1 on both sides in the line width direction of the gate structure 11 using the gate structure 11 and the resist 32 formed on the N− diffusion layer 22 as a mask. N-type impurities are ion-implanted in At this time, N-type impurities are introduced at a concentration higher than the impurity concentration when the N- diffusion layer 22 is formed (FIGS. 2-8). Thereafter, the resist is removed, and the ion-implanted impurities are activated. As a result, source regions 15 a and 15 b and drain regions 16 a and 16 b made of N + diffusion layers are formed in the N− diffusion layer 22. Further, in the N− diffusion layer 22, the portion on the gate electrode 13 side of the source region 15 / drain region 16 becomes the extension portion 17, and the portion not masked when the N + diffusion layer is formed becomes the resistance region 18.

その後、ゲート構造１１が形成された半導体基板１上に層間絶縁膜を形成し、ソース領域１５ｂ／ドレイン領域１６ｂを構成するＮ＋拡散層の位置とゲート電極１３に、コンタクトプラグを形成し、このコンタクトプラグに電気的に接続するように層間絶縁膜上に配線パターンを形成することによって、図１に示されるＥＳＤ保護素子が形成される。なお、ソース電極とゲート電極１３は接地されるように配線がなされる。また、隣接するゲート構造１１間には３つのＮ＋拡散層がゲート構造に並行して形成されるが、これらのＮ＋拡散層のうち真ん中のＮ＋拡散層にソース電極／ドレイン電極となるコンタクトプラグが形成される。   Thereafter, an interlayer insulating film is formed on the semiconductor substrate 1 on which the gate structure 11 is formed, and a contact plug is formed at the position of the N + diffusion layer constituting the source region 15b / drain region 16b and the gate electrode 13, and this contact By forming a wiring pattern on the interlayer insulating film so as to be electrically connected to the plug, the ESD protection element shown in FIG. 1 is formed. The source electrode and the gate electrode 13 are wired so as to be grounded. In addition, three N + diffusion layers are formed between adjacent gate structures 11 in parallel with the gate structure, and a contact plug serving as a source electrode / drain electrode is formed in the middle N + diffusion layer of these N + diffusion layers. It is formed.

この実施の形態１によれば、Ｎ−拡散層２２はＮ＋拡散層と比較してシート抵抗値が２桁程度高いので、ソース電極／ドレイン電極とゲート電極１３との間のＮ＋拡散層中にＮ−拡散層２２を設けることによって、バラスト抵抗を付加することができるとともに、必要なバラスト抵抗値を確保するためのゲート電極１３とＮ＋拡散層上のソース電極／ドレイン電極との間の距離を従来の構造に比べて短くすることができる。その結果、ＥＳＤ保護素子形成領域を従来のものに比して縮小することができるという効果を有する。   According to the first embodiment, since the sheet resistance value of the N− diffusion layer 22 is about two orders of magnitude higher than that of the N + diffusion layer, the N− diffusion layer 22 is provided in the N + diffusion layer between the source / drain electrode and the gate electrode 13. By providing the N− diffusion layer 22, ballast resistance can be added, and the distance between the gate electrode 13 and the source electrode / drain electrode on the N + diffusion layer for securing a necessary ballast resistance value can be set. It can be shortened compared with the conventional structure. As a result, the ESD protection element formation region can be reduced as compared with the conventional one.

また、このようなＥＳＤ保護素子の製造方法におけるＮ＋拡散層のフォトリソグラフィ工程で、従来の構造では、ＥＳＤ保護素子形成領域全体をレジストで覆っていなかったものを、この実施の形態１の場合には、ＥＳＤ保護素子形成領域内のＮ−拡散層上の一部をレジストで覆うようにするだけである。つまり、従来の構造のものからＥＳＤ保護素子のレジストで覆う領域を変更するだけで、この実施の形態１のＥＳＤ保護素子を形成することができる。そのため、このＥＳＤ保護素子を製造するに当たって、製造コストを上げることがなく、また他の内部回路を構成する素子などへ影響を与えることがないという効果も有する。したがって、どんなＣＭＯＳプロセスにも展開することが容易となる。   Further, in the case of the first embodiment, in the photolithography process of the N + diffusion layer in the manufacturing method of the ESD protection element, in the conventional structure, the entire ESD protection element formation region is not covered with the resist. Only covers a part of the N-diffusion layer in the ESD protection element formation region with a resist. That is, the ESD protection element of the first embodiment can be formed only by changing the region covered with the resist of the ESD protection element from the conventional structure. Therefore, when manufacturing this ESD protection element, there is an effect that the manufacturing cost is not increased and the elements constituting other internal circuits are not affected. Therefore, it becomes easy to develop any CMOS process.

なお、ＥＳＤ保護素子にｇｇＰＭＯＳトランジスタを使用している場合には、ゲート電極とソース領域／ドレイン領域に形成するコンタクトとの間のＰ＋拡散層中にＰ−拡散層からなる抵抗領域を設けることで同様の効果を得ることができる。   When a ggPMOS transistor is used as the ESD protection element, a resistance region composed of a P− diffusion layer is provided in the P + diffusion layer between the gate electrode and the contact formed in the source region / drain region. Similar effects can be obtained.

実施の形態２．
図３は、この発明にかかるＥＳＤ保護素子の実施の形態２の模式的な構成を示す平面図である。このＥＳＤ保護素子は、半導体集積回路の内部回路の形成領域に隣接したＥＳＤ保護素子形成領域に、２方向のゲート電極１３ａ，１３ｂが所定の角度で（直交して）交わり、格子状構造を形成していることを特徴とする。そして、ゲート電極１３ａ，１３ｂで囲まれる領域内には、隣接するゲート電極１３ａ，１３ｂで囲まれる領域内で同種の電極とならないように、ソース電極１５Ｃまたはドレイン電極１６Ｃが形成される。なお、この図３において、ソース電極１５Ｃとドレイン電極１６Ｃは、それぞれ半導体基板上のソース領域とドレイン領域に電気的に接続されるコンタクトを示している。また、ゲート電極１３ａ，１３ｂとソース電極１５Ｃとは、接地されるように配線がなされる。 Embodiment 2. FIG.
FIG. 3 is a plan view showing a schematic configuration of the second embodiment of the ESD protection element according to the present invention. This ESD protection element forms a lattice-like structure by crossing two-direction gate electrodes 13a and 13b at a predetermined angle (orthogonally) in an ESD protection element formation region adjacent to a formation region of an internal circuit of a semiconductor integrated circuit. It is characterized by being. A source electrode 15C or a drain electrode 16C is formed in the region surrounded by the gate electrodes 13a and 13b so as not to be the same type of electrode in the region surrounded by the adjacent gate electrodes 13a and 13b. In FIG. 3, the source electrode 15C and the drain electrode 16C indicate contacts electrically connected to the source region and the drain region on the semiconductor substrate, respectively. The gate electrodes 13a and 13b and the source electrode 15C are wired so as to be grounded.

ここで、ゲート電極１３ａ，１３ｂのピッチをａ、ゲート長をＬとしたときの単位面積当たりのチャネル幅Ｗａは、次式（１）のように求められる。   Here, the channel width Wa per unit area when the pitch of the gate electrodes 13a and 13b is a and the gate length is L is obtained by the following equation (1).

Ｗａ＝チャネル幅／面積
＝｛４（ａ−Ｌ）｝／｛（２ａ×２ａ）／２｝
＝２（ａ−Ｌ）／ａ2 ・・・（１） Wa = channel width / area = {4 (a−L)} / {(2a × 2a) / 2}
= 2 (a−L) / a 2 (1)

一方、図６−２に示される従来例のＥＳＤ保護素子における単位面積当たりのチャネル幅Ｗｂは、次式（２）のように求められる。   On the other hand, the channel width Wb per unit area in the conventional ESD protection element shown in FIG. 6-2 is obtained as in the following equation (2).

Ｗｂ＝チャネル幅／面積
＝２ａ／（２ａ×ａ）
＝１／ａ ・・・（２） Wb = channel width / area = 2a / (2a × a)
= 1 / a (2)

ここで、実施の形態２における単位面積当たりのチャネル幅Ｗａが、従来のＥＳＤ保護素子の単位面積当たりのチャネル幅Ｗｂよりも大きくなる条件（Ｗａ＞Ｗｂとなる）は、上記（１）、（２）式から、
２（ａ−Ｌ）／ａ2＞１／ａ
となり、これより、次式（３）の条件が求められる。 Here, the condition (Wa> Wb) that the channel width Wa per unit area in the second embodiment is larger than the channel width Wb per unit area of the conventional ESD protection element is (1), ( 2) From the equation
2 (a−L) / a 2 > 1 / a
From this, the condition of the following equation (3) is obtained.

ａ＞２Ｌ ・・・（３）   a> 2L (3)

つまり、ゲート電極１３のピッチがゲート長Ｌの２倍よりも大きな場合は実施の形態２の方が静電気放電パスのインピーダンスを低減できる。   That is, when the pitch of the gate electrodes 13 is larger than twice the gate length L, the second embodiment can reduce the impedance of the electrostatic discharge path.

このようなＥＳＤ保護素子の製造方法は、従来のｇｇＭＯＳ型のＥＳＤ保護素子の製造方法のゲート電極の形成工程において、従来では図６−２に示されるように互いに並行した複数本のゲート電極となるようにパターニングして形成していたものを、図３に示されるように互いに所定の角度で交わる２方向のゲート電極１３ａ，１３ｂとなるようにパターニングして形成するようにするだけである。その他の処理は、従来におけるＥＳＤ保護素子の製造方法と同様であるので、その説明を省略する。   Such a method of manufacturing an ESD protection element is based on the conventional gate electrode forming process of the conventional ggMOS type ESD protection element manufacturing method, and a plurality of gate electrodes parallel to each other as shown in FIG. What is formed by patterning in such a manner is merely formed by patterning so that gate electrodes 13a and 13b in two directions intersecting each other at a predetermined angle as shown in FIG. Since other processes are the same as those in the conventional method for manufacturing an ESD protection element, the description thereof is omitted.

この実施の形態２によれば、ピッチがゲート長の２倍よりも大きくなるように格子状のゲート電極１３ａ，１３ｂを形成したので、従来のＥＳＤ保護素子よりも単位面積当たりのチャネル幅を大きくすることができ、その結果、静電気放電の放電パスのインピーダンスを低減することができるという効果を有する。また、単位面積当たりのチャネル幅を大きくすることができるので、従来と同一のチャネル幅を得るためのＥＳＤ保護素子形成領域を縮小することができるという効果も有する。   According to the second embodiment, since the lattice-like gate electrodes 13a and 13b are formed so that the pitch is larger than twice the gate length, the channel width per unit area is larger than that of the conventional ESD protection element. As a result, the impedance of the discharge path of the electrostatic discharge can be reduced. In addition, since the channel width per unit area can be increased, the ESD protection element formation region for obtaining the same channel width as the conventional one can be reduced.

実施の形態３．
マルチフィンガタイプのｇｇＭＯＳトランジスタにおいて、ＥＳＤの電流集中を防ぐためには、フィンガごとのターンオン電圧とインピーダンスを揃えることが重要である。ここで、ターンオン電圧とは、ゲート電極のドレイン端側の電圧である。また、ＥＳＤの放電能力を高めるためにはインピーダンスを低減することが有効である。そこで、この実施の形態３では、マルチフィンガタイプのｇｇＭＯＳトランジスタにおいて、フィンガごとのターンオン電圧とインピーダンスを揃えることができるＥＳＤ保護素子について説明する。 Embodiment 3 FIG.
In a multi-finger type ggMOS transistor, in order to prevent ESD current concentration, it is important to align the turn-on voltage and impedance for each finger. Here, the turn-on voltage is a voltage on the drain end side of the gate electrode. Moreover, it is effective to reduce the impedance in order to increase the discharge capability of ESD. Therefore, in the third embodiment, an ESD protection element capable of matching the turn-on voltage and impedance for each finger in a multi-finger type ggMOS transistor will be described.

図４は、この発明にかかるＥＳＤ保護素子の実施の形態３の模式的な構成を示す平面図である。このＥＳＤ保護素子は、マルチフィンガタイプのｇｇＭＯＳトランジスタにおいて、ゲート電極１３とドレイン電極（ドレインコンタクト）１６Ｃとの間の距離を、ゲート電極１３とソース電極（ソースコンタクト）１５Ｃとの間の距離よりも大きくしたことを特徴とする。つまり、ソース領域を挟むゲート電極１３のピッチをａとし、ドレイン領域を挟むゲート電極１３のピッチをｂとすると、ｂ＞ａとなるようにゲート電極１３を形成することを特徴とする。このように、ゲート電極１３とドレイン電極１６Ｃの間の距離を、ゲート電極１３とソース電極１５Ｃとの間の距離よりも大きくすることで、十分に大きな拡散抵抗を追加することができる。   FIG. 4 is a plan view showing a schematic configuration of the ESD protection element according to Embodiment 3 of the present invention. In the ESD protection element, in the multi-finger type ggMOS transistor, the distance between the gate electrode 13 and the drain electrode (drain contact) 16C is made larger than the distance between the gate electrode 13 and the source electrode (source contact) 15C. Characterized by being enlarged. That is, the gate electrode 13 is formed so that b> a, where a is the pitch of the gate electrode 13 sandwiching the source region and b is the pitch of the gate electrode 13 sandwiching the drain region. In this way, a sufficiently large diffusion resistance can be added by making the distance between the gate electrode 13 and the drain electrode 16C larger than the distance between the gate electrode 13 and the source electrode 15C.

従来では、外部ピンからドレイン電極（ドレインコンタクト）１６Ｃまでの配線抵抗で、ドレイン領域の抵抗を高くするようにしていたが、この実施の形態３では、上記の配線抵抗に加え、ドレイン電極（ドレインコンタクト）１６Ｃとゲート電極１３との間の距離をソース電極（ソースコンタクト）１５Ｃとゲート電極１３との間の距離よりも長くして、拡散抵抗を追加するようにした。これによって、フィンガごとのターンオン電圧とインピーダンスを揃えることが可能となる。   Conventionally, the resistance of the drain region is increased by the wiring resistance from the external pin to the drain electrode (drain contact) 16C. In the third embodiment, in addition to the wiring resistance described above, the drain electrode (drain) The distance between the contact 16C and the gate electrode 13 is made longer than the distance between the source electrode 15C and the gate electrode 13 to add diffusion resistance. As a result, the turn-on voltage and impedance for each finger can be made uniform.

また、１つのゲート電極１３とソース電極（ソースコンタクト）１５Ｃ／ドレイン電極（ドレインコンタクト）１６Ｃの間隔について、ドレイン電極１６Ｃとゲート電極１３との間の距離をソース電極１５Ｃとゲート電極１３との間の距離よりも長くすることで、同一面積ならばこの実施の形態３の方が耐量は高くなる。   Further, regarding the distance between one gate electrode 13 and the source electrode (source contact) 15C / drain electrode (drain contact) 16C, the distance between the drain electrode 16C and the gate electrode 13 is set between the source electrode 15C and the gate electrode 13. If the distance is longer than the distance, the third embodiment has a higher tolerance for the same area.

なお、このＥＳＤ保護素子の製造方法は、従来のｇｇＭＯＳトランジスタのＥＳＤ保護素子の製造方法において、ゲート電極１３の形成時に、ソース領域を挟む位置のゲート電極１３とドレイン領域を挟む位置のゲート電極１３の形成位置を従来のものと変更するだけで、その他の工程は従来のものと同一であるので、その詳細な説明は省略する。   Note that this ESD protection element manufacturing method is the same as the conventional ESD protection element manufacturing method for a ggMOS transistor. When the gate electrode 13 is formed, the gate electrode 13 at the position sandwiching the source region and the gate electrode 13 at the position sandwiching the drain region are formed. Since the other steps are the same as those of the prior art only by changing the formation position of the conventional one, detailed description thereof will be omitted.

また、上述した実施の形態３では、ＥＳＤ保護素子形成領域に形成されたＥＳＤ保護素子について説明したが、直接外部ピンに繋がっている出力用ＣＭＯＳに適用しても、同様の効果を得ることができる。図５は、半導体集積装置の内部回路の外部ピンに繋がっている出力用ＣＭＯＳにこの実施の形態３を適用した場合の試験結果を示す図である。ここでは、ＥＳＤ実力試験として、ＭＭ（Machine Model）試験とＨＢＭ（Human Body Model）試験を行った。また、この試験において、ＰＭＯＳトランジスタのバックゲート配線処理として、コンタクト電極を増やして寄生抵抗成分を減らしてサージの抜けをよくするようにした。また、ＮＭＯＳトランジスタのバックゲート配線処理としては、バックゲートとソースとを分け、バックゲート配線を延ばして配線抵抗を付加させるようにした。これにより、寄生ＮＰＮトランジスタが動作し易くなり、寄生ＮＰＮトランジスタを通り、サージの抜けをよくするようにした。   In the above-described third embodiment, the ESD protection element formed in the ESD protection element formation region has been described. However, the same effect can be obtained even when applied to an output CMOS directly connected to an external pin. it can. FIG. 5 is a diagram showing test results when the third embodiment is applied to an output CMOS connected to an external pin of an internal circuit of a semiconductor integrated device. Here, as an ESD ability test, an MM (Machine Model) test and an HBM (Human Body Model) test were performed. In this test, as a back gate wiring process of the PMOS transistor, the contact electrode is increased to reduce the parasitic resistance component so as to improve the surge leakage. In addition, as the back gate wiring processing of the NMOS transistor, the back gate and the source are separated, and the back gate wiring is extended to add wiring resistance. As a result, the parasitic NPN transistor becomes easy to operate, and the surge through the parasitic NPN transistor is improved.

まず、従来例として、ＥＳＤ保護素子としては、ゲート電極−ソース電極間の距離と、ゲート電極−ドレイン電極間の距離とがともに２．０μｍと同じ長さの構造を有し、出力ＰＭＯＳトランジスタと出力ＮＭＯＳトランジスタとしては、ゲート電極−ソース電極間の距離と、ゲート電極−ドレイン電極間の距離とがともに１．５μｍと同じ長さの構造を有する半導体装置を用いた。この結果が、図５の「従来例」に示されている。一方、実施例として、ＥＳＤ保護素子としては、ゲート電極−ソース電極間の距離と、ゲート電極−ドレイン電極間の距離とがともに２．０μｍと同じ長さの構造を有し、出力ＰＭＯＳトランジスタと出力ＮＭＯＳトランジスタとしては、ゲート電極−ソース電極間の距離を１．０μｍとし、ゲート電極−ドレイン電極間の距離を２．０μｍとした構造を有する半導体装置を用いた。この結果が、図５の「実施例」に示されている。この図５に示されるように、直接外部ピンに繋がっている出力用ＣＭＯＳにこの実施の形態３を適用した場合に、ＥＳＤ耐量が顕著に上昇していることが分かる。   First, as a conventional example, the ESD protection element has a structure in which both the distance between the gate electrode and the source electrode and the distance between the gate electrode and the drain electrode are the same length of 2.0 μm, As the output NMOS transistor, a semiconductor device having a structure in which both the distance between the gate electrode and the source electrode and the distance between the gate electrode and the drain electrode are the same length of 1.5 μm was used. This result is shown in “conventional example” in FIG. On the other hand, as an example, the ESD protection element has a structure in which both the distance between the gate electrode and the source electrode and the distance between the gate electrode and the drain electrode are as long as 2.0 μm, As the output NMOS transistor, a semiconductor device having a structure in which the distance between the gate electrode and the source electrode was 1.0 μm and the distance between the gate electrode and the drain electrode was 2.0 μm was used. The result is shown in “Example” of FIG. As shown in FIG. 5, when the third embodiment is applied to the output CMOS directly connected to the external pin, it can be seen that the ESD tolerance is remarkably increased.

この実施の形態３によれば、マルチフィンガタイプのｇｇＭＯＳトランジスタにおいて、ドレイン電極（ドレインコンタクト）１６Ｃとゲート電極１３との間の距離をソース電極（ソースコンタクト）１５Ｃとゲート電極１３との間の距離よりも長くしたので、フィンガごとのターンオン電圧とインピーダンスとを揃えることができるという効果を有する。また、従来のＥＳＤ保護素子に比較して、この実施の形態３のＥＳＤ保護素子の方が少ない面積で、従来のＥＳＤ保護素子と同一耐量を得ることができるという効果も有する。   According to the third embodiment, in the multi-finger type ggMOS transistor, the distance between the drain electrode (drain contact) 16C and the gate electrode 13 is set to the distance between the source electrode (source contact) 15C and the gate electrode 13. Therefore, the turn-on voltage and impedance of each finger can be made uniform. In addition, compared with the conventional ESD protection element, the ESD protection element according to the third embodiment has an effect that the same tolerance as that of the conventional ESD protection element can be obtained with a smaller area.

以上のように、本発明にかかるＥＳＤ保護素子は、ＣＭＯＳプロセスを使用している半導体装置全般に有用であり、特に、ＥＳＤ保護素子領域の割合が大きくなるチップサイズの小さい半導体装置やピン数が多い半導体装置に適している。   As described above, the ESD protection element according to the present invention is useful for all semiconductor devices using the CMOS process. Particularly, the semiconductor device having a small chip size and the number of pins in which the ratio of the ESD protection element region is large. Suitable for many semiconductor devices.

この発明によるＥＳＤ保護素子の実施の形態１の模式的な構成を示す断面図である。It is sectional drawing which shows the typical structure of Embodiment 1 of the ESD protection element by this invention. この発明によるＥＳＤ保護素子の製造手順の一例を模式的に示す断面図である（その１）。It is sectional drawing which shows typically an example of the manufacturing procedure of the ESD protection element by this invention (the 1). この発明によるＥＳＤ保護素子の製造手順の一例を模式的に示す断面図である（その２）。It is sectional drawing which shows typically an example of the manufacturing procedure of the ESD protection element by this invention (the 2). この発明によるＥＳＤ保護素子の製造手順の一例を模式的に示す断面図である（その３）。It is sectional drawing which shows typically an example of the manufacturing procedure of the ESD protection element by this invention (the 3). この発明によるＥＳＤ保護素子の製造手順の一例を模式的に示す断面図である（その４）。It is sectional drawing which shows typically an example of the manufacturing procedure of the ESD protection element by this invention (the 4). この発明によるＥＳＤ保護素子の製造手順の一例を模式的に示す断面図である（その５）。It is sectional drawing which shows typically an example of the manufacturing procedure of the ESD protection element by this invention (the 5). この発明によるＥＳＤ保護素子の製造手順の一例を模式的に示す断面図である（その６）。It is sectional drawing which shows typically an example of the manufacturing procedure of the ESD protection element by this invention (the 6). この発明によるＥＳＤ保護素子の製造手順の一例を模式的に示す断面図である（その７）。It is sectional drawing which shows typically an example of the manufacturing procedure of the ESD protection element by this invention (the 7). この発明によるＥＳＤ保護素子の製造手順の一例を模式的に示す断面図である（その８）。It is sectional drawing which shows typically an example of the manufacturing procedure of the ESD protection element by this invention (the 8). この発明によるＥＳＤ保護素子の実施の形態２の模式的な構成を示す平面図である。It is a top view which shows the typical structure of Embodiment 2 of the ESD protection element by this invention. この発明によるＥＳＤ保護素子の実施の形態３の模式的な構成を示す平面図である。It is a top view which shows the typical structure of Embodiment 3 of the ESD protection element by this invention. 半導体集積装置の内部回路の外部ピンに繋がっている出力用ＣＭＯＳにこの実施の形態３を適用した場合の試験結果を示す図である。It is a figure which shows the test result at the time of applying this Embodiment 3 to output CMOS connected to the external pin of the internal circuit of a semiconductor integrated device. 従来のｇｇＮＭＯＳトランジスタを使用したＥＳＤ保護素子の構造を模式的に示す一部断面図である。It is a partial cross section figure which shows typically the structure of the ESD protection element using the conventional ggNMOS transistor. 従来のｇｇＮＭＯＳトランジスタを使用したＥＳＤ保護素子の構造を模式的に示す一部平面図である。It is a partial top view which shows typically the structure of the ESD protection element using the conventional ggNMOS transistor.

符号の説明Explanation of symbols

１ 半導体基板
２ 素子分離絶縁膜
１１ ゲート構造
１２ ゲート絶縁膜
１３ ゲート電極
１４ サイドウォール
１５ ソース領域
１６ ドレイン領域
１７ エクステンション部
１８ 抵抗領域 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Element isolation insulating film 11 Gate structure 12 Gate insulating film 13 Gate electrode 14 Side wall 15 Source region 16 Drain region 17 Extension part 18 Resistance region

Claims (4)

半導体基板上に順に積層されたゲート絶縁膜およびゲート電極と、前記ゲート絶縁膜と前記ゲート電極の積層体の線幅方向両側に形成されたサイドウォール膜と、からなるゲート構造と、前記ゲート構造の前記サイドウォール膜側の両側に形成される高濃度不純物拡散層からなるソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域の前記ゲート構造側に形成される低濃度不純物拡散層からなるエクステンション部と、前記ソース領域に接続されるソース電極と、前記ドレイン領域に接続されるドレイン電極と、を備え、前記ゲート電極と前記ソース電極が接地された電界効果型トランジスタが、そのゲート電極の伸長方向が並行するように複数配置されたマルチフィンガタイプの静電気放電保護素子において、
前記ソース電極と前記ゲート電極との間、および前記ドレイン電極と前記ゲート電極との間の高濃度不純物拡散層内に、低濃度不純物拡散層からなる抵抗領域を備えることを特徴とする静電気放電保護素子。 A gate structure comprising a gate insulating film and a gate electrode, which are sequentially stacked on a semiconductor substrate; and a sidewall film formed on both sides of the stacked body of the gate insulating film and the gate electrode in a line width direction; and the gate structure A source region and a drain region composed of high-concentration impurity diffusion layers formed on both sides of the sidewall film side, and an extension composed of a low-concentration impurity diffusion layer formed on the gate structure side of the source region and the drain region A field effect transistor having a gate electrode and a source electrode grounded, wherein the gate electrode and the source electrode are grounded. In the multi-finger type electrostatic discharge protection element that is arranged so that the directions are parallel,
Electrostatic discharge protection comprising a resistance region comprising a low concentration impurity diffusion layer in the high concentration impurity diffusion layer between the source electrode and the gate electrode and between the drain electrode and the gate electrode. element. 半導体基板上に順に積層されたゲート絶縁膜およびゲート電極と、前記ゲート絶縁膜と前記ゲート電極の積層体の線幅方向両側に形成されたサイドウォール膜と、からなるゲート構造と、前記ゲート構造の前記サイドウォール膜側の両側に形成される高濃度不純物拡散層からなるソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域の前記ゲート構造側に形成される低濃度不純物拡散層からなるエクステンション部と、前記ソース領域に接続されるソース電極と、前記ドレイン領域に接続されるドレイン電極と、を備え、前記ゲート電極と前記ソース電極が接地された電界効果型トランジスタからなる静電気放電保護素子において、
前記電界効果型トランジスタのゲート電極は、２方向に交差して延びる格子状を有し、前記ソース領域と前記ドレイン領域は、前記ゲート電極によって囲まれる領域に、隣接する領域で同じ種類の領域とならないように交互に配置されるとともに、前記格子状のゲート電極のピッチは、当該電界効果型トランジスタのゲート長の２倍よりも長いことを特徴とする静電気放電保護素子。 A gate structure including a gate insulating film and a gate electrode, which are sequentially stacked on a semiconductor substrate; and a sidewall film formed on both sides of the stacked body of the gate insulating film and the gate electrode in a line width direction; and the gate structure A source region and a drain region composed of high-concentration impurity diffusion layers formed on both sides of the sidewall film side, and an extension composed of a low-concentration impurity diffusion layer formed on the gate structure side of the source region and the drain region An electrostatic discharge protection element comprising a field effect transistor comprising: a gate electrode; a source electrode connected to the source region; and a drain electrode connected to the drain region, wherein the gate electrode and the source electrode are grounded. ,
The gate electrode of the field effect transistor has a lattice shape extending across two directions, and the source region and the drain region are adjacent to the region surrounded by the gate electrode, The electrostatic discharge protection element is characterized in that the pitch of the grid-like gate electrodes is longer than twice the gate length of the field-effect transistor. 半導体基板上に順に積層されたゲート絶縁膜およびゲート電極と、前記ゲート絶縁膜と前記ゲート電極の積層体の線幅方向両側に形成されたサイドウォール膜と、からなるゲート構造と、前記ゲート構造の前記サイドウォール膜側の両側に形成される高濃度不純物拡散層からなるソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域の前記ゲート構造側に形成される低濃度不純物拡散層からなるエクステンション部と、前記ソース領域に接続されるソース電極と、前記ドレイン領域に接続されるドレイン電極と、を備え、前記ゲート電極と前記ソース電極が接地された電界効果型トランジスタからなる静電気放電保護素子において、
前記ドレイン電極と前記ゲート電極との間の距離が、前記ソース電極と前記ゲート電極との間の距離よりも長いことを特徴とする静電気放電保護素子。 A gate structure including a gate insulating film and a gate electrode, which are sequentially stacked on a semiconductor substrate; and a sidewall film formed on both sides of the stacked body of the gate insulating film and the gate electrode in a line width direction; and the gate structure A source region and a drain region composed of high-concentration impurity diffusion layers formed on both sides of the sidewall film side, and an extension composed of a low-concentration impurity diffusion layer formed on the gate structure side of the source region and the drain region An electrostatic discharge protection element comprising a field effect transistor comprising: a gate electrode; a source electrode connected to the source region; and a drain electrode connected to the drain region, wherein the gate electrode and the source electrode are grounded. ,
The electrostatic discharge protection element, wherein a distance between the drain electrode and the gate electrode is longer than a distance between the source electrode and the gate electrode. 半導体基板上に順に積層されたゲート絶縁膜およびゲート電極と、前記ゲート絶縁膜と前記ゲート電極の積層体の線幅方向両側に形成されたサイドウォール膜と、からなるゲート構造と、前記ゲート構造の前記サイドウォール膜側の両側に形成される高濃度不純物拡散層からなるソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域の前記ゲート構造側に形成される低濃度不純物拡散層からなるエクステンション部と、前記ソース領域に接続されるソース電極と、前記ドレイン領域に接続されるドレイン電極と、を備え、前記ドレイン電極が外部ピンに直接接続される電界効果型トランジスタからなる半導体装置において、
前記ドレイン電極と前記ゲート電極との間の距離が、前記ソース電極と前記ゲート電極との間の距離よりも長いことを特徴とする半導体装置。 A gate structure including a gate insulating film and a gate electrode, which are sequentially stacked on a semiconductor substrate; and a sidewall film formed on both sides of the stacked body of the gate insulating film and the gate electrode in a line width direction; and the gate structure A source region and a drain region composed of high-concentration impurity diffusion layers formed on both sides of the sidewall film side, and an extension composed of a low-concentration impurity diffusion layer formed on the gate structure side of the source region and the drain region A semiconductor device comprising a field effect transistor, comprising: a portion; a source electrode connected to the source region; and a drain electrode connected to the drain region, wherein the drain electrode is directly connected to an external pin.
A semiconductor device, wherein a distance between the drain electrode and the gate electrode is longer than a distance between the source electrode and the gate electrode.
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