JP2007274036A - 通信端末装置、及び、その制御方法 - Google Patents

Abstract

【課題】ＣＰＵを必要とせずに、センター側装置から通信端末装置内のＦＬＡＳＨ ＲＯＭのデータを書換え可能な通信端末装置を提供する。
【解決手段】ＦＬＡＳＨ ＲＯＭ制御回路１６は、ＭＤＩＯインタフェース１２０を有する。センター側装置は、ｅｏｃ制御チャネル及びＭＤＩＯインタフェース１２０を介して、ｘＤＳＬモデム１０内の各部のレジスタにアクセス可能である。ＦＬＡＳＨ ＲＯＭ制御回路１６は、ＭＤＩＯ信号のアドレスを指定する部分をＦＬＡＳＨ ＲＯＭ１５に対する制御コマンドと解釈し、その制御コマンドに従ってＦＬＡＳＨ ＲＯＭ１５に対する制御を実行する。
【選択図】図１

Description

本発明は、通信端末装置、及び、その制御方法に関し、更に詳しくは、センター側装置との間で制御チャネルを介して通信を行う通信端末装置、及び、そのような通信端末装置の制御方法に関する。

通信端末装置として、信号の変調／復調を行うモデム装置がある。図６は、従来のモデム装置の構成を示している。このモデム装置は、ｘＤＳＬモデム５０として構成されており、ｘＤＳＬデバイス５２、ＣＰＵ５３、ＦＬＡＳＨ ＲＯＭ５４、ＲＡＭ５５、ＣＰＵペリフェラルデバイス５６、ＦＰＧＡ５７、ＰＨＹデバイス５８、及び、シリアル／パラレル変換部５９により構成されている。ＣＰＵ５３は、ｘＤＳＬモデム５０内の各部と、ＣＰＵバス２２３を介して接続されており、各部の制御やデバイスの設定を行う。

ＦＰＧＡ５７は、ＣＰＵインタフェースを有しており、ＣＰＵバス２２３を介して、ＣＰＵ５３と接続される。ＦＬＡＳＨ ＲＯＭ５４は、ＦＰＧＡをプログラムするためのデータと、ＣＰＵ５３の組み込みソフトウェアとを記憶する。ｘＤＳＬモデム５０では、装置起動時のＦＰＧＡ５７のプログラムは、ＣＰＵ５３によって実行される構成となっている。ＰＨＹデバイス５８は、シリアルインタフェースであるＭＤＩＯインタフェース２２０を有しており、シリアル／パラレル変換部５９を介して、ＣＰＵバス２２３に接続されており、ＰＨＹデバイス５８の設定や制御は、ＣＰＵ５３によって実行される。

ｘＤＳＬデバイス５２は、センター側装置との間で行われる制御データ通信を行う。ｘＤＳＬデバイス５２で受信された制御データの処理は、ＣＰＵ５３によって実行される。例えば、センター側装置から送信されたデータに従って、ＦＬＡＳＨ ＲＯＭ５４内に記憶されたＦＰＧＡ５７のプログラムデータを更新する場合には、ＣＰＵ５３が、制御データに含まれるＲＯＭデータを抽出し、抽出したＲＯＭデータを、ＣＰＵバス２２３を介してＦＬＡＳＨ ＲＯＭ５４に書き込む。

上記のようなＣＰＵを用いたｘＤＳＬモデムの制御は、比較的実現容易であり、広く採用されてきた（例えば、特許文献１や特許文献２を参照）。しかしながら、ＣＰＵ５３を組み込みソフトウェアで処理することでＦＬＡＳＨ ＲＯＭ５４等の制御を行う場合には、ＣＰＵやそのペリフェラルデバイスによって部品点数が増加し、コストアップにつながるという問題がある。また、ＣＰＵ５３を動作させるためのソフトウェアの開発も必要であり、この部分によっても、コストが増加するという問題もある。

ｘＤＳＬモデムでは、ＣＰＵによる制御を必要としないデバイスも開発されている。このようなタイプのｘＤＳＬモデムでは、ｘＤＳＬデバイスはＭＤＩＯインタフェースを有し、ｘＤＳＬラインのｅｏｃ制御チャネルを用いて、センター側装置から、ｘＤＳＬデバイスを直接制御可能となっている。しかし、この場合でも、モデムで使用するＦＰＧＡのプログラムデータ等、センター側装置から大量のデータをモデムに転送し、ＲＯＭデータの更新処理を実行するためには、やはりＣＰＵが必要となり、ＣＰＵやそのペリフェラルデバイスを削減することができないという問題があった。

ＣＰＵを実装せずにＦＰＧＡのプログラムデータの更新が可能なｘＤＳＬモデムとして、図７に示す構成のｘＤＳＬモデム５０ａがある。このｘＤＳＬモデム５０ａは、ＦＬＡＳＨ ＲＯＭ５４を、ＦＬＡＳＨ ＲＯＭインタフェース２２１を介して制御するＦＬＡＳＨ ＲＯＭ制御回路６０を備える。ＦＬＡＳＨ ＲＯＭ制御回路６０は、ＦＰＧＡ５７とＦＰＧＡインタフェース２２２を介して接続されており、ＦＬＡＳＨ ＲＯＭ５４から読み出したＦＰＧＡ５７のプログラムデータに従って、ＦＰＧＡ５７をプログラムする。ＦＬＡＳＨ ＲＯＭ制御回路６０は、外部端末６１と接続するためのシリアルポート２２４を有し、外部端末６１から転送されたＲＯＭデータに従って、ＦＬＡＳＨ ＲＯＭ５４が記憶するプログラムデータを更新可能である。

特開２０００−１５５６８４号公報 特開２００３−３７６８５号公報

図７に示す構成のｘＤＳＬモデム５０ａでは、ＣＰＵを必要としないことでコストは抑えられるものの、ユーザは、ＦＬＡＳＨ ＲＯＭ５４のデータ更新に際して、事前にＲＯＭ更新データをダウンロードして用意しておく必要があり、手順が煩雑であるという問題がある。また、ユーザに納入して宅内に設置されたモデムについて、ＦＬＡＳＨ ＲＯＭの更新を行うか否かはユーザに依存することとなり、ＦＬＡＳＨ ＲＯＭの更新を、センター側装置で制御することができないという問題もある。

本発明は、上記従来技術の問題点を解消し、ＣＰＵを必要とせずに、センター側装置から通信端末装置内の不揮発性メモリを制御できる通信端末装置及びその制御方法を提供する。

上記目的を達成するために、本発明の通信端末装置は、センター側装置との間で制御チャネルを用いた通信を行う通信端末装置において、前記制御チャネルを用いて受信した信号に基づいて、所定フォーマットの内部信号を生成する内部信号生成部と、前記内部信号に基づいて不揮発性メモリを制御するメモリ制御手段とを備えたことを特徴とする。

本発明の通信端末装置では、メモリ制御手段は、制御チャネルを介してセンター側装置から送信された不揮発性メモリに対する制御指示を解釈して、不揮発性メモリを制御する。このようにすることで、ＣＰＵを用いなくても、センター側装置から、通信端末装置内の不揮発性メモリを制御することができ、ＣＰＵを用いる場合に比して、部品点数を削減してコストを抑えることができる。

本発明の通信端末装置では、前記メモリ制御手段は、前記内部信号に含まれるデータに従って、前記不揮発性メモリの書換えを行う構成を採用できる。この場合、例えば、センター側装置から不揮発性メモリ内のデータの更新データを送信して不揮発性メモリを書き換えることで、不揮発性メモリ内のデータを、最新のデータに更新できる。

本発明の通信端末装置では、前記不揮発性メモリは、運用に使用する第１のブロックと、バックアップ用の第２のブロックとを有し、前記メモリ制御手段は、前記内部信号に含まれるデータを前記第２のブロックに書き込み、該第２のブロックにデータを書き込んだ後に、前記第２のブロックのデータを前記第１のブロックにコピーする構成を採用できる。この場合、不揮発性メモリの書換え中に、電源断や回線断が発生した場合でも、第１のブロックのデータには影響がないため、運用には支障がない。

本発明の通信端末装置では、前記センター側装置が、前記制御チャネル及び前記内部信号生成部を介して、通信端末装置内のレジスタを参照可能である構成を採用できる。センター側装置から、不揮発性メモリに対する制御を行う際には、レジスタアクセスと同様な手順でコマンドをメモリ制御手段に送信することで、センター側装置から、通信端末装置内の不揮発性メモリを制御できる。

本発明の通信端末装置では、前記内部信号が、通信端末装置内のレジスタアクセスのための信号であり、前記メモリ制御手段には、レジスタアクセスのための通信線を介して前記内部信号が入力される構成を採用できる。通信端末装置は、センター側装置から、制御チャネルを介して、通信端末装置内の各部のレジスタにアクセスできる構成となっていることが多い。メモリ制御手段に、このようなレジスタアクセスのための通信線を利用して不揮発性メモリに対する制御コマンドを入力することで、センター側装置から、通信端末装置内の不揮発性メモリを制御できる。

本発明の通信端末装置では、前記内部信号が、リード又はライトのアクセス種別と、通信端末装置内のアクセス対象のデバイスのアドレスを指定するアドレス部と、前記デバイスが保有するレジスタのうちでアクセス対象となるレジスタを指定するレジスタ指定部とを含む構成を採用できる。内部信号としては、例えば、ＩＥＥＥ８０２．３で定義されているＭＤＩＯの信号フォーマットを用いることができる。

本発明の通信端末装置では、前記メモリ制御手段は、前記レジスタ指定部に含まれるデータに基づいて、前記不揮発性メモリに対する制御を決定する構成を採用できる。この場合、センター側装置から、制御チャネル及び内部信号生成部を介して、レジスタ指定部に所望の制御コマンドを含む内部信号を、メモリ制御手段に入力することにより、不揮発性メモリに対して所望の制御を実行できる。

本発明の通信端末装置では、前記メモリ制御手段には、前記アドレスとして、第１及び第２のアドレスが設定されており、前記メモリ制御手段は、受信した前記内部信号のアドレス指定部が前記第１のアドレスを指定するときには、前記レジスタ指定部に含まれるデータに基づいて、前記不揮発性メモリに対する制御を決定し、前記アドレス指定部が第２のアドレスを指定するときには、前記レジスタ指定部に含まれるデータに基づいて、保有するレジスタのデータをリードし、又は、レジスタにデータをライトする構成を採用できる。この場合、第１のアドレスと第２のアドレスとを使い分けることで、不揮発性メモリに対する制御と、メモリ制御手段内のレジスタに対するアクセスとの双方を実現できる。

本発明の通信端末装置では、前記メモリ制御手段が、前記内部信号をデコードし、前記センター側装置によって発行された前記不揮発性メモリに対するコマンドを解釈するデコーダ回路と、前記デコーダ回路のデコード結果に従って、前記不揮発性メモリに対する制御コマンドを決定するコマンドシーケンス制御回路と、前記コマンドシーケンス制御回路が決定した制御コマンドを、前記不揮発性メモリに出力する制御コマンド生成回路と、前記コマンドシーケンス制御回路がデータ書き込みを示す制御コマンドを決定すると、前記内部信号に含まれる更新データを、前記不揮発性メモリに書き込むデータ書き込み制御回路とを備える構成を採用できる。

本発明の通信端末装置では、前記メモリ制御手段が、前記デコーダ回路が解釈したコマンドと、該コマンドが完了した旨を示す完了フラグとを記憶するコマンドレジスタを更に備え、前記コマンドシーケンス制御回路は、前記制御コマンド生成回路による制御コマンドの出力、又は、前記データ書き込み制御回路によるデータ書き込みが完了すると、前記完了フラグをセットする構成を採用できる。この場合、センター側装置は、コマンドレジスタを参照することで、発行した制御コマンドの完了を確認できる。

本発明の通信端末装置では、前記メモリ制御手段が、前記更新データのチェックサムを算出するチェックサム演算手段と、前記チェックサムの演算結果を保持するデータレジスタとを更に備える構成を採用できる。この場合、センター側装置は、データレジスタを参照することで、データを正しく更新できたか否かを確認できる。

本発明の通信端末装置では、前記不揮発性メモリは、通信制御処理を行うＦＰＧＡをプログラムするためのデータを記憶する構成を採用できる。この場合、ＦＰＧＡをプログラムするためのデータに更新がある場合には、センター側装置からその更新データを送信し、不揮発性メモリの内容を書き換えることで、ＦＰＧＡのプログラムデータを最新のデータに更新できる。

本発明の通信端末の制御方法は、センター側装置との間で制御チャネルを用いた通信を行う通信端末装置を制御する方法において、前記センター側装置から、前記制御チャネルを介して前記通信端末装置内の不揮発性メモリを制御するコマンドを発行し、該コマンドに従って、前記不揮発性メモリを制御することを特徴とする。

本発明の通信端末装置の制御方法では、センター側装置からのコマンドに基づいて、通信端末装置内の不揮発性メモリを制御する。センター側装置からのコマンドの伝送には、通信端末装置内でセンター側装置からレジスタを参照する際に用いる信号を利用することができる。センター側装置から、不揮発性メモリを制御することにより、通信端末装置がＣＰＵを備える必要がなく、ＣＰＵが必要な従来技術に比して、通信端末装置の部品点数を削減してコストを抑えることができる。

本発明の通信端末装置の制御方法では、前記センター側装置は、コマンド発行後、前記通信端末装置内のレジスタを前記制御チャネルを介して参照し、前記発行したコマンドの完了を確認する構成を採用できる。この場合、コマンドの完了の確認後、センター側装置から、次のコマンドを発行すればよい。

本発明の通信端末装置の制御方法では、前記センター側装置は、前記不揮発性メモリの更新データを前記制御チャネルを介して送信し、該送信した更新データを、前記不揮発性メモリに書き込ませる構成を採用できる。この場合、センター側装置によって、通信端末装置内の不揮発性メモリを、更新データで書き換えることができる。

本発明の通信端末の制御方法では、前記不揮発性メモリは、運用用の第１のブロックと、バックアップ用の第２のブロックとを有しており、前記センター側装置は、前記第２のブロックに前記更新データを書き込ませた後に、前記第２のブロックのデータを、前記第１のブロックにコピーする構成を採用できる。この場合、不揮発性メモリに書換え中に、電源断や回線断が発生した場合でも、第１のブロックのデータには影響がないため、通信端末装置の運用には支障がない。

本発明の通信端末の制御方法では、前記センター側装置は、前記通信端末装置内で計算された前記更新データのチェックサムの演算結果を、前記制御チャネルを介して参照して更新データが正しく送信できたか否かを判断する構成を採用できる。

本発明の通信端末装置では、メモリ制御手段は、制御チャネルを介してセンター側装置から送信された不揮発性メモリに対する制御指示を解釈して、不揮発性メモリを制御する。また、本発明の通信端末装置の制御方法では、センター側装置からのコマンドに基づいて、通信端末装置内の不揮発性メモリを制御する。このようにすることで、ＣＰＵを用いなくても、センター側装置から、通信端末装置内の不揮発性メモリを制御することができ、ＣＰＵを用いる場合に比して、部品点数を削減してコストを抑えることができる。

以下、図面を参照して、本発明の実施の形態を詳細に説明する。図１は、本発明の一実施形態の通信装置の構成を示している。この通信装置は、ｘＤＳＬモデム１０として構成されており、ｘＤＳＬデバイス１２、ＦＰＧＡ１３、ＰＨＹデバイス１４、ＦＬＡＳＨ ＲＯＭ１５、及び、ＦＬＡＳＨ ＲＯＭ制御回路１６を有する。ＡＤＳＬやＶＤＳＬ等のｘＤＳＬラインでは、ユーザデータ（ユーザパケット）の通信チャネルの他に、ｅｏｃ（embedded operating channel）と呼ばれる制御チャネルが用意されており、図示しないセンター側装置とモデム装置との間で、ユーザデータと制御データとを同時に通信することができる。ｅｏｃによる制御データの通信は、ＡＮＳＩやＩＴＵ−Ｔの標準スペックでは、使用方法に自由度が認められており、独自のプロトコルを用いて、センター側装置とモデム装置との間のデータ通信に使用することができる。

ｘＤＳＬデバイス１２は、ｘＤＳＬラインを終端するｘＤＳＬ終端部１０１と、ｘＤＳＬラインで通信されるユーザパケットを終端するＭＡＣ部１０２とを有する。また、ｘＤＳＬデバイス１２は、後段のＦＰＧＡ１３やＰＨＹデバイス１４を制御するための制御系インタフェースとして、ＭＤＩＯインタフェース１２０を有する。ｘＤＳＬデバイス１２のＭＡＣ部１０２（内部信号生成部）は、ｅｏｃ制御チャネルを介して受信した信号を所定フォーマットのＭＤＩＯ信号（内部信号）に変換し、変換したＭＤＩＯ信号を、ＭＤＩＯインタフェース１２０を介してモデム装置内の各部に入力する。この仕組みにより、モデム装置内の各部は、ＣＰＵ制御を必要とせずに、ｅｏｃ制御チャネルを用いて、センター側装置から直接に制御できる。

ＦＰＧＡ（Field Programmable Gate Array）１３は、ユーザパケット送信優先制御のＱｏＳ処理など、モデム装置に要求される機能を実現する回路であり、動作に必要な設定は、ｅｏｃ制御チャネルとｘＤＳＬデバイス１２のＭＤＩＯインタフェース１２０とを介して、センター側装置によって行われる。ＰＨＹデバイス１４は、イーサネット（登録商標）のレイヤ１機能を実現する。ＰＨＹデバイス１４の動作に必要な設定についても、ｅｏｃ制御チャネルとｘＤＳＬデバイス１２のＭＤＩＯインタフェース１２０とを介して、センター側装置によって行われる。ｘＤＳＬデバイス１２、ＦＰＧＡ１３、及び、ＰＨＹデバイス１４は、センター側装置との間で通信されるユーザパケットを後段のデバイスに転送するための主信号系インタフェース１１１と１１２とをそれぞれ有する。

ＦＬＡＳＨ ＲＯＭ１５は、ＦＰＧＡ１３をプログラムするためのデータを記憶する。ＦＬＡＳＨ ＲＯＭ制御回路１６は、ＦＰＧＡインタフェース１２２によってＦＰＧＡ１３と接続され、ＦＬＡＳＨ ＲＯＭインタフェース１２１によって、ＦＬＡＳＨ ＲＯＭ１５と接続される。ＦＬＡＳＨ ＲＯＭ制御回路１６は、装置の起動時にＦＬＡＳＨ ＲＯＭ１５のデータを読み出してＦＰＧＡ１３をプログラムする機能を有する。また、ＦＬＳＡＨ ＲＯＭ制御回路１６は、ＭＤＩＯインタフェース１２０を備えており、ＭＤＩＯインタフェース１２０から受信したコマンドとデータにより、ＦＬＡＳＨ ＲＯＭ１５のデータを書き換える機能を有する。

なお、ｅｏｃ制御チャネルやｘＤＳＬデバイスのＭＤＩＯインタフェース１２０、ＦＬＡＳＨ ＲＯＭ制御回路１６によるＦＰＧＡ１３のプログラム方法はよく知られており、また、本発明とは直接関係しないため、その詳細な説明は省略する。

図２は、ＩＥＥＥ８０２．３で定義されているＭＤＩＯの信号フォーマットを示している。ＭＤＩＯインタフェース１２０は、ｘＤＳＬデバイス１２のＭＡＣ部１０２からモデム装置内の各部のレジスタをリード／ライトするためのシリアルインタフェースとして構成される。ＭＤＩＯの信号フォーマットは、リード動作かライト動作かを指定するＯＰコード２０１、ＭＡＣ部１０２に接続されたモデム装置内の各部を指定するＰＨＹアドレス２０２、モデム装置内の各部が備えるレジスタの番号を指定するレジスタアドレス２０３、リード動作の場合にモデム装置内の各部がＭＤＩＯインタフェース１２０にレジスタデータを出力する処理時間を確保するためのターンアラウンド２０４、及び、レジスタのリード／ライト動作のためのデータ領域２０５で構成される。

ここで、ＭＤＩＯインタフェース１２０経由でＦＬＡＳＨ ＲＯＭ１５のデータを更新するためには、ＭＡＣ部１０２からＦＬＡＳＨ ＲＯＭ制御回路１６に大量のＲＯＭデータを転送する必要があり、また、ＦＬＡＳＨ ＲＯＭ１５の消去やデータ更新後に、ＦＰＧＡ１３の再プログラムの処理が必要になるなど、単なるレジスタアクセス方式では、ＭＤＩＯ経由でＲＯＭデータを更新することは難しい。そこで、本実施形態では、ＦＬＡＳＨ ＲＯＭ制御回路１６に対するライト動作のＭＤＩＯ信号フォーマット中のレジスタアドレス２０３を、ＭＡＣ部１０２からＦＬＡＳＨ ＲＯＭ制御回路１６へのコマンド用の命令コードとして使用する。また、１６ビットのデータ領域２０５の一部を、命令コードに必要なパラメータの転送や、命令コードの拡張に使用してもよい。この場合、レジスタアドレス２０３は５ビットであるため、最大３２種類の命令コードしか指定できないが、データ領域２０５の上位数ビットを命令コードの一部として使用することにより、３２種類以上の命令コードを、ＦＬＡＳＨ ＲＯＭ制御回路１６に転送することができる。

また、ＦＬＡＳＨ ＲＯＭ制御回路１６には、２つのＰＨＹアドレスを割り当てる。割り当てるＰＨＹアドレスのうちの１つは、命令コードの転送に使用する。もう１つのＰＨＹアドレスは、通常のＭＤＩＯレジスタアクセスの動作により、ＦＬＡＳＨ ＲＯＭ制御回路１６が備えるＭＡＣ部１０２からリード／ライト可能なレジスタの指定に使用する。この場合、ＦＬＡＳＨ ＲＯＭ制御回路１６は、ＭＤＩＯ信号に含まれるＰＨＹアドレス２０２を参照することで、受信したＭＤＩＯ信号が命令コードの転送を行うための信号であるか、或いは、レジスタに対するリード／ライトのための信号であるかを判断することができる。

図３は、ＦＡＬＳＨ ＲＯＭ制御回路１６の詳細な構成を示している。ＦＬＡＳＨ ＲＯＭ制御回路１６は、ＭＤＩＯ終端回路３０１、デコーダ回路３０２、ＭＤＩＯデータレジスタ３０３、ＭＤＩＯコマンドレジスタ３０４、ＭＤＩＯコマンドシーケンス制御回路３０５、チェックサム演算回路３０６、ＲＯＭデータプログラム制御回路３０７、ＦＬＡＳＨ ＲＯＭ制御コマンド生成回路３０８、ＦＰＧＡプログラム制御回路３０９、ＦＬＡＳＨ ＲＯＭインタフェース回路３１０、及び、ＦＰＧＡインタフェース回路３１１を備える。

ＭＤＩＯ終端回路３０１は、ＭＤＩＯインタフェース１２０を終端する。デコーダ回路３０２は、受信したＭＤＩＯ信号をデコードする。その際、ＰＨＹアドレス２０２（図２）を参照して、通常のレジスタアクセス動作か、コマンド動作かを識別する。ＭＤＩＯデータレジスタ３０３及びＭＤＩＯコマンドレジスタ３０４は、それぞれ、ＭＤＩＯのレジスタリード動作によってセンター側装置が参照可能なレジスタである。ＭＤＩＯデータレジスタ３０３は、センター側装置に通知する必要がある情報を保持する。ＭＤＩＯコマンドレジスタ３０４は、センター側装置によって発行されたコマンドと、そのコマンド完了の有無を表示するフラグとを保持する。

ＭＤＩＯコマンドシーケンス制御回路３０５は、ＭＤＩＯインタフェース１２０を介して受信したコマンドの実行管理を行う。チェックサム演算回路３０６は、ＭＤＩＯインタフェース１２０を介して受信したＲＯＭデータのチェックサムを算出する。ＦＬＡＳＨ ＲＯＭ制御コマンド生成回路３０８は、ＦＬＡＳＨ ＲＯＭ１５のセクタ消去コマンドや、連続プログラムコマンドなどの、ＦＬＡＳＨ ＲＯＭ１５を実際に制御するために必要なＲＯＭ制御コマンドを生成する。ＲＯＭデータプログラム制御回路３０７は、ＦＬＡＳＨ ＲＯＭ１５へのＲＯＭデータの書き込みを行う。ＦＰＧＡプログラム制御回路３０９は、ＦＬＡＳＨ ＲＯＭ１５のデータを読み出して、ＦＰＧＡ１３をプログラムする。ＦＬＡＳＨ ＲＯＭインタフェース回路３１０は、ＦＬＡＳＨ ＲＯＭ１５との間のインタフェース１２１を実現する。ＦＰＧＡインタフェース回路３１１は、ＦＰＧＡ１３との間のインタフェース１２２を実現する。

図４は、ｘＤＳＬモデム１０のＦＬＡＳＨ ＲＯＭ１５の書換え時の動作手順を示している。ＲＯＭデータの更新に際して、センター側装置は、制御チャネルを介して、ｘＤＳＬモデム１０に更新開始コマンドを発行する（ステップＳ１）。この更新開始コマンドは、ＭＡＣ部１０２によってＭＤＩＯフォーマットの信号に変換され、ＭＤＩＯインタフェース１２０を介して、ＦＬＡＳＨ ＲＯＭ制御回路１６に入力される。ＦＬＡＳＨ ＲＯＭ制御回路１６は、デコーダ回路３０２により、受信したＭＤＩＯ信号をデコードする。デコーダ回路３０２は、受信したＭＤＩＯ信号のＰＨＹアドレス２０２及びレジスタアドレス２０３（図２）に基づいて、更新開始コマンドであると解釈し、ＭＤＩＯコマンドシーケンス制御回路３０５に、更新開始コマンドを転送する（ステップＳ２）。

ＭＤＩＯコマンドシーケンス制御回路３０５は、更新開始コマンドが転送されると、ＭＤＩＯコマンドレジスタ３０４のコマンド完了フラグをクリアし、転送された更新開始コマンドをＭＤＩＯコマンドレジスタ３０４に書き込む（ステップＳ３）。また、ＦＬＡＳＨ ＲＯＭ制御コマンド生成回路３０８に対して、ＲＯＭデータ消去や連続プログラムなど、更新開始に必要となるＲＯＭ制御コマンドの列（シーケンス）を、ＦＬＡＳＨ ＲＯＭ１５へ出力するように指示する（ステップＳ４）。ＭＤＩＯコマンドシーケンス制御回路３０５は、ＦＬＡＳＨ ＲＯＭ制御コマンド生成回路３０８によるＲＯＭ制御コマンドの出力が終了すると、ＭＤＩＯコマンドレジスタ３０４に、処理完了を示すフラグをセットする（ステップＳ５）。

センター側装置は、ＭＤＩＯレジスタのリード動作で、ＭＤＩＯコマンドレジスタ３０４の値を読み出し、コマンド完了フラグがセットされているか否かをチェックし、更新開始コマンドの完了を確認する。センター側装置は、コマンド完了を確認すると、制御チャネルを介して、ＲＯＭデータ送信コマンドを発行する（ステップＳ６）。このＲＯＭデータ送信コマンドは、ＭＡＣ部１０２によってＭＤＩＯフォーマットの信号に変換され、ＭＤＩＯインタフェース１２０を介して、ＦＬＡＳＨ ＲＯＭ制御回路１６に入力される。このときＦＬＡＳＨ ＲＯＭ制御回路１６が受信するＭＤＩＯ信号のレジスタアドレス２０３には、ＲＯＭデータの送信を示す命令コード（コマンド）が付与され、データ領域２０５には、更新データが付与されている。

ＭＤＩＯコマンドシーケンス制御回路３０５は、ＭＤＩＯコマンドレジスタ３０４のコマンド完了フラグをリセットし、ＭＤＩＯコマンドレジスタ３０４に、デコーダ回路３０２を介して受信したＲＯＭデータの送信コマンドを書き込む（ステップＳ７）。その後、受信した命令コマンドがＲＯＭデータの送信であるため、ＲＯＭデータプログラム制御回路３０７に、コマンドと共に送信されたＲＯＭ更新データの書き込みを指示する（ステップＳ８）。ＲＯＭデータプログラム制御回路３０７は、ＦＬＡＳＨ ＲＯＭ１５に更新データをプログラムする（ステップＳ９）。このとき、チェックサム演算回路３０６は、ＲＯＭ更新データのチェックサムを算出し、チェックサムの演算結果を、ＭＤＩＯデータレジスタ３０３に格納する（ステップＳ１０）。

図５は、ＦＬＡＳＨ ＲＯＭ１５のＲＯＭデータのイメージ図を示している。ＦＬＡＳＨ ＲＯＭ１５には、ＦＰＧＡ１３のプログラムデータが、２つのブロック５０１、５０２のそれぞれに記憶される。このうち、ブロック５０１に記憶されたデータは、ＦＰＧＡ１３をプログラムする際に使用されるデータであり、ブロック５０２は、バックアップデータに相当する。ステップＳ１０の更新データのプログラムは、バックアップ用のブロック５０２に対して行われる。このようにバックアップ用のブロック５０２を用いるのは、センター側装置とモデム装置間の制御チャネルによるデータ通信では、通信中のエラーに対しては、エラー検出時の再送処理など、通信プロトコルによって保護することはできるものの、ＲＯＭデータ更新中にモデムの電源が切られるなどの事態には対応できないため、ＲＯＭデータを、モデム装置側でバックアップして保持する必要があるためである。

センター側装置とＦＬＡＳＨ ＲＯＭ制御回路１６とは、ＲＯＭ更新データの送信からＦＬＡＳＨ ＲＯＭ１５のプログラム、チェックサムの演算までの処理を繰り返すことにより、ＲＯＭデータの転送を実行する。センター側装置は、ＭＤＩＯレジスタのリード動作により、ＭＤＩＯデータレジスタ３０３やＭＤＩＯコマンドレジスタ３０４をチェックすることで、チェックサムの演算結果や更新データ転送の実行状態を判断することができる。センター側装置は、全てのＲＯＭデータの送信が完了し、ＦＬＡＳＨ ＲＯＭ１５のプログラムに成功すると、送信完了コマンドを発行する（ステップＳ１１）。この送信完了コマンドは、ＭＤＩＯフォーマットの信号に変換されて、ＦＬＡＳＨ ＲＯＭ制御回路１６に入力される。

ＲＯＭデータの更新が正しく行われなかった場合には、センター装置側は更新失敗コマンドを発行し、ＦＬＡＳＨ ＲＯＭ制御回路１６に、データ更新の中断を指示する。また、ＭＤＩＯコマンドシーケンス制御回路３０５がＲＯＭデータの更新開始後、所定時間以内にＲＯＭデータ送信コマンドや更新完了コマンドを受信しない場合には、データ更新処理を中断する。データ更新の中断処理は、ＭＤＩＯコマンドシーケンス制御回路３０５が、ＦＬＡＳＨ ＲＯＭ制御コマンド生成回路３０８に、ＦＬＡＳＨ ＲＯＭ１５へのプログラム終了コマンドを出力させることで実行される。

ＭＤＩＯコマンドシーケンス制御回路３０５は、デコーダ回路３０２を介して更新完了コマンドを受信すると、ＲＯＭデータプログラム制御回路３０７に、バックアップ用のブロック５０２（図５）にプログラムしたＲＯＭデータを、ブロック５０１にコピーすることを指示する（ステップＳ１２）。ＲＯＭデータプログラム制御回路３０７は、この指示に従って、ブロック５０２のデータを、ブロック５０１にコピーする（ステップＳ１３）。その後、ブロック５０１に記憶されたデータを用いて、ＦＰＧＡ１３の再プログラムを実行する。

本実施形態では、センター側装置から、ｘＤＳＬラインの制御チャネルを用いてｘＤＳＬモデム１０にＦＬＡＳＨ ＲＯＭ１５の更新データを送信する。ｘＤＳＬモデム１０では、受信した更新データを、ｘＤＳＬデバイス１２によってＭＤＩＯの信号フォーマットに変換した後に、ＦＬＡＳＨ ＲＯＭ制御回路１６に受け渡す。このようにすることにより、ＣＰＵを用いずに、センター装置側からモデム装置内のＦＬＡＳＨ ＲＯＭ１５のＲＯＭデータ書換えを実行できる。

本実施形態では、ＭＤＩＯの信号フォーマット中のレジスタアドレス２０３（図２）を、ＭＡＣ部１０２からＰＨＹデバイス１４方向への命令コードの領域として使用する。これにより、センター側装置からｘＤＳＬモデム１０に対して、大量のデータ転送を行うことができ、また、その他付随する処理を指示することができる。本実施形態では、チェックサム演算回路３０６によって、ＲＯＭ更新が正しく行われた否かをチェックし、そのチェック結果を、ＭＤＩＯデータレジスタ３０３に格納する。センター側装置は、ＭＤＩＯのレジスタリードの動作によってチェックサムの演算結果を確認することができ、更新が正しく行われた場合にのみ、ＦＬＡＳＨ ＲＯＭ１５において、更新されたデータを有効とすることができる。

以上、本発明をその好適な実施形態に基づいて説明したが、本発明の通信端末装置及びその制御方法は、上記実施形態にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

本発明の一実施形態の通信装置の構成を示すブロック図。 ＭＤＩＯの信号フォーマットを示す図。 ＦＡＬＳＨ ＲＯＭ制御回路の詳細な構成を示すブロック図。 ｘＤＳＬモデムのＦＬＡＳＨ ＲＯＭの書換え時の動作手順を示すフローチャート。 ＦＬＡＳＨ ＲＯＭのＲＯＭデータのイメージを示す図。 ＣＰＵを有する従来のモデム装置の構成を示すブロック図。 ＣＰＵを有しない従来のモデム装置の構成を示すブロック図。

符号の説明

１０：通信装置（ｘＤＳＬモデム）
１２：ｘＤＳＬデバイス
１３：ＦＰＧＡ
１４：ＰＨＹデバイス
１５：ＦＬＡＳＨ ＲＯＭ
１６：ＦＬＡＳＨ ＲＯＭ制御回路
１０１：ｘＤＳＬ終端部
１０２：ＭＡＣ部
１１１、１１２：主信号系インタフェース
１２０：ＭＤＩＯインタフェース
１２１：ＦＬＡＳＨ ＲＯＭインタフェース
１２２：ＦＰＧＡインタフェース
３０１：ＭＤＩＯ終端回路
３０２：デコーダ回路
３０３：ＭＤＩＯデータレジスタ
３０４：ＭＤＩＯコマンドレジスタ
３０５：ＭＤＩＯコマンドシーケンス制御回路
３０６：チェックサム演算回路
３０７：ＲＯＭデータプログラム制御回路
３０８：ＦＬＡＳＨ ＲＯＭ制御コマンド生成回路
３０９：ＦＰＧＡプログラム制御回路
３１０：ＦＬＡＳＨ ＲＯＭインタフェース回路
３１１：ＦＰＧＡインタフェース回路

Claims (17)

1. センター側装置との間で制御チャネルを用いた通信を行う通信端末装置において、
   前記制御チャネルを用いて受信した信号に基づいて、所定フォーマットの内部信号を生成する内部信号生成部と、
   前記内部信号に基づいて不揮発性メモリを制御するメモリ制御手段とを備えたことを特徴とする通信端末装置。
2. 前記メモリ制御手段は、前記内部信号に含まれるデータに従って、前記不揮発性メモリの書換えを行う、請求項１に記載の通信端末装置。
3. 前記不揮発性メモリは、運用に使用する第１のブロックと、バックアップ用の第２のブロックとを有し、前記メモリ制御手段は、前記内部信号に含まれるデータを前記第２のブロックに書き込み、該第２のブロックにデータを書き込んだ後に、前記第２のブロックのデータを前記第１のブロックにコピーする、請求項２に記載の通信端末装置。
4. 前記センター側装置が、前記制御チャネル及び前記内部信号生成部を介して、通信端末装置内のレジスタを参照可能である、請求項１〜３の何れか一に記載の通信端末装置。
5. 前記内部信号が、通信端末装置内のレジスタアクセスのための信号であり、前記メモリ制御手段には、レジスタアクセスのための通信線を介して前記内部信号が入力される、請求項１〜４の何れか一に記載の通信端末装置。
6. 前記内部信号が、リード又はライトのアクセス種別と、通信端末装置内のアクセス対象のデバイスのアドレスを指定するアドレス部と、前記デバイスが保有するレジスタのうちでアクセス対象となるレジスタを指定するレジスタ指定部とを含む、請求項５に記載の通信端末装置。
7. 前記メモリ制御手段は、前記レジスタ指定部に含まれるデータに基づいて、前記不揮発性メモリに対する制御を決定する、請求項６に記載の通信端末装置。
8. 前記メモリ制御手段には、前記アドレスとして、第１及び第２のアドレスが設定されており、前記メモリ制御手段は、受信した前記内部信号のアドレス指定部が前記第１のアドレスを指定するときには、前記レジスタ指定部に含まれるデータに基づいて、前記不揮発性メモリに対する制御を決定し、前記アドレス指定部が第２のアドレスを指定するときには、前記レジスタ指定部に含まれるデータに基づいて、保有するレジスタのデータをリードし、又は、レジスタにデータをライトする、請求項６に記載の通信端末装置。
9. 前記メモリ制御手段が、
   前記内部信号をデコードし、前記センター側装置によって発行された前記不揮発性メモリに対するコマンドを解釈するデコーダ回路と、
   前記デコーダ回路のデコード結果に従って、前記不揮発性メモリに対する制御コマンドを決定するコマンドシーケンス制御回路と、
   前記コマンドシーケンス制御回路が決定した制御コマンドを、前記不揮発性メモリに出力する制御コマンド生成回路と、
   前記コマンドシーケンス制御回路がデータ書き込みを示す制御コマンドを決定すると、前記内部信号に含まれる更新データを、前記不揮発性メモリに書き込むデータ書き込み制御回路とを備える、請求項１〜８の何れか一に記載の通信端末装置。
10. 前記メモリ制御手段が、前記デコーダ回路が解釈したコマンドと、該コマンドが完了した旨を示す完了フラグとを記憶するコマンドレジスタを更に備え、前記コマンドシーケンス制御回路は、前記制御コマンド生成回路による制御コマンドの出力、又は、前記データ書き込み制御回路によるデータ書き込みが完了すると、前記完了フラグをセットする、請求項９に記載の通信端末装置。
11. 前記メモリ制御手段が、前記更新データのチェックサムを算出するチェックサム演算手段と、前記チェックサムの演算結果を保持するデータレジスタとを更に備える、請求項９又は１０に記載の通信端末装置。
12. 前記不揮発性メモリは、通信制御処理を行うＦＰＧＡをプログラムするためのデータを記憶する、請求項１〜１１の何れか一に記載の通信端末装置。
13. センター側装置との間で制御チャネルを用いた通信を行う通信端末装置を制御する方法において、
    前記センター側装置から、前記制御チャネルを介して前記通信端末装置内の不揮発性メモリを制御するコマンドを発行し、該コマンドに従って、前記不揮発性メモリを制御することを特徴とする通信端末装置の制御方法。
14. 前記センター側装置は、コマンド発行後、前記通信端末装置内のレジスタを前記制御チャネルを介して参照し、前記発行したコマンドの完了を確認する、請求項１３に記載の通信端末装置の制御方法。
15. 前記センター側装置は、前記不揮発性メモリの更新データを前記制御チャネルを介して送信し、該送信した更新データを、前記不揮発性メモリに書き込ませる、請求項１３に記載の通信端末装置の制御方法。
16. 前記不揮発性メモリは、運用用の第１のブロックと、バックアップ用の第２のブロックとを有しており、前記センター側装置は、前記第２のブロックに前記更新データを書き込ませた後に、前記第２のブロックのデータを、前記第１のブロックにコピーする、請求項１５に記載の通信端末装置の制御方法。
17. 前記センター側装置は、前記通信端末装置内で計算された前記更新データのチェックサムの演算結果を、前記制御チャネルを介して参照して更新データが正しく送信できたか否かを判断する、請求項１５又は１６に記載の通信端末装置の制御方法。

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