JP2007250863A - Semiconductor device, integrated circuit and electronic apparatus - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which realizes a connection structure between device layers in a semiconductor device formed by stacking and arranging a plurality of device layers without causing an increase in a chip area and complication of a manufacturing process, and preferably achieving the improvement of reliability of the interlayer connection. <P>SOLUTION: The device layers 101, 102 are stacked. The second device layer 102 is provided with a starting point section layer 211 having a plurality of micropores G1 on its surface, and a device forming layer 212 having a transistor Q12 (device) formed using a semiconductor film containing substantial single crystal grains formed using the starting point section layer 211 as a starting point. Sidewalls 201s, 202s made of an insulating material are provided on the side end surfaces of crystallized semiconductor films 201, 202 constituting a transistor Q12 or the like. A contact section C5 for connecting a transistor (device) Q11 and the transistor Q12 is formed on a region between the crystallized semiconductor films 201, 202. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置、集積回路、及び電子機器に関するものである。 The present invention relates to a semiconductor device, the present invention relates to integrated circuits, and electronic devices.

近年、薄膜トランジスタ(Thin Film Transistor;TFT)の高速化を目的として、大きな結晶粒を有する半導体膜を形成することで、TFTのチャネル領域に結晶粒界が入り込まないようにする技術が検討されている。 Recently, a thin film transistor; the purpose of speeding up (Thin Film Transistor TFT), by forming a semiconductor film having a large crystal grain, technology that grain boundary does not enter has been studied in the channel region of the TFT . 例えば特許文献1には、基板上に微細孔を形成し、この微細孔を結晶成長の起点として半導体膜の結晶化を行うことで、大粒径のシリコン結晶粒を形成する技術が開示されている。 For example, Patent Document 1, to form micropores in the substrate, by carrying out the crystallization of the semiconductor film the micropores as a starting point for crystal growth, a technique for forming a silicon crystal grains of large grain size is disclosed there. さらに特許文献2では、かかる半導体膜の不純物注入領域(例えばソース/ドレイン領域)についても略単結晶粒により形成し、不純物活性化を円滑に行えるようにして半導体装置の高速化を図っている。 Furthermore, in Patent Document 2, such is also substantially formed by a single crystal grain on the impurity implanted region of the semiconductor film (for example, a source / drain region), thereby increasing the speed of the semiconductor device so as to smoothly perform the impurity activation.
特開平11−87243号公報 JP-11-87243 discloses 特開2005−294628号公報 JP 2005-294628 JP

上記各特許文献に記載の技術によれば、TFT自体の高速化を実現することができる。 According to the technique described in the above patent documents, it is possible to realize high-speed TFT itself. しかし集積回路における各種デバイスの複合化や高集積化を実現しようとすれば、それに伴って配線幅が狭小化するため、相対的な配線長が大きくなり、結果としてトランジスタ間の伝播遅延が増大する。 But if an attempt is made to realize a complex and high integration of various devices in an integrated circuit, for narrowing the wiring width is accordingly the relative wiring length is increased, the propagation delay between the transistor increases as a result . かかる問題に対処するには、配線材料の低抵抗化や層間絶縁膜の低誘電率化では限界があるため、配線長を抜本的に短くできるデバイスの3次元配置を検討する必要がある。 To address such a problem, since the dielectric constant of the low resistance and the interlayer insulating film of the wiring material is limited, it is necessary to consider the three-dimensional arrangement of drastically short as possible devices the wiring length. そして、デバイスの3次元配置に際しては、積層されたデバイス層間の電気的接続をも考慮したデバイス配置が重要であり、また当該電気的接続が工程の複雑化を招くのであればデバイスの3次元配置の効果を減殺することとなる。 Then, when the three-dimensional arrangement of the device, the device arrangement in consideration of the electrical connection of the stacked device layers is important, also 3-dimensional arrangement of the device as long as the electrical connection complicating steps and thus to offset the effect.
従って本発明の目的は、複数のデバイス層を積層配置してなる半導体装置におけるデバイス層間の接続構造をチップ面積の増大や製造工程の複雑化を招くことなく実現し、好ましくは前記層間接続の信頼性の向上も実現した半導体装置、及びその製造方法を提供することにある。 Accordingly, an object of the present invention, the connection structure of the device layers in a semiconductor device formed by stacking arranging a plurality of device layers is achieved without complicating the increase and manufacturing process of the chip area, reliability of preferably said interlayer connection semiconductor device realized improvement of sexual, and to provide a manufacturing method thereof.

本発明は、上記課題を解決するために、基板上に第1のデバイス層と第2のデバイス層とを順に積層してなり、前記第2のデバイス層は、表面に複数の微細孔を有する起点部層と、前記起点部層を起点として形成された略単結晶粒を含む半導体膜を用いて形成されたデバイスを有するデバイス形成層と、を備えており、前記第2のデバイス層のデバイスを構成する結晶化半導体膜の側端面に、絶縁材料からなる側壁部材が設けられ、前記第1のデバイス層の少なくとも一部と前記第2のデバイス層とを貫通する貫通孔内に設けられたコンタクト部により前記第1のデバイス層に属するデバイスと前記第2のデバイス層に属するデバイスとが電気的に接続されており、前記コンタクト部は、前記第2のデバイス層のうち、複数の前記結晶化半導 The present invention, in order to solve the above problems, a first device layer and a second device layer formed by laminating in this order on a substrate, said second device layer has a plurality of micropores on the surface and the starting portion layer comprises a, a device forming layer having devices formed using a semiconductor film containing a substantially single crystal grains formed the starting portion layer as a starting point, the device of the second device layer the side end face of the crystallized semiconductor film constituting a side wall member is provided made of an insulating material, provided in the through hole penetrating at least a portion and said second device layer of the first device layer wherein the contact portion has a first and a device layer belonging device the second belongs to the device layer device and is electrically connected, said contact portion, of the second device layer, a plurality of the crystal of semiconductors 膜の間の領域に設けられていることを特徴とする。 Characterized in that provided in a region between the film.
本発明の半導体装置は、第1のデバイス層上に積層された前記第2のデバイス層について、微細孔を起点として成長させた略単結晶粒の集合からなる半導体膜を所望形状に加工して薄膜デバイスを形成し、かかる薄膜デバイスについて単結晶半導体基板を用いたのと同様のデバイス特性を得られるようにしたものである。 The semiconductor device of the present invention, the first said stacked in the device layer of the second device layer, and a semiconductor film composed of a set of substantially single crystal grain grown starting from the micropores is processed into a desired shape forming a thin film device is obtained by the so obtain the same device characteristics as that using a single crystal semiconductor substrate for such a thin film device. 本明細書で結晶化半導体膜というときは、上記略単結晶粒の集合からなる半導体膜をパターニングしたものを指す。 When that crystallized semiconductor film herein refers to those patterning the semiconductor film composed of a set of the substantially single crystal grains.
上記構成によれば、前記貫通孔の形成位置を前記第2のデバイス層に属する結晶化半導体膜の間に配しているので、前記貫通孔を形成する際に前記結晶化半導体膜の側壁部材を貫通孔の位置規制手段として機能させることができる。 According to the above arrangement, since the formation position of the through-hole are disposed between the crystallized semiconductor film belonging to the second device layer, the side wall member of the crystallized semiconductor film when forming the through hole it can be a function as a position regulating means of the through hole. これにより、貫通孔の形成位置が設計よりずれた場合にも、前記位置規制機能により所望位置に貫通孔を開口させることができる。 Thus, when the formation position of the through-hole is deviated from the design can also be opened through holes in the desired position by the position regulating function. 従って、本構成によれば貫通孔を安定に形成することができ、コンタクト部によるデバイス間の導通接続に不良が生じるのを防止することができる。 Therefore, the through-hole according to the present configuration can be stably formed, it is possible to prevent the defective conductive connection between devices by the contact portion may occur.

前記第1のデバイス層は、半導体基板上に形成されたデバイスと、当該デバイスを覆って形成された層間絶縁膜とを備えている構成とすることができる。 The first device layer can be a device formed on a semiconductor substrate, a structure and an interlayer insulating film covering the device. すなわち、第1のデバイス層については、シリコン基板上に通常の半導体プロセスを用いて形成されるデバイスを具備したものとすることができる。 That is, for the first device layer, may be provided with provided with a device formed by using a normal semiconductor process on a silicon substrate.

前記第1のデバイス層は、表面に複数の微細孔を有する起点部層と、前記起点部層を起点として形成された略単結晶粒を含む半導体膜を用いて形成されたデバイスを有するデバイス形成層と、を備えている構成とすることができる。 The first device layer, the device formed with a starting-point portion layer having a plurality of micropores on the surface, the device formed by using a semiconductor film containing a substantially single crystal grains formed as a starting point the starting portion layer may be configured to includes a layer, the. すなわち、第1のデバイス層についても、半導体膜を用いた薄膜デバイスを具備した構成とすることができる。 That, also the first device layer, it is possible to adopt a configuration provided with the thin film device using a semiconductor film. この構成によれば、例えばガラス基板上に半導体素子を形成してなる電気光学装置における半導体素子の高集積化、高性能化、信頼性向上を図ることができる。 According to this configuration, it is possible to achieve for example high integration of a semiconductor element in the electro-optical device obtained by forming a semiconductor element on a glass substrate, high performance, and reliability.

前記側壁部材は、シリコン窒化物を用いて形成されていることが好ましい。 The sidewall member is preferably formed using silicon nitride. このような構成とすれば、通常シリコン酸化物を用いて形成されるデバイス層の絶縁膜に対する選択比を大きくすることができるので、貫通孔を開口させる際の側壁部材による貫通孔の位置規制機能をより高めることができる。 With such a configuration, it is possible to increase the selectivity to the insulating film of the device layers are formed using conventional silicon oxide, the position regulating function of the through holes by the side wall member at the time of opening the through hole it can be further enhanced.

本発明の集積回路は、先に記載の半導体装置を備えたことを特徴とする集積回路であり、本発明の電子機器は、先に記載の半導体装置を備えたことを特徴とする電子機器である。 Integrated circuit of the present invention is an integrated circuit for comprising the semiconductor device described above, the electronic apparatus of the present invention is an electronic device characterized by comprising a semiconductor device according to above is there.
本発明の半導体装置は、3次元構造の半導体デバイスを具備した高集積化が容易な半導体装置であり、またデバイス接続構造の信頼性に優れたものであるため、半導体装置を集積して構成されるあらゆる集積回路、液晶表示装置及び有機EL表示装置等の電気光学装置、その他一般的電子機器、例えば、携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型またはフロント型プロジェクタ、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型テレビ、電子手帳、電光掲示盤、宣伝公告用ディスプレイなどに活用することができる。 The semiconductor device of the present invention is a highly integrated easily semiconductor device having a semiconductor device having a three-dimensional structure, and because it is excellent in reliability of the device connecting structure, is constructed by integrating a semiconductor device Ruarayuru integrated circuits, liquid crystal display devices and organic EL display devices an electro-optical device, such as, other common electronic devices, for example, cellular phones, video cameras, personal computers, head mounted display, a rear type or a front type projector, with display function fax machine, digital camera finder, a portable TV, an electronic organizer, electronic bulletin board, can be utilized, such as in an advertising display.

[半導体装置] [Semiconductor Device]
以下、本発明の実施の形態について図面を参照して説明する。 It will be described below with reference to the drawings, embodiments of the present invention.
図1は、本発明の一実施形態である半導体装置の概略構成を示す部分断面図である。 Figure 1 is a partial sectional view showing a schematic configuration of a semiconductor device in an embodiment of the present invention. なお、本発明に係る「半導体装置」は、後述する略単結晶粒を有する半導体膜を用いて形成される装置一般をいい、本発明において「デバイス」と総称しているトランジスタ、ダイオード、抵抗、インダクタ、キャパシタ、その他能動素子又は受動素子を含むものである。 Incidentally, according to the present invention, "semiconductor device" refers to devices in general that are formed by using a semiconductor film having a substantially single crystal grains which will be described later, the transistors being collectively referred to as "device" in the present invention, diodes, resistors, inductor, is intended to include capacitors, and other active elements or passive elements.

図1に示す半導体装置100は、シリコン基板105とシリコン基板105上に形成された半導体素子(デバイス)を含む第1のデバイス層101と、第1のデバイス層101上に積層された第2のデバイス層102とを備えている。 The semiconductor device shown in FIG. 1 100 includes a first device layer 101 including a semiconductor element (device) formed on the silicon substrate 105 and the silicon substrate 105, a second stacked on the first device layer 101 and a device layer 102. なお、図1は本実施形態の半導体装置100におけるデバイス層101,102間のデバイス接続構造を説明するための図であり、各デバイス層101,102に形成されたトランジスタ等については、デバイス層101,102に形成し得るデバイスを例示するものであって、特定構造のデバイスを構成するものではない。 Incidentally, FIG. 1 is a diagram for explaining the device connection structure between the device layers 101 and 102 in the semiconductor device 100 of the present embodiment, for the transistor or the like formed on the device layer 101, a device layer 101 , are illustrative of devices that may be formed in 102, it does not constitute a device having a specific structure.

第1のデバイス層101は、シリコン基板105上に形成されたMOSトランジスタQ11及び素子分離領域114と、MOSトランジスタQ11を覆う層間絶縁膜106と、層間絶縁膜106上に形成された接続配線121〜123を含んで構成されている。 The first device layer 101 includes a MOS transistor Q11 and the element isolation region 114 formed on a silicon substrate 105, an interlayer insulating film 106 which covers the MOS transistors Q11, forming connection wirings on the interlayer insulating film 106 121 to It is configured to include a 123. MOSトランジスタQ11は、シリコン基板105に形成されたソース/ドレイン領域112a、112bを備えるものであり、ソース/ドレイン領域112a、112b間のシリコン基板105上にゲート絶縁膜113が形成され、ゲート絶縁膜113上にゲート電極116が形成されている。 MOS transistor Q11 has a source / drain region 112a formed on the silicon substrate 105, which comprises 112b, source / drain regions 112a, the gate insulating film 113 on the silicon substrate 105 between 112b are formed, a gate insulating film gate electrode 116 is formed on the 113. ゲート電極116の図示両側の端面には、それぞれサイドウォール(側壁部材)118が形成されている。 The end face shown on both sides of the gate electrode 116, the sidewall (sidewall member) 118 are formed, respectively. ゲート電極116近傍のシリコン基板105には、前記ソース/ドレイン領域112a、112bの低濃度不純物注入領域が形成されており、トランジスタQ11は、いわゆるLDD(Lightly Doped Drain)構造を有するものとなっている。 The gate electrode 116 near the silicon substrate 105, the source / drain regions 112a, and the low-concentration impurity injection region 112b are formed, the transistor Q11 has a one having a so-called LDD (Lightly Doped Drain) structure . 素子分離領域114は、シリコン基板105表面に形成された溝部からなり、当該溝部をもってトランジスタQ11は他のデバイスから電気的に分離されている。 Isolation region 114 consists groove formed in the silicon substrate 105 surface, the transistor Q11 has the groove is electrically isolated from other devices.

トランジスタQ11を覆って層間絶縁膜106が形成されており、層間絶縁膜106上にアルミニウム等からなる接続配線121〜123が形成されている。 Covering the transistor Q11 is formed an interlayer insulating film 106, connecting wirings 121 to 123 made of aluminum or the like is formed on the interlayer insulating film 106. 層間絶縁膜106を貫通してそれぞれトランジスタQ11のゲート電極116、ソース/ドレイン領域112bに達する2本のコンタクトホールが形成されており、前記コンタクトホール内には、タングステン等の金属材料を埋め込んでなるコンタクト部(プラグ)C1、C2が形成されている。 The gate electrode 116 of each through the interlayer insulating film 106 transistors Q11, are formed two contact holes reaching the source / drain region 112b, the inside of the contact hole, it becomes embedded a metal material such as tungsten contact portions (plug) C1, C2 are formed. そして、コンタクト部C1を介してゲート電極116と接続配線122とが電気的に接続され、コンタクト部C2を介してソース/ドレイン領域112bと接続配線123とが電気的に接続されている。 Then, a gate electrode 116 and the connection wiring 122 is electrically connected through a contact portion C1, and the connection wiring 123 source / drain region 112b is electrically connected through a contact portion C2.

第2のデバイス層102は、上記第1のデバイス層101の接続配線121〜123及び層間絶縁膜106を覆って形成された絶縁膜からなる起点部層211と、該起点部層211上に形成されたデバイス形成層212とを備えている。 The second device layer 102 is formed on the first and the start part layer 211 made of an insulating film formed to cover the connection wirings 121 to 123 and the interlayer insulating film 106 of the device layer 101, the standing point unit layer 211 and a device forming layer 212. 起点部層211は、絶縁膜としてのシリコン酸化物膜上に微細孔G1を形成した構成である。 Origin unit layer 211 is a configuration of forming the micropores G1 on the silicon oxide film as an insulating film. 微細孔G1は、起点部層211上に形成した非晶質シリコン膜を溶融結晶化して結晶化半導体膜を形成する際に、1つの結晶核を種とした結晶成長を優先的に進行させる作用を奏するものであり、「グレインフィルタ」とも称されるものである。 Micropores G1, when the amorphous silicon film formed on the starting portion layer 211 by melt crystallization to form a crystallized semiconductor film, acts to proceed crystal growth and the seed one crystal nucleus preferentially it is intended to achieve the, and is also referred to as "grain filters". また実際には、微細孔G1は起点部層211の表面に複数配列形成され、かかる複数の微細孔を起点として起点部層211上に平面形状の結晶化半導体膜を形成するものとなっている。 In practice also, microporous G1 is made shall be arrayed on the surface of the starting portion layer 211 to form a crystallized semiconductor film planar shape on the starting portion layer 211 such plurality of micropores as a starting point . そして、デバイス形成層212では、前記平面形状の結晶化半導体膜をパターニングして用いることで各種デバイスが構成されるようになっている。 Then, in the device forming layer 212, various devices by using patterning the crystallized semiconductor film of the planar shape is adapted to be configured. また、結晶化半導体膜201,202には、シリコン窒化物(SiN等)を用いたサイドウォール201s、202sがそれぞれ形成されている。 In addition, the crystallized semiconductor film 201 and 202, sidewalls 201s using silicon nitride (SiN or the like), 202s are formed.

起点部層211上のデバイス形成層212には、結晶化半導体膜201を用いたデバイスである薄膜トランジスタ(TFT;Thin Film Transistor)Q12が形成されている。 The device forming layer 212 on the starting portion layer 211, a thin film transistor is a device using the crystallized semiconductor film 201 (TFT; Thin Film Transistor) Q12 is formed. 結晶化半導体膜201の図示右側に位置する結晶化半導体膜202は、詳細を図示しない他のデバイスに用いられている。 Crystallized semiconductor film 202 located on the right side of the crystallized semiconductor film 201 is used in other devices not shown details. 薄膜トランジスタQ12、及び結晶化半導体膜202を覆って層間絶縁膜107が形成されている。 Interlayer insulating film 107 covering the thin film transistor Q12, and the crystallized semiconductor film 202 is formed. 層間絶縁膜107上にはアルミニウム等からなる接続配線124,125が形成されている。 On the interlayer insulating film 107 connecting wiring 124 and 125 made of aluminum or the like is formed. 層間絶縁膜107を貫通する複数のコンタクトホールが形成されており、これらのコンタクトホール内にタングステン等を配置してなるコンタクト部C3及びC4が形成されている。 Interlayer insulating film 107 has a plurality of contact holes is formed through the contact portions C3 and C4 formed by arranging the tungsten in the contact holes are formed. コンタクト部C3を介して接続配線125と薄膜トランジスタQ12のゲート電極116とが電気的に接続され、コンタクト部C4を介して接続配線124と薄膜トランジスタQ12のソース/ドレイン領域とが電気的に接続されている。 Connection wiring 125 via a contact portion C3 and the gate electrode 116 of the thin film transistor Q12 is electrically connected, and a source / drain region of the connecting wire 124 and the thin film transistor Q12 are electrically connected through a contact portion C4 .

そして、本実施形態の半導体装置100では、第2のデバイス層102に形成されたデバイスであるトランジスタQ12と、第1のデバイス層101に形成されたデバイスであるトランジスタQ11とを電気的に接続するコンタクト部C5が設けられている。 Then, in the semiconductor device 100 of the present embodiment, the transistor Q12 is a device formed in the second device layer 102, electrically connects the transistor Q11 is a device formed on the first device layer 101 contact portion C5 is provided. コンタクト部C5は、図1に示すように、上層側から層間絶縁膜107と起点部層211と層間絶縁膜106を貫通してトランジスタQ11のソース/ドレイン領域112aに達するコンタクトホール内にタングステン等の金属材料を埋め込んで形成されている。 Contact portion C5, as shown in Figure 1, such as tungsten in the contact hole through the interlayer insulating film 107 and the starting portion layer 211 and the interlayer insulating film 106 from the upper side down to the source / drain region 112a of the transistor Q11 It is formed by filling a metal material. また、前記コンタクトホールは、デバイス形成層212における結晶化半導体膜201,202の非形成領域(結晶化半導体膜201,202の間の領域)に設けられている。 Further, the contact hole is provided in the non-formation region of the crystallized semiconductor film 201 and 202 in the device formation layer 212 (a region between the crystallized semiconductor film 201, 202).

ここで、結晶化半導体膜201,202にはサイドウォール201s、202sが形成されているので、前記コンタクトホールは、デバイス形成層212のサイドウォール201s、202sに囲まれた領域内に形成されている。 Here, the sidewall 201s in crystallized semiconductor film 201 and 202, since 202s is formed, the contact hole sidewalls 201s of the device forming layer 212 is formed in and surrounded by 202s region . そして、サイドウォール201s、202sは層間絶縁膜を106、起点部層211を構成するシリコン酸化物に対するエッチング選択比の高いシリコン窒化物を用いて形成されているので、製造時にコンタクトホールの形成位置が多少ずれて結晶化半導体膜201,202に接近しても、前記サイドウォール201s、202sによってコンタクトホールの位置ずれが抑制され、所望の位置に安定にコンタクトホールを形成することができる。 Then, the side wall 201s, since 202s is formed using an interlayer insulating film 106, high silicon nitride etch selectivity to silicon oxide constituting the starting portion layer 211, the formation position of the contact hole at the time of manufacture even close somewhat crystallized semiconductor film 201 and 202 offset, the side wall 201s, positional deviation of the contact hole is suppressed by 202s, it is possible to form a stable contact hole at a desired position. 従って本実施形態によれば、デバイス層101,102間のデバイス接続構造を安定にかつ高い信頼性をもって形成することができる。 Therefore, according to this embodiment, the device connection structure between the device layer 101 can be formed with a stable and reliable.

また、上記サイドウォールによるコンタクトホールの位置規制作用を積極的に利用して、結晶化半導体膜201、202に近い位置にコンタクトホールを形成することもできる。 Further, by positively utilizing the position restricting action of the contact hole by the side wall, it is also possible to form a contact hole at a position close to the crystallized semiconductor film 201 and 202. このような構成とすることで、コンタクト部C5の接続信頼性を確保しつつ、コンタクトホールの形成領域を狭小化することができるので、デバイス形成層212におけるデバイス集積度を向上させることができる。 With such a configuration, while securing the connection reliability of the contact portion C5, since the formation area of ​​the contact hole can be narrowed, it is possible to improve the device density in the device forming layer 212.

なお、本実施形態では、3層の絶縁膜(層間絶縁膜106,107及び起点部層211)を貫通するコンタクトホールを形成する場合について図示して説明したが、下層側の第1のデバイス層101の層間絶縁膜106上には配線層が形成されているため、かかる配線層の接続配線を経由してトランジスタQ11、Q12を電気的に接続してもよい。 In the present embodiment it has been described and illustrated for the case of forming a contact hole passing through the three layers of insulating films (interlayer insulating films 106, 107 and the starting portion layer 211), a first device layer of the lower layer side the wiring layer is formed on the interlayer insulating film 106 of 101, the transistors Q11, Q12 via the connection wiring of such wiring layer may be electrically connected. このような構成とすれば、コンタクトホールを浅くすることができるので、コンタクトホールを小径化することができ、半導体装置の集積度向上を図ることができる。 With such a configuration, it is possible to shallow the contact hole, the contact hole can be smaller in diameter, it is possible to improve integration of the semiconductor device.
また、本実施形態では、サイドウォール201s、202sをシリコン窒化物を用いて形成した場合について説明したが、サイドウォール201s、202sの構成材料は、層間絶縁膜107の構成材料に対してエッチング選択比を大きくとれる絶縁材料であれば特に限定されない。 Further, in the present embodiment, the side wall 201s, has been described as being formed using a silicon nitride 202s, sidewall 201s, the material of 202s, the etching selectivity to the material of the interlayer insulating film 107 if a large take insulating material is not particularly limited. また、層間絶縁膜107の構成材料に応じて適宜変更することもできる。 It is also possible to appropriately change in accordance with the constituent material of the interlayer insulating film 107.

薄膜トランジスタQ12を構成する結晶化半導体膜201、及びこれに隣接する結晶化半導体膜202は、起点部層211に形成された微細孔G1を起点として結晶成長させた略単結晶粒を含む半導体膜をパターニングしてなる半導体膜であり、具体的には、微細孔G1を含む起点部層211上に非晶質シリコン膜を形成し、かかる非晶質シリコン膜に対してレーザ光を照射して非晶質シリコン膜を溶融結晶化させることにより形成することができる。 Crystallized semiconductor film 201 constituting the thin film transistor Q12, and the crystallized semiconductor film 202 adjacent thereto is a semiconductor film containing a substantially single crystal grains grown crystal as a starting point the micropores G1 formed in the starting portion layer 211 a semiconductor film formed by patterning, in particular, an amorphous silicon film is formed on the starting portion layer 211 comprising a microporous G1, by irradiating a laser beam to such an amorphous silicon film not it can be formed by melt crystallization the Si film. このようにして形成した半導体膜は、微細孔G1を略中心として成長した略単結晶粒の集合体となり、Σ3、Σ9、Σ27といった規則粒界を含むが不規則粒界を含まない半導体膜となる。 Semiconductor film formed in this manner becomes a substantially single crystal grain aggregates grown as substantially around the micropores G1, Σ3, Σ9, a semiconductor film including rules boundaries such Σ27 containing no irregular boundaries Become. 一般に、不規則粒界は多くの不対電子を含むため、そこに形成する素子の特性の低下や特性のばらつきの大きな要因となるが、上記略単結晶粒は不対電子を含まないため、当該略単結晶粒に素子を形成することで優れた特性を有する素子を実現可能になる。 In general, since the irregular grain boundaries containing more unpaired electrons, it becomes a major factor in variations in the reduction and characteristics of characteristics of the elements formed therein, in which the substantially single crystal grains containing no unpaired electrons, It becomes feasible element having excellent characteristics by forming an element on the substantially single crystal grains.

以上詳細に説明したように、本実施形態の半導体装置100は、シリコン基板105上に形成された第1のデバイス層101上に、略単結晶粒を含む半導体膜を用いて形成されたデバイスを備える第2のデバイス層102を積層した3次元構造の半導体装置であり、さらに上記第2のデバイス層102の結晶化半導体膜201,202の側壁部にサイドウォール201s、202sが形成されたものとなっている。 As described above in detail, the semiconductor device 100 of this embodiment, on the first device layer 101 formed on the silicon substrate 105, a substantially devices formed using a semiconductor film containing a single crystal grain a semiconductor device having a three-dimensional structure obtained by stacking the second device layer 102 comprising, as the further side wall portion of the crystallized semiconductor film 201 and 202 of the second device layer 102 sidewall 201s, 202s is formed going on. そして、第1のデバイス層101のトランジスタQ11と第2のデバイス層102のトランジスタQ12との接続構造において、第2のデバイス層102から第1のデバイス層101に至るコンタクトホールを、第2のデバイス層102の結晶化半導体膜201,202の間に形成しているので、これらの結晶化半導体膜201,202のサイドウォール201s、202sによってコンタクトホールの形成位置が規制され、正確な位置に安定にコンタクトホールを形成可能な構造となっている。 Then, in the connection structure between the transistor Q11 of the first device layer 101 and the transistor Q12 of the second device layer 102, a contact hole from the second device layer 102 leads to the first device layer 101, the second device since the formation during the crystallized semiconductor film 201 and 202 of the layer 102, the sidewalls 201s of these crystallized semiconductor film 201 and 202, the formation position of the contact hole is restricted by the 202s, stably in the correct position It has become capable of forming structure of the contact hole. 従って本実施形態の半導体装置によれば、デバイスを3次元配置することによる高集積化を実現しつつ、デバイス層間の接続構造について優れた信頼性を得られ、また当該接続構造を安定に形成できることによるさらなる高集積化を実現できるものとなっている。 Therefore, according to the semiconductor device of this embodiment, while realizing high integration by placing three-dimensional devices, it obtained good reliability connection structure of the device layers, also to the connection structure can be stably formed It has become one that can achieve higher integration by.

本実施形態では、シリコン基板105を用いて形成した第1のデバイス層101上に、微細孔G1を起点として成長させた略単結晶粒を含む半導体膜を用いてなる第2のデバイス層102を積層した構成におけるデバイス層間の接続構造について説明したが、第2のデバイス層102上にさらに結晶化半導体膜を具備した第3のデバイス層が形成されている場合にも、第2のデバイス層と第3のデバイス層との接続構造、あるいは第1のデバイス層と第3のデバイス層との接続構造に本発明を適用できるのは勿論である。 In the present embodiment, on the first device layer 101 formed using a silicon substrate 105, the second device layer 102 formed using a semiconductor film containing a substantially single crystal grain grown starting from the micropores G1 It has been described connection structure of the device layers in the laminated structure, even when the third device layers comprises a further crystallized semiconductor film on the second device layer 102 is formed, and a second device layer the applicability of the present invention the connection structure between the third device layer, or a first device layer in the connection structure of the third device layer is a matter of course. また、第3のデバイス層上にさらに他のデバイス層が形成されている場合も同様である。 The same applies if the further third device layer on other device layers are formed.

また、シリコン基板105上に第1のデバイス層101を形成した構成に代えて、第1のデバイス層として第2のデバイス層102と同様の結晶化半導体膜を用いた構成も採用することができる。 Further, it is possible on the silicon substrate 105 instead of the configuration of forming the first device layer 101 also adopted a configuration using the same crystallized semiconductor film and the second device layer 102 as a first device layer . このような構成の具体例としては、ガラス基板上に半導体素子を設けてなる電気光学装置等を挙げることができる。 Specific examples of such structure may include an electro-optical device or the like to be provided with a semiconductor element on a glass substrate.

[半導体装置の製造方法] Method of Manufacturing Semiconductor Device]
次に、本発明の半導体装置の製造方法について、図2から図4を参照して説明する。 Next, a method of manufacturing the semiconductor device of the present invention will be described with reference to FIGS. 2-4.
本発明に係る半導体装置の製造方法は、シリコン基板105上に形成された第1のデバイス層101上に、第2のデバイス層102を積層形成するとともに、前記第1のデバイス層101に形成されたデバイスと前記第2のデバイス層102に形成されたデバイスとの接続構造を形成するものである。 The method of manufacturing a semiconductor device according to the present invention, on the first device layer 101 formed on the silicon substrate 105, with the second device layer 102 formed by lamination, is formed on the first device layer 101 and it is a device intended to form a connection structure between the second device layer 102 to the formed device.
なお、第1のデバイス層101の形成工程については、通常の半導体プロセスを用いたMOSトランジスタの形成工程に準ずるものであるから、以下では、第1のデバイス層101の形成工程については説明を省略する。 Note that the first device layer 101 of the forming process, since it is those equivalent to steps of forming the MOS transistor using a normal semiconductor process, in the following, not described process for forming the first device layer 101 to.

(微細孔形成工程) (Micropore forming step)
まず、通常の半導体プロセスを用いて、図1に示したように、シリコン基板105上にトランジスタQ11等の各種デバイスを形成し、当該デバイスを覆う層間絶縁膜106を形成する。 First, using a normal semiconductor process, as shown in FIG. 1, on a silicon substrate 105 to form various devices such as transistors Q11, an interlayer insulating film 106 covering the device. その後、層間絶縁膜106にコンタクトホールを貫通させ、かかるコンタクトホール内にタングステン等からなるコンタクト部C1、C2を形成する。 Then, it passed through a contact hole in the interlayer insulating film 106 to form the contact portions C1, C2 made of tungsten or the like in such contact hole. さらに、層間絶縁膜106上にアルミニウム等からなる接続配線121〜123をパターン形成することで、第1のデバイス層101をシリコン基板105上に形成することができる。 Furthermore, the connection wiring 121 to 123 made of aluminum or the like on the interlayer insulating film 106 by patterning, it is possible to form the first device layer 101 on the silicon substrate 105.

次に、第1のデバイス層101上に絶縁膜としてのシリコン酸化物膜(起点部層211)を形成する。 Next, a silicon oxide film (the starting portion layer 211) as an insulating film on the first device layer 101. 第1のデバイス層101上へのシリコン酸化物膜の形成方法としては、プラズマ化学気相堆積法(PECVD法)や低圧化学気相堆積法(LPCVD法)、あるいはスパッタリング法などの物理気相堆積法が挙げられる。 As a method of forming a silicon oxide film on the first device layer 101 on a plasma chemical vapor deposition (PECVD) method or a low pressure chemical vapor deposition (LPCVD) method, or a physical vapor deposition such as a sputtering method law, and the like. 例えば、PECVD法により厚さ数100nmのシリコン酸化物膜を形成できる。 For example, a silicon oxide film having a thickness of 100nm by PECVD.

次に、図2(A)に示すように、第1のデバイス層101上のシリコン酸化物膜の所定位置に微細孔G1を形成して、起点部層211を得る。 Next, as shown in FIG. 2 (A), to form the micropores G1 at a predetermined position of the silicon oxide film on the first device layer 101, to obtain a starting portion layer 211. 例えば、フォトリソグラフィ工程及びエッチング工程を行うことにより、シリコン酸化物膜の面内の所定位置に、断面が円形の微細孔G1を開口できる。 For example, by performing a photolithography step and an etching step, a predetermined position in the plane of the silicon oxide film, cross section can be opened circular micropores G1. エッチング方法としては、例えばCHF ガスのプラズマを用いた反応性イオンエッチングなどが挙げられる。 As the etching method, such as reactive ion etching using a plasma of CHF 3 gas.

ここで、微細孔G1は、後述する溶融結晶化工程において、1つの結晶核を種とした結晶成長を優先的に進行させる役割を担う「グレインフィルタ」である。 Here, microporous G1 is the melt crystallization step described later, the crystal growth was set to seed one crystal nucleus responsible to proceed preferentially a "grain filter". 微細孔G1は例えば円筒状に形成することが好適であるが、円筒状以外の形状(例えば、円錐状、角柱状、角錐状など)としてもよい。 Although micropores G1 is preferably formed, for example, a cylindrical shape, the cylindrical other shapes (e.g., conical, prismatic, etc. pyramidal shape) may be. また、比較的径の大きい孔(例えば500nm程度)を形成した後に基板全面に新たな絶縁膜(本例では酸化シリコン膜)を堆積して上記孔の径を狭めることによって微細孔G1の開口径を調整してもよい。 Further, the opening diameter of the fine pores G1 by narrowing the diameter of the hole by depositing a (silicon film oxide in this example) new insulating film on the entire surface of the substrate after forming the relatively diameter of large pore (e.g., about 500 nm) it may be adjusted.

(成膜工程) (Film-forming step)
次に、図2(B)に示すように、微細孔G1内及び起点部層211上に非晶質シリコン膜(非単結晶シリコン膜)200aを形成する。 Next, as shown in FIG. 2 (B), an amorphous silicon film (non-single-crystal silicon film) 200a on the micropores G1 and within start part layer 211. 非晶質シリコン膜200aは、PECVD法、LPCVD法、常圧化学気相堆積法(APCVD法)、スパッタリング法などによって形成することができる。 Amorphous silicon film 200a is, PECVD method, LPCVD method, atmospheric pressure chemical vapor deposition (APCVD method), it can be formed by sputtering or the like. なお、本工程では、非単結晶半導体膜として、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。 In the present process, as the non-single-crystal semiconductor film may be formed polycrystalline silicon film in place of the amorphous silicon film. 本工程では、溶融結晶化により得られる略結晶粒の大粒径化を図るべく比較的に厚く成膜することが望ましく、具体的には、非晶質シリコン膜200aを150nm以上の膜厚に形成すると好適である。 In this step, it is desirable to relatively thick deposited to achieve substantially crystal grains of large grain size obtained by melt crystallization, in particular, the amorphous silicon film 200a to a thickness of more than 150nm it is preferable to form.

(溶融結晶化工程) (Melt crystallization process)
次に、図2(C)に示すように、非晶質シリコン膜200aに対してレーザを照射することにより非晶質シリコン膜200aの溶融結晶化を行う。 Next, as shown in FIG. 2 (C), performing melt crystallization of the amorphous silicon film 200a by irradiating a laser the amorphous silicon film 200a. 例えば、XeClパルスエキシマレーザ(波長308nm、パルス幅30nsec)を用い、エネルギー密度:0.4〜1.5J/cm でレーザ照射を行うことが好適である。 For example, using a XeCl pulsed excimer laser (wavelength 308 nm, pulse width 30 nsec), the energy density in 0.4~1.5J / cm 2 is preferred to perform the laser irradiation. なお、エキシマレーザに代えて、固体レーザ、ガスレーザなどを用いてもよい。 Instead of the excimer laser, solid state laser, or the like may be used gas lasers. この工程により、後述するように、略単結晶状態の結晶性シリコン膜(単結晶シリコン膜)200が形成される。 By this step, as described below, substantially crystalline silicon film of a single crystal state (single crystal silicon film) 200 is formed.

ここで、照射されたXeClパルスエキシマレーザは非晶質シリコン膜200aの表面近傍でほとんどが吸収される。 Here, XeCl pulsed excimer laser irradiated almost near the surface of the amorphous silicon film 200a is absorbed. これはXeClパルスエキシマレーザの波長(308nm)における非晶質シリコン及び結晶性シリコンの吸収係数がそれぞれ0.139nm −1 、0.149nm −1と大きいためである。 This 0.139Nm -1 absorption coefficient of amorphous silicon and crystalline silicon at a wavelength (308 nm) of the XeCl pulsed excimer laser, respectively, is larger and 0.149nm -1. また、起点部層211を構成するシリコン酸化物膜は、上記レーザに対して略透明であってこのレーザのエネルギーをほとんど吸収しないため、レーザ照射によって溶融しない。 Further, the silicon oxide film constituting the starting portion layer 211, since hardly absorb the energy of the laser a substantially transparent to the laser, not melted by laser irradiation. これにより、微細孔G1以外の領域にある非晶質シリコン膜200aは、膜厚方向全域に渡ってほぼ完全に溶融した状態となる。 Thereby, the amorphous silicon film 200a in the region other than the micropores G1 is in a state of almost completely melted over the thickness direction throughout. また、微細孔G1内にある非晶質シリコン膜200aは上側が溶融し、かつ微細孔G1の底部では溶融しない状態(部分溶融状態)となる。 Further, the amorphous silicon film 200a in the micropores G1 upper melts, and a state of not melted (partially molten state) at the bottom of the micropores G1.

レーザ照射後のシリコンの凝固は、微細孔G1の内部から先に進行し、その後非晶質シリコン膜200aの略完全溶融状態となっている部分(表面側の部分)に至る。 Solidification of the silicon after laser irradiation leads to progress first from the inside of the micropores G1, almost completely melted and going on part of the subsequent amorphous silicon film 200a (the portion of the surface side). このとき、微細孔G1の底部近傍ではいくつかの結晶粒が発生するが、微細孔G1の断面寸法(本実施形態では、円の直径)を1個の結晶粒と同程度か少し小さい程度にしておくことにより、微細孔G1の上部(開口端)には1個の結晶粒のみが到達するようになる。 At this time, the micropores of several near the bottom of the G1 crystal grains occurs, fine (in the present embodiment, the diameter of the circle) cross-sectional dimension of the hole G1 was the extent little or one grain comparable small by previously, only one grain comes to reach the fine pores G1 top (open end). これにより、非晶質シリコン膜200aの略完全溶融状態の部分では微細孔G1の上部に到達した1個の結晶粒を核として結晶成長が進行するようになり、図2(D)に示すように、微細孔G1を略中心とした領域に略単結晶状態の結晶性シリコン膜200bが形成される。 Thus, now substantially in the portion of the completely melted state crystal growth of one crystal grain which has reached the upper part of the micropore G1 as nuclei in the amorphous silicon film 200a progresses, as shown in Fig. 2 (D) , the crystalline silicon film 200b of the substantially single-crystal state in the substantially centered microporous G1 region. なお、このとき結晶化の影響により、図示のように前記結晶性シリコン膜200bの表面における平坦性が低くなる場合がある。 Incidentally, due to the influence of crystallization at this time, there is a case where the flatness of the surface of the crystalline silicon film 200b as shown is low.

本実施形態において「略単結晶」とは、結晶粒が単一である場合のみならずこれに近い状態、すなわち、複数の結晶が組み合わせられていてもその数が少なく、半導体薄膜の性質の観点からほぼ単結晶により形成された半導体薄膜と同等の性質を備えている場合も含む。 By "substantially single crystal" in this embodiment, close to this not only crystal grain is a single state, i.e., even in combination a plurality of crystals less in number, in view of the nature of the semiconductor thin film including when provided with the same properties as the semiconductor thin film formed by the substantially single crystal from. 結晶性シリコン膜200bは、内部に欠陥が少なく、半導体膜の電気特性の点で、エネルギバンドにおける禁制帯中央部付近の捕獲準位密度が少なくなる効果が得られる。 Crystalline silicon film 200b is less defects therein, in terms of electrical characteristics of the semiconductor film, the trap level density is less effective in the vicinity of the forbidden band center in the energy band is obtained. また、結晶粒界がほぼ無いと見なせるために、電子や正孔といったキャリアが流れる際の障壁を大きく減少できる効果が得られる。 Further, in the crystal grain boundary can be regarded as substantially no barrier greatly reduces possible effect when the carriers flow like electrons and holes are obtained. この結晶性シリコン膜200bを、後述するようにして、薄膜トランジスタ(デバイス)の能動層(ソース/ドレイン領域やチャネル領域)に用いると、オフ電流値が小さく移動度の大きな優良な薄膜トランジスタとなる。 The crystalline silicon film 200b, as described later, using the thin-film transistor active layer (device) (the source / drain regions and a channel region), the off current value becomes large excellent thin film transistor smaller mobility.

(平坦化工程) (Flattening step)
前記略単結晶状態の結晶性シリコン膜200bの表面における平坦性が低くなっている場合には、前記結晶性シリコン膜200bの表面をCMP(化学的機械的研磨)によって平坦化する。 If the flatness of the surface of the crystalline silicon film 200b of the substantially single-crystal state is low, the surface of the crystalline silicon film 200b is planarized by CMP (chemical mechanical polishing). 以下、結晶性シリコン膜200bの表面をCMP(化学的機械的研磨)によって平坦化する工程を説明する。 Hereinafter, a process of flattening the surface of the crystalline silicon film 200b CMP (chemical mechanical polishing).
結晶性シリコン膜200bの表面粗度が大きくなるのは、特に前記微細孔G1を近接させて配置した場合である。 The surface roughness of the crystalline silicon film 200b is increased, a case of arranging so especially close the micropores G1. すなわち、結晶性シリコン膜200bの面内で各微細孔G1のそれぞれを中心として成長した結晶粒がぶつかり合うので、結晶粒同士の境界(粒界)が隆起し、結晶性シリコン膜200bの表面に凹凸が生じるのである。 That is, since in the plane of the crystalline silicon film 200b grown crystal grains collide around the each of the fine holes G1, crystal grains boundaries (grain boundary) is raised, the surface of the crystalline silicon film 200b unevenness is to occur.

図2(D)に示す平坦化工程では、結晶性シリコン膜200bの表面の平滑化を図るとともに、基板側近傍のリーク電流を低減する、すなわちパンチスルー現象を避けるため、当該結晶性シリコン膜200bの膜厚を減少させる処理も併せて行う。 The planarization step shown in FIG. 2 (D), while achieving the smoothing of the surface of the crystalline silicon film 200b, to reduce the leakage current of the substrate near the side, i.e. to avoid punch-through phenomenon, the crystalline silicon film 200b also it performs processing to reduce the thickness. この場合、結晶性シリコン膜200bの膜厚が50nm以下となるまで研磨を行うことが好ましい。 In this case, the thickness of the crystalline silicon film 200b that is preferable to perform polishing until the 50nm or less.

ここで、前記CMPを行う好適な条件の一例を説明する。 Here, an example of suitable conditions for performing the CMP. 例えば、軟質ポリウレタン製のパッドと、アンモニア系又はアミン系等のアルカリ溶液にシリカ粒子等の研磨材を分散させた研磨液とを組み合わせて用いる。 For example, it used in combination with steel soft polyurethane pad, and a polishing solution in an alkaline solution of ammonia-based or amine-based, such as dispersing the abrasive such as silica particles. 前記研磨液は水素イオン濃度がPH9.0以下のアルカリ溶液であり、かかる研磨液を用いたCMPにより、前記結晶性シリコン膜200bの表面粗さを1nm以下とすることができる。 The polishing liquid hydrogen ion concentration is an alkaline solution of PH9.0 below, CMP using such a polishing liquid, the surface roughness of the crystalline silicon film 200b can be set to 1nm or less. これにより、図2(E)に示すように、表面粗さが1nm以下の表面平坦性に優れ、かつ薄膜化による素子の微細化も達成し得る高品質な結晶性シリコン膜である結晶化半導体膜200が得られる。 Thus, as shown in FIG. 2 (E), excellent surface roughness is below the surface flatness 1 nm, and crystallized semiconductor is a high-quality crystalline silicon film can be achieved miniaturization of elements by thinning film 200 is obtained.

(素子形成工程) (Device forming step)
次に、薄膜トランジスタ(デバイス)を例にして、上述した製造方法により製造される結晶化半導体膜200を用いたデバイス(薄膜トランジスタQ12)の形成工程について説明する。 Then a thin film transistor (device) as an example, steps forming the device using the crystallized semiconductor film 200 produced by the production method described above (a thin film transistor Q12).

図3及び図4は、素子形成工程について説明する図である。 3 and 4 are views for explaining the element formation step.
まず、図3(A)に示すように、結晶化半導体膜200をパターニングして、薄膜トランジスタの形成に不要となる部分を除去して整形することで、結晶化半導体膜201を形成する。 First, as shown in FIG. 3 (A), by patterning the crystallized semiconductor film 200, by shaping by removing a portion unnecessary for the formation of the thin film transistor to form a crystallized semiconductor film 201. このとき、隣接して形成した複数の略単結晶粒を含むようにパターニングを行ってもよい。 At this time, it may be performed patterned to include a plurality of substantially single crystal grains that have formed adjacent.

次に、図3(B)に示すように、熱酸化処理により結晶化半導体膜201の表面にゲート絶縁膜113を形成する。 Next, as shown in FIG. 3 (B), by a thermal oxidation process to form a gate insulating film 113 on the surface of the crystallized semiconductor film 201. 高密度プラズマによる直接酸化法を用いてもよい。 It may be used direct oxidation method using high-density plasma. あるいは、電子サイクロトロン共鳴PECVD法(ECR−CVD法)やPECVD法を用いて形成することもできる。 Or it may be formed using electron cyclotron resonance PECVD method (ECR-CVD method) or a PECVD method.

次に、図3(C)に示すように、タンタルまたはアルミニウムの金属薄膜をスパッタリング法により形成した後、パターニングすることによって、ゲート電極116を形成する。 Next, as shown in FIG. 3 (C), after a metal thin film of tantalum or aluminum is formed by sputtering, by patterning, to form the gate electrode 116. 次に、このゲート電極116をマスクとしてドナーまたはアクセプターとなる不純物イオンを打ち込み、ソース/ドレイン領域200B、200Cとチャネル領域200Aをゲート電極200Dに対して自己整合的に作製する。 Then, the implanted impurity ions serving as a donor or acceptor of the gate electrode 116 as a mask, to produce a self-aligned manner source / drain region 200B, the 200C and the channel region 200A with respect to the gate electrode 200D. NMOSトランジスタを作製する場合、例えば、不純物元素としてリン(P)を1×10 16 cm −2程度の濃度でソース/ドレイン領域となるべき結晶化半導体膜201の平面領域に打ち込む。 When fabricating an NMOS transistor, for example, implanting phosphorus (P) in the planar area of 1 × 10 16 cm -2 order of concentration to serve as the source / drain regions crystallized semiconductor film 201 as an impurity element. その後、XeClエキシマレーザを照射エネルギー密度400mJ/cm 程度で照射するか、250℃〜450℃程度の温度で熱処理することにより不純物元素の活性化を行う。 Then either irradiated with XeCl excimer laser at an irradiation energy density of 400 mJ / cm 2 or so, to activate the impurity elements by heat treatment at a temperature of about 250 ° C. to 450 ° C..

次に、結晶化半導体膜201及びゲート電極116上を含む起点部層211上の領域に、シリコン窒化物(SiN等)からなる絶縁膜をCVD法やスパッタ法を用いて形成し、その後、異方性エッチング処理を施してゲート絶縁膜113及び起点部層211の表面を露出させることで、図3(D)に示すように、ゲート電極116の側端面にサイドウォール118を形成するとともに、結晶化半導体膜201の側端面にサイドウォール201sを形成する。 Then, the region on the origin unit layer 211 including the crystallized semiconductor film 201 and the gate electrode 116 above, an insulating film made of silicon nitride (SiN or the like) by a CVD method, a sputtering method, then, different It is subjected to anisotropic etching to expose the surface of the gate insulating film 113 and the starting portion layer 211, as shown in FIG. 3 (D), to form a side wall 118 on the side end surface of the gate electrode 116, the crystal forming a sidewall 201s on the side end face of the reduction the semiconductor film 201.

次に、図4(A)に示すように、ゲート電極116、結晶化半導体膜201,202等を覆う層間絶縁膜107を、シリコン酸化物膜等を成膜することにより形成する。 Next, as shown in FIG. 4 (A), the gate electrode 116, an interlayer insulating film 107 covering the crystallized semiconductor film 201 and 202, etc., it is formed by depositing a silicon oxide film or the like. 例えば、PECVD法で約500nmの層間絶縁膜107を形成する。 For example, an interlayer insulating film 107 of about 500nm in a PECVD method. なお、結晶化半導体膜202については図3では省略していたが、結晶化半導体膜201と同様の製造プロセスを経て形成されるものであるから、結晶化半導体膜201と同様、その表面には絶縁膜が形成され、側端面にはサイドウォール202sが形成されたものとなっている。 Although the crystallized semiconductor film 202 was omitted in FIG. 3, since it is intended to be formed through the same manufacturing process as crystallized semiconductor film 201, similarly to the crystallized semiconductor film 201, and on the surface thereof an insulating film is formed, it has become a sidewall 202s is formed on the side end face.

次に、ゲート電極116に至るコンタクトホール107aを層間絶縁膜107に開口するとともに、ソース/ドレイン領域200Bに至るコンタクトホール107bを前記層間絶縁膜107及びゲート絶縁膜113に開口する。 Next, the contact holes 107a reaching the gate electrode 116 on the interlayer insulating film 107, contact holes 107b reaching the source / drain regions 200B in the interlayer insulating film 107 and the gate insulating film 113. また、第1のデバイス層101に属するトランジスタQ11と第2のデバイス層102に属するトランジスタQ12とを電気的に接続するために、第1のデバイス層101に属するトランジスタQ11のソース/ドレイン領域112aに至るコンタクトホール107cを層間絶縁膜107、起点部層211、及び層間絶縁膜106に開口する。 Further, in order to connect the transistor Q12 to the transistor Q11 which belong to the first device layer 101 belonging to the second device layer 102 electrically, the source / drain region 112a of the transistor Q11 which belong to the first device layer 101 opening the leading contact hole 107c in the interlayer insulating film 107, the starting portion layer 211 and the interlayer insulating film 106,.

上記コンタクトホール107cは、当該コンタクトホール107cに形成されるコンタクト部を介して接続される結晶化半導体膜201の外側の領域であり、かつ隣接するデバイスの結晶化半導体膜202の外側の領域に形成する。 The contact hole 107c is formed in the outer region of the contact is a region outside the crystallized semiconductor film 201 which is connected via a contact portion formed in the hole 107c, and the neighboring devices crystallized semiconductor film 202 to. すなわち、図4(A)に示すように、隣接する結晶化半導体膜201,202の側端面に形成されたサイドウォール201s、202sの間にコンタクトホール107cを開口させる。 That is, as shown in FIG. 4 (A), the side wall 201s formed on the side end surface of the crystallized semiconductor film 201, 202 adjacent to open a contact hole 107c during 202s. このような形成方法とすることで、層間絶縁膜107、起点部層211、及び層間絶縁膜106を構成するシリコン酸化物に対する選択比が大きいシリコン窒化物からなるサイドウォール201s、202sの間を経由してコンタクトホール107cを開口させることとなるので、コンタクトホール107cの形成位置が若干ずれたとしても、サイドウォール201s、202sがエッチングされにくいために、コンタクトホール107cの形成位置が設計位置よりも結晶化半導体膜201,202側にずれることはなくなる。 Such forming method by the interlayer insulating film 107, the starting portion layer 211, and a sidewall 201s of selectivity to the silicon oxide constituting the interlayer insulating film 106 is made of large silicon nitride, through between the 202s since the possible to open the contact holes 107c and, as a formation position of the contact hole 107c is slightly shifted, the sidewall 201s, to 202s unlikely is etched, the crystal than design position forming position of the contact hole 107c is no longer be displaced in the reduction semiconductor film 201 and 202 side. 従って本実施形態によれば、コンタクトホール107cを確実に結晶化半導体膜201,202の間を経由させて層間絶縁膜106,107及び起点部層211を貫通させて形成でき、デバイス層101,102間の導通接続を安定に形成することができる。 Therefore, according to this embodiment can be formed by a contact hole 107c reliably by way between the crystallized semiconductor film 201 and 202 to penetrate the interlayer insulating film 106, 107 and the starting portion layer 211, a device layer 101, 102 the conductive connection between can be stably formed.

次に、図4(B)に示すように、コンタクトホール内にのみ選択的にタングステン等を埋め込むことでコンタクト部C3〜C5を形成する。 Next, as shown in FIG. 4 (B), to form a contact portion C3~C5 by embedding only selectively tungsten in the contact holes. 次いで、図4(C)に示すように、層間絶縁膜107上にアルミニウム膜をパターン形成して前記タングステンのプラグと電気的に接続することで、図1に示した第2のデバイス層102(起点部層211及びデバイス形成層212)を形成することができ、本実施形態の半導体装置100を製造することができる。 Then, 4 as shown in (C), by connecting the aluminum film is patterned in the tungsten plug and electrically on the interlayer insulating film 107, the second device layer 102 shown in FIG. 1 ( it is possible to form the starting portion layer 211 and the device forming layer 212), it is possible to manufacture the semiconductor device 100 of this embodiment. なお、第2のデバイス層102上にさらに第3のデバイス層を形成する場合には、上記第2のデバイス層102の形成工程を順次繰り返すことで形成することができる。 Incidentally, in the case of further forming a third device layer on the second device layer 102 can be formed by sequentially repeating the step of forming the second device layer 102.

(集積回路、電気光学装置、電子機器) (Integrated circuits, electro-optical device, electronic device)
次に、上述した半導体装置を含んで構成される集積回路、電気光学装置、電子機器の具体例について説明する。 Next, configured integrated circuit includes a semiconductor device described above, the electro-optical device, a specific example of an electronic apparatus will be described.
本発明における集積回路とは、一定の機能を奏するように半導体装置及び関連する配線等が集積され配線された回路(チップ)をいう。 The integrated circuit according to the present invention, a semiconductor device and related wiring, etc. are integrated wired circuit (chip) to achieve a certain function.
本発明における電気光学装置とは、本発明に係る半導体装置を備えた、電気的作用によって発光するあるいは外部からの光の状態を変化させる電気光学素子を備えた装置一般をいい、自ら光を発するものと外部からの光の通過を制御するもの双方を含む。 The electro-optical device according to the present invention, including a semiconductor device according to the present invention refers to a device generally comprising an electro-optical element for changing the state of the light from the emitted or outside by electric action, emits light by itself It includes both controls the passage of light from objects and the outside. 例えば、電気光学素子として、液晶素子、電気泳動粒子が分散した分散媒体を有する電気泳動素子、EL(エレクトロルミネッセンス)素子、電界の印加により発生した電子を発光板に当てて発光させる電子放出素子を備えたアクティブマトリクス型の表示装置等をいう。 For example, as an electro-optical device, a liquid crystal element, an electrophoretic element electrophoretic particles have a dispersion medium obtained by dispersing, EL (electroluminescence) element, an electron-emitting device to emit light by applying electrons generated by applying an electric field to the light emitting plate It refers to a display device or the like of the active matrix type with.
本発明の電子機器とは、本発明に係る半導体装置を備えた一定の機能を奏する機器一般をいい、例えば電気光学装置やメモリを備えて構成される。 The electronic apparatus of the present invention refers to equipment generally exert a certain function with a semiconductor device according to the present invention, for example, configured with an electro-optical device and a memory. その構成に特に限定が無いが、例えば、ICカード、携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型またはフロント型のプロジェクタ、さらに表示機能付きファックス装置、デジタルカメラのファインダ、携帯型TV、DSP装置、PDA、電子手帳、電光掲示盤、宣伝公告用ディスプレイ等を含むものである。 In particular is not limited to the configuration, for example, IC card, a mobile phone, a video camera, a personal computer, a head-mounted display, a rear type or a front type of projector, a facsimile machine having a display function, a digital camera finder, a portable TV , DSP devices, is intended to include a PDA, an electronic organizer, an electric bulletin board, an an advertising display or the like.

<集積回路> <Integrated circuit>
図5は、本発明に係る集積回路の一実施の形態であるメモリセルアレイの構成を示す図である。 Figure 5 is a diagram showing a memory cell array configuration of an embodiment of an integrated circuit according to the present invention. 図5に示すメモリセルアレイは、2つのストアノードN1及びN2を有するSRAMのメモリセル41と、メモリセル41にデータを書き込むと共にメモリセル41からデータを読み出す書込/読出回路42と、これとは別系統でメモリセル41からデータを読み出す読出回路43と、データの書き込み又は読み出しの際にワードラインを駆動するワードライン駆動回路44とを含んでいる。 A memory cell array shown in FIG. 5, the memory cell 41 of the SRAM having two store nodes N1 and N2, a write / read circuit 42 for reading data from the memory cell 41 writes the data into the memory cell 41, which with the a read circuit 43 for reading data from the memory cell 41 on a separate line, and a word line driving circuit 44 for driving the word line at the time of data writing or reading.

メモリセル41は、反転回路INV1及びINV2と、全体として1つのポートを構成するNチャネルMOSトランジスタQN1及びQN2とを含んでいる。 Memory cell 41 includes an inversion circuit INV1 and INV2, an N-channel MOS transistors QN1 and QN2 constituting one port as a whole. 反転回路INV1は、入力が第1のストアノードN1に接続されており、出力が第2のストアノードN2に接続されている。 Inverting circuit INV1 has an input connected to the first store node N1, output is connected to the second store node N2. また、反転回路INV2は、入力が第2のストアノードN2に接続されており、出力が第1のストアノードN1に接続されている。 The inverting circuit INV2 is input is connected to the second store node N2, an output connected to the first store node N1. トランジスタQN1のソース〜ドレイン経路は、第1のストアノードN1とビットラインBLaとの間に接続されている。 Source ~ drain path of transistor QN1 is connected between the first store node N1 and the bit line BLa. トランジスタQN2のソース〜ドレイン経路は、第2のストアノードN2とビットラインBLbとの間に接続されている。 Source ~ drain path of transistor QN2 is connected between the second store node N2 and the bit line BLb. トランジスタQN1及びQN2のゲートは、ワードラインWLに接続されている。 The gate of transistor QN1 and QN2 are connected to a word line WL.

上記メモリセルアレイでは、本発明に係る複数のデバイス層を積層してなる構造を備えた半導体装置を適用した構成とされている。 Above the memory cell array, there is a applied to a configuration of a semiconductor device having a structure formed by laminating a plurality of device layers according to the present invention. 例えばメモリセルを構成する反転回路(インバータ)INV1、INV2のうち、一方の反転回路INV1を第1のデバイス層に形成し、他の反転回路INV2を第2のデバイス層に形成した構成とすることができる。 For example of the inversion circuit (inverter) INV1, INV2 constituting the memory cell, that one of the inverting circuit INV1 is formed on the first device layer, a structure in which the other of the inversion circuit INV2 are formed in the second device layer can. あるいは、メモリセル41が形成されたデバイス層と、書込/読出回路42が形成されたデバイス層と、ワードライン駆動回路44が形成されたデバイス層とを積層してなる構造のメモリセルアレイとして構成することができる。 Alternatively, configurations and device layer memory cell 41 is formed, and the device layer write / read circuit 42 is formed, as a memory cell array of formed by laminating a device layer word line drive circuit 44 is formed structure can do. このような構成とすることで、デバイス層間の電気的接続を安定に形成可能であり、かつ信頼性にも優れたメモリセルアレイとなる。 This structure generates a is stably capable of forming an electrical connection of the device layers, and a memory cell array which is excellent in reliability. また、従来に比してチップ面積を著しく狭めることができるので、集積回路の高集積化、小型化、高性能化が容易になる。 Further, it is possible to narrow significantly the chip area as compared with the conventional, higher integration of integrated circuits, miniaturization, high performance is facilitated.
とすることもできる。 It can also be a.

<電気光学装置> <Electro-optical device>
図6に、本発明に係る電気光学装置500における回路接続図を示す。 Figure 6 shows a circuit connection diagram of the electro-optical device 500 according to the present invention. 本実施形態の電気光学装置(表示装置)500は、各画素領域に電界発光効果により発光可能な発光層OELD、それを駆動するための電流を記憶する保持容量と、薄膜トランジスタT1〜T4とを備えて構成されている。 Electro-optical device (display device) 500 of the present embodiment, capable of emitting light emitting layer OELD by electroluminescent effect in each pixel region, a storage capacitor for storing an electric current for driving it, and a thin film transistor T1~T4 It is configured Te. ドライバ501からは、走査線Vsel及び発光制御線Vgpが各画素領域に供給されている。 From the driver 501, the scan lines Vsel and emission control lines Vgp are supplied to each pixel region. ドライバ502からは、データ線Idataおよび電源線Vddが各画素領域に供給されている。 From the driver 502, the data lines Idata and power supply lines Vdd are supplied to each pixel region. 走査線Vselとデータ線Idataとを制御することにより、各画素領域に対する電流プログラムが行われ、発光層OELDによる発光が制御可能になっている。 By controlling the scanning line Vsel and the data lines Idata, the current program is performed for each pixel region, light emission by the light emitting layer OELD is enabled control.

上記構成を具備した電気光学装置500では、本発明に係る複数のデバイス層を積層してなる構造を備えた半導体装置を適用した構成とされている。 In the electro-optical device 500 equipped above configuration, there is a applied to a configuration of a semiconductor device having a structure formed by laminating a plurality of device layers according to the present invention. 例えば、前記複数の薄膜トランジスタT1〜T4を、複数のデバイス層に分けて配置した構成を採用することで、画素領域に占めるスイッチング素子の形成領域を狭めることができる。 For example, the plurality of thin film transistors T1-T4, by employing a structure arranged in a plurality of device layers, can be narrowed region for forming the switching element occupying the pixel region. また本発明に係る導通接続構造によって安定に形成可能であり、信頼性にも優れた電気光学装置となる。 Also it is possible stably formed by conductive connection structure according to the present invention, it is also excellent electro-optical device reliability.
なお、上記駆動回路は、発光要素に電界発光素子を使用する場合の回路の一例であり他の回路構成も可能である。 Incidentally, the driving circuit, the circuit configurations are also possible and other examples of a circuit for using the electroluminescent device to the light emitting element. また、ドライバ501、502のそれぞれを構成する集積回路を本発明に係る半導体装置によって形成することも好適である。 It is also preferable to form a semiconductor device according to the present invention an integrated circuit constituting each driver 501, 502.

<電子機器> <Electronic Equipment>
図7は、上述した電気光学装置を含んで構成される電子機器の具体例を説明する図である。 Figure 7 is a diagram illustrating a specific example of a configured electronic apparatus comprising an electro-optical device described above. 図7(A)は携帯電話への適用例であり、当該携帯電話630はアンテナ部631、音声出力部632、音声入力部633、操作部634、および本発明の電気光学装置500を備えている。 7 (A) is an example of application to a cellular phone, the cellular phone 630 includes an antenna unit 631, an audio output unit 632, an audio input unit 633, an electro-optical device 500 of the operation unit 634, and the present invention . このように本発明に係る電気光学装置は電子機器の表示部として利用可能である。 The electro-optical device according to the present invention can be used as a display portion of an electronic device. 図7(B)はビデオカメラへの適用例であり、当該ビデオカメラ640は受像部641、操作部642、音声入力部643、および本発明の電気光学装置500を備えている。 Figure 7 (B) is an application to a video camera, the video camera 640 includes an image receiving unit 641, operation unit 642, the electro-optical device 500 of the voice input unit 643, and the present invention. 図7(C)はテレビジョンへの適用例であり、当該テレビジョン700は本発明の電気光学装置500を備えている。 Figure 7 (C) is an example of application to television, the television 700 includes the electro-optical device 500 of the present invention. なお、パーソナルコンピュータ等に用いられるモニタ装置に対しても同様に本発明に係る電気光学装置を適用し得る。 Incidentally, may apply electro-optical device according to the present invention is similarly to the monitor apparatus used for a personal computer or the like. 図7(D)はロールアップ式テレビジョンへの適用例であり、当該ロールアップ式テレビジョン710は本発明の電気光学装置500を備えている。 Figure 7 (D) is an example of application to a roll-up television, the roll-up television 710 includes the electro-optical device 500 of the present invention. また、電子機器はこれらに限定されず、表示機能を有する各種の電子機器に適用可能である。 The electronic device is not limited thereto, and is applicable to various electronic apparatuses having a display function. 例えばこれらの他に、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型TV、電子手帳、電光掲示盤、宣伝公告用ディスプレイなども含まれる。 For example in addition to these, a facsimile machine having a display function, a finder of a digital camera, a portable TV, an electronic notebook, an electric bulletin board, also includes such an advertising display. なお、本発明にかかる半導体装置は、電気光学装置の構成部品として上記のような電子機器に含まれる場合の他に、単独で電子機器の構成部品としても適用し得る。 The semiconductor device according to the present invention, in addition to the case where as a component of an electro-optical device included in the electronic device as described above may be applied as a component of alone electronic devices.

なお、本発明は上述した各実施形態に限定されることなく、本発明の要旨の範囲内で種々の変形実施が可能である。 The present invention is not limited to the above embodiments, and various modifications are possible within the spirit and scope of the present invention. 例えば、上述した実施形態では、半導体膜の一例としてシリコン膜を採り上げて説明していたが、半導体膜はこれに限定されるものではない。 For example, in the embodiment described above, had been described picked silicon film as an example of a semiconductor film, the semiconductor film is not limited thereto. また、上述した実施形態では、結晶化半導体膜を用いて形成されるデバイスの一例として薄膜トランジスタを採り上げて説明していたが、デバイスはこれに限定されるものではなく、薄膜ダイオード、キャパシタ等であってもよい。 Further, in the embodiment described above, had been described by taking the TFT as an example of a device formed using the crystallized semiconductor film, the device is not limited to this, a thin film diode, a capacitor, etc. it may be.

本発明に係る半導体装置を示す模式断面図。 Schematic cross-sectional view showing a semiconductor device according to the present invention. 同、製造方法を示す断面工程図。 The cross-sectional process diagram showing the manufacturing method. 同、製造方法を示す断面工程図。 The cross-sectional process diagram showing the manufacturing method. 同、製造方法を示す断面工程図。 The cross-sectional process diagram showing the manufacturing method. 集積回路の一例を示す図。 It illustrates an example of an integrated circuit. 電気光学装置の一例を示す図。 Diagram showing an example of an electro-optical device. 電子機器を例示する図。 Diagram illustrating an electronic device.

符号の説明 DESCRIPTION OF SYMBOLS

100 半導体装置、101,102 デバイス層、201,202 結晶化半導体膜、201s,202s サイドウォール(側壁部材)、211 起点部層、212 デバイス形成層、G1 微細孔(グレインフィルタ)、C1〜C5 コンタクト部、Q11,Q12 トランジスタ(デバイス)。 100 semiconductor device, 101 device layer, 201 and 202 crystallized semiconductor film, 201s, 202s sidewall (sidewall member), 211 starting portion layer, 212 a device formation layer, G1 microporous (grain filter), C1 to C5 Contacts parts, Q11, Q12 transistor (device).

Claims (6)

  1. 基板上に第1のデバイス層と第2のデバイス層とを順に積層してなり、 A first device layer and a second device layer formed by laminating in this order on a substrate,
    前記第2のデバイス層は、表面に複数の微細孔を有する起点部層と、前記起点部層を起点として形成された略単結晶粒を含む半導体膜を用いて形成されたデバイスを有するデバイス形成層と、を備えており、 The second device layer, the device formed with a starting-point portion layer having a plurality of micropores on the surface, the device formed by using a semiconductor film containing a substantially single crystal grains formed as a starting point the starting portion layer provided with a layer, the,
    前記第2のデバイス層のデバイスを構成する結晶化半導体膜の側端面に、絶縁材料からなる側壁部材が設けられ、 The side end face of the crystallized semiconductor film constituting the device of the second device layer, the sidewall member is provided made of an insulating material,
    前記第1のデバイス層の少なくとも一部と前記第2のデバイス層とを貫通する貫通孔内に設けられたコンタクト部により前記第1のデバイス層に属するデバイスと前記第2のデバイス層に属するデバイスとが電気的に接続されており、 Said first device layer of at least a portion the second device layer and a device belonging to the first device layer belonging device and the second device layer by a contact portion provided in the through hole that penetrates the DOO are electrically connected,
    前記コンタクト部は、前記第2のデバイス層のうち、複数の前記結晶化半導体膜の間の領域に設けられていることを特徴とする半導体装置。 The contact portion, of the second device layer, and wherein a is provided in a region between the plurality of the crystallized semiconductor film.
  2. 請求項1に記載の半導体装置において、 The semiconductor device according to claim 1,
    前記第1のデバイス層は、半導体基板上に形成されたデバイスと、当該デバイスを覆って形成された層間絶縁膜とを備えていることを特徴とする半導体装置。 The first device layer is a semiconductor device which is characterized in that it comprises a device formed on a semiconductor substrate, an interlayer insulating film covering the device.
  3. 請求項1に記載の半導体装置において、 The semiconductor device according to claim 1,
    前記第1のデバイス層は、表面に複数の微細孔を有する起点部層と、前記起点部層を起点として形成された略単結晶粒を含む半導体膜を用いて形成されたデバイスを有するデバイス形成層と、を備えていることを特徴とする半導体装置。 The first device layer, the device formed with a starting-point portion layer having a plurality of micropores on the surface, the device formed by using a semiconductor film containing a substantially single crystal grains formed as a starting point the starting portion layer a semiconductor device characterized by comprising a layer, a.
  4. 請求項1から3のいずれか1項に記載の半導体装置において、 The semiconductor device according to any one of claims 1 to 3,
    前記側壁部材は、シリコン窒化物を用いて形成されていることを特徴とする半導体装置。 Said sidewall member, and wherein a is formed using a silicon nitride.
  5. 請求項1から4のいずれか1項に記載の半導体装置を備えたことを特徴とする集積回路。 Integrated circuit comprising the semiconductor device according to any one of claims 1 to 4.
  6. 請求項1から4のいずれか1項に記載の半導体装置を備えたことを特徴とする電子機器。 An electronic apparatus comprising the semiconductor device according to any one of claims 1 to 4.
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