JP2007220924A - リード内蔵メタライズドセラミックス基板およびパッケージ - Google Patents

リード内蔵メタライズドセラミックス基板およびパッケージ Download PDF

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Abstract

【課題】層間剥離の問題がなく、気密性および導電性に優れた、メタライズドセラミックス基板を作製することを課題とする。
【解決手段】セラミックス基体（１０）、その一方の面上に形成された配線パターン（２０）、および、配線パターンに電気的に接続されたリード（３０）を有するセラミックス基板であって、セラミックス基体がスルーホール（４０）を有し、リードが、スルーホールを貫通して、セラミックス基体の他方の面側に導出されており、リードとスルーホールとの間隙に、気密性を保つように導電性充填材（５０）を充填することでリードが固定されている、メタライズドセラミックス基板（１００）。
【選択図】図３

Description

本発明は、半導体素子を搭載するための、リード内蔵メタライズドセラミックス基板、および、この基板から構成されるパッケージに関する。
半導体素子を搭載するためのメタライズド基板は、基板上に、例えば、ＬＤ素子、ＬＥＤ素子を搭載して、基板の上部をレンズ等の蓋により封止して、発光素子等の電子部品に形成される。この時、長期間にわたる信頼性を確保するため、内部に搭載した素子を保護すべく、電子部品の内部と外部とを完全に遮断する必要がある。このため、メタライズド基板には、高い気密性が要求される。
また、電子部品の高集積化に伴って、メタライズド基板中の配線パターンおよびビアは、微細化しており、これにより配線を伝わる電気信号の遅延が生じる場合がある。このため、より抵抗が低く、信頼性の高い、配線をメタライズド基板中に形成することが求められている。
半導体素子を搭載するメタライズド基板の技術に関して、特許文献１には、リードフレーム、銅箔が絶縁体を層間に挟んで積層され、半導体チップを搭載するためのキャピティが形成され、リードピンが嵌入された構造のプラスチックＰＧＡ型パッケージが記載されている。
特許文献２には、複数枚のグリーンシートの積層体と、その層間の配線パターンとを一体焼成して製作されるセラミックスＰＧＡパッケージが記載されている。
特許文献３には、複数のセラミックス層を積層・一体化した積層型セラミックスパッケージであって、キャビティー下層のセラミックス層間に、金属層を電気的非導通状態に介在させたものが記載されている。また、特許文献４には、一方の面にＬＳＩチップ接続用の電極パッドが、他方の面に外部回路接続用の入力端子がそれぞれ設けられた多層配線基板と、複数個のＬＳＩチップと、ヒートシンクとを有してなるマルチチップモジュールが記載されている。
特開平５−２２６５１３号公報 特開平６−５３３９８号公報 特開平６−６９５６７号公報 特開平６−７７３６１号公報
しかし、特許文献１においては、絶縁体としてプラスチックを使用しているので、気密性において問題があり、また、多層構造を有しているため、各層間において剥離が生じる可能性があった。
また、特許文献２においては、セラミックス層および金属配線層からなる多層構造を有しているので、焼成時における収縮率の差から、クラックあるいは層間剥離が生じて、気密性に問題が生じる場合があった。また、スルーホールに導電材料（例えば、タングステンペースト）を充填した構造であるので、焼成時にスルーホールにクラックが生じて、気密性に問題が生じる場合があると共に、スルーホール中に導電材料として焼結体を有する構造であるので、その焼結体中に空隙が存在していること、および、共材として加えるセラミックス成分が存在していること、により、導電性が劣る場合があった。
また、特許文献３においては、搭載する半導体素子との電気的な接続構造については、なんら記載されてない。また、特許文献４においても、電極パッドと入力端子との接続構造については何も記載されていない。よって、これらの文献においては、電気的接続構造部分において生じる可能性のあるメタライズドセラミック基板の気密性の問題については、何も考慮されていない。
そこで、本発明においては、層間剥離の問題がなく、気密性および導電性に優れた、メタライズドセラミックス基板を作製することを課題とする。
以下、本発明について説明する。なお、本発明の理解を容易にするために添付図面の参照符号を括弧書きにて付記するが、それにより本発明が図示の形態に限定されるものではない。
第１の本発明は、セラミックス基体（１０）、その一方の面上に形成された配線パターン（２０）、および、該配線パターン（２０）に電気的に接続されたリード（３０）を有するセラミックス基板であって、前記セラミックス基体（１０）がスルーホール（４０）を有し、前記リード（３０）が、該スルーホール（４０）を貫通して、セラミックス基体（１０）の他方の面側に導出されており、前記リード（３０）と前記スルーホール（４０）との間隙に、気密性を保つように導電性充填材（５０）を充填することで前記リード（３０）が固定されている、メタライズドセラミックス基板（１００）である。
第１の本発明によれば、単層のセラミックス基板であるので、層間剥離が生じることがなく、気密性に優れている。また、スルーホール（４０）中にリード（３０）が貫通して直接配線パターン（２０）と接続した構造であるので、高い導電性を有する。また、スルーホール（４０）の内部空間は、その大部分がリードで占められていると共に、スルーホール側壁面とリードとの間の空隙部にはロウ材などの導電性充填材（５０）が気密性を保つように充填されているためクラックによる気密性の問題が生じない。
第１の本発明において、リード（３０）は、金属ピンであることが好ましく、この金属ピンは、その一端において配線パターン（２０）に接続していると共に、スルーホール（４０）を貫通して、他端が基板の他方面側に導出していることが好ましい。また、金属ピンの一端に、脱落防止のための引掛け部が形成されていることが好ましい。
第１の本発明において、導電性充填材（５０）はロウ材であることが好ましい。
第１の本発明において、配線パターンは、下層（２２）、中層（２４）、および、上層（２６）からなる三層構成であって、下層（２２）がセラミックス粉末を含有する導電ペーストを塗布することによって形成された層であり、中層（２４）がセラミックス粉末を含有しない導電ペーストを塗布することによって形成された層であり、上層（２６）がメッキ層であることが好ましい。
第１の本発明において、セラミックス基体（１０）の一方の面上に形成された配線パターン（２０）上に、導電性充填材（５０）の形成箇所を制限するための流出防止部材（６０）が凸設されていることが好ましい。該流出防止部材（６０）はセラミックス製であっても金属製であってもよい。ただし、金属性である場合には、導電性充填材を充填する際に容易に変形しないもの（例えば、導電性充填材がロウ材である場合には、該ロウ材の融点以上の融点を有する金属）であることが好ましい。
また、第１の本発明においては、ＬＤやＬＥＤなどの半導体素子（８０）は配線パターン（２０）上に載置されるのが一般的であり、載置された半導体素子（８０）の信頼性を高めるために、該半導体素子は蓋材（９０）によってカバーするのが好ましい。第１の本発明メタライズドセラミックス基板は、この蓋材（９０）をセラミックス基体（１０）に気密性を保って接合するための金属枠体（７０）を有するのが好ましい。該金属枠体（７０）は、配線パターン（２０）が形成されたセラミックス基体の一方の面上に、該配線パターン（２０）と電気的に絶縁され、当該配線パターン（２０）を環囲するように形成されたメタライズパターンからなるのが好ましい。蓋材（９０）の接合面には、通常、金属部（９２）が形成されており、この金属部（９２）と金属枠体（７０）とが、例えば、はんだ、ロウ材等を使用して接合される。
第２の本発明は、セラミック基体（１０）にスルーホール（４０）を形成する工程、セラミック基体（１０）の一方の面上に導電ペーストを塗布し、焼成して、配線パターン（２０）を形成する工程、スルーホール（４０）に、リード（３０）を挿入して、リード（３０）の一端を配線パターン（２０）に接続して、他端をセラミック基体（１０）の他方の面側から導出して外部端子とするように設置する工程、リード（３０）とスルーホール（４０）との間隙に充填材（５０）を気密に充填する工程、を有するメタライズドセラミックス基板（１００）の製造方法である。
第３の本発明は、リードと電気的に接続された配線パターンが形成されたセラミックス基体の一方の面上に、該配線パターンと電気的に絶縁され、当該配線パターンを環囲するように形成されたメタライズパターンからなる金属枠体（７０）を有する第１の本発明のメタライズドセラミックス基板（１００）を構成部材として有する半導体素子収納用パッケージ（２００）である。
以下本発明を図面に示す実施形態に基づき説明する。
図１に、本発明のメタライズドセラミックス基板１００の一実施形態の断面模式図を示した。本発明のメタライズドセラミックス基板１００は、セラミックス基体１０、このセラミックス基体１０における一方の面上に形成された配線パターン２０、およびこの配線パターン２０に電気的に接続されたリード３０を有している。セラミックス基体１０には、スルーホール４０が形成されており、リード３０は、このスルーホール４０を貫通して、セラミックス基体１０の他方の面側に導出されている。そして、リード３０とスルーホール４０との間隙には、充填材５０が充填されており、スルーホール部における気密性が保たれると共に、リード３０が固定されている。
＜セラミックス基体１０＞
本発明において使用するセラミックス基体１０としては、公知のセラミックスからなる基板が特に制限なく使用可能である。
セラミックス基体１０の構成材料であるセラミックスとしては、例えば（ｉ）酸化アルミニウム系セラミックス、酸化ケイ素系セラミックス、酸化カルシウム系セラミックス、酸化マグネシウム系セラミックスなどの酸化物系セラミックス；（ｉｉ）窒化アルミニウム系セラミックス、窒化ケイ素系セラミックス、窒化ホウ素系セラミックスなどの窒化物系セラミックス；（ｉｉｉ）酸化ベリリウム、炭化ケイ素、ムライト、ホウケイ酸ガラス等を使用することができる。中でも、（ｉｉ）窒化物系セラミックスが好ましく、特に窒化アルミニウム系セラミックスが、熱伝導率が高いため好ましく使用することができる。
本発明において使用するセラミックス基体１０としては、入手の容易さや所望の形状のものを容易に得ることができるといった理由から、焼結体を構成するセラミックス粒子の平均粒子径が０．５〜２０μｍ、より好適には１〜１５μｍのセラミックス基体１０を使用するのが好適である。なお、このようなセラミックス基体１０は、平均粒子径が０．１〜１５μｍ、好適には０．５〜５μｍのセラミックス原料粉末からなるグリーンシートを焼成することにより得ることができる。
セラミックス基体１０を製造するためのグリーンシートには焼結助剤、有機バインダー等が含まれていてもよい。焼結助剤としてはセラミックス原料粉末の種類に応じて常用される焼結助剤が特に制限なく使用できる。さらに、有機バインダーとしては、ポリビニルブチラール、エチルセルロース類やアクリル樹脂類が使用され、グリーンシートの成形性が良好になるという理由からポリｎ―ブチルメタクリレート、ポリビニルブチラールが特に好適に使用される。
本発明におけるセラミックス基体１０を得るためのグリーンシートとしては、得られるセラミックス基体１０の熱伝導性の観点から、焼結助剤を含む窒化物セラミックス粉末をセラミックス原料粉末として使用して形成した窒化物セラミックス用グリーンシート、特に焼結助剤（例えば、酸化イットリウムや酸化カルシウム）を含む窒化アルミニウム粉末を原料粉末として用いた窒化アルミニウム用グリーンシートを使用するのが好適である。
セラミックス基体１０の大きさは特に限定されず、用途に応じて適宜決定すればよい。半導体素子を搭載するための基板の厚さは、一般的には０．１〜２ｍｍ、好ましくは０．２〜１ｍｍ程度である。
セラミックス基体１０には、スルーホール４０が形成されている。スルーホール４０は、グリーンシートの段階でピンを用いて機械的に穿孔した後、脱脂・焼成工程を経てスルーホール基板が作製される。もしくは、グリーンシートを脱脂・焼成したのち、レーザーもしくは機械ドリルを用いて、セラミック基体１０に穿孔することにより形成される。焼結体を穿孔することで得られるスルーホール４０は、以下において説明する配線パターン２０を形成した後に、形成してもよいし、先にセラミック基体１０にスルーホール４０を形成してから、配線パターン２０を形成してもよく、その順序は限定されない。ただし、以下に説明するように、図２に示した好ましい形態のメタライズドセラミック基板１００の製造方法においては、スルーホール４０の内部に配線パターン２０を形成する必要があることから、スルーホール４０を形成してから、配線パターン２０を形成する必要がある。
スルーホールの形状および大きさは、リードが貫通するのに十分な大きさを有するものであれば特に限定されないが、加工が容易であるという理由から、断面が円形のスルーホールの場合には、φ０．２〜φ３．０ｍｍであるのが好ましい。また、矩形のスルーホールの場合には、同様の理由から断面の幅が０．２〜３．０ｍｍであり、断面の長さが０．２〜１０ｍｍであるのが好ましい。
一般的に、セラミックスビア基板（導電性物質が充填されたスルーホール（ビアホール）を有するセラミックス基板）では、スルーホールには、導電ペーストを充填して、これを焼成することにより、金属の焼結体が充填されたビアホールとされる。このとき、スルーホールの内部全体に導電性ペーストが充填されているため、焼結時における直系方向（孔の径の中心から外周に向かう方向）のペーストの収縮が制限される。そのため、焼結時に発生する応力に耐え切れなくなり焼結体の内部に亀裂が発生したり、空隙が発生したりすることが避けられず、結果としてビアホールの導電性は低くなってしまう。また、基板とのなじみをよくするため、共材として導電ペーストにセラミック粒子を含有させることが好ましいとされているが、この場合は、絶縁体であるセラミック成分が含まれることにより導電性の低下が生じる。また、焼成時における導電ペーストおよび基板との収縮率の差に起因して、ビアホールにクラックが生じる可能性がある。
このように、スルーホールに導電ペーストを充填し、焼結した形態においては、導電性および気密性に問題が生じる可能性がある。本発明においては、スルーホール全体に導電ペーストを充填せずに、表面の配線パターン２０にリード３０を直接接続させて、スルーホール４０にこのリード３０を貫通させて、裏面に導出させる形態とすると共に、スルーホール側壁面とリードとの間の空隙部には、内部に亀裂や空隙が導入され難いロウ材などの導電性充填材５０が気密性を保つように充填することにより、上記の気密性および導電性の問題を解決している。なお、本発明においてはスルーホールの内壁面に導電性ペーストを用いてメタライズ層を形成することもあるが、このとき導電性ペーストは、（スルーホールの内部全体にわたって充填されるのではなく）内壁面表面に薄く塗布されるので、焼結時において厚さ方向に収縮可能であるため内部に亀裂や空隙は発生しない。
本発明のメタライズドセラミックス基板１００は、グリーンシートを焼成して、焼結体としてから、以下において説明する導電ペーストを塗布して配線パターン２０を形成するというポストファイア法により形成してもよいし、グリーンシート上に、導電ペーストを塗布してから、グリーンシートおよび導電ペーストを同時に焼成するというコファイア法により形成してもよい。一般的にこのようなメタライズド基板は大きな基板に複数個パターンを形成したのち分割・切断するという製法が取られるため、パターンの配列精度という観点からは、ポストファイア法を採用するのがより好ましい。ポストファイア法においては、焼結体の上に、直接導電ペーストを塗布して、これを焼成するため、導電ペースト層は横方向の収縮が焼結体により制限されており、これにより、形成される配線パターン２０をより高精度化、高精細化することができる。
＜配線パターン２０＞
配線パターン２０は、セラミックス基体１０上の所望の箇所に、導電ペーストを塗布することにより形成することができる。配線パターン２０を形成するための導電ペーストとしては、金属粉末、有機バインダー、有機溶媒、分散剤、可塑剤などの成分からなる公知の導電ペーストが特に制限なく使用可能である。
導電ペーストに含まれる金属粉末としては、例えばタングステン、モリブデン、金、銀、銅などの金属粉末が挙げられ、中でも、焼成の際の高温に対する耐熱性がある高融点金属の粉末が好ましい。密着性の観点から、該金属粉末はタングステンおよび／またはモリブデンであることがより好ましく、電気伝導度、コストの観点からタングステンであるのが最も好ましい。導電ペーストに含まれる金属粉末の平均粒径は、０．１μｍ以上６μｍ以下であることが好ましく、形成した配線パターン２０上に半導体素子を搭載する観点からは、配線パターン２０の表面粗さが、小さい方が好ましいので、３μｍ未満がより好ましく、２．５μｍ未満がさらに好ましい。なお、本発明において、金属粉末の平均粒径は、Ｆｉｓｈｅｒ社製 Ｓｕｂ Ｓｉｅｖｅ Ｓｉｚｅｒを用いて空気透過法によって測定した値である。
導電ペーストに含まれる有機バインダーとしては、公知のものが特に制限なく使用可能である。例えば、ポリアクリル酸エステル、ポリメタクリル酸エステル等のアクリル樹脂、メチルセルロース、ヒドロキシメチルセルロース、ニトロセルロース、セルロースアセテートブチレート等のセルロース系樹脂、ポリビニルブチラール、ポリビニルアルコール、ポリ塩化ビニル等のビニル基含有樹脂、ポリオレフィン等の炭化水素樹脂、ポリエチレンオキサイド等の含酸素樹脂などを一種または二種以上混合して使用することができる。
導電ペーストに含まれる有機溶媒としては、公知のものが特に制限なく使用可能である。例えば、トルエン、酢酸エチル、テルピネオール、ブチルカルビトールアセテート、テキサノール等を使用することができ、上記の有機バインダーを溶解しやすい溶媒を選択することがより好ましい。
導電ペーストに含まれる分散剤としては、公知のものが特に制限なく使用可能である。例えば、リン酸エステル系、ポリカルボン酸系等の分散剤を使用することができる。
導電ペーストに含まれる可塑剤としては、公知のものが特に制限なく使用可能である。例えばフタル酸ジオクチル、フタル酸ジブチル、フタル酸ジイソノニル、フタル酸ジイソデシル、アジピン酸ジオクチルなどを使用することができる。
導電ペーストには、金属粉末以外の無機成分として、上記したセラミックス基体１０を構成するセラミックス粉末を添加するのが好ましく、さらには、このセラミックス粉末を焼結させるための焼結助剤を添加することが好ましい。これにより、焼結後の配線パターン２０とセラミックス基体１０との密着性を向上させ、長期間気密性を保つことが可能となる。焼結助剤としては、セラミックス粉末に応じて、通常焼結助剤として使用されるものが特に制限なく使用でき、例えばセラミックスが窒化アルミニウムの場合には、酸化イットリウム等の希土類元素酸化物、酸化カルシウム等のアルカリ土類金属酸化物などを使用できる。
導電ペーストの組成は、従来の導電ペーストと特に変わる点はないが、通常、金属粉末１００質量部に対して、有機バインダー、有機溶媒、分散剤、可塑剤などの有機成分が合計で５〜８０質量部、セラミックス粉末や焼結助剤などの無機成分が合計で０〜８０質量部である。ペーストの調製は、各成分を三本ロールミル、プラネタリミキサー等公知の混練装置を用いて適宜混練することにより行うことができる。
例えば、ポストファイア法により本発明のメタライズドセラミックス基板１００を製造する場合においては、このようにして調製された導電ペーストを、グリーンシートを焼成することにより作製したセラミックス基体１０の表面の所定の箇所に塗布する。本発明は、スルーホール４０を有するセラミック基体１０にいて、該スルーホール４０近傍の配線パターン２０についての発明であるので、スルーホール４０の近傍には、配線パターン２０が形成されることになる。
図２に、本発明のメタライズドセラミックス基板１００の好ましい形態についての、スルーホール４０部分の断面拡大図を示した。図２に示したように、配線パターン２０は、セラミックス粉末を含有している導電ペーストを塗布して形成した第１配線パターン２２、セラミックス粉末を含有していない導電ペーストを塗布して形成した第２配線パターン２４、および、メッキ層２６からなる三層構成とすることができる。
セラミック基体１０および第２配線パターン２４の間に、セラミックス粉末を含有する導電ペーストにより第１配線パターン２２を形成することで、セラミックス基体１０、第１配線パターン２２および第２配線パターン２４の間の密着性を向上させることができ、本発明のメタライズドセラミックス基板１００を気密性の高いものとすることができる。また、第２配線パターン２４は、セラミック成分を含んでいないので、その上に形成したメッキ層２６と良好な密着性を発現させることができる。さらに、表面にメッキ層２６を設けることによって、充填材５０としてロウ材を用いた場合において、ロウ材との濡れ性を向上させることができ、リード３０との間隙にロウ材を流し込み易くなる。
導電ペーストの塗布は、例えば、スクリーン印刷やカレンダー印刷、パッド印刷などの公知の手法により行うことができる。形成される導電ペースト層の厚さは、特に限定されないが、焼成前・乾燥後で好ましくは１μｍ以上、より好ましくは５μｍ以上が抵抗値を低くできる点から好ましく、５０μｍ以下、より好ましくは３０μｍ以下が気密性を確保する観点から好ましい。これは、導電ペーストの緻密化は厚みが厚くなると困難となるためである。
また、厚みを確保したい場合は、例えば、印刷で重ね塗りなどの手法を用いることも可能である。その場合はセラミックス基体１０に塗布する導電ペーストと導電ペースト上に塗布するペーストの組成を変えることも可能である。このような形態としては、上記した三層構成以外にも、例えば、下層を形成する導電ペーストとしてセラミックス粉末や焼結助剤の含有量の多いものを使用し、上層を形成する導電ペーストとしてセラミックス粉末や焼結助剤の含有量の少ないものを使用することによって、最終的に形成される配線パターン２０の厚み方向において、セラミックス成分の濃度勾配をつけることもできる。また、このような濃度勾配を部分的につけることも可能である。
また、上記のように、配線パターン２０を形成する導電ペーストを重ね塗りする場合は、次の導電ペーストを塗布する前に、先に形成した導電ペーストを乾燥することが好ましい。先に形成した導電ペースト層に含まれる溶媒を蒸発させて除去することで、次に形成する導電ペースト中の溶媒をより吸収しやすくなり、導電ペーストの流れや滲みを防止する効果が高くなる。この乾燥は、空気中で基板を４０〜１５０℃の温度で１〜３０分程度保持することにより好適に行うことができる。
＜リード３０＞
リード３０は、セラミック基体１０の一方の面に形成された配線パターン２０に電気的に接続されると共に、セラミック基体１０に形成されたスルーホール４０を貫通して、セラミック基体１０の他方の面側に導出されて、この導出した部分を外部端子等として使用できるものであり、このような機能を有するものであれば、その形状等については限定されない。
リード３０の形成材料としては、導電材料であればよく、特に、熱膨張係数がセラミックス基板に近いものが後に説明するロウ付け時の応力が小さくなるため好ましい。具体的には、鉄、ニッケルおよびコバルトの合金であるコバール、鉄およびニッケルの合金である４２アロイを使用することが好ましい。これらの合金の固有抵抗は、タングステン、モリブデンに比べて高い。しかし、タングステンやモリブデンなどの高融点金属ペーストをスルーホールに充填した後に焼結することによって形成する一般的なビアホールに比べると、このような合金を用いた場合の方が、より高い導電性を得ることができる。これは、リードとスルーホールとの空隙を埋める導電性充填材５０としてロウ材のような非常に低抵抗な材料が使用可能であるのに対して、上記一般的なビアホールにおいては、導電層に共材が含まれているばかりでなく、導電層には亀裂や空隙といった欠陥の発生が起こりやすいためである。なお、リード３０の好ましい形態としては、一端において配線パターン２０に接続し、スルーホール４０を貫通して基板の他方面側に導出した他端が外部端子となっている、棒状の金属ピンや板状の金属ピンを挙げることができる。
また、リード３０の形状としては、図１および図２に示したように、ピン形状の一端が拡張されて、スルーホールからの脱落を防止している引掛け部が形成されている形状であることが好ましい。このような形状を採用することにより、本発明のメタライズドセラミック基板１００を作製する際において、リード３０がスルーホール４０から脱落することを防止することができる。引掛け部の形状は、平板円形状であっても、平板四角形状であってもよく、スルーホール４０の内径より大きく、引掛けとして機能するものであれば特に限定されないが、素子を搭載する電極として使用した場合に、電極表面に凸部が生じるのを防ぐ点からは、平板状であることが好ましい。
＜導電性充填材５０＞
本発明において使用する導電性充填材５０としては、リード３０とスルーホール４０との間隙に充填することで、気密性を発揮することができ、また、リード３０を固定することができるものであれば、特に限定されない。また、導電性充填材５０は、リード３０と配線パターン２０との電気的接続を担うものであることから、高い導電性を有していることが必要である。このような導電性充填材５０としては、ロウ材を挙げることができ、銀、銅等からなる合金である銀ロウや銀ロウにインジウムを加えたもの、あるいはスズ−銀−銅などからなる低融点はんだ、金スズはんだ等を使用することができる。なお、ロウ材を充填する際には、ロウ材の濡れ性を向上させるために、スルーホールの内壁面に金属層を形成しておくのが好ましい。この金属層は、配線パターン２０の形成において導電性ペーストを塗布した際に導電ペーストがスルーホールの内壁面を伝わって垂れ込む現象（キャストレーション）を利用して行われる。キャストレーションの際には、導電性ペーストを塗布した面と反対の面側から吸引を行ってもよい。こうすることによりスルーホールが導電性ペーストで塞がれることなく内壁面上にほぼ均一の厚さで導電性ペーストを塗布することができる。以上説明したように、スルーホール内壁面上に形成される金属層は、配線パターン２０と同時に形成されるので、この金属層と基板表面に形成される金属層とを一体として配線パターン２０として扱っても何ら支障はない。スルーホールの内壁面に形成される金属層の表面には電解あるいは無電解のメッキを施しておくことがさらに好ましい。メッキとしては、ロウ材の種類に応じて適宜選択できるが、一般的にはＮｉ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｒｈ等を単層あるいは複数層にて形成しておくことが好ましい。また、必要に応じてスルーホールの内壁面上の金属層の表面およびリード３０の表面にフラックスを塗布してもよい。
また、導電性充填材５０が、配線パターン２０上で広がって、配線パターン上にワイヤボンディングが打てないなどの接続不良等の問題が生じるのを防ぐために、配線パターン２０上の所定の位置には、導電性充填材５０の流れを防止して、充填材の形成箇所を制限するための流出防止部材６０が凸設されていることが好ましい。流出防止部材６０は、例えば、配線パターン２０上に、セラミックスペーストを塗布して形成したセラミックスペースト層を焼成することにより形成することができる。形成方法としては、セラミックス基体１０を構成するグリーンシート、およびその上に形成した導電ペースト層と同時に焼成する、コファイア法により形成してもよいし、焼成して形成したセラミックス基体１０の表面に、導電ペースト層およびセラミックスぺースト層を形成して焼成する、ポストファイア法により形成してもよい。セラミックスペーストとしては、セラミックス基体１０を形成するのと同様のセラミック粉末、焼結助剤、有機バインダー、有機溶媒、分散材、および、可塑剤等の成分からなる、一般的なセラミックスペーストを使用することができる。なお、ペーストはスクリーン印刷やカレンダー印刷などの公知の手法により行われるため、粘度を２５℃で１〜５００Ｐａ・ｓ程度に調整しておくことが好ましい。
流出防止部材６０の形成位置は特に限定されず、導電性充填材５０の流れ込みを防止したい位置に形成される。図３（ｂ）に示した形態においては、半導体素子搭載位置８４（図中において点線で示している。）に、導電性充填材５０の流れ込みを防止して、半導体搭載位置８０を確保するために、流出防止部材６０ａが配線パターン２０ａ上部に形成されている。また、配線パターン２０ｂ上部には、ボンディングワイヤ８２を接続することから、このボンディングワイヤ８２の接続位置を確保するために、配線パターン２０ｂ上部にも、流出防止部材６０ｂが形成されている。
また、流出防止部材６０の高さは特に限定されないが、導電性充填材５０の流れ込みを防止するために５〜５０μｍ、より好ましくは１０〜３０μｍの高さを有していることが流れ込み防止に有効である。
＜パッケージ２００＞
上記で説明した本発明のメタライズドセラミック基板１００は、半導体素子８０を搭載するためのパッケージ２００として使用することができる。図３（ａ）に、本発明のパッケージ２００の一実施形態のＡ−Ａ’線を含む垂直断面図、および図３（ｂ）にパッケージ２００の平面図を示す。図示した形態においては、搭載する半導体素子８０の正負のそれぞれの電極に対応する二つの配線パターン２０ａ、２０ｂが形成されている。
本発明のパッケージ２００では、載置された半導体素子８０の信頼性を高めるために、該半導体素子を蓋材９０によってカバーされる。このため、本発明のパッケージ２００に使用される本発明のメタライズドセラミックス基板１００では、この蓋材９０をセラミックス基体１００に気密性を保って接合するための金属枠体７０が形成される。金属枠体７０は、メタライズドセラミック基板１００における配線パターン２０ａ、２０ｂを囲むように（環囲するように）、そしてこれら配線パターンと電気的に絶縁されるように形成されたメタライズパターンからなる。金属枠体７０は、上記した配線パターン２０の形成方法と同様にして、導電ペーストをセラミック基体１０上の所定箇所に塗布することにより形成することができる。このようにして形成された金属枠体７０の表面には、蓋材９０との接合を容易にするためにリード３０と同じ材料からなり、実質的に金属枠体７０と同一形状の枠体を接合しておくことが好ましい。この枠体の接合は、金属枠体７０の表面上にメッキを施した後、はんだもしくはロウ材を用いて接合するのが好ましい。なお、ロウ材を用いた接合の際は被接合体をロウ材の融点以上の温度に加熱して行われるため、加熱工程を少なくするという観点から、上記枠体の金属枠体７０への接合と導電性充填材５０の充填（リード３０と配線パターン２０との接合）は同時に行うことが好ましい。
金属枠体７０は、図３（ａ）に示したように、蓋材９０を接合するために使用される。例えば、ＬＥＤを収納するパッケージとして使用する場合には、蓋材９０として、レンズが使用される。蓋材９０の端部には、金属枠体７０と接合するための金属部９２が形成されており、この金属部９２と金属枠体７０とが、例えば、はんだ、ロウ材等を使用して接合され、電子部材が作製される。
半導体素子８０を搭載する位置は、パッケージ２００の金属枠体７０の内部の、配線パターン２０上であれば、特に限定されない。図示した形態においては、一方の配線パターン２０ａ上に半導体素子８０が設置され、他方の配線パターン２０ｂとワイヤボンディング８２で接続されている。
以下本発明を実施例により説明するが、本発明はこれら実施例に限定されるものではない。
（実施例１）
平均粒径１．５μｍの窒化アルミニウム粉末および焼結助剤として酸化イットリウムを添加し焼結して得た□５ｃｍ（１辺が５ｃｍの正方形の意である。）、厚み０．６ｍｍの窒化アルミニウム焼結体基板からなる原料基板を用意した。次いで、レーザー加工にてφ１．０ｍｍのスルーホールを５０箇所形成した。平均粒径０．８μｍのタングステン１００質量部、平均粒径１．５μｍの窒化アルミニウム粉末４質量部、酸化イットリウム０．２質量部、エチルセルロース２質量部、テルピネオール１３質量部、および、分散剤１質量部を混練し、２５℃における粘度１１０Ｐａ・ｓに調整した導電ペーストを作製し、この導電ペーストを用いてスクリーン印刷法にて原料基板表面に図３に示したような配線パターン２０（スルーホール内壁面上の金属層も含む）、および金属枠体７０となるパターンを縦・横５列（計２５個）形成し、１００℃で５分乾燥を行った。なお、乾燥後の導電性ペーストの膜厚は１０μｍであった。
次いで、平均粒径１．５μｍの窒化アルミニウム粉末１００質量部、平均粒径０．５μｍの酸化イットリウム粉末５質量部、エチルセルロース５質量部、および、テルピネオール２９質量部を混練し２５℃における粘度を４０Ｐａ・ｓに調整した窒化アルミニウムペーストをスクリーン印刷して、図３に示したような流出防止部材６０となる窒化アルミニウムペースト層（乾燥後の膜厚は３０μｍ）を形成した。
上記のようにして得られた基板を、窒素ガス中、１８００℃にて４時間焼成を行い、メタライズド基板を得た。得られた基板について、無電解Ｎｉ−Ｂメッキを配線パターン２０および金属枠体７０上に施したのち、４２アロイのピン３０（棒部の径がφ０．８ｍｍ、ヘッド部の径がφ１．１ｍｍ、ピン全体の長さが１０ｍｍ）をスルーホールに挿入して、銀ロウ（ＢＡｇ−８）にてロウ付けし、４２アロイの枠体（厚み０．１５ｍｍ）を銀ロウにて金属枠体７０上にロウ付けした。そして、さらに無電解Ｎｉ−Ｐメッキ、無電解Ａｕメッキをセラミック部分以外の全体（配線パターン２０、リード３０、ロウ材５０、および、４２アロイの枠体）に形成した。さらに得られた基板を切断し、□９ｍｍ（１辺が９ｍｍの正方形の意である）のテストピースを２５個作製した。
この後、該テストピース１０個について、３２０℃にて１０分間空気中で加熱したのち、Ｈｅリークディテクターを用いてＭＩＬ−ＳＴＤ−８８３Ｃ ＭＥＴＨＯＤ１０１４．７ 非密封パッケージの測定方法（試験条件Ａ４）に準じてＨｅリークディテクターにて気密性を確認したところ、全て４．９×１０−９Ｐａ・ｍ３／ｓ以下であった。なお、このように非密封パッケージの状態で気密性が満足されたパッケージに、Ａｕメッキを施したコバール製の蓋をＡｎＳｎはんだではんだ付け（３２０℃にて１０分間加熱）し、ＭＩＬ−ＳＴＤ−８８３Ｃ ＭＥＴＨＯＤ１０１４．７ 密封パッケージの測定方法（試験条件Ａ１）に順じてＨｅリークディテクターにて気密性を確認した場合でも、気密性は４．９×１０−９Ｐａ・ｍ３／ｓ以下であったことから、以下、全ての気密性試験は非密封の形態で行った。また、基体１０裏面のリード３０下端部から半導体素子搭載位置８４までの抵抗値を四端子法にて測定したところ１０ｍΩであった。
（実施例２）
実施例１と同様に穿孔された原料基板を用意した。次いで、二種類の導電ペーストを使用して、下層および中層からなる配線パターン２０となるパターンを形成した。下層は平均粒径２．３μｍのタングステン１００質量部、平均粒径１．５μｍの窒化アルミニウム粉末１６質量部、酸化イットリウム１質量部、エチルセルロース４質量部、テルピネオール２１質量部、および、分散剤１質量部を混練し、２５℃における粘度１００Ｐａ・ｓに調整した導電ペーストを印刷して形成し、中層は平均粒径２．３μｍのタングステン１００質量部、エチルセルロース２質量部、テルピネオール１１質量部、および、分散剤１質量部を混練し、２５℃における粘度８０Ｐａ・ｓに調整した導電ペーストを印刷して形成した。その後、実施例１と同様にしてテストピースを作製した。なお、焼成後の基板に無電解Ｎｉ−Ｂメッキを施しているが、これが、配線パターン２０の上層に対応している。該テストピースについて、気密性を確認したところ、全て４．９×１０−９Ｐａ・ｍ３／ｓ以下であった。また、基体１０裏面のリード３０下端部から半導体素子搭載位置８４までの抵抗値を四端子法にて測定したところ１０ｍΩであった。
（比較例１）
平均粒径１．５μｍの窒化アルミニウム粉末および焼結助剤として酸化イットリウムを含む窒化アルミニウムグリーンシートをドクターブレード法にて成形し、厚み０．７ｍｍのグリーシートを成形した。グリーンシートにパンチングにてφ１．２ｍｍのスルーホールを穿孔で５０箇所作製したのち、該スルーホール内に平均粒径２．５μｍのタングステン粉末１００質量部、平均粒径１．５μｍの窒化アルミニウム粉末３質量部を含む導電ペーストを完全に充填し、その上に、同様の導電ペーストを用いて、図３に示したような配線パターン２０、金属枠体７０を印刷・乾燥した。乾燥後の膜厚は、１０μｍであった。その後、実施例と同様に窒化アルミニウムペースト層６０を形成した。乾燥後の膜厚は３０μｍであった。その後、水分を含む水素中で脱脂を行い、さらに、１８００℃にて焼結しメタライズド基板を得た。
得られた基板の配線パターン２０および金属枠体７０の上に、無電解Ｎｉ−Ｂメッキを施したのち、４２アロイのピン３０（棒部の径がφ０．８ｍｍ、ヘッド部の径がφ１．１ｍｍ、ピン全体の長さが１０ｍｍ）を基板の裏面側のビアホールの箇所に、銀ロウにてロウ付けを行った。そして、４２アロイの枠体（厚み０．１５ｍｍ）を、金属枠体７０上に銀ロウにてロウ付けを行った。さらに、無電解Ｎｉ−Ｐメッキ、無電解Ａｕメッキをセラミック部分以外の全体（配線パターン２０、リード３０、および、４２アロイの枠体）に形成した。得られた基板を切断し、□９ｍｍ（１辺が９ｍｍの正方形の意である。）のテストピースを２５個作製した。
実施例１と同様に気密性を調べたところ、１×１０−８〜１００×１０−８Ｐａ・ｍ３／ｓで気密性は十分ではなかった。また、基体１０裏面のリード３０下端部から半導体素子搭載位置８４までの抵抗値を四端子法にて測定したところ１２ｍΩであった。
（比較例２）
平均粒径２．３μｍのタングステン粉末１００質量部、平均粒径１．５μｍの窒化アルミニウム粉末１６質量部を含む導電ペーストを用いて、スルーホールを充填し、そして、配線パターン２０、金属枠体７０を形成した以外は、比較例１と同様にしてテストピースを作製した。
実施例１と同様に気密性を調べたところ、全て４．９×１０−９Ｐａ・ｍ３／ｓ以下であった。また、基体１０裏面のリード３０下端部から半導体素子搭載位置８４までの抵抗値を四端子法にて測定したところ２０ｍΩであった。
以上、現時点において、最も、実践的であり、かつ、好ましいと思われる実施形態に関連して本発明を説明したが、本発明は、本願明細書中に開示された実施形態に限定されるものではなく、請求の範囲および明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴うメタライズドセラミックス基板、その製造方法、および半導体素子収納用パッケージもまた本発明の技術的範囲に包含されるものとして理解されなければならない。
本発明のメタライズドセラミックス基板１００の垂直断面図である。 本発明のメタライズドセラミックス基板１００の好ましい形態の垂直断面図である。 図３（ａ）は、本発明のパッケージ２００のＡ−Ａ’線を含む垂直断面図、図３（ｂ）は、本発明のパッケージ２００の平面図である。
符号の説明
１０ セラミック基体
２０ 配線パターン
３０ リード
４０ スルーホール
５０ 充填材
６０ 流出防止部材
７０ 金属枠体
８０ 半導体素子
９０ 蓋材
１００ メタライズドセラミック基板
２００ パッケージ

Claims (9)

  1. セラミックス基体、その一方の面上に形成された配線パターン、および、該配線パターンに電気的に接続されたリードを有するセラミックス基板であって、前記セラミックス基体がスルーホールを有し、前記リードが、該スルーホールを貫通して、セラミックス基体の他方の面側に導出されており、前記リードと前記スルーホールとの間隙に、気密性を保つように導電性充填材を充填することで前記リードが固定されている、メタライズドセラミックス基板。
  2. リードと電気的に接続された配線パターンが形成されたセラミックス基体の一方の面上に、該配線パターンと電気的に絶縁され、当該配線パターンを環囲するように形成されたメタライズパターンからなる金属枠体を有する請求項１に記載のメタライズドセラミックス基板。
  3. 前記リードが、金属ピンであって、該金属ピンが、その一端において前記配線パターンに接続していると共に、前記スルーホールを貫通して、他端が基板の他方面側に導出している、請求項１または２に記載のメタライズドセラミックス基板。
  4. 前記金属ピンの一端に、脱落防止のための引掛け部が形成されている、請求項３に記載のメタライズドセラミックス基板。
  5. 前記導電性充填材がロウ材である、請求項１〜４のいずれかに記載のメタライズドセラミックス基板。
  6. 前記配線パターンが、下層、中層、および、上層からなる三層構成であって、下層がセラミックス粉末を含有する導電ペーストを塗布することによって形成された層であり、中層がセラミックス粉末を含有しない導電ペーストを塗布することによって形成された層であり、上層がメッキ層である、請求項１〜５のいずれかに記載のメタライズドセラミックス基板。
  7. 前記セラミックス基体の一方の面上に形成された前記配線パターン上に、前記充填材の形成箇所を制限するための流出防止部材が凸設されている、請求項１〜６のいずれかに記載のメタライズドセラミックス基板。
  8. セラミック基体にスルーホールを形成する工程、
    前記セラミック基体の一方の面上に導電ペーストを塗布し、焼成して、配線パターンを形成する工程、
    前記スルーホールに、リードを挿入して、該リードの一端を配線パターンに接続して、他端をセラミック基体の他方の面側から導出して外部端子とするように設置する工程、
    前記リードと前記スルーホールとの間隙に充填材を気密に充填する工程、を有するメタライズドセラミックス基板の製造方法。
  9. 請求項２に記載のメタライズドセラミックス基板を構成部材として有する半導体素子収納用パッケージ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015050045A1 (ja) * 2013-10-02 2015-04-09 シャープ株式会社 イオン発生装置および電気機器
JP2021502668A (ja) * 2017-11-08 2021-01-28 フォトニス フランスＰｈｏｔｏｎｉｓ Ｆｒａｎｃｅ セラミックケース内の密閉された電気接続部の製造方法及びそのケースを含む画像増倍管
CN112540196A (zh) * 2020-11-06 2021-03-23 中国电子科技集团公司第十一研究所 红外探测器芯片测试用连接装置

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5290017B2 (ja) * 2008-03-28 2013-09-18 日本特殊陶業株式会社 多層配線基板及びその製造方法
DE102009004724A1 (de) * 2009-01-15 2010-07-22 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Bauteils und optoelektronisches Bauteil
JP2010177375A (ja) * 2009-01-28 2010-08-12 Citizen Electronics Co Ltd 発光装置及び発光装置の製造方法
JP2011138843A (ja) * 2009-12-26 2011-07-14 Kyocera Corp 発光装置
JP2011258606A (ja) * 2010-06-04 2011-12-22 Mitsubishi Chemicals Corp Ｌｅｄ発光素子及びｌｅｄ発光装置
TWI425681B (zh) * 2010-11-15 2014-02-01 Advanced Optoelectronic Tech 發光二極體製造方法
DE102010053760A1 (de) * 2010-12-02 2012-06-06 Micro-Epsilon Messtechnik Gmbh & Co. Kg Sensor mit einem vorzugsweise mehrschichtigen Keramiksubstrat und Verfahren zu dessen Herstellung
EP2773169A4 (en) * 2011-10-28 2016-02-10 Kyocera Corp PCB AND ELECTRONIC DEVICE THEREFOR
JP2012069977A (ja) * 2011-11-08 2012-04-05 Citizen Electronics Co Ltd 発光装置及び発光装置の製造方法
JP5681824B1 (ja) * 2013-10-01 2015-03-11 株式会社フジクラ 配線板組立体及びその製造方法
JP6638262B2 (ja) * 2015-02-03 2020-01-29 株式会社オートネットワーク技術研究所 回路構成体
JP6541530B2 (ja) * 2015-09-24 2019-07-10 三ツ星ベルト株式会社 ビア充填基板並びにその製造方法及び前駆体
JP6789955B2 (ja) 2015-09-28 2020-11-25 株式会社東芝 回路基板および半導体装置
JP2018156990A (ja) * 2017-03-15 2018-10-04 株式会社東芝 モジュール、電子機器、及び配線板
CN108461451B (zh) * 2018-03-14 2024-06-25 清华大学 封接结构及其制备方法
JP7111950B2 (ja) * 2018-04-17 2022-08-03 日亜化学工業株式会社 発光装置及びその製造方法
CN115483338A (zh) * 2021-06-15 2022-12-16 刘英哲 一种微集成式led芯片及其制备方法
CN113725085B (zh) * 2021-08-31 2024-03-29 深圳技术大学 一种封装零件的装配工艺方法和封装零件
CN114050129A (zh) * 2021-12-01 2022-02-15 尚爱英 一种气密性封装差动电容加速度计信号检测电路外壳

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08330495A (ja) * 1995-05-29 1996-12-13 Ngk Spark Plug Co Ltd 配線基板
JP2000114418A (ja) * 1998-10-01 2000-04-21 Ngk Spark Plug Co Ltd ピン立設板及び樹脂製配線基板
JP2000200858A (ja) * 1989-12-11 2000-07-18 Ibiden Co Ltd 多層セラミックス基板
JP2002252461A (ja) * 2001-02-26 2002-09-06 Kyocera Corp 配線基板およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3172643D1 (en) * 1981-12-23 1985-11-14 Ibm Deutschland Multilayer ceramic substrate for semiconductor integrated circuits with a multilevel metallic structure
FR2575331B1 (fr) * 1984-12-21 1987-06-05 Labo Electronique Physique Boitier pour composant electronique
US5006922A (en) * 1990-02-14 1991-04-09 Motorola, Inc. Packaged semiconductor device having a low cost ceramic PGA package
JP3065422B2 (ja) 1992-02-12 2000-07-17 新光電気工業株式会社 プラスチックピングリッドアレイ型パッケージ及びその製造方法
JPH0653398A (ja) 1992-07-28 1994-02-25 Shinko Electric Ind Co Ltd セラミックｐｇａパッケージおよびその製造方法
JP3338714B2 (ja) 1992-08-21 2002-10-28 日本コロムビア株式会社 半導体レーザ励起固体レーザ装置
JP2865496B2 (ja) 1992-08-24 1999-03-08 株式会社日立製作所 マルチチップモジュール
US6903278B2 (en) * 2001-06-29 2005-06-07 Intel Corporation Arrangements to provide mechanical stiffening elements to a thin-core or coreless substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000200858A (ja) * 1989-12-11 2000-07-18 Ibiden Co Ltd 多層セラミックス基板
JPH08330495A (ja) * 1995-05-29 1996-12-13 Ngk Spark Plug Co Ltd 配線基板
JP2000114418A (ja) * 1998-10-01 2000-04-21 Ngk Spark Plug Co Ltd ピン立設板及び樹脂製配線基板
JP2002252461A (ja) * 2001-02-26 2002-09-06 Kyocera Corp 配線基板およびその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015050045A1 (ja) * 2013-10-02 2015-04-09 シャープ株式会社 イオン発生装置および電気機器
JP6062561B2 (ja) * 2013-10-02 2017-01-18 シャープ株式会社 イオン発生装置および電気機器
JP2021502668A (ja) * 2017-11-08 2021-01-28 フォトニス フランスＰｈｏｔｏｎｉｓ Ｆｒａｎｃｅ セラミックケース内の密閉された電気接続部の製造方法及びそのケースを含む画像増倍管
JP7245243B2 (ja) 2017-11-08 2023-03-23 フォトニス フランス セラミックケース内の密閉された電気接続部の製造方法及びそのケースを含む画像増倍管
CN112540196A (zh) * 2020-11-06 2021-03-23 中国电子科技集团公司第十一研究所 红外探测器芯片测试用连接装置

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