JP2007155445A - Reset detection apparatus - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a reset detection apparatus of a simple constitution in which any chip can detect that another chip has been reset in a multi-chip package in which a plurality of chips are mounted to the same package. <P>SOLUTION: A first reset detection circuit A2 detects that a second chip has been reset in the case that the electric potential of a reset detection wire AR has exceeded a second-chip reset electric potential. A second reset detection circuit B2 detects that a first chip has been reset in the case that the electric potential of a reset detection wire BR has exceeded a first-chip reset electric potential. It is thereby possible for one chip to detect that any another chip has been reset without having to provide each chip with a reset notification wire for notifying one chip that any another chip has been reset nor newly provide monitoring chips for monitoring whether each chip has been reset or not. It is preferable from the standpoints of design and costs. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、複数のチップが同一のパッケージに搭載されたマルチチップパッケージにおいて、あるチップがリセットされたことを他のチップが検出可能なリセット検出装置に関する。   The present invention relates to a reset detection apparatus that allows another chip to detect that a chip has been reset in a multi-chip package in which a plurality of chips are mounted in the same package.

従来、複数のチップを有するパッケージの検査を行う装置が公知である。例えば特許文献１の装置では、第１チップと第２チップが内部パッドによって接続され、２つのチップが通常の動作を行うための通常動作モードと、２つのチップにおけるリーク電流の有無を調べるためのテストモードとを有する。テストモード信号がＨｉにセットされると、従来装置は動作モードをテストモードへ移行し、第１チップおよび第２チップと、２つのチップを結ぶ内部パッドとを電気的に切り離す。そして、テスト用レジスタから出力される信号から、リーク電流を測定する。
特開２００２−１３１４００号公報 Conventionally, an apparatus for inspecting a package having a plurality of chips is known. For example, in the device of Patent Document 1, the first chip and the second chip are connected by an internal pad, and the normal operation mode for performing normal operation of the two chips and the presence or absence of leakage current in the two chips are examined. And a test mode. When the test mode signal is set to Hi, the conventional device shifts the operation mode to the test mode, and electrically disconnects the first chip and the second chip from the internal pad connecting the two chips. Then, the leakage current is measured from the signal output from the test register.
JP 2002-131400 A

このように、従来装置では２つのチップを電気的に切り離し、テスト用レジスタから出力される信号によって発生するリーク電流を測定することによって検査を行うものである。しかしながら、従来装置では、各チップの動作状況の検出、特にリセット動作の検出についてまでは考慮されていない。これに対して、任意のチップがリセットされたことを他のチップへ通知するリセット通知線を各チップ毎に設けたり、各チップがリセットされたか否かを監視する監視用のチップを新たに設けたりすることが考えられるが、装置の構成が複雑になり、設計面およびコスト面からも好ましくない。   As described above, in the conventional apparatus, the inspection is performed by electrically separating the two chips and measuring the leakage current generated by the signal output from the test register. However, the conventional apparatus does not consider the detection of the operation state of each chip, particularly the detection of the reset operation. On the other hand, a reset notification line for notifying other chips that any chip has been reset is provided for each chip, or a monitoring chip for monitoring whether each chip has been reset is newly provided. However, the configuration of the apparatus becomes complicated, which is not preferable from the viewpoint of design and cost.

本発明は、上記の問題に鑑みてなされたものであり、複数のチップが同一のパッケージに搭載されたマルチチップパッケージにおいて、任意のチップがリセットしたことを他のチップが簡易な構成で検出可能なリセット検出装置の提供を目的とする。   The present invention has been made in view of the above problems, and in a multi-chip package in which a plurality of chips are mounted in the same package, it is possible for other chips to detect with a simple configuration that any chip has been reset. An object of the present invention is to provide a simple reset detection device.

上記目的を達成するために、請求項１に記載のリセット検出装置では、第１のチップと第２のチップとが同一のパッケージに搭載されたマルチチップパッケージにおいて、一方のチップがリセットされたことをもう一方のチップが検出するリセット検出装置であって、第１のチップと第２のチップの非リセット時において、第１のチップおよび第２のチップの相互のインピーダンスによって所定電位となる単一の配線が、第１のチップと第２のチップに接続され、第１のチップに設けられ、配線の電位を監視するとともに、配線の電位が所定の第２チップリセット電位を超えた場合には、第２チップがリセットされたことを検出する第１検出手段と、第２のチップに設けられ、配線の電位を監視するとともに、配線の電位が所定の第１チップリセット電位を超えた場合には、第１チップがリセットされたことを検出する第２検出手段とを備えることを特徴とする。   In order to achieve the above object, in the reset detection device according to claim 1, in the multi-chip package in which the first chip and the second chip are mounted in the same package, one chip is reset. Is a reset detection device that detects the first chip and the second chip when the first chip and the second chip are not reset. Is connected to the first chip and the second chip, and is provided on the first chip to monitor the potential of the wiring and when the potential of the wiring exceeds a predetermined second chip reset potential. First detection means for detecting that the second chip is reset; and provided on the second chip for monitoring the potential of the wiring, and the potential of the wiring is a predetermined first chip. If it exceeds the set potential, characterized by comprising a second detecting means for detecting that the first chip is reset.

このように、本発明のリセット検出装置では、第１のチップと第２のチップの非リセット時において、第１のチップおよび第２のチップの相互のインピーダンスによって所定電位となる単一の配線が、第１のチップと第２のチップに接続される。第１検出手段は、第１のチップに設けられ、配線の電位を監視するとともに、配線の電位が所定の第２チップリセット電位を超えた場合には、第２チップがリセットされたことを検出する。また、第２検出手段は、第２のチップに設けられ、配線の電位を監視するとともに、配線の電位が所定の第１チップリセット電位を超えた場合には、第１チップがリセットされたことを検出する。これにより、任意のチップがリセットされたことを他のチップへ通知するリセット通知線を各チップ毎に設けたり、各チップがリセットされたか否かを監視する監視用のチップを新たに設けなくとも、任意のチップがリセットされたことを他のチップが検出できる。また、装置の構成が簡素化されるため、設計面およびコスト面からも好ましい。   As described above, in the reset detection device of the present invention, when the first chip and the second chip are not reset, a single wiring having a predetermined potential is obtained by the mutual impedance between the first chip and the second chip. , Connected to the first chip and the second chip. The first detection means is provided in the first chip, monitors the potential of the wiring, and detects that the second chip is reset when the wiring potential exceeds a predetermined second chip reset potential. To do. The second detection means is provided in the second chip and monitors the potential of the wiring. When the potential of the wiring exceeds a predetermined first chip reset potential, the first chip is reset. Is detected. As a result, a reset notification line for notifying other chips that an arbitrary chip has been reset is provided for each chip, or a monitoring chip for monitoring whether each chip has been reset or not newly provided. Other chips can detect that any chip has been reset. Further, since the configuration of the apparatus is simplified, it is preferable from the viewpoint of design and cost.

請求項２に記載のように、第１チップおよび第２チップは、当該チップのリセット時においてオンされるスイッチング回路をそれぞれ有し、配線の電位は、第１チップまたは第２チップのリセット時において、当該チップのスイッチング回路がオンしてインピーダンスが変化することにより、第１チップリセット電位または第２チップリセット電位を超えることが望ましい。これにより、第１のチップおよび第２のチップがリセットされた場合には、前述した配線の電位が第１チップリセット電位または第２チップリセット電位を確実に超えるようにすることができ、任意のチップがリセットされたことを他のチップがより確実に検出できる。   As described in claim 2, each of the first chip and the second chip has a switching circuit that is turned on when the chip is reset, and the potential of the wiring is determined when the first chip or the second chip is reset. It is desirable to exceed the first chip reset potential or the second chip reset potential by turning on the switching circuit of the chip and changing the impedance. As a result, when the first chip and the second chip are reset, the potential of the wiring described above can surely exceed the first chip reset potential or the second chip reset potential. Other chips can more reliably detect that the chip has been reset.

請求項３に記載のように、第１検出手段は、配線の電位と第２チップリセット電位とを比較する第１比較回路を有し、当該比較回路の比較結果から、配線の電位が第２チップリセット電位を超えたか否かを判定することが望ましい。これにより、第１検出手段は、第１比較回路の比較結果から、第２のチップがリセットされたか否かを確実に検出できる。   According to a third aspect of the present invention, the first detection means has a first comparison circuit that compares the potential of the wiring with the second chip reset potential, and the potential of the wiring is determined to be the second based on the comparison result of the comparison circuit. It is desirable to determine whether the chip reset potential has been exceeded. Thereby, the first detection means can reliably detect whether or not the second chip is reset from the comparison result of the first comparison circuit.

請求項４に記載のように、第２検出手段は、配線の電位と第１チップリセット電位とを比較する第２比較回路を有し、当該比較回路の比較結果から、配線の電位が第１チップリセット電位を超えたか否かを判定することが望ましい。これにより、第２検出手段は、第２比較回路の比較結果から、第１のチップがリセットされたか否かを確実に検出できる。   According to a fourth aspect of the present invention, the second detection unit includes a second comparison circuit that compares the potential of the wiring with the first chip reset potential, and the potential of the wiring is determined to be the first based on the comparison result of the comparison circuit. It is desirable to determine whether the chip reset potential has been exceeded. Thereby, the second detection means can reliably detect whether or not the first chip is reset from the comparison result of the second comparison circuit.

請求項５に記載のように、配線は、マルチチップパッケージの内部において第１チップと第２チップとを接続する内部配線であることが望ましい。前述の配線を内部配線とすることにより、当該配線のための外部端子を新たに設ける必要がなく、マルチチップパッケージに設けられた限られた数の外部端子を効率よく利用できる。   Preferably, the wiring is an internal wiring for connecting the first chip and the second chip inside the multi-chip package. By using the aforementioned wiring as the internal wiring, it is not necessary to newly provide an external terminal for the wiring, and a limited number of external terminals provided in the multichip package can be used efficiently.

図１は、本発明の一実施形態におけるリセット検出装置の全体構成を示すブロック図である。本リセット検出装置は、第１チップと第２チップとが同一のパッケージに搭載されたマルチチップパッケージに組み込まれて動作する。第１チップには端子ＡＴが、第２チップには端子ＢＴが設けられ、端子ＡＴと端子ＢＴとは内部配線Ｚによって接続される。   FIG. 1 is a block diagram showing an overall configuration of a reset detection apparatus according to an embodiment of the present invention. This reset detection apparatus operates by being incorporated in a multi-chip package in which the first chip and the second chip are mounted in the same package. The first chip is provided with a terminal AT, and the second chip is provided with a terminal BT. The terminal AT and the terminal BT are connected by an internal wiring Z.

図１に示すように、第１チップは内部回路Ａ１、第１リセット検出回路Ａ２、端子ＡＴ、リセット検出線ＡＲから構成され、第２チップは内部回路Ｂ１、第２リセット検出回路Ｂ２、端子ＢＴ、リセット検出線ＢＲとから構成される。内部回路Ａ１および内部回路Ｂ１は、内部パッドを介してパッケージの各ピンに接続される。また、第１リセット検出回路Ａ２および第２リセット検出回路Ｂ２の各々は、リセット検出線ＡＲおよびリセット検出線ＢＲの各々に接続されるとともに、パッケージの電源電圧（以下、Ｖｃｃとする）ピンに接続される。第２リセット検出回路については、接地（以下、ＧＮＤとする）ピンにも接続される。なお、第１チップおよび第２チップの非リセット時においては、前述のリセット検出線ＡＲおよびＢＲには、所定の通常電位が出力されるよう構成される。また、リセット検出線ＡＲとリセット検出線ＢＲとは、内部配線Ｚによって接続される。これにより、外部端子を新たに設ける必要がなく、マルチチップパッケージに設けられた限られた数の外部端子を効率よく利用できる。   As shown in FIG. 1, the first chip includes an internal circuit A1, a first reset detection circuit A2, a terminal AT, and a reset detection line AR, and the second chip includes an internal circuit B1, a second reset detection circuit B2, and a terminal BT. And a reset detection line BR. Internal circuit A1 and internal circuit B1 are connected to each pin of the package via an internal pad. Each of the first reset detection circuit A2 and the second reset detection circuit B2 is connected to each of the reset detection line AR and the reset detection line BR, and is connected to a power supply voltage (hereinafter referred to as Vcc) pin of the package. Is done. The second reset detection circuit is also connected to a ground (hereinafter referred to as GND) pin. Note that, when the first chip and the second chip are not reset, a predetermined normal potential is output to the above-described reset detection lines AR and BR. Further, the reset detection line AR and the reset detection line BR are connected by the internal wiring Z. Thereby, it is not necessary to newly provide external terminals, and a limited number of external terminals provided in the multichip package can be efficiently used.

次に、第１チップおよび第２チップの各部について詳細に説明する。   Next, each part of the first chip and the second chip will be described in detail.

はじめに、第１チップの内部構成について説明する。   First, the internal configuration of the first chip will be described.

図２に示すように、内部回路Ａ１は電子回路であり、内部パッドを介して接続されたパッケージの各ピンへ各種制御信号を出力する。また、内部回路Ａ１は、第１チップの非リセット時には、後述する比較回路Ａ２１へＧＮＤを出力し、第１チップのリセット時には比較回路Ａ２１へＶｃｃを出力する。   As shown in FIG. 2, the internal circuit A1 is an electronic circuit, and outputs various control signals to each pin of the package connected via the internal pad. The internal circuit A1 outputs GND to a comparison circuit A21 described later when the first chip is not reset, and outputs Vcc to the comparison circuit A21 when the first chip is reset.

第１リセット検出回路Ａ２は、比較回路Ａ２１およびＡ２２、論理回路Ａ２３、スイッチング回路であるＦＥＴＡ２４〜ＦＥＴＡ２６と抵抗Ａ２７とから構成される。   The first reset detection circuit A2 includes comparison circuits A21 and A22, a logic circuit A23, FETA24 to FETA26 which are switching circuits, and a resistor A27.

比較回路Ａ２１は、オペアンプを備え、一方の入力端子はＶｃｃに接続され、もう一方の入力端子は内部回路Ａ１に接続される。内部回路Ａ１からＧＮＤが出力されている場合、すなわち、第１チップの非リセット時には、比較回路Ａ２１は出力端子からオフ信号を出力し、内部回路からＶｃｃが出力されている場合、すなわち、第１チップのリセット時には、比較回路Ａ２１は出力端子からオン信号を出力する。   The comparison circuit A21 includes an operational amplifier, one input terminal is connected to Vcc, and the other input terminal is connected to the internal circuit A1. When GND is output from the internal circuit A1, that is, when the first chip is not reset, the comparison circuit A21 outputs an OFF signal from the output terminal, and when Vcc is output from the internal circuit, that is, first When the chip is reset, the comparison circuit A21 outputs an ON signal from the output terminal.

比較回路Ａ２２は、比較回路Ａ２１と同様にオペアンプを備え、一方の入力端子はリセット検出線ＡＲに接続され、もう一方の入力端子には通常電位よりも高い電位である第２チップリセット電位が印加される。リセット検出線ＡＲに第２チップリセット電位よりも低い電位が出力されている場合、すなわち第２チップの非リセット時には、比較回路Ａ２２は出力端子からオフ信号を出力する。リセット検出線ＡＲに第２チップリセット電位を超える電位が出力されている場合、すなわち第２チップのリセット時には、比較回路Ａ２２は出力端子からオン信号を出力する。   Similar to the comparison circuit A21, the comparison circuit A22 includes an operational amplifier, one input terminal is connected to the reset detection line AR, and a second chip reset potential that is higher than the normal potential is applied to the other input terminal. Is done. When a potential lower than the second chip reset potential is output to the reset detection line AR, that is, when the second chip is not reset, the comparison circuit A22 outputs an off signal from the output terminal. When a potential exceeding the second chip reset potential is output to the reset detection line AR, that is, when the second chip is reset, the comparison circuit A22 outputs an ON signal from the output terminal.

論理回路Ａ２３は、公知のコンピュータから構成され、内部回路Ａ２１から出力される電位と、比較回路Ａ２２の出力端子から出力される信号とを検出し、第１チップおよび第２チップのリセット・非リセットを判別して、判別信号を内部回路Ａ２１へ出力する。   The logic circuit A23 is composed of a known computer, detects the potential output from the internal circuit A21 and the signal output from the output terminal of the comparison circuit A22, and resets / non-resets the first chip and the second chip. And a determination signal is output to the internal circuit A21.

次に、スイッチング回路を構成するＦＥＴＡ２４〜ＦＥＴＡ２６と抵抗Ａ２７について説明する。   Next, the FETA24 to FETA26 and the resistor A27 constituting the switching circuit will be described.

ＦＥＴＡ２４〜ＦＥＴＡ２６は、公知の電界効果トランジスタ（Ｐチャネル型）であり、ＦＥＴＡ２４のソースはＶｃｃに接続され、ＦＥＴＡ２４のドレインは抵抗Ａ２７を介してリセット検出線ＡＲに接続される。ＦＥＴＡ２４のゲートは、比較回路Ａ２１の出力端子に接続される。ＦＥＴＡ２５のソースはＶｃｃに接続され、ＦＥＴＡ２５のドレインは後述するＦＥＴ２６のソースに接続される。ＦＥＴＡ２５のゲートは、ＦＥＴＡ２５のドレインとＦＥＴＡ２６のソースとを結ぶ配線に接続される。ＦＥＴＡ２６のソースはＦＥＴＡ２５のドレインに接続され、ＦＥＴＡ２６のドレインは抵抗Ａ２７を介してリセット検出線ＡＲに接続される。ＦＥＴＡ２６のゲートは、ＦＥＴＡ２４のドレインと抵抗Ａ２７とを結ぶ配線に接続される。なお、ＦＥＴＡ２４〜ＦＥＴＡ２６に関しては、バイポーラ型のＰＮＰトランジスタを利用しても良い。このスイッチング回路が動作することにより、第１チップのリセットを第２チップから確実に検出することができるのである。   FETA24 to FETA26 are known field effect transistors (P-channel type), the source of FETA24 is connected to Vcc, and the drain of FETA24 is connected to the reset detection line AR via resistor A27. The gate of the FET A24 is connected to the output terminal of the comparison circuit A21. The source of the FET A25 is connected to Vcc, and the drain of the FET A25 is connected to the source of the FET 26 described later. The gate of the FET A25 is connected to a wiring connecting the drain of the FET A25 and the source of the FET A26. The source of the FET A26 is connected to the drain of the FETA25, and the drain of the FETA26 is connected to the reset detection line AR via the resistor A27. The gate of the FET A26 is connected to a wiring connecting the drain of the FET A24 and the resistor A27. For FETA24 to FETA26, bipolar PNP transistors may be used. By operating the switching circuit, the reset of the first chip can be reliably detected from the second chip.

次に、第２チップの内部構成について説明する。   Next, the internal configuration of the second chip will be described.

図２に示すように、内部回路Ｂ１は電子回路であり、内部パッドを介して接続されたパッケージの各ピンへ各種制御信号を出力する。また、内部回路Ｂ１は、第２チップの非リセット時には、後述する比較回路Ｂ２１へＧＮＤを出力し、第２チップのリセット時には、比較回路Ｂ２１へＶｃｃを出力する。   As shown in FIG. 2, the internal circuit B1 is an electronic circuit and outputs various control signals to each pin of the package connected via the internal pad. The internal circuit B1 outputs GND to a comparison circuit B21 described later when the second chip is not reset, and outputs Vcc to the comparison circuit B21 when the second chip is reset.

第２リセット検出回路Ｂ２は、比較回路Ｂ２１およびＢ２２、論理回路Ｂ２３、スイッチング回路であるＦＥＴＢ２４〜ＦＥＴＢ２６と抵抗Ｂ２７とから構成される。   The second reset detection circuit B2 includes comparison circuits B21 and B22, a logic circuit B23, FETB24 to FETB26 which are switching circuits, and a resistor B27.

比較回路Ｂ２１は、オペアンプを備え、一方の入力端子はＶｃｃに接続され、もう一方の入力端子は内部回路Ｂ１に接続される。内部回路Ｂ１からＧＮＤが出力されている場合、すなわち、第２チップの非リセット時には、比較回路Ｂ２１は出力端子からオン信号を出力し、内部回路からＶｃｃが出力されている場合、すなわち、第２チップのリセット時には、比較回路Ｂ２１は出力端子からオフ信号を出力する。   The comparison circuit B21 includes an operational amplifier, one input terminal is connected to Vcc, and the other input terminal is connected to the internal circuit B1. When GND is output from the internal circuit B1, that is, when the second chip is not reset, the comparison circuit B21 outputs an ON signal from the output terminal, and when Vcc is output from the internal circuit, that is, second When the chip is reset, the comparison circuit B21 outputs an off signal from the output terminal.

比較回路Ｂ２２は、比較回路Ｂ２１と同様にオペアンプを備え、一方の入力端子はリセット検出線ＢＲに接続され、もう一方の入力端子には通常電位よりも高い電位である第１チップリセット電位が印加される。この第１チップリセット電位は、前述した第２チップリセット電位よりも低く設定される。リセット検出線ＢＲに第１チップリセット電位よりも低い電位が出力されている場合、すなわち第１チップの非リセット時には、比較回路Ｂ２２は出力端子からオフ信号を出力する。リセット検出線ＢＲに第１チップリセット電位を超える電位が出力されている場合、すなわち第１チップのリセット時には、比較回路Ｂ２２は出力端子からオン信号を出力する。   Similar to the comparison circuit B21, the comparison circuit B22 includes an operational amplifier, one input terminal is connected to the reset detection line BR, and a first chip reset potential that is higher than the normal potential is applied to the other input terminal. Is done. The first chip reset potential is set lower than the second chip reset potential described above. When a potential lower than the first chip reset potential is output to the reset detection line BR, that is, when the first chip is not reset, the comparison circuit B22 outputs an off signal from the output terminal. When a potential exceeding the first chip reset potential is output to the reset detection line BR, that is, when the first chip is reset, the comparison circuit B22 outputs an ON signal from the output terminal.

論理回路Ｂ２３は、公知のコンピュータから構成され、内部回路Ｂ２１から出力される電位と、比較回路Ｂ２２の出力端子から出力される信号とを検出し、第１チップおよび第２チップのリセット・非リセットを判別して、判別信号を内部回路Ｂ２１へ出力する。   The logic circuit B23 is composed of a known computer, detects the potential output from the internal circuit B21 and the signal output from the output terminal of the comparison circuit B22, and resets / non-resets the first chip and the second chip. And a determination signal is output to the internal circuit B21.

次に、スイッチング回路を構成するＦＥＴＢ２４〜ＦＥＴＢ２６と抵抗Ｂ２７について説明する。   Next, the FETB24 to FETB26 and the resistor B27 constituting the switching circuit will be described.

ＦＥＴＢ２４〜ＦＥＴＢ２６は、公知の電界効果トランジスタ（Ｎチャネル型）であり、ＦＥＴＢ２４のドレインは、後述するＦＥＴＢ２５のドレインとＦＥＴＢ２６のソースとを結ぶ配線に接続され、ＦＥＴＢ２４のソースはＧＮＤに接続される。ＦＥＴＢ２４のゲートは、比較回路Ｂ２１の出力端子に接続される。ＦＥＴＢ２５のドレインはＦＥＴＢ２６のソースに接続され、ＦＥＴＢ２５のソースはＧＮＤに接続される。ＦＥＴＢ２５のゲートは、ＦＥＴＢ２６のソースとＦＥＴＢ２５のドレインとを結ぶ配線に接続される。ＦＥＴＢ２６のドレインは、抵抗Ｂ２７を介してリセット検出線ＢＲに接続され、ＦＥＴＢ２６のソースはＦＥＴＢ２５のドレインと接続される。ＦＥＴＢ２６のゲートは、ＦＥＴＢ２６のドレインと抵抗Ｂ２７とを結ぶ配線に接続される。なお、ＦＥＴＢ２４〜ＦＥＴＢ２６に関しては、バイポーラ型のＮＰＮトランジスタを利用しても良い。このスイッチング回路が動作することにより、第２チップのリセットを第１チップから確実に検出することができるのである。   The FETB24 to FETB26 are known field effect transistors (N-channel type). The drain of the FETB24 is connected to a wiring connecting the drain of the FETB25 and the source of the FETB26 described later, and the source of the FETB24 is connected to GND. The gate of the FET B24 is connected to the output terminal of the comparison circuit B21. The drain of FET B25 is connected to the source of FET B26, and the source of FET B25 is connected to GND. The gate of the FET B25 is connected to a wiring connecting the source of the FET B26 and the drain of the FET B25. The drain of the FET B26 is connected to the reset detection line BR through the resistor B27, and the source of the FET B26 is connected to the drain of the FET B25. The gate of the FET B26 is connected to a wiring connecting the drain of the FET B26 and the resistor B27. Note that a bipolar NPN transistor may be used for the FETB24 to FETB26. By operating this switching circuit, the reset of the second chip can be reliably detected from the first chip.

なお、本実施形態のマルチチップパッケージにおける第１チップと第２チップは、両方同時にリセットされないものとする。   Note that both the first chip and the second chip in the multichip package of the present embodiment are not reset at the same time.

次に、本装置の動作について具体的に説明する。   Next, the operation of this apparatus will be specifically described.

（１）第１チップおよび第２チップの非リセット時における動作
第１チップの内部回路Ａ１は、比較回路Ａ２１へＧＮＤを出力する。比較回路Ａ２１は内部回路Ａ１からＧＮＤが入力されるため、ＦＥＴＡ２４のゲートへオフ信号を出力する。ＦＥＴＡ２４はゲートにオフ信号が入力されるため、オフされる。ＦＥＴＡ２５はソースがＶｃｃに接続されているためオンし、これによりＦＥＴＡ２６のソースにもＶｃｃ付近の電位が印加されることとなるため、ＦＥＴＡ２６もオンする。従って、リセット検出線ＡＲの電位は、一時的に、ＶｃｃからＦＥＴＡ２５のソース−ドレイン間電圧と、ＦＥＴＡ２６のソース−ドレイン間電圧と、抵抗Ａ２７にかかる電圧とだけ低下した電位となる。 (1) Operation when the first chip and the second chip are not reset The internal circuit A1 of the first chip outputs GND to the comparison circuit A21. Since the comparison circuit A21 receives the GND from the internal circuit A1, it outputs an off signal to the gate of the FET A24. The FET A24 is turned off because an off signal is input to the gate. The FET A25 is turned on because the source is connected to Vcc. As a result, a potential in the vicinity of Vcc is also applied to the source of the FET A26, so that the FET A26 is also turned on. Therefore, the potential of the reset detection line AR is temporarily reduced from Vcc to the source-drain voltage of the FET A25, the source-drain voltage of the FET A26, and the voltage applied to the resistor A27.

一方、第２チップのリセット検出線ＢＲは、内部配線Ｚを介してリセット検出線ＡＲと接続されるため、ＦＥＴＢ２６のドレインには抵抗Ｂ２７を介してリセット検出線ＢＲに出力される電位が印加され、ＦＥＴＢ２６はオンする。また、内部回路Ｂ１は比較回路Ｂ２１へＧＮＤを出力する。比較回路Ｂ２１は内部回路Ｂ１からＧＮＤが入力されるため、ＦＥＴＢ２４のゲートへオン信号を出力する。ＦＥＴＢ２４はゲートにオン信号が入力されるためオンし、これによりＦＥＴＢ２６のソースとＦＥＴＢ２５のドレインとを結ぶ配線の電位はＧＮＤ付近となるため、ＦＥＴＢ２５はオフする。   On the other hand, since the reset detection line BR of the second chip is connected to the reset detection line AR via the internal wiring Z, the potential output to the reset detection line BR via the resistor B27 is applied to the drain of the FET B26. FETB26 is turned on. The internal circuit B1 outputs GND to the comparison circuit B21. Since the comparison circuit B21 receives the GND from the internal circuit B1, the comparison circuit B21 outputs an ON signal to the gate of the FET B24. The FET B24 is turned on because an ON signal is input to the gate, whereby the potential of the wiring connecting the source of the FET B26 and the drain of the FET B25 is close to GND, so that the FET B25 is turned off.

これにより、第１チップと第２チップとの間に、ＦＥＴＡ２５→ＦＥＴＡ２６→抵抗Ａ２７→（リセット検出線ＡＲ→内部配線Ｚ→リセット検出線ＢＲ）→抵抗Ｂ２７→ＦＥＴＢ２６→ＦＥＴＢ２４の電流経路が生成され、リセット検出線ＡＲおよびリセット検出線ＢＲの電位は通常電位となって安定する。比較回路Ａ２２は、リセット検出線ＡＲの電位と第２チップリセット電位とを比較するが、リセット検出線ＡＲの電位は通常電位となっており、第２チップリセット電位を超えないため、オフ信号を出力する。論理回路Ａ２３は、内部回路Ａ１からＧＮＤが出力され、比較回路Ａ２２からオフ信号が出力されているため、第１チップおよび第２チップは非リセット状態であると判別し、判別信号を内部回路Ａ１へ出力する。また、比較回路Ｂ２２は、リセット検出線ＢＲの電位と第１チップリセット電位とを比較するが、リセット検出線ＢＲの電位は通常電位となっており、第１チップリセット電位を超えないため、オフ信号を出力する。論理回路Ｂ２３は、内部回路Ｂ１からＧＮＤが出力され、比較回路Ｂ２２からオフ信号が出力されているため、第１チップおよび第２チップは非リセット状態であると判別し、判別信号を内部回路Ｂ１へ出力する。   Thereby, a current path of FETA25 → FETA26 → resistance A27 → (reset detection line AR → internal wiring Z → reset detection line BR) → resistance B27 → FETB26 → FETB24 is generated between the first chip and the second chip. The potentials of the reset detection line AR and the reset detection line BR become normal potentials and are stabilized. The comparison circuit A22 compares the potential of the reset detection line AR with the second chip reset potential, but the potential of the reset detection line AR is a normal potential and does not exceed the second chip reset potential. Output. Since the logic circuit A23 outputs GND from the internal circuit A1 and outputs an off signal from the comparison circuit A22, the logic circuit A23 determines that the first chip and the second chip are in the non-reset state, and uses the determination signal as the internal circuit A1. Output to. The comparison circuit B22 compares the potential of the reset detection line BR with the first chip reset potential, but the potential of the reset detection line BR is a normal potential and does not exceed the first chip reset potential. Output a signal. Since the logic circuit B23 outputs GND from the internal circuit B1 and outputs an off signal from the comparison circuit B22, the logic circuit B23 determines that the first chip and the second chip are in the non-reset state, and uses the determination signal as the internal circuit B1. Output to.

（２）第１チップのリセット時における動作
第１チップの内部回路Ａ１は、比較回路Ａ２１へＶｃｃを出力する。比較回路Ａ２１は内部回路Ａ１からＶｃｃが入力されるため、ＦＥＴＡ２４のゲートへオン信号を出力する。ＦＥＴＡ２４はゲートにオン信号が入力されるためオンする。これによりＦＥＴＡ２４のドレインと抵抗Ａ２７とを結ぶ配線の電位はＶｃｃ付近となり、ＦＥＴＡ２６のゲートにもＶｃｃ付近の電位が印加されることとなり、ＦＥＴＡ２６はオフし、これに連動してＦＥＴＡ２５もオフする。従って、リセット検出線ＡＲの電位は、一時的に、ＶｃｃからＦＥＴＡ２４のソース−ドレイン間電圧と、抵抗Ａ２７にかかる電圧とだけ低下した電位となる。 (2) Operation at Reset of First Chip The internal circuit A1 of the first chip outputs Vcc to the comparison circuit A21. Since the comparison circuit A21 receives Vcc from the internal circuit A1, it outputs an ON signal to the gate of the FET A24. The FET A 24 is turned on because an ON signal is input to the gate. As a result, the potential of the wiring connecting the drain of the FET A24 and the resistor A27 is in the vicinity of Vcc, and the potential in the vicinity of Vcc is applied to the gate of the FET A26. Therefore, the potential of the reset detection line AR is temporarily reduced from Vcc to the source-drain voltage of the FET A24 and the voltage applied to the resistor A27.

一方、第２チップのリセット検出線ＢＲは、内部配線Ｚを介してリセット検出線ＡＲと接続されるため、ＦＥＴＢ２６のドレインには抵抗Ｂ２７を介してリセット検出線ＢＲに出力される電位が印加され、ＦＥＴＢ２６はオンする。また、内部回路Ｂ１は比較回路Ｂ２１へＧＮＤを出力する。比較回路Ｂ２１は内部回路Ｂ１からＧＮＤが入力されるため、ＦＥＴＢ２４のゲートへオン信号を出力する。ＦＥＴＢ２４はゲートにオン信号が入力されるためオンし、これによりＦＥＴＢ２６のソースとＦＥＴＢ２５のドレインとを結ぶ配線の電位はＧＮＤ付近となるため、ＦＥＴＢ２５はオフする。   On the other hand, since the reset detection line BR of the second chip is connected to the reset detection line AR via the internal wiring Z, the potential output to the reset detection line BR via the resistor B27 is applied to the drain of the FET B26. FETB26 is turned on. The internal circuit B1 outputs GND to the comparison circuit B21. Since the comparison circuit B21 receives the GND from the internal circuit B1, the comparison circuit B21 outputs an ON signal to the gate of the FET B24. The FET B24 is turned on because an ON signal is input to the gate, whereby the potential of the wiring connecting the source of the FET B26 and the drain of the FET B25 is close to GND, so that the FET B25 is turned off.

これにより、第１チップと第２チップとの間に、ＦＥＴＡ２４→抵抗Ａ２７→（リセット検出線ＡＲ→内部配線Ｚ→リセット検出線ＢＲ）→抵抗Ｂ２７→ＦＥＴＢ２６→ＦＥＴＢ２４の電流経路が生成され、リセット検出線ＡＲおよびリセット検出線ＢＲの電位は第１チップリセット電位を超えて安定する（そのように第１チップリセット電位は予め設定される）。比較回路Ａ２２は、リセット検出線ＡＲの電位と第２チップリセット電位とを比較するが、リセット検出線ＡＲの電位は第２チップリセット電位を超えないため（そのように第２チップリセット電位は予め設定される）、オフ信号を出力する。論理回路Ａ２３は、内部回路Ａ１からＶｃｃが出力され、比較回路Ａ２２からオフ信号が出力されているため、第１チップはリセット状態であり、第２チップは非リセット状態であると判別し、判別信号を内部回路Ａ１へ出力する。また、比較回路Ｂ２２は、リセット検出線ＢＲの電位と第１チップリセット電位とを比較するが、リセット検出線ＡＲの電位は第１チップリセット電位を超えているため、オン信号を出力する。論理回路Ｂ２３は、内部回路Ｂ１からＧＮＤが出力され、比較回路Ｂ２２からオン信号が出力されているため、第１チップはリセット状態であり、第２チップは非リセット状態であると判別し、判別信号を内部回路Ｂ１へ出力する。   As a result, a current path of FETA24 → resistor A27 → (reset detection line AR → internal wiring Z → reset detection line BR) → resistor B27 → FETB26 → FETB24 is generated between the first chip and the second chip. The potentials of the detection line AR and the reset detection line BR are stabilized beyond the first chip reset potential (so that the first chip reset potential is set in advance). The comparison circuit A22 compares the potential of the reset detection line AR with the second chip reset potential. However, since the potential of the reset detection line AR does not exceed the second chip reset potential (the second chip reset potential is set in advance). Set off) and output an off signal. The logic circuit A23 determines that the first chip is in the reset state and the second chip is in the non-reset state because Vcc is output from the internal circuit A1 and the OFF signal is output from the comparison circuit A22. The signal is output to the internal circuit A1. The comparison circuit B22 compares the potential of the reset detection line BR with the first chip reset potential, but outputs an ON signal because the potential of the reset detection line AR exceeds the first chip reset potential. The logic circuit B23 determines that the first chip is in the reset state and the second chip is in the non-reset state because the GND signal is output from the internal circuit B1 and the ON signal is output from the comparison circuit B22. The signal is output to the internal circuit B1.

（３）第２チップのリセット時における動作
第１チップの内部回路Ａ１は、比較回路Ａ２１へＧＮＤを出力する。比較回路Ａ２１は内部回路Ａ１からＧＮＤが入力されるため、ＦＥＴＡ２４のゲートへオフ信号を出力する。ＦＥＴＡ２４はゲートにオフ信号が入力されるため、オフされる。ＦＥＴＡ２５はソースがＶｃｃに接続されているためオンし、これによりＦＥＴＡ２６のソースにもＶｃｃ付近の電位が印加されることとなるため、ＦＥＴＡ２６もオンする。従って、リセット検出線ＡＲの電位は、一時的に、ＶｃｃからＦＥＴＡ２５のソース−ドレイン間電圧と、ＦＥＴＡ２６のソース−ドレイン間電圧と、抵抗Ａ２７にかかる電圧とだけ低下した電位となる。 (3) Operation at Reset of Second Chip The internal circuit A1 of the first chip outputs GND to the comparison circuit A21. Since the comparison circuit A21 receives the GND from the internal circuit A1, it outputs an off signal to the gate of the FET A24. The FET A24 is turned off because an off signal is input to the gate. The FET A25 is turned on because the source is connected to Vcc. As a result, a potential in the vicinity of Vcc is also applied to the source of the FET A26, so that the FET A26 is also turned on. Therefore, the potential of the reset detection line AR is temporarily reduced from Vcc to the source-drain voltage of the FET A25, the source-drain voltage of the FET A26, and the voltage applied to the resistor A27.

一方、第２チップのリセット検出線ＢＲは、内部配線Ｚを介してリセット検出線ＡＲと接続されるため、ＦＥＴＢ２６のドレインには抵抗Ｂ２７を介してリセット検出線ＢＲに出力される電位が印加され、ＦＥＴＢ２６はオンする。また、内部回路Ｂ１は比較回路Ｂ２１へＶｃｃを出力する。比較回路Ｂ２１は内部回路Ｂ１からＶｃｃが入力されるため、ＦＥＴＢ２４のゲートへオフ信号を出力する。ＦＥＴＢ２４はゲートにオフ信号が入力されるためオフし、これによりＦＥＴＢ２６のソースとＦＥＴＢ２５のドレインとを結ぶ配線の電位は、リセット検出線ＢＲの電位から抵抗Ｂ２７にかかる電圧とＦＥＴＢ２６のドレイン−ソース間電圧とだけ低下した電位となるため、ＦＥＴＢ２５はオンする。   On the other hand, since the reset detection line BR of the second chip is connected to the reset detection line AR via the internal wiring Z, the potential output to the reset detection line BR via the resistor B27 is applied to the drain of the FET B26. FETB26 is turned on. The internal circuit B1 outputs Vcc to the comparison circuit B21. Since the comparison circuit B21 receives Vcc from the internal circuit B1, it outputs an OFF signal to the gate of the FET B24. The FET B24 is turned off because an OFF signal is input to the gate, and as a result, the potential of the wiring connecting the source of the FET B26 and the drain of the FET B25 is changed between the voltage applied to the resistor B27 from the potential of the reset detection line BR and the drain-source of the FET B26. Since the potential is reduced only by the voltage, the FET B25 is turned on.

これにより、第１チップと第２チップとの間に、ＦＥＴＡ２５→ＦＥＴＡ２６→抵抗Ａ２７→（リセット検出線ＡＲ→内部配線Ｚ→リセット検出線ＢＲ）→抵抗Ｂ２７→ＦＥＴＢ２６→ＦＥＴＢ２５の電流経路が生成され、リセット検出線ＡＲおよびリセット検出線ＢＲの電位は第２チップリセット電位を超えて安定する（そのように第２チップリセット電位は設定される）。比較回路Ａ２２は、リセット検出線ＡＲの電位と第２チップリセット電位とを比較するが、リセット検出線ＡＲの電位は第２チップリセット電位を超えているため、オン信号を出力する。論理回路Ａ２３は、内部回路Ａ１からＧＮＤが出力され、比較回路Ａ２２からオン信号が出力されているため、第１チップは非リセット状態であり、第２チップはリセット状態であると判別し、判別信号を内部回路Ａ１へ出力する。また、比較回路Ｂ２２は、リセット検出線ＢＲの電位と第１チップリセット電位と比較するが、リセット検出線ＡＲの電位は第２チップリセット電位を超えているため、オン信号を出力する（第１チップリセット電位よりも第２チップリセット電位の方が高いため）。論理回路Ｂ２３は、内部回路Ｂ１からＶｃｃが出力され、比較回路Ｂ２２からもオン信号が出力されているが、第１チップと第２チップとは同時にリセットされないことから、第１チップは非リセット状態であり、第２チップはリセット状態であると判別し、判別信号を内部回路Ｂ１へ出力する。こうして、一方のチップからもう一方のチップがリセットされたことを確実に検出できるのである。   Thus, a current path of FETA25 → FETA26 → resistor A27 → (reset detection line AR → internal wiring Z → reset detection line BR) → resistor B27 → FETB26 → FETB25 is generated between the first chip and the second chip. The potentials of the reset detection line AR and the reset detection line BR are stabilized beyond the second chip reset potential (the second chip reset potential is set as such). The comparison circuit A22 compares the potential of the reset detection line AR with the second chip reset potential, but outputs an ON signal because the potential of the reset detection line AR exceeds the second chip reset potential. The logic circuit A23 determines that the first chip is in the non-reset state and the second chip is in the reset state because GND is output from the internal circuit A1 and the ON signal is output from the comparison circuit A22. The signal is output to the internal circuit A1. Further, the comparison circuit B22 compares the potential of the reset detection line BR with the first chip reset potential, but outputs an ON signal because the potential of the reset detection line AR exceeds the second chip reset potential (first signal) This is because the second chip reset potential is higher than the chip reset potential). In the logic circuit B23, Vcc is output from the internal circuit B1, and an ON signal is also output from the comparison circuit B22. However, since the first chip and the second chip are not reset at the same time, the first chip is not reset. The second chip is determined to be in a reset state, and a determination signal is output to the internal circuit B1. In this way, it can be reliably detected from one chip that the other chip has been reset.

このように、本実施形態のリセット検出装置では、第１リセット検出回路Ａ２は、リセット検出線ＡＲの電位が第２チップリセット電位を超えた場合に、第２チップがリセットされたことを検出する。また、第２リセット検出回路Ｂ２は、リセット検出線ＢＲの電位が第１チップリセット電位を超えた場合に、第１チップがリセットされたことを検出する。これにより、任意のチップがリセットされたことを他のチップへ通知するリセット通知線を各チップ毎に設けたり、各チップがリセットされたか否かを監視する監視用のチップを新たに設けなくとも、任意のチップがリセットされたことを他のチップが検出できる。また、装置の構成が簡素化されるため、設計面およびコスト面からも好ましい。   As described above, in the reset detection device of the present embodiment, the first reset detection circuit A2 detects that the second chip is reset when the potential of the reset detection line AR exceeds the second chip reset potential. . The second reset detection circuit B2 detects that the first chip is reset when the potential of the reset detection line BR exceeds the first chip reset potential. As a result, a reset notification line for notifying other chips that any chip has been reset can be provided for each chip, or a monitoring chip for monitoring whether or not each chip has been reset can be provided. Other chips can detect that any chip has been reset. Further, since the configuration of the apparatus is simplified, it is preferable from the viewpoint of design and cost.

前述した実施形態では、例えばパワーオンリセット時など、各チップが同時にリセットされないことを想定していた。しかしながら、これに限定されるものではなく、各チップが同時にリセットされることとしても良い。この場合、第１チップ検出回路Ａ２および第２チップ検出回路Ｂ２における、リセット検出線ＡＲおよびリセット検出線ＢＲに接続される比較回路を複数用意し、各比較回路から出力されるオン・オフ信号に基づいて、それぞれのチップまたは両方のチップがリセットされたか否かを判断することとなる。   In the above-described embodiment, it is assumed that the chips are not reset at the same time, for example, at the time of power-on reset. However, the present invention is not limited to this, and each chip may be reset at the same time. In this case, in the first chip detection circuit A2 and the second chip detection circuit B2, a plurality of comparison circuits connected to the reset detection line AR and the reset detection line BR are prepared, and the on / off signal output from each comparison circuit is prepared. Based on this, it is determined whether or not each chip or both chips have been reset.

前述した実施形態および変形例では、本装置は２つのチップが同一のパッケージに搭載されて動作するマルチチップパッケージに組み込まれて動作した。しかしながら、これに限定されるものではなく、複数のチップが同一のパッケージに搭載されて動作するマルチチップパッケージにおいても好適に利用できる。   In the embodiment and the modification described above, this apparatus operates by being incorporated in a multi-chip package in which two chips are mounted and operated in the same package. However, the present invention is not limited to this, and the present invention can also be suitably used in a multi-chip package in which a plurality of chips are mounted and operated in the same package.

本発明の一実施形態におけるリセット検出装置の全体構成を示すブロック図である。It is a block diagram which shows the whole structure of the reset detection apparatus in one Embodiment of this invention. 本実施形態のリセット検出装置における詳細構成を示す図である。It is a figure which shows the detailed structure in the reset detection apparatus of this embodiment.

符号の説明Explanation of symbols

Ａ１…内部回路
Ａ２…第１リセット検出回路
Ａ２１〜Ａ２２…比較回路
Ａ２３…論理回路
Ａ２４〜Ａ２６…ＦＥＴ
Ａ２７…抵抗
ＡＴ…端子
Ｂ１…内部回路
Ｂ２…第２リセット検出回路
Ｂ２１〜Ｂ２２…比較回路
Ｂ２３…論理回路
Ｂ２４〜Ｂ２６…ＦＥＴ
Ｂ２７…抵抗
ＢＴ…端子
Ｚ…内部配線 A1 ... Internal circuit A2 ... First reset detection circuit A21-A22 ... Comparison circuit A23 ... Logic circuit A24-A26 ... FET
A27 ... Resistance AT ... Terminal B1 ... Internal circuit B2 ... Second reset detection circuit B21-B22 ... Comparison circuit B23 ... Logic circuit B24-B26 ... FET
B27 ... Resistor BT ... Terminal Z ... Internal wiring

Claims (5)

第１のチップと第２のチップとが同一のパッケージに搭載されたマルチチップパッケージにおいて、一方のチップがリセットされたことをもう一方のチップが検出するリセット検出装置であって、
前記第１のチップと前記第２のチップの非リセット時において、前記第１のチップおよび前記第２のチップの相互のインピーダンスによって所定電位となる単一の配線が、前記第１のチップと前記第２のチップに接続され、
前記第１のチップに設けられ、前記配線の電位を監視するとともに、前記配線の電位が所定の第２チップリセット電位を超えた場合には、前記第２チップがリセットされたことを検出する第１検出手段と、
前記第２のチップに設けられ、前記配線の電位を監視するとともに、前記配線の電位が所定の第１チップリセット電位を超えた場合には、前記第１チップがリセットされたことを検出する第２検出手段とを備えることを特徴とするリセット検出装置。 In a multi-chip package in which a first chip and a second chip are mounted in the same package, a reset detection device in which one chip detects that one chip has been reset,
When the first chip and the second chip are not reset, a single wiring having a predetermined potential due to the mutual impedance of the first chip and the second chip is formed between the first chip and the second chip. Connected to the second chip,
The first chip is provided on the first chip, monitors the potential of the wiring, and detects that the second chip is reset when the potential of the wiring exceeds a predetermined second chip reset potential. 1 detection means;
A second chip is provided on the second chip, monitors the potential of the wiring, and detects that the first chip is reset when the potential of the wiring exceeds a predetermined first chip reset potential. And a reset detection device. 前記第１チップおよび前記第２チップは、当該チップのリセット時においてオンされるスイッチング回路をそれぞれ有し、
前記配線の電位は、前記第１チップまたは前記第２チップのリセット時において、当該チップのスイッチング回路がオンしてインピーダンスが変化することにより、前記第１チップリセット電位または前記第２チップリセット電位を超えることを特徴とする請求項１記載のリセット検出装置。 Each of the first chip and the second chip has a switching circuit that is turned on when the chip is reset,
When the first chip or the second chip is reset, the wiring potential is set to the first chip reset potential or the second chip reset potential by turning on the switching circuit of the chip and changing the impedance. The reset detection device according to claim 1, wherein 前記第１検出手段は、前記配線の電位と前記第２チップリセット電位とを比較する第１比較回路を有し、当該比較回路の比較結果から、前記配線の電位が前記第２チップリセット電位を超えたか否かを判定することを特徴とする請求項１から請求項２のいずれかに記載のリセット検出装置。 The first detection means includes a first comparison circuit that compares the potential of the wiring with the second chip reset potential, and the comparison result of the comparison circuit indicates that the potential of the wiring is equal to the second chip reset potential. It is determined whether it exceeded, The reset detection apparatus in any one of Claim 1 to 2 characterized by the above-mentioned. 前記第２検出手段は、前記配線の電位と前記第１チップリセット電位とを比較する第２比較回路を有し、当該比較回路の比較結果から、前記配線の電位が前記第１チップリセット電位を超えたか否かを判定することを特徴とする請求項１から請求項３のいずれかに記載のリセット検出装置。 The second detection means has a second comparison circuit that compares the potential of the wiring with the first chip reset potential, and from the comparison result of the comparison circuit, the potential of the wiring determines the first chip reset potential. The reset detection device according to claim 1, wherein it is determined whether or not the value has been exceeded. 前記配線は、前記マルチチップパッケージの内部において前記第１チップと前記第２チップとを接続する内部配線であることを特徴とする請求項１から請求項４のいずれかに記載のリセット検出装置。 The reset detection device according to claim 1, wherein the wiring is an internal wiring that connects the first chip and the second chip inside the multi-chip package.
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