JP2007142103A - 配線基板およびそれを用いた半導体装置 - Google Patents
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Abstract
【解決手段】可撓性の絶縁性基材1と、絶縁性基材上に配列され、半導体チップ2が搭載される領域に配置された端部によりインナーリード4を形成する複数本の導体配線と、各導体配線におけるインナーリードに設けられた突起電極5とを備える。インナーリードに対応する形状およびピッチでインナーリードと整列させて配置され、突起電極に対応するダミー突起電極7が設けられたダミーインナーリード6と、1本または隣接する複数本のダミーインナーリードの組に対応して設けられた1本の幹導体配線8と、幹導体配線から分岐して対応する組の各ダミーインナーリードと接続された分岐配線9とを備える。
【選択図】図1
Description
ただし、Wa > Wc
ただし、Wb > Wc
Pmin < 60μmの場合、Wmax ≧ 1.5×Wmin ・・・(4)
30μm < Pmin ≦ 60μmの場合、Pmax ≧ 2.0×Pmin、
Pmin > 60μmの場合、Pmax > 1.0×Pmin
・・・(6)
図1は、実施の形態1における配線基板を示す平面図である。1は、可撓性の絶縁性基材である。絶縁性基材1上の半導体チップ2、および半導体チップ2に設けられた電極パッド3が破線で示されている。絶縁性基材1上における半導体チップ2の搭載領域に、複数のインナーリード4が配置されている。インナーリード4は、絶縁性基材1上に設けられた導体配線の一部であり、他端が外部端子(図示せず)を形成している。各インナーリード4の端部には、突起電極5が設けられている。各突起電極5は、半導体チップ2の電極パッド3と対向するように配置されている。なお、図1における左側が入力側、右側は出力側である。
図2は、実施の形態2において解決しようとする課題を説明するための平面図である。同図において、図1に示した要素と同一の要素には、図1と同一の参照番号が付されている。図2の配線基板では、インナーリード4、ダミーインナーリード6、幹導体配線8および分岐配線9が、全て均一ピッチ、かつ同一の配線幅で形成されている。これにより、実施の形態1で説明した、半導体チップの実装時におけるインナーリードへの応力集中が緩和され、インナーリードの断線が抑制される効果は、相応に得られる。
ただし、Wa > Wc ・・・(1)
実施の形態3における配線基板について、図3を参照して説明する。実施の形態2においては、幹導体配線8の配線幅Waが、分岐するダミーインナーリード6の本数nに応じて調整され、それにより、ダミーインナーリード6とインナーリード4の給電の電流密度の差が低減される。但し、分岐配線9の配線幅Wbの影響により、ダミーインナーリード6に対する給電密度が十分に改善されない場合がある。すなわち、幹導体配線8の配線幅Waを広げることにより向上させた給電能力が、分岐配線9の配線幅Wbがそれに応じた太さをもたないために、電流密度が制限されてしまう場合である。そのような状態の発生を回避するために、本実施の形態では、以下のように分岐配線9の配線幅Wbを調整する。
ただし、Wb > Wc ・・・(2)
実施の形態4における配線基板について、図4を参照して説明する。インナーリード4およびダミーインナーリード6は、均一な突起電極を形成し、かつ半導体チップ実装時の応力集中に起因する断線を防止するためには、配線幅Wおよび配列のピッチPが均一であることが望ましいが、他の条件との関係で、必ずしも完全に均一に設定することが可能あるいは適切であるとは限らない。そこで、本実施の形態においては、下記のように、配列のピッチPと配線幅Wの関係を規定する。
Pmin < 60μmの場合、Wmax ≧ 1.5×Wmin ・・・(4)
実施の形態5における配線基板について、図4を参照して説明する。上述のように、インナーリード4およびダミーインナーリード6は、均一な突起電極を形成し、かつ半導体チップ実装時の応力集中に起因する断線を防止するためには、配列のピッチPが均一であることが望ましいが、他の条件との関係で、必ずしも完全に均一に設定することが可能であるとは限らず、また完全に均一に設定することが適切であるとは限らない。そこで、本実施の形態においては、下記のように配列のピッチPを規定する。
30μm < Pmin ≦ 60μmの場合、Pmax ≧ 2.0×Pmin、
Pmin > 60μmの場合、Pmax > 1.0×Pmin
・・・(6)
2 半導体チップ
3 電極パッド
4、4a〜4d インナーリード
5 突起電極
6 ダミーインナーリード
7 ダミー突起電極
8 幹導体配線
9 分岐配線
10 ボンディングステージ
11 ボンディングツール
12a 出力側中央部
12b 出力側端部
13a 入力側中央部
13b 入力側端部
14 保護樹脂
Claims (8)
- 可撓性の絶縁性基材と、
前記絶縁性基材上に配列され、半導体チップが搭載される領域に配置された端部によりインナーリードを形成する複数本の導体配線と、
前記各導体配線における前記インナーリードに設けられた突起電極とを備えた配線基板において、
前記インナーリードに対応する形状およびピッチで前記インナーリードと整列させて配置され、前記突起電極に対応するダミー突起電極が設けられたダミーインナーリードと、
1本または隣接する複数本の前記ダミーインナーリードの組に対応して設けられた1本の幹導体配線と、
前記幹導体配線から分岐して対応する組の前記各ダミーインナーリードと接続された分岐配線とを備えたことを特徴とする配線基板。 - 前記幹導体配線の配線幅Waと、当該幹導体配線に接続された前記ダミーインナーリードの本数n、および前記ダミーインナーリードの配線幅Wcとが、下記の式(1)で表される関係を満足する請求項1に記載の配線基板。
Wa ≧ Wc×n/4 ・・・(1)
ただし、Wa > Wc - 前記分岐配線の配線幅Wbと、当該分岐配線と接続された前記ダミーインナーリードの本数n、および前記ダミーインナーリードの配線幅Wcとが、下記の式(2)で表される関係を満足する請求項1または2に記載の配線基板。
Wb ≧ Wc×n/3 ・・・(2)
ただし、Wb > Wc - 前記幹導体配線の配線幅Waと、当該幹導体配線から分岐した前記分岐配線の配線幅Wbと、当該分岐配線と接続された前記ダミーインナーリードの配線幅Wcとが、下記の式(3)の関係を満足する請求項1〜3のいずれか1項に記載の配線基板。
Wa > Wb ≧ Wc ・・・(3) - 前記半導体チップの一辺に対応して配置された、前記インナーリードおよび前記ダミーインナーリードについて、最狭の配線幅をWmin、最大の配線幅をWmax、最小ピッチをPminとしたとき、下記の式(4)で表される関係が成立するように各寸法が設定された請求項1〜4のいずれか1項に記載の配線基板。
Pmin ≧ 60μmの場合、Wmax ≧ 1.2×Wmin、
Pmin < 60μmの場合、Wmax ≧ 1.5×Wmin ・・・(4) - 前記半導体チップの一辺に対応して配置された前記幹導体配線の本数をN、前記ダミーインナーリードの本数をn、1本の前記幹導体配線に対して前記分岐配線を介して接続された前記ダミーインナーリードの本数をAとしたとき、下記の式(5)で表される関係が成立するように前記幹導体配線および前記ダミーインナーリードが設けられた請求項1〜5のいずれか1項に記載の配線基板。
A = n/N ・・・(5) - 前記半導体チップの一辺に対応して配置された、前記ダミーインナーリードを含む全ての前記インナーリード部の導体配線について、前記導体配線の最小間隔の配線ピッチをPmin、最大間隔の配線ピッチをPmaxとしたとき、下記の式(6)で表される関係が成立するように前記導体配線が形成された請求項1〜6のいずれか1項に記載の配線基板。
Pmin ≦ 30μmの場合、Pmax ≧ 3.0×Pmin、
30μm < Pmin ≦ 60μmの場合、Pmax ≧ 2.0×Pmin、
Pmin > 60μmの場合、Pmax > 1.0×Pmin
・・・(6) - 請求項1〜7のいずれか1項に記載の配線基板と、前記配線基板上に搭載された半導体チップとを備え、前記半導体チップの電極パッドが前記突起電極を介して前記インナーリードと接続された半導体装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015158398A (ja) * | 2014-02-24 | 2015-09-03 | セイコーエプソン株式会社 | 実装基板 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4645635B2 (ja) * | 2007-11-02 | 2011-03-09 | セイコーエプソン株式会社 | 電子部品 |
US9118324B2 (en) * | 2008-06-16 | 2015-08-25 | Silicon Works Co., Ltd. | Driver IC chip and pad layout method thereof |
JP5345023B2 (ja) * | 2009-08-28 | 2013-11-20 | 日東電工株式会社 | 配線回路基板およびその製造方法 |
KR101113031B1 (ko) * | 2009-09-25 | 2012-02-27 | 주식회사 실리콘웍스 | 드라이버 집적회로 칩의 패드 배치 구조 |
US9635759B2 (en) * | 2013-08-16 | 2017-04-25 | Osram Sylvania Inc. | Conductor pad for flexible circuits and flexible circuit incorporating the same |
CN105575947B (zh) | 2015-12-31 | 2019-05-10 | 上海天马微电子有限公司 | 一种显示基板、显示装置以及显示装置的身份识别方法 |
CN110169209B (zh) * | 2017-01-05 | 2022-11-29 | 住友电工印刷电路株式会社 | 柔性印刷电路板 |
US10709010B1 (en) * | 2019-06-12 | 2020-07-07 | Himax Technologies Limited | Flexible printed circuit and display module having flexible printed circuit |
KR20210060732A (ko) * | 2019-11-18 | 2021-05-27 | 삼성디스플레이 주식회사 | 표시 장치의 제조 방법 |
US11252822B1 (en) * | 2020-11-16 | 2022-02-15 | Himax Technologies Limited | Flexible printed circuit board and display apparatus having the same |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0823009A (ja) * | 1994-07-06 | 1996-01-23 | Toshiba Corp | 半導体装置の製造方法 |
JPH1092872A (ja) * | 1996-09-17 | 1998-04-10 | Seiko Epson Corp | テープキャリアパッケージテープ配線基板のダミーリード構造 |
JPH10214857A (ja) * | 1997-01-31 | 1998-08-11 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2005166762A (ja) * | 2003-11-28 | 2005-06-23 | Optrex Corp | フィルム配線基板 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63119552A (ja) * | 1986-11-07 | 1988-05-24 | Sharp Corp | Lsiチツプ |
JPH09129686A (ja) * | 1995-11-06 | 1997-05-16 | Toshiba Microelectron Corp | テープキャリヤ及びその実装構造 |
TW366570B (en) * | 1997-03-26 | 1999-08-11 | Matsushita Electric Ind Co Ltd | Semiconductor device and the wiring unit |
JP2000058578A (ja) * | 1998-08-04 | 2000-02-25 | Texas Instr Japan Ltd | 半導体装置 |
JP3565835B1 (ja) | 2003-04-28 | 2004-09-15 | 松下電器産業株式会社 | 配線基板およびその製造方法ならびに半導体装置およびその製造方法 |
JP4068628B2 (ja) * | 2005-05-30 | 2008-03-26 | 松下電器産業株式会社 | 配線基板、半導体装置および表示モジュール |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0823009A (ja) * | 1994-07-06 | 1996-01-23 | Toshiba Corp | 半導体装置の製造方法 |
JPH1092872A (ja) * | 1996-09-17 | 1998-04-10 | Seiko Epson Corp | テープキャリアパッケージテープ配線基板のダミーリード構造 |
JPH10214857A (ja) * | 1997-01-31 | 1998-08-11 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2005166762A (ja) * | 2003-11-28 | 2005-06-23 | Optrex Corp | フィルム配線基板 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015158398A (ja) * | 2014-02-24 | 2015-09-03 | セイコーエプソン株式会社 | 実装基板 |
Also Published As
Publication number | Publication date |
---|---|
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