JP2007103420A

JP2007103420A - Semiconductor device

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Publication number: JP2007103420A
Application number: JP2005287722A
Authority: JP
Inventors: Mitsuru Kiyono; 充清野; Takashi Ogawa; 隆志小川
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2005-09-30
Filing date: 2005-09-30
Publication date: 2007-04-19

Abstract

PROBLEM TO BE SOLVED: To miniaturize a semiconductor device provided with a protection element having an emitter diffusion region, a base contact region and a collector contact region and with a bonding pad which is electrically connected to the collector contact region. SOLUTION: A P-type isolation region 16 is arranged so that it continuously surrounds N-type epitaxial layers 12 corresponding to the forming regions of the protection element 14 and the bonding pad 22 without separating the N-type epitaxial layer 12 corresponding to the forming region of the protection element 14 and the N-type epitaxial layer 12 corresponding to the forming region of the bonding pad 22. COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置に係り、特にエミッタ拡散領域、ベースコンタクト領域、及びコレクタコンタクト領域を有する保護素子と、コレクタコンタクト領域と電気的に接続されるボンディングパッドとを備えた半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device including a protection element having an emitter diffusion region, a base contact region, and a collector contact region, and a bonding pad electrically connected to the collector contact region.

図５は、保護素子を備えた従来の半導体装置の平面図であり、図６は、図５に示した半導体装置のＡ−Ａ線方向の断面図である。 FIG. 5 is a plan view of a conventional semiconductor device provided with a protection element, and FIG. 6 is a cross-sectional view of the semiconductor device shown in FIG.

図５及び図６を参照するに、半導体装置１００は、Ｐ型半導体基板１０１と、Ｎ型エピタキシャル層１０２と、Ｐ型アイソレーション領域１０３，１０４と、保護素子１０６と、Ｓｕｂコンタクト領域１０８と、配線１０９，１１１と、ボンディングパッド１１０とを有する。 5 and 6, the semiconductor device 100 includes a P-type semiconductor substrate 101, an N-type epitaxial layer 102, P-type isolation regions 103 and 104, a protection element 106, a sub contact region 108, Wirings 109 and 111 and bonding pads 110 are provided.

Ｎ型エピタキシャル層１０２は、Ｐ型半導体基板１０１上に設けられている。Ｐ型アイソレーション領域１０３は、Ｎ型エピタキシャル層１０２に設けられており、保護素子１０６の形成領域に対応するＮ型エピタキシャル層１０２と、ボンディングパッド１１０の形成領域に対応するＮ型エピタキシャル層１０２とを連続して囲むように配置されている。 The N type epitaxial layer 102 is provided on the P type semiconductor substrate 101. The P-type isolation region 103 is provided in the N-type epitaxial layer 102. The N-type epitaxial layer 102 corresponding to the formation region of the protection element 106, the N-type epitaxial layer 102 corresponding to the formation region of the bonding pad 110, and Are arranged so as to continuously surround.

Ｐ型アイソレーション領域１０４は、Ｎ型エピタキシャル層１０２に設けられており、保護素子１０６の形成領域に対応するＮ型エピタキシャル層１０２と、ボンディングパッド１１０の形成領域に対応するＮ型エピタキシャル層１０２とを分離するように配置されている。 The P-type isolation region 104 is provided in the N-type epitaxial layer 102. The N-type epitaxial layer 102 corresponding to the formation region of the protection element 106, the N-type epitaxial layer 102 corresponding to the formation region of the bonding pad 110, and Are arranged to separate.

保護素子１０６は、図示していない半導体集積回路を静電気から保護するための素子であり、Ｎ型エピタキシャル層１０２の面方向に配置されたエミッタ拡散領域１１３、ベースコンタクト領域１１４、及びコレクタコンタクト領域１１５を有する。エミッタ拡散領域１１３は、配線１０９を介してＳｕｂコンタクト領域１０８と電気的に接続されている。コレクタコンタクト領域１１５は、配線１１１を介してボンディングパッド１１０と電気的に接続されている。 The protection element 106 is an element for protecting a semiconductor integrated circuit (not shown) from static electricity, and an emitter diffusion region 113, a base contact region 114, and a collector contact region 115 arranged in the plane direction of the N-type epitaxial layer 102. Have The emitter diffusion region 113 is electrically connected to the sub contact region 108 via the wiring 109. The collector contact region 115 is electrically connected to the bonding pad 110 via the wiring 111.

配線１０９は、図示していない半導体集積回路の接地端子と電気的に接続されている。配線１１１は、ボンディングパッド１１０を介して、図示していない半導体集積回路の入出力端子と電気的に接続されている。 The wiring 109 is electrically connected to a ground terminal of a semiconductor integrated circuit (not shown). The wiring 111 is electrically connected to an input / output terminal of a semiconductor integrated circuit (not shown) via the bonding pad 110.

ボンディングパッド１１０は、配線１１１を介して、コレクタコンタクト領域１１５と電気的に接続されている。ボンディングパッド１１０は、外部接続用の端子であり、ワイヤ（図示せず）が接続される（例えば、特許文献１参照。）。
特開２０００−１３３７７５号公報 Bonding pad 110 is electrically connected to collector contact region 115 via wiring 111. The bonding pad 110 is a terminal for external connection, and is connected to a wire (not shown) (see, for example, Patent Document 1).
JP 2000-133775 A

しかしながら、従来の半導体装置１００では、保護素子１０６の形成領域に対応するＮ型エピタキシャル層１０２と、ボンディングパッド１１０の形成領域に対応するＮ型エピタキシャル層１０２とを分離するＰ型アイソレーション領域１０４を設けているため、半導体装置１００の小型化（半導体装置１００の面方向のサイズの小型化）を図ることが困難であるという問題があった。 However, in the conventional semiconductor device 100, the P-type isolation region 104 that separates the N-type epitaxial layer 102 corresponding to the formation region of the protection element 106 and the N-type epitaxial layer 102 corresponding to the formation region of the bonding pad 110 is provided. Therefore, there is a problem that it is difficult to reduce the size of the semiconductor device 100 (the size in the surface direction of the semiconductor device 100).

また、コレクタコンタクト領域１１５は、Ｐ型アイソレーション領域１０４から所定の距離、離間させる必要があるため、半導体装置１００の小型化を図ることが困難であるという問題があった。 Further, since the collector contact region 115 needs to be separated from the P-type isolation region 104 by a predetermined distance, there is a problem that it is difficult to reduce the size of the semiconductor device 100.

そこで、本発明は上記の点に鑑みてなされたものであり、小型化を図ることのできる半導体装置を提供することを目的とする。 Accordingly, the present invention has been made in view of the above points, and an object thereof is to provide a semiconductor device that can be reduced in size.

本発明の一観点によれば、半導体基板（１１）と、該半導体基板（１１）上に形成されたＮ型エピタキシャル層（１２）と、該Ｎ型エピタキシャル層（１２）に設けられたＰ型アイソレーション領域（１６）と、前記Ｎ型エピタキシャル層（１２）の面方向に配置されたエミッタ拡散領域（３１）、ベースコンタクト領域（３２）、及びコレクタコンタクト領域（３４）を有する保護素子（１４）と、前記コレクタコンタクト領域（３４）と電気的に接続されるボンディングパッド（２２）とを備えた半導体装置（１０）であって、前記Ｐ型アイソレーション領域（１６）は、前記保護素子（１４）及びボンディングパッド（２２）の形成領域に対応する前記Ｎ型エピタキシャル層（１２）を連続して囲むように設け、かつ、前記Ｐ型アイソレーション領域（１６）は、前記保護素子（１４）の形成領域に対応する前記Ｎ型エピタキシャル層（１２）と、前記ボンディングパッド（２２）の形成領域に対応する前記Ｎ型エピタキシャル層（１２）との間に設けないことを特徴とする半導体装置（１０）が提供される。 According to one aspect of the present invention, a semiconductor substrate (11), an N-type epitaxial layer (12) formed on the semiconductor substrate (11), and a P-type provided on the N-type epitaxial layer (12) A protection element (14) having an isolation region (16) and an emitter diffusion region (31), a base contact region (32), and a collector contact region (34) disposed in the plane direction of the N-type epitaxial layer (12). ) And a bonding pad (22) electrically connected to the collector contact region (34), wherein the P-type isolation region (16) includes the protection element (16). 14) and the N-type epitaxial layer (12) corresponding to the formation region of the bonding pad (22) so as to continuously surround the P-type isolating layer. The isolation region (16) includes the N-type epitaxial layer (12) corresponding to the formation region of the protection element (14), and the N-type epitaxial layer (12) corresponding to the formation region of the bonding pad (22). A semiconductor device (10) is provided which is not provided between the two.

本発明によれば、Ｐ型アイソレーション領域（１６）を保護素子（１４）及びボンディングパッド（２２）の形成領域に対応するＮ型エピタキシャル層（１２）を連続して囲むように設け、かつ、前記保護素子（１４）の形成領域に対応するＮ型エピタキシャル層（１２）と、ボンディングパッド（２２）の形成領域に対応するＮ型エピタキシャル層（１２）との間にＰ型アイソレーション領域（１６）を設けないことにより、従来の半導体装置（１００）よりもＰ型アイソレーション領域（１６）を形成する領域を少なくして、半導体装置（１０）の小型化を図ることができる。 According to the present invention, the P-type isolation region (16) is provided so as to continuously surround the N-type epitaxial layer (12) corresponding to the formation region of the protection element (14) and the bonding pad (22), and A P-type isolation region (16) is formed between the N-type epitaxial layer (12) corresponding to the formation region of the protection element (14) and the N-type epitaxial layer (12) corresponding to the formation region of the bonding pad (22). ) Is not provided, the area for forming the P-type isolation region (16) can be reduced as compared with the conventional semiconductor device (100), and the semiconductor device (10) can be downsized.

本発明は、半導体装置の小型化を図ることができる。 The present invention can reduce the size of a semiconductor device.

次に、図面に基づいて本発明の実施の形態を説明する。 Next, embodiments of the present invention will be described with reference to the drawings.

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の平面図であり、図２は、図１に示した半導体装置のＢ−Ｂ線方向の断面図である。図１及び図２において、Ｃはボンディングパッド２２のワイヤが接続される領域（以下、「ワイヤ接続領域Ｃ」とする）をそれぞれ示している。 (First embodiment)
FIG. 1 is a plan view of the semiconductor device according to the first embodiment of the present invention, and FIG. 2 is a cross-sectional view of the semiconductor device shown in FIG. 1 and 2, C indicates a region to which the wire of the bonding pad 22 is connected (hereinafter referred to as “wire connection region C”).

図１及び図２を参照するに、半導体装置１０は、Ｐ型半導体基板１１と、Ｎ型エピタキシャル層１２と、保護素子１４と、Ｐ型アイソレーション領域１６と、Ｓｕｂコンタクト領域１７と、絶縁膜１８と、保護膜１９と、Ｓｕｂ用電極２１と、ボンディングパッド２２と、配線２４とを有する。 1 and 2, a semiconductor device 10 includes a P-type semiconductor substrate 11, an N-type epitaxial layer 12, a protection element 14, a P-type isolation region 16, a Sub contact region 17, and an insulating film. 18, a protective film 19, a Sub electrode 21, a bonding pad 22, and a wiring 24.

Ｎ型エピタキシャル層１２は、Ｎ型不純物を含む層であり、Ｐ型半導体基板１１の表面を覆うように設けられている。Ｎ型エピタキシャル層１２は、エピタキシャル成長により形成する。Ｎ型エピタキシャル層１２に含まれるＮ型不純物としては、例えば、リン、砒素、アンチモン等を用いることができる。 The N type epitaxial layer 12 is a layer containing an N type impurity, and is provided so as to cover the surface of the P type semiconductor substrate 11. The N type epitaxial layer 12 is formed by epitaxial growth. As the N-type impurity contained in the N-type epitaxial layer 12, for example, phosphorus, arsenic, antimony, or the like can be used.

保護素子１４は、図示していない半導体集積回路を静電気から保護する素子であり、半導体集積回路に設けられた接地用端子及び入出力用端子と電気的に接続されている。保護素子１４は、Ｎ型エピタキシャル層１２と、Ｎ型埋め込み拡散層２７と、Ｐ型拡散層２８と、Ｎ型拡散層２９と、Ｐ型半導体基板１１の面方向に配置されたエミッタ拡散領域３１、ベースコンタクト領域３２、及びコレクタコンタクト領域３４と、エミッタ用電極３６と、ベース用電極３７と、コレクタ用電極３８とを有する。 The protection element 14 is an element that protects a semiconductor integrated circuit (not shown) from static electricity, and is electrically connected to a ground terminal and an input / output terminal provided in the semiconductor integrated circuit. The protective element 14 includes an N-type epitaxial layer 12, an N-type buried diffusion layer 27, a P-type diffusion layer 28, an N-type diffusion layer 29, and an emitter diffusion region 31 disposed in the plane direction of the P-type semiconductor substrate 11. , A base contact region 32, a collector contact region 34, an emitter electrode 36, a base electrode 37, and a collector electrode 38.

Ｎ型埋め込み拡散層２７は、Ｐ型半導体基板１１とＮ型エピタキシャル層１２とに亘って設けられている。Ｎ型埋め込み拡散層２７は、Ｎ型不純物が拡散された層である。Ｎ型埋め込み拡散層２７は、例えば、Ｐ型半導体基板１１にＮ型不純物を拡散することで形成する。Ｎ型埋め込み拡散層２７を形成する際に使用するＮ型不純物としては、例えば、リン、砒素、アンチモン等を用いることができる。 The N type buried diffusion layer 27 is provided across the P type semiconductor substrate 11 and the N type epitaxial layer 12. The N-type buried diffusion layer 27 is a layer in which N-type impurities are diffused. For example, the N-type buried diffusion layer 27 is formed by diffusing N-type impurities in the P-type semiconductor substrate 11. As the N-type impurity used when forming the N-type buried diffusion layer 27, for example, phosphorus, arsenic, antimony, or the like can be used.

Ｐ型拡散層２８は、Ｐ型不純物が拡散された層であり、Ｎ型埋め込み拡散層２７の上方に位置するＮ型エピタキシャル層１２に設けられている。Ｎ型拡散層２９は、Ｎ型不純物が拡散された層であり、Ｎ型埋め込み拡散層２７の上方のＮ型エピタキシャル層１２に設けられている。 The P-type diffusion layer 28 is a layer in which P-type impurities are diffused, and is provided in the N-type epitaxial layer 12 located above the N-type buried diffusion layer 27. The N-type diffusion layer 29 is a layer in which N-type impurities are diffused, and is provided in the N-type epitaxial layer 12 above the N-type buried diffusion layer 27.

エミッタ拡散領域３１は、Ｎ型不純物が拡散された領域であり、Ｐ型拡散層２８に設けられている。エミッタ拡散領域３１は、ベースコンタクト領域３２と対向するように配置されている。エミッタ拡散領域３１は、エミッタ用電極３６、配線２４、及びＳｕｂ用電極２１を介して、Ｓｕｂコンタクト領域１７と電気的に接続されている。 The emitter diffusion region 31 is a region where N-type impurities are diffused, and is provided in the P-type diffusion layer 28. The emitter diffusion region 31 is disposed so as to face the base contact region 32. The emitter diffusion region 31 is electrically connected to the sub contact region 17 via the emitter electrode 36, the wiring 24, and the sub electrode 21.

ベースコンタクト領域３２は、Ｐ型不純物が拡散された領域であり、コレクタコンタクト領域３４と対向するようＰ型拡散層２８に設けられている。ベースコンタクト領域３２のＰ型不純物の濃度は、Ｐ型拡散層２８のＰ型不純物濃度よりも高い。 The base contact region 32 is a region where P-type impurities are diffused, and is provided in the P-type diffusion layer 28 so as to face the collector contact region 34. The P-type impurity concentration in the base contact region 32 is higher than the P-type impurity concentration in the P-type diffusion layer 28.

コレクタコンタクト領域３４は、Ｎ型不純物が拡散された領域であり、Ｎ型拡散層２９に設けられている。コレクタコンタクト領域３４は、ボンディングパッド２２の外周部の下方に配置されている。コレクタコンタクト領域３４のＮ型不純物濃度は、Ｎ型拡散層２９のＮ型不純物濃度よりも高い。 The collector contact region 34 is a region where N-type impurities are diffused, and is provided in the N-type diffusion layer 29. The collector contact region 34 is disposed below the outer peripheral portion of the bonding pad 22. The N-type impurity concentration of the collector contact region 34 is higher than the N-type impurity concentration of the N-type diffusion layer 29.

エミッタ用電極３６は、保護膜１９に形成された開口部１９Ａに設けられており、配線２４及びエミッタ拡散領域３１と電気的に接続されている。ベース用電極３７は、保護膜１９に形成された開口部１９Ｂに設けられており、ベースコンタクト領域３２と電気的に接続されている。 The emitter electrode 36 is provided in the opening 19 A formed in the protective film 19, and is electrically connected to the wiring 24 and the emitter diffusion region 31. The base electrode 37 is provided in the opening 19 B formed in the protective film 19 and is electrically connected to the base contact region 32.

コレクタ用電極３８は、保護膜１９に形成された開口部１９Ｃに設けられており、ボンディングパッド２２及びコレクタコンタクト領域３４と電気的に接続されている。コレクタ用電極３８は、ボンディングパッド２２とコレクタコンタクト領域３４との間に配置されている。 The collector electrode 38 is provided in the opening 19 C formed in the protective film 19, and is electrically connected to the bonding pad 22 and the collector contact region 34. The collector electrode 38 is disposed between the bonding pad 22 and the collector contact region 34.

Ｐ型アイソレーション領域１６は、保護素子１４及びボンディングパッド２２の形成領域に対応するＮ型エピタキシャル層１２を連続して囲むようにＮ型エピタキシャル層１２に設けられており、保護素子１４の形成領域に対応するＮ型エピタキシャル層１２とボンディングパッド２２の形成領域に対応するＮ型エピタキシャル層１２との間には設けられていない。 The P-type isolation region 16 is provided in the N-type epitaxial layer 12 so as to continuously surround the N-type epitaxial layer 12 corresponding to the formation region of the protection element 14 and the bonding pad 22. Are not provided between the N-type epitaxial layer 12 corresponding to the N-type epitaxial layer 12 and the N-type epitaxial layer 12 corresponding to the formation region of the bonding pad 22.

言い換えれば、Ｐ型アイソレーション領域１６は、保護素子１４の形成領域に対応するＮ型エピタキシャル層１２と、ボンディングパッド２２の形成領域に対応するＮ型エピタキシャル層１２とを分離することなく、保護素子１４及びボンディングパッド２２の形成領域に対応するＮ型エピタキシャル層１２を連続して囲むように配置されている。 In other words, the P-type isolation region 16 does not separate the N-type epitaxial layer 12 corresponding to the formation region of the protection element 14 and the N-type epitaxial layer 12 corresponding to the formation region of the bonding pad 22 without separating the protection element. 14 and the bonding pad 22 are disposed so as to continuously surround the N-type epitaxial layer 12 corresponding to the formation region.

このように、保護素子１４の形成位置に対応するＮ型エピタキシャル層１２と、ボンディングパッド２２の形成位置に対応するＮ型エピタキシャル層１２とを分離することなく、保護素子１４及びボンディングパッド２２の形成位置に対応するＮ型エピタキシャル層１２を連続して囲むようにＰ型アイソレーション領域１６を設けることにより、従来の半導体装置１００よりもＰ型アイソレーション領域１６を形成する領域を少なくして、半導体装置１０の小型化（半導体装置１０の面方向のサイズの小型化）を図ることができる。 As described above, the protection element 14 and the bonding pad 22 are formed without separating the N-type epitaxial layer 12 corresponding to the formation position of the protection element 14 and the N-type epitaxial layer 12 corresponding to the formation position of the bonding pad 22. By providing the P-type isolation region 16 so as to continuously surround the N-type epitaxial layer 12 corresponding to the position, the region where the P-type isolation region 16 is formed is smaller than that of the conventional semiconductor device 100, and the semiconductor The device 10 can be downsized (the size in the surface direction of the semiconductor device 10 can be reduced).

また、保護素子１４の形成領域に対応するＮ型エピタキシャル層１２と、ボンディングパッド２２の形成領域に対応するＮ型エピタキシャル層１２との間にＰ型アイソレーション領域１６がないため、従来の半導体装置１００のようにコレクタコンタクト領域３４をＰ型アイソレーション領域１６から所定の距離、離間させる必要がなくなるため、半導体装置１０をさらに小型化することができる。 In addition, since there is no P-type isolation region 16 between the N-type epitaxial layer 12 corresponding to the formation region of the protection element 14 and the N-type epitaxial layer 12 corresponding to the formation region of the bonding pad 22, the conventional semiconductor device Since the collector contact region 34 does not need to be separated from the P-type isolation region 16 by a predetermined distance as in 100, the semiconductor device 10 can be further downsized.

Ｐ型アイソレーション領域１６は、例えば、イオン注入法によりＰ型不純物を注入し、注入されたＰ型不純物を拡散させることで形成することができる。 The P-type isolation region 16 can be formed, for example, by implanting a P-type impurity by ion implantation and diffusing the implanted P-type impurity.

Ｓｕｂコンタクト領域１７は、Ｐ型アイソレーション領域１６上に設けられている。Ｓｕｂコンタクト領域１７のＰ型不純物濃度は、Ｐ型アイソレーション領域１６のＰ型不純物濃度よりも高い。Ｓｕｂコンタクト領域１７は、Ｐ型アイソレーション領域１６を介して、Ｐ型半導体基板１１の電位を取るためのものである。 The sub contact region 17 is provided on the P-type isolation region 16. The P-type impurity concentration of the Sub contact region 17 is higher than the P-type impurity concentration of the P-type isolation region 16. The sub contact region 17 is for taking the potential of the P-type semiconductor substrate 11 through the P-type isolation region 16.

絶縁膜１８は、Ｓｕｂコンタクト領域１７とＰ型拡散層２８との間、及びベースコンタクト領域３２とコレクタコンタクト領域３４との間をそれぞれ分離するようにＮ型エピタキシャル層１２上に設けられている。絶縁膜１８としては、例えば、ＳｉＯ₂膜を用いることができる。 The insulating film 18 is provided on the N-type epitaxial layer 12 so as to separate the sub-contact region 17 and the P-type diffusion layer 28 and the base contact region 32 and the collector contact region 34, respectively. As the insulating film 18, for example, a SiO ₂ film can be used.

保護膜１９は、絶縁膜１８及びＰ型拡散層２８を覆うように設けられている。保護膜１９は、エミッタ拡散領域３１を露出する開口部１９Ａ、ベースコンタクト領域３２を露出する開口部１９Ｂ、コレクタコンタクト領域３４を露出する開口部１９Ｃ、及びＳｕｂコンタクト領域１７を露出する開口部１９Ｄを有する。保護膜１９としては、例えば、ＳｉＮ膜を用いることができる。 The protective film 19 is provided so as to cover the insulating film 18 and the P-type diffusion layer 28. The protective film 19 includes an opening 19A exposing the emitter diffusion region 31, an opening 19B exposing the base contact region 32, an opening 19C exposing the collector contact region 34, and an opening 19D exposing the Sub contact region 17. Have. As the protective film 19, for example, a SiN film can be used.

Ｓｕｂ用電極２１は、保護膜１９に形成された開口部１９Ｄに設けられている。Ｓｕｂ用電極２１は、Ｓｕｂコンタクト領域１７及び配線２４と電気的に接続されている。 The Sub electrode 21 is provided in an opening 19 D formed in the protective film 19. The sub electrode 21 is electrically connected to the sub contact region 17 and the wiring 24.

ボンディングパッド２２は、保護膜１９上に設けられており、ワイヤ（図示せず）が接続されるワイヤ接続領域Ｃを有する。ボンディングパッド２２は、その下面においてコレクタ用電極３８と電気的に接続されている。ボンディングパッド２２は、図示していない半導体集積回路の入出力端子と電気的に接続されている。 The bonding pad 22 is provided on the protective film 19 and has a wire connection region C to which a wire (not shown) is connected. The bonding pad 22 is electrically connected to the collector electrode 38 on the lower surface thereof. The bonding pad 22 is electrically connected to an input / output terminal of a semiconductor integrated circuit (not shown).

配線２４は、Ｓｕｂ用電極２１及びエミッタ用電極３６の形成位置に対応する保護膜１９上に設けられている。配線２４は、Ｓｕｂ用電極２１及びエミッタ用電極３６と電気的に接続されている。また、配線２４は、図示していない半導体集積回路の接地端子と電気的に接続されている。 The wiring 24 is provided on the protective film 19 corresponding to the position where the sub electrode 21 and the emitter electrode 36 are formed. The wiring 24 is electrically connected to the sub electrode 21 and the emitter electrode 36. The wiring 24 is electrically connected to a ground terminal of a semiconductor integrated circuit (not shown).

本実施の形態の半導体装置によれば、保護素子１４の形成領域に対応するＮ型エピタキシャル層１２と、ボンディングパッド２２の形成領域に対応するＮ型エピタキシャル層１２とを分離することなく、保護素子１４及びボンディングパッド２２の形成領域に対応するＮ型エピタキシャル層１２を連続して囲むようにＰ型アイソレーション領域１６を設けることにより、半導体装置１０の小型化を図ることができる。 According to the semiconductor device of this embodiment, the N-type epitaxial layer 12 corresponding to the formation region of the protection element 14 and the N-type epitaxial layer 12 corresponding to the formation region of the bonding pad 22 can be separated without separation. By providing the P-type isolation region 16 so as to continuously surround the N-type epitaxial layer 12 corresponding to the region where the 14 and the bonding pad 22 are formed, the semiconductor device 10 can be reduced in size.

なお、本実施の形態の半導体装置１０は、公知の手法を用いて従来の半導体装置１００と同様に形成することができる。 In addition, the semiconductor device 10 of this Embodiment can be formed similarly to the conventional semiconductor device 100 using a well-known method.

（第２の実施の形態）
図３は、本発明の第２の実施の形態に係る半導体装置の平面図であり、図４は、図３に示した半導体装置のＤ−Ｄ線方向の断面図である。図３及び図４において、先に説明した第１の実施の形態の半導体装置１０と同一構成部分には同一の符号を付し、その説明を省略する。また、図３及び図４において、第２の実施の形態の半導体装置５０の構成要素のうち、半導体装置１０の構成要素と形状が異なる以外は同様な構成とされたものについては、半導体装置１０の構成要素の符号に−１を付す。 (Second Embodiment)
FIG. 3 is a plan view of the semiconductor device according to the second embodiment of the present invention, and FIG. 4 is a cross-sectional view of the semiconductor device shown in FIG. 3 and 4, the same components as those of the semiconductor device 10 according to the first embodiment described above are denoted by the same reference numerals, and the description thereof is omitted. 3 and 4, the components of the semiconductor device 50 according to the second embodiment that are the same as those of the semiconductor device 10 except for the shape are different from those of the semiconductor device 10. -1 is added to the reference numerals of the constituent elements.

図３及び図４を参照するに、半導体装置５０は、第１の実施の形態の半導体装置１０に設けられた保護素子１４、Ｓｕｂコンタクト領域１７、Ｓｕｂ用電極２１、及び配線２４の代わりに、保護素子５１、Ｓｕｂコンタクト領域１７−１、Ｓｕｂ用電極２１−１、及び配線２４−１を設けた以外は半導体装置１０と同様に構成される。 3 and 4, the semiconductor device 50 includes a protection element 14, a sub contact region 17, a sub electrode 21, and a wiring 24 provided in the semiconductor device 10 of the first embodiment. The semiconductor device 10 is configured similarly to the semiconductor device 10 except that the protection element 51, the sub contact region 17-1, the sub electrode 21-1, and the wiring 24-1 are provided.

Ｓｕｂコンタクト領域１７−１、Ｓｕｂ用電極２１−１、及び配線２４−１は、平面視した状態でＬ字状とされている。Ｓｕｂコンタクト領域１７−１は、エミッタ拡散領域３１−１と対向するように配置されている。 The sub contact region 17-1, the sub electrode 21-1, and the wiring 24-1 are L-shaped in a plan view. The sub contact region 17-1 is disposed so as to face the emitter diffusion region 31-1.

保護素子５１は、平面視した際の形状がＬ字状とされており、Ｎ型エピタキシャル層１２と、Ｎ型埋め込み拡散層２７−１と、Ｐ型拡散層２８−１と、Ｎ型拡散層２９−１と、エミッタ拡散領域３１−１と、ベースコンタクト領域３２−１と、コレクタコンタクト領域３４−１と、エミッタ用電極３６−１と、ベース用電極３７−１と、コレクタ用電極３８−１とを有する。 The protection element 51 is L-shaped when viewed in plan, and includes an N-type epitaxial layer 12, an N-type buried diffusion layer 27-1, a P-type diffusion layer 28-1, and an N-type diffusion layer. 29-1, emitter diffusion region 31-1, base contact region 32-1, collector contact region 34-1, emitter electrode 36-1, base electrode 37-1, and collector electrode 38-. 1.

Ｎ型埋め込み拡散層２７−１、Ｐ型拡散層２８−１、Ｎ型拡散層２９−１、エミッタ拡散領域３１−１、ベースコンタクト領域３２−１、コレクタコンタクト領域３４−１、エミッタ用電極３６−１、ベース用電極３７−１、及びコレクタ用電極３８−１は、平面視した際の形状がＬ字状とされている。 N-type buried diffusion layer 27-1, P-type diffusion layer 28-1, N-type diffusion layer 29-1, emitter diffusion region 31-1, base contact region 32-1, collector contact region 34-1, emitter electrode 36 -1, the base electrode 37-1, and the collector electrode 38-1 are L-shaped when viewed in plan.

コレクタコンタクト領域３４−１は、平面視した状態で四角形とされたワイヤ接続領域Ｃに対応するＮ型エピタキシャル層１２の２辺と対向するように配置されている。ベースコンタクト領域３２−１は、Ｐ型半導体基板１１の面方向においてコレクタコンタクト領域３４−１と対向するように配置されている。また、エミッタ拡散領域３１−１は、Ｐ型半導体基板１１の面方向においてベースコンタクト領域３２−１と対向するように配置されている。 The collector contact region 34-1 is disposed so as to oppose two sides of the N-type epitaxial layer 12 corresponding to the wire connection region C that is rectangular in a plan view. Base contact region 32-1 is arranged to face collector contact region 34-1 in the surface direction of P-type semiconductor substrate 11. The emitter diffusion region 31-1 is arranged so as to face the base contact region 32-1 in the surface direction of the P-type semiconductor substrate 11.

本実施の形態の半導体装置によれば、コレクタコンタクト領域３４−１をワイヤ接続領域Ｃに対応するＮ型エピタキシャル層１２の２辺と対向するように設けると共に、ベースコンタクト領域３２−１をＰ型半導体基板１１の面方向においてコレクタコンタクト領域３４−１と対向するように設け、かつエミッタ拡散領域３１−１をＰ型半導体基板１１の面方向においてベースコンタクト領域３２−１と対向するように設けることにより、保護素子５１がボンディングパッド２２から単位時間当たりに受ける電流量が増加するため、保護素子５１の特性（静電気から半導体集積回路を保護する特性）を向上させることができる。 According to the semiconductor device of the present embodiment, collector contact region 34-1 is provided so as to face two sides of N type epitaxial layer 12 corresponding to wire connection region C, and base contact region 32-1 is P type. Provided so as to face the collector contact region 34-1 in the surface direction of the semiconductor substrate 11, and provide the emitter diffusion region 31-1 so as to face the base contact region 32-1 in the surface direction of the P-type semiconductor substrate 11. As a result, the amount of current that the protection element 51 receives from the bonding pad 22 per unit time increases, so that the characteristics of the protection element 51 (characteristics for protecting the semiconductor integrated circuit from static electricity) can be improved.

なお、本実施の形態では、Ｌ字状とされたエミッタ拡散領域３１−１、ベースコンタクト領域３２−１、及びコレクタコンタクト領域３４−１を保護素子５１に設けた場合を例に挙げて説明したが、エミッタ拡散領域３１−１、ベースコンタクト領域３２−１、及びコレクタコンタクト領域３４−１は、ワイヤ接続領域Ｃに対応するＮ型エピタキシャル層１２の３辺と対向する（囲む）形状（コの字形）や、ワイヤ接続領域Ｃに対応するＮ型エピタキシャル層１２の４辺を囲む形状としてもよい。 In the present embodiment, the case where the protective element 51 is provided with the L-shaped emitter diffusion region 31-1, the base contact region 32-1, and the collector contact region 34-1 has been described as an example. However, the emitter diffusion region 31-1, the base contact region 32-1, and the collector contact region 34-1 are shaped to surround (enclose) the three sides of the N-type epitaxial layer 12 corresponding to the wire connection region C. Or a shape surrounding four sides of the N-type epitaxial layer 12 corresponding to the wire connection region C.

このように、保護素子５１にワイヤ接続領域Ｃに対応するＮ型エピタキシャル層１２の３辺または４辺を囲むエミッタ拡散領域、ベースコンタクト領域、及びコレクタコンタクト領域を設けることにより、保護素子５１の特性をさらに向上させることができる。 As described above, by providing the protective element 51 with the emitter diffusion region, the base contact region, and the collector contact region surrounding the three or four sides of the N-type epitaxial layer 12 corresponding to the wire connection region C, the characteristics of the protective element 51 are obtained. Can be further improved.

以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 The preferred embodiments of the present invention have been described in detail above, but the present invention is not limited to such specific embodiments, and within the scope of the present invention described in the claims, Various modifications and changes are possible.

本発明は、小型化を図ることのできる半導体装置に適用可能である。 The present invention is applicable to a semiconductor device that can be miniaturized.

本発明の第１の実施の形態に係る半導体装置の平面図である。1 is a plan view of a semiconductor device according to a first embodiment of the present invention. 図１に示した半導体装置のＢ−Ｂ線方向の断面図である。FIG. 3 is a cross-sectional view of the semiconductor device shown in FIG. 1 in the BB line direction. 本発明の第２の実施の形態に係る半導体装置の平面図である。FIG. 6 is a plan view of a semiconductor device according to a second embodiment of the present invention. 図３に示した半導体装置のＤ−Ｄ線方向の断面図である。FIG. 4 is a sectional view of the semiconductor device shown in FIG. 3 in the DD line direction. 保護素子を備えた従来の半導体装置の平面図である。It is a top view of the conventional semiconductor device provided with the protection element. 図５に示した半導体装置のＡ−Ａ線方向の断面図である。FIG. 6 is a cross-sectional view of the semiconductor device shown in FIG. 5 in the AA line direction.

Explanation of symbols

１０半導体装置
１１Ｐ型半導体基板
１２Ｎ型エピタキシャル層
１４，５１保護素子
１６Ｐ型アイソレーション領域
１７，１７−１Ｓｕｂコンタクト領域
１８絶縁膜
１９保護膜
１９Ａ〜１９Ｄ開口部
２１，２１−１Ｓｕｂ用電極
２２ボンディングパッド
２４，２４−１配線
２７，２７−１Ｎ型埋め込み拡散層
２８，２８−１Ｐ型拡散層
２９，２９−１Ｎ型拡散層
３１，３１−１エミッタ拡散領域
３２，３２−１ベースコンタクト領域
３４，３４−１コレクタコンタクト領域
３６，３６−１エミッタ用電極
３７，３７−１ベース用電極
３８，３８−１コレクタ用電極
Ｃワイヤ接続領域 DESCRIPTION OF SYMBOLS 10 Semiconductor device 11 P-type semiconductor substrate 12 N-type epitaxial layer 14,51 Protection element 16 P-type isolation region 17,17-1 Sub contact region 18 Insulating film 19 Protective film 19A-19D Opening part 21,21-1 For Sub Electrode 22 Bonding pad 24, 24-1 Wiring 27, 27-1 N type buried diffusion layer 28, 28-1 P type diffusion layer 29, 29-1 N type diffusion layer 31, 31-1 Emitter diffusion region 32, 32- 1 Base contact region 34, 34-1 Collector contact region 36, 36-1 Emitter electrode 37, 37-1 Base electrode 38, 38-1 Collector electrode C Wire connection region

Claims

A semiconductor substrate, an N-type epitaxial layer formed on the semiconductor substrate, a P-type isolation region provided in the N-type epitaxial layer, an emitter diffusion region disposed in the surface direction of the N-type epitaxial layer, A semiconductor device comprising a protective element having a base contact region and a collector contact region, and a bonding pad electrically connected to the collector contact region,
The P-type isolation region is provided so as to continuously surround the N-type epitaxial layer corresponding to the formation region of the protection element and the bonding pad, and the P-type isolation region is a formation region of the protection element The semiconductor device is not provided between the N-type epitaxial layer corresponding to the region and the N-type epitaxial layer corresponding to the bonding pad formation region.

2. The semiconductor device according to claim 1, wherein the collector contact region is provided in the N-type epitaxial layer corresponding to an outer peripheral portion of the bonding pad.

The base contact region is provided to face the collector contact region in the surface direction of the semiconductor substrate,
3. The semiconductor device according to claim 1, wherein the emitter diffusion region is provided so as to face the base contact region in a surface direction of the semiconductor substrate.