JP2007073969A - Charge trap type memory device and method of manufacturing the same - Google Patents

Charge trap type memory device and method of manufacturing the same Download PDF

Info

Publication number
JP2007073969A
JP2007073969A JP2006242853A JP2006242853A JP2007073969A JP 2007073969 A JP2007073969 A JP 2007073969A JP 2006242853 A JP2006242853 A JP 2006242853A JP 2006242853 A JP2006242853 A JP 2006242853A JP 2007073969 A JP2007073969 A JP 2007073969A
Authority
JP
Japan
Prior art keywords
nanoparticles
memory device
charge trapping
charge trap
charge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006242853A
Other languages
Japanese (ja)
Other versions
JP2007073969A5 (en
Inventor
Kyung-Sang Cho
Jae Yeong Choi
Eun Joo Jang
Shin Ae Jun
Byung-Ki Kim
Jae-Ho Lee
Jung-Eun Lim
Koshu Setsu
在榮 崔
銀珠 張
在昊 李
貞恩 林
信愛 田
光洙 薛
慶相 趙
丙基 金
Original Assignee
Samsung Electronics Co Ltd
三星電子株式会社Samsung Electronics Co.,Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to KR20050083324 priority Critical
Priority to KR1020060085295A priority patent/KR20070028240A/en
Application filed by Samsung Electronics Co Ltd, 三星電子株式会社Samsung Electronics Co.,Ltd. filed Critical Samsung Electronics Co Ltd
Publication of JP2007073969A publication Critical patent/JP2007073969A/en
Publication of JP2007073969A5 publication Critical patent/JP2007073969A5/ja
Application status is Pending legal-status Critical

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/04Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in H01L21/20 - H01L21/268
    • H01L21/28273Making conductor-insulator-conductor-insulator-semiconductor electrodes
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324Gate electrodes for transistors with a floating gate
    • H01L29/42332Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/788Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881Programmable transistors with only two possible levels of programmation
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2216/00Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02Structural aspects of erasable programmable read-only memories
    • G11C2216/06Floating gate cells in which the floating gate consists of multiple isolated silicon islands, e.g. nanocrystals
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/962Quantum dots and lines

Abstract

<P>PROBLEM TO BE SOLVED: To provide a charge trap type memory device using the complex of a nano particle and the method of manufacturing the same. <P>SOLUTION: There are provided a charge trap type memory device comprising a substrate and a gate structure having a charge trap layer formed of the complex of a nano particle on the substrate, and the method of manufacturing the same. Since the nano particle of good charge trap nature exists between insulating nano particles, a phenomenon is not caused in which metal nano particles mutually gather and which became a problem in the case of the formation of a memory by use of the existing nano particle of good charge trap nature. Further, excellent retention property can be possessed by allowing the nano particle of good charge trap nature to comprise the charge trap layer comprising the complex of the insulating nano particle. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、電荷トラップ型メモリ素子及びその製造方法に関する。 The present invention relates to a charge trap memory device and a manufacturing method thereof.

メモリ素子のうち不揮発性メモリ素子は、電源供給が遮断されても保存されたデータが消滅されずに保存される保存素子であって、代表的なものとして、例えばフラッシュメモリ素子を挙げることができる。 Nonvolatile memory device of the memory device is a stored element data the power supply is stored be blocked is saved without being extinguished, as a typical, mention may be made of a flash memory device for example .

フラッシュメモリ素子には、フローティングゲートが誘電膜間に形成されてフローティングゲートに電荷を蓄積する浮遊ゲート型メモリ素子と、電荷トラップ層が誘電膜間に形成されて電荷トラップ層に電荷を蓄積し、この電荷トラップ層をストレージノードとして利用する電荷トラップ型メモリ素子とがある。 The flash memory device, a floating gate is formed between the dielectric film accumulating a floating gate type memory device accumulates charges in a floating gate, a charge in a charge trapping layer charge trapping layer is formed between the dielectric film, there is a charge trap memory device utilizing the charge trapping layer as a storage node.

電荷トラップ型メモリ素子の一例には、電荷トラップ層としてシリコン窒化膜を使用する、SONOS(Silicon−Oxide−Nitride−Oxide−Silicon)型メモリ素子がある。 An example of a charge trap memory device uses a silicon nitride film as the charge trapping layer, there is a SONOS (Silicon-Oxide-Nitride-Oxide-Silicon) memory device. ここで、SONOS型メモリ素子は、ソース領域とドレイン領域とが形成されたシリコン基板上に、トンネル絶縁膜、電荷トラップ層、ブロッキング絶縁膜が積層され、このブロック層絶縁膜上にゲート電極を形成した構造を持つ。 Here, SONOS type memory device, on a silicon substrate where the source region and the drain region are formed, the tunnel insulating film, a charge trapping layer, the blocking insulating layer are laminated, forming a gate electrode on the blocking layer insulating film with a structure. トンネル絶縁膜及びブロッキング絶縁膜は、SiO から形成され、電荷トラップ層は、シリコン窒化膜(Si )から形成されうる。 Tunnel insulating film and the blocking insulating layer is formed from SiO 2, the charge trapping layer may be formed of a silicon nitride film (Si 3 N 4).

近年、ナノ粒子を電荷トラップ層として使用する電荷トラップ型メモリ素子が、活発に研究されている。 Recently, a charge trap memory device using nanoparticles as a charge trapping layer have been actively studied. 金属及び半導体ナノ粒子は、大きい仕事関数を持っており、電極から伝えられた電子を安定して保存できるので、トンネル絶縁膜を通過する電荷を保存するトラップサイトの役割を果たす。 Metal and semiconductor nanoparticles have a high work function, since the electrons transmitted from the electrode can be stably stored, it serves trap sites for storing the charges through the tunnel insulating film.

フラッシュメモリ素子において、毎年増大しつつあるメモリ容量の拡大要求を充足させるために、メモリセルサイズは急速に縮小している。 In a flash memory device, in order to satisfy the expanding requirements of memory capacity is increasing every year, the memory cell size is shrunk rapidly. また、電荷トラップ型メモリ素子においても、漏れ電流により保存されたデータを長時間正常に維持する特性、すなわち、リテンション特性を維持しつつ電荷を保存でき、かつメモリセルサイズを縮小させるために、多くの努力がなされつつある。 Also in charge trap memory device, characteristics maintained for a long period of time normally the data stored by the leakage current, i.e., to save the charge while maintaining the retention property, and in order to reduce the memory cell size, many It is being made of the effort. したがって、それぞれのナノ粒子を、独立した一つのメモリセルとして使用すれば、メモリセルサイズを非常に縮小させた、高集積メモリを具現できると予想される。 Thus, each of the nanoparticles, if used as an independent one memory cell, very to reduce the size of the memory cell is expected to be implemented highly integrated memory.

しかしながら、メモリの集積度を増大させるために単位面積当たりナノ粒子の数を増大させれば、ナノ粒子に蓄積される電荷量が増大して、メモリの速度及び性能が向上するが、ナノ粒子の密度が増大するにつれてナノ粒子間の距離が近づいて、ナノ粒子間のトンネリングによって漏れ電流が増大する問題が激しくなる。 However, if increasing the number per unit area nanoparticles to increase the integration degree of memory, amount of charge accumulated in the nanoparticles is increased, the speed and performance of the memory is improved, the nanoparticles approaching distance between the nanoparticles as the density increases, intensifies the problem of leakage current increases by tunneling between the nanoparticles. また、漏れ電流が増大すれば、情報維持時間が低下して、メモリ性能が低下する。 Further, if increased leakage current, information maintenance time is reduced, memory performance is lowered. また、ナノ粒子の密度を増大させれば、メモリを製造する過程で金属ナノ粒子が互いに集まって、素子の性能が落ちる現象が生じる。 Further, if increasing the density of the nanoparticles, gathered metal nanoparticles to each other in the process of manufacturing a memory, it caused a phenomenon that the performance of the device drops.

そこで、本発明は、このような問題に鑑みてなされたもので、その目的は、ナノ粒子の密度の増大に伴う漏れ電流の増大やナノ粒子が互いに集まってしまうという問題を改善することが可能な、新規かつ改良された電荷トラップ型メモリ素子及びその製造方法を提供することにある。 The present invention has been made in view of such problems, and its object is possible to improve the problem of increased or nanoparticles of leakage current with increasing density of the nanoparticles clump together to each other Do is to provide a new and improved charge trap memory device and a manufacturing method thereof.

上記課題を解決するために、本発明のある観点によれば、基板と、基板上に形成され、電荷トラップ層を有するゲート構造体と、を備え、上記電荷トラップ層は、電荷トラップ性の良好なナノ粒子(電荷トラップ性ナノ粒子)と絶縁性のナノ粒子(絶縁性ナノ粒子)との複合体で形成される電荷トラップ型メモリ素子が提供される。 In order to solve the above problems, according to an aspect of the present invention, a substrate, formed on a substrate, and a gate structure having a charge trapping layer, the charge trapping layer, good charge trapping nanoparticles charge trap memory device is formed of a composite of (charge trapping nanoparticles) and insulating nanoparticles (insulating nanoparticles) are provided such.

上記の複合体は、電荷トラップ性の良好なナノ粒子と絶縁性ナノ粒子との複合体溶液を固形化して形成され、上記複合体溶液中の電荷トラップ性の良好なナノ粒子と絶縁性ナノ粒子とは、有機溶媒を使用する液相合成を通じて互いに混ざりあうことが可能な界面活性剤で、キャッピングされている(覆われている)ように構成してもよい。 The above complex is formed by solidifying a complex solution of charge trapping nanoparticles and insulating nanoparticles, charge trapping nanoparticles and insulating nanoparticles of the complex solution and is a surfactant which can be mixes with each other through a liquid phase synthesis using organic solvents, may be constructed as is capped (covered).

上記の電荷トラップ性ナノ粒子は、(1)Pt、Pd、Ni、Ru、Co、Cr、Mo、W、Mn、Fe、Ru、Os、Ph、Ir、Ta、Au、Agからなる群より選択されたいずれか一つあるいは二種以上の合金からなる金属ナノ粒子、(2)Si、Geを含む単一元素化合物、及びSiC、SiGeを含む二元素化合物からなる群より選択されたIV族半導体からなるナノ粒子、(3)CdSe、CdTe、ZnS、ZnSe、ZnTe、ZnO、HgS、HgSe、HgTeの二元素化合物、CdSeS、CdSeTe、CdSTe、ZnSeS、ZnSeTe、ZnSTe、HgSeS、HgSeTe、HgSTe、CdZnS、CdZnSe、CdZnTe、CdHgS、CdHgSe、CdHgTe、HgZnS、HgZnS Additional charge trapping nanoparticles (1) Selection Pt, Pd, Ni, Ru, Co, Cr, Mo, W, Mn, Fe, Ru, Os, Ph, Ir, Ta, Au, from the group consisting of Ag have been any one or metal nanoparticles composed of two or more alloys, (2) Si, single element compounds containing Ge, and SiC, IV group semiconductor selected from the group consisting of two element compound containing SiGe nanoparticles consisting of, (3) CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, two element compound of HgTe, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnS の三元素化合物、及びHgZnTe、CdZnSeS、CdZnSeTe、CdZnSTe、CdHgSeS、CdHgSeTe、CdHgSTe、HgZnSeS、HgZnSeTe、HgZnSTeの四元素化合物からなる群より選択されたII−VI族化合物半導体ナノ粒子、(4)GaN、GaP、GaAs、GaSb、AlN、AlP、AlAs、AlSb、InN、InP、InAs、InSbの二元素化合物、GaNP、GaNAs、GaNSb、GaPAs、GaPSb、AlNP、AlNAs、AlNSb、AlPAs、AlPSb、InNP、InNAs、InNSb、InPAs、InPSb、GaAlNPの三元素化合物、及びGaAlNAs、GaAlNSb、GaAlPAs、GaAlPSb、GaInNP Ternary compounds, and HgZnTe, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, II-VI group compound semiconductor nanoparticles selected from the group consisting of classical element compound of HgZnSTe, (4) GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, two element compound of InSb, GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InNP, InNAs, InNSb, InPAs, InPSb, ternary compounds of GaAlNP, and GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP GaInNAs、GaInNSb、GaInPAs、GaInPSb、InAlNP、InAlNAs、InAlNSb、InAlPAs、InAlPSbの四元素化合物からなる群より選択されたIII−V族化合物半導体ナノ粒子、(5)SnS、SnSe、SnTe、PbS、PbSe、PbTeの二元素化合物、SnSeS、SnSeTe、SnSTe、PbSeS、PbSeTe、PbSTe、SnPbS、SnPbSe、SnPbTeの三元素化合物及びSnPbSSe、SnPbSeTe、SnPbSTeの四元素化合物からなる群より選択されたIV−VI族化合物半導体ナノ粒子のうち一つあるいは二種以上からなり、上記絶縁性ナノ粒子は、ZnO、ZrO 、SiO 、SnO 、TiO 、HfO 、Ba GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, III-V group compound selected from the group consisting of classical element compound of InAlPSb semiconductor nanoparticles, (5) SnS, SnSe, SnTe, PbS, PbSe, two element compound of PbTe, SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, ternary compounds and SnPbSSe of SnPbTe, SnPbSeTe, IV-VI group compound selected from the group consisting of classical element compound of SnPbSTe semiconductor consists of one or two or more of the nanoparticles, the insulating nanoparticles, ZnO, ZrO 2, SiO 2 , SnO 2, TiO 2, HfO 2, Ba iO 、CeO 、Al 、Ta 、In を含む酸化物ナノ粒子、シリコン窒化物及びシリコンオキシナイトライドを含む窒化物ナノ粒子、C(carbon、diamond)、II−V族、III−V族化合物半導体物質粒子からなる群より選択されたいずれか一つあるいは二種以上からなるように構成してもよい。 iO 3, CeO 2, Al 2 O 3, Ta 2 O 5, In 2 oxide nanoparticles containing O 3, nitrides nanoparticles comprising silicon nitride and silicon oxynitride, C (carbon, diamond), II -V family, may be configured to consist of any one or two or more selected from the group consisting of group III-V compound semiconductor material particle.

上記の界面活性剤は、末端にCOOH基を持つ炭素数6〜22のアルカンまたはアルケン、末端にPOOH基を持つ炭素数6〜22のアルカンまたはアルケン、または末端にSOOH基を持つ炭素数6〜22のアルカンまたはアルケン、及び末端にNH 基を持つ炭素数6〜22のアルカンまたはアルケンのうちいずれか一つからなるように構成してもよい。 The above surfactant, the number of carbon alkanes or alkenes having 6 to 22 carbon atoms with a COOH group at an end, alkane or alkene having a carbon with a terminal to POOH group 6-22, or the end, with SOOH group 6 22 alkanes or alkenes, and may be configured to consist of any one of alkane or alkene having 6 to 22 carbon atoms having a NH 2 group at the terminal.

上記の界面活性剤は、オレイン酸、ステアリン酸、パルミチン酸、へキシルホスホン酸、n−オクチルホスホン酸、テトラデシルホスホン酸、オクタデシルホスホン酸、n−オクチルアミン、ヘキサデシルアミンからなる群より選択された少なくともいずれか一つであるように構成してもよい。 The above surfactant is oleic acid, stearic acid, palmitic acid, to Kishiruhosuhon acid, n- octyl phosphonic acid, tetradecyl phosphonic acid, octadecyl phosphonic acid, n- octylamine, is selected from the group consisting of hexadecylamine it may be configured such that at least is any one was.

上記の界面活性剤は、末端にCOOH基を持つ炭素数6〜22のアルカンまたはアルケン、末端にPOOH基を持つ炭素数6〜22のアルカンまたはアルケン、または末端にSOOH基を持つ炭素数6〜22のアルカンまたはアルケン、及び末端にNH 基を持つ炭素数6〜22のアルカンまたはアルケンのうちいずれか一つからなるように構成してもよい。 The above surfactant, the number of carbon alkanes or alkenes having 6 to 22 carbon atoms with a COOH group at an end, alkane or alkene having a carbon with a terminal to POOH group 6-22, or the end, with SOOH group 6 22 alkanes or alkenes, and may be configured to consist of any one of alkane or alkene having 6 to 22 carbon atoms having a NH 2 group at the terminal.

上記の電荷トラップ性ナノ粒子は、(1)Pt、Pd、Ni、Ru、Co、Cr、Mo、W、Mn、Fe、Ru、Os、Ph、Ir、Ta、Au、Agからなる群より選択されたいずれか一つあるいは二種以上の合金からなる金属ナノ粒子、(2)Si、Geを含む単一元素化合物及びSiC、SiGeを含む二元素化合物からなる群より選択されたIV族半導体からなるナノ粒子、(3)CdSe、CdTe、ZnS、ZnSe、ZnTe、ZnO、HgS、HgSe、HgTeの二元素化合物、CdSeS、CdSeTe、CdSTe、ZnSeS、ZnSeTe、ZnSTe、HgSeS、HgSeTe、HgSTe、CdZnS、CdZnSe、CdZnTe、CdHgS、CdHgSe、CdHgTe、HgZnS、HgZnSe Additional charge trapping nanoparticles (1) Selection Pt, Pd, Ni, Ru, Co, Cr, Mo, W, Mn, Fe, Ru, Os, Ph, Ir, Ta, Au, from the group consisting of Ag They have been any one or metal nanoparticles composed of two or more alloys, (2) Si, single element compound containing Ge and SiC, group IV semiconductor selected from the group consisting of two element compound containing SiGe nanoparticles made, (3) CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, two element compound of HgTe, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe , CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe 三元素化合物及びHgZnTe、CdZnSeS、CdZnSeTe、CdZnSTe、CdHgSeS、CdHgSeTe、CdHgSTe、HgZnSeS、HgZnSeTe、HgZnSTeの四元素化合物からなる群より選択されたII−VI族化合物半導体ナノ粒子、(4)GaN、GaP、GaAs、GaSb、AlN、AlP、AlAs、AlSb、InN、InP、InAs、InSbの二元素化合物、GaNP、GaNAs、GaNSb、GaPAs、GaPSb、AlNP、AlNAs、AlNSb、AlPAs、AlPSb、InNP、InNAs、InNSb、InPAs、InPSb、GaAlNPの三元素化合物及びGaAlNAs、GaAlNSb、GaAlPAs、GaAlPSb、GaInNP、Ga Ternary compounds and HgZnTe, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, II-VI group compound semiconductor nanoparticles selected from the group consisting of classical element compound of HgZnSTe, (4) GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, two element compound of InSb, GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InNP, InNAs, InNSb, InPAs, InPSb, ternary compounds and GaAlNAs of GaAlNP, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, Ga nNAs、GaInNSb、GaInPAs、GaInPSb、InAlNP、InAlNAs、InAlNSb、InAlPAs、InAlPSbの四元素化合物からなる群より選択されたIII−V族化合物半導体ナノ粒子、(5)SnS、SnSe、SnTe、PbS、PbSe、PbTeの二元素化合物、SnSeS、SnSeTe、SnSTe、PbSeS、PbSeTe、PbSTe、SnPbS、SnPbSe、SnPbTeの三元素化合物及びSnPbSSe、SnPbSeTe、SnPbSTeの四元素化合物からなる群より選択されたIV−VI族化合物半導体ナノ粒子のうち一つあるいは二種以上からなるように構成してもよい。 nNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, III-V group compound selected from the group consisting of classical element compound of InAlPSb semiconductor nanoparticles, (5) SnS, SnSe, SnTe, PbS, PbSe, two element compound of PbTe, SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, ternary compounds and SnPbSSe of SnPbTe, SnPbSeTe, IV-VI group compound selected from the group consisting of classical element compound of SnPbSTe semiconductor it may be configured to be composed of one or two or more of the nanoparticles.

上記の絶縁性ナノ粒子は、ZnO、ZrO 、SiO 、SnO 、TiO 、HfO 、BaTiO 、CeO 、Al 、Ta 、In を含む酸化物ナノ粒子、シリコン窒化物及びシリコンオキシナイトライドを含む窒化物ナノ粒子、C(carbon、diamond)、II−V族、III−V族化合物半導体物質粒子からなる群より選択されたいずれか一つあるいは二種以上からなるように構成してもよい。 Additional insulating nanoparticles, ZnO, oxide nanoparticles containing ZrO 2, SiO 2, SnO 2 , TiO 2, HfO 2, BaTiO 3, CeO 2, Al 2 O 3, Ta 2 O 5, In 2 O 3 particles, nitride nanoparticles comprising silicon nitride and silicon oxynitride, C (carbon, diamond), II-V group, III-V compound semiconductor of any one or two selected from the group consisting of material particles it may be configured in such a way that the above species.

すなわち、上記の電荷トラップ性ナノ粒子は、合金からなる金属ナノ粒子、IV族半導体からなるナノ粒子、II−VI族化合物半導体ナノ粒子、III−V族化合物半導体ナノ粒子、およびIV−VI族化合物半導体ナノ粒子からなる群より選択された一つあるいは二種以上から構成されてもよい。 That is, the charge trapping nanoparticles, the metal nanoparticles composed of an alloy, nanoparticles composed of Group IV semiconductor, II-VI group compound semiconductor nanoparticle, III-V compound semiconductor nanoparticles, and group IV-VI compound it may be constructed from the selected one or two or more from the group consisting of semiconductor nanoparticles.

上記の合金からなる金属ナノ粒子は、Pt、Pd、Ni、Ru、Co、Cr、Mo、W、Mn、Fe、Ru、Os、Ph、Ir、Ta、Au、およびAgからなる群より選択されたいずれか一つあるいは二種以上の合金を含むように構成してもよい。 Metal nanoparticles composed of the alloy, Pt, Pd, Ni, Ru, Co, Cr, Mo, W, Mn, Fe, Ru, Os, Ph, Ir, Ta, is selected from the group consisting of Au, and Ag it may be configured to include any one or two or more kinds of alloy.

上記のIV族半導体からなるナノ粒子は、Si、Ge、SiC、およびSiGeからなる群より選択されたIV族半導体を含んでもよい。 Nanoparticles comprising the above group IV semiconductors, Si, Ge, SiC, and may include a group IV semiconductor selected from the group consisting of SiGe.

上記のII−VI族化合物半導体ナノ粒子は、CdSe、CdTe、ZnS、ZnSe、ZnTe、ZnO、HgS、HgSe、HgTe、CdSeS、CdSeTe、CdSTe、ZnSeS、ZnSeTe、ZnSTe、HgSeS、HgSeTe、HgSTe、CdZnS、CdZnSe、CdZnTe、CdHgS、CdHgSe、CdHgTe、HgZnS、HgZnSe、HgZnTe、CdZnSeS、CdZnSeTe、CdZnSTe、CdHgSeS、CdHgSeTe、CdHgSTe、HgZnSeS、HgZnSeTe、およびHgZnSTeからなる群より選択されたII−VI族化合物半導体を含んでも良い。 Said Group II-VI compound semiconductor nanoparticles, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, and also include a group II-VI compound semiconductor selected from the group consisting of HgZnSTe good.

上記のIII−V族化合物半導体ナノ粒子は、GaN、GaP、GaAs、GaSb、AlN、AlP、AlAs、AlSb、InN、InP、InAs、InSb、GaNP、GaNAs、GaNSb、GaPAs、GaPSb、AlNP、AlNAs、AlNSb、AlPAs、AlPSb、InNP、InNAs、InNSb、InPAs、InPSb、GaAlNP、GaAlNAs、GaAlNSb、GaAlPAs、GaAlPSb、GaInNP、GaInNAs、GaInNSb、GaInPAs、GaInPSb、InAlNP、InAlNAs、InAlNSb、InAlPAs、およびInAlPSbからなる群より選択されたIII−V族化合物半導体を含んでもよい。 Said group III-V compound semiconductor nanoparticles, GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb, GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP, GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, and from the group consisting of InAlPSb it may include a selected group III-V compound semiconductor.

IV−VI族化合物半導体ナノ粒子は、SnS、SnSe、SnTe、PbS、PbSe、PbTe、SnSeS、SnSeTe、SnSTe、PbSeS、PbSeTe、PbSTe、SnPbS、SnPbSe、SnPbTe、SnPbSSe、SnPbSeTe、およびSnPbSTeからなる群より選択されたIV−VI族化合物半導体を含んでも良い。 IV-VI compound semiconductor nanoparticles, SnS, SnSe, SnTe, PbS, PbSe, PbTe, SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe, SnPbSSe, SnPbSeTe, and from the group consisting of SnPbSTe it may include a selected group IV-VI compound semiconductor.

また、上記絶縁性ナノ粒子は、酸化物ナノ粒子、窒化物ナノ粒子、炭素、II−V族化合物半導体物質粒子、およびIII−V族化合物半導体物質粒子からなる群より選択されたいずれか一つあるいは二種以上からなるように構成してもよい。 Further, the insulating nanoparticles, any one of oxide nanoparticles, selected from the group consisting of nitride nanoparticles, carbon, II-V group compound semiconductor material particles, and group III-V compound semiconductor material particles or it may be configured to consist of two or more.

上記の酸化物ナノ粒子は、ZnO、ZrO 、SiO 、SnO 、TiO 、HfO 、BaTiO 、CeO 、Al 、Ta 、In を含むように構成してもよい。 Configured oxide nanoparticles described above include ZnO, a ZrO 2, SiO 2, SnO 2 , TiO 2, HfO 2, BaTiO 3, CeO 2, Al 2 O 3, Ta 2 O 5, In 2 O 3 it may be.

上記の窒化物ナノ粒子は、シリコン窒化物及びシリコンオキシナイトライドを含むように構成してもよい。 The nitride nanoparticles may be configured to include a silicon nitride and silicon oxynitride.

上記の炭素としては、例えば、炭素の単体やダイアモンド等を挙げることができる。 As the carbon, for example, a simple substance or diamond like carbon.

また、上記の電荷トラップ性ナノ粒子は、合金からなる金属ナノ粒子、IV族半導体からなるナノ粒子、II−VI族化合物半導体ナノ粒子、III−V族化合物半導体ナノ粒子、およびIV−VI族化合物半導体ナノ粒子からなる群より選択された一つあるいは二種以上から構成され、かつ、上記絶縁性ナノ粒子は、酸化物ナノ粒子、窒化物ナノ粒子、炭素、II−V族化合物半導体物質粒子、およびIII−V族化合物半導体物質粒子からなる群より選択されたいずれか一つあるいは二種以上から構成されてもよい。 In addition, the charge trapping nanoparticles, the metal nanoparticles composed of an alloy, nanoparticles composed of Group IV semiconductor, II-VI group compound semiconductor nanoparticle, III-V compound semiconductor nanoparticles, and group IV-VI compound consists semiconductor nanoparticle comprising the selected one or two or more from the group of, and the insulating nanoparticles, oxide nanoparticles, nitride nanoparticles, carbon, II-V group compound semiconductor material particle, and it may be composed of any one or two or more kinds group III-V compound selected from the group consisting of a semiconductor material particle.

また、上記の絶縁性ナノ粒子は、電荷トラップ性ナノ粒子よりエネルギーバンドギャップの大きい物質からなるように構成してもよい。 The above-mentioned insulating nanoparticles may be configured such that a material having a large energy band gap than the charge trapping nanoparticles.

上記のゲート構造体は、基板と電荷トラップ層との間に設けられるトンネル絶縁膜と、電荷トラップ層上に形成されるブロッキング絶縁膜と、ブロッキング絶縁膜上に形成されるゲート電極と、をさらに備えるように構成してもよい。 It said gate structure comprises a tunnel insulation film provided between the substrate and the charge trapping layer, and the blocking insulating layer formed on the charge trapping layer, a gate electrode formed on the blocking insulating layer, a further it may be configured to include.

トンネル絶縁膜と接触するように基板に形成された、第1不純物領域及び第2不純物領域をさらに備えるように構成してもよい。 It formed in the substrate in contact with the tunnel insulating film may be configured to further comprise a first impurity region and the second impurity region.

上記課題を解決するために、本発明の別の観点によれば、基板上に電荷トラップ層を有するゲート構造体を備える、電荷トラップ型メモリ素子の製造方法であって、上記電荷トラップ層を形成する工程は、電荷トラップ性ナノ粒子と絶縁性ナノ粒子との複合体溶液を塗布する工程と、上記複合体溶液を固形化して複合体を形成する工程と、を含むことを特徴とする、電荷トラップ型メモリ素子の製造方法が提供される。 In order to solve the above problems, according to another aspect of the present invention, a gate structure having a charge trapping layer on the substrate, a method of manufacturing a charge trap memory device, forming the charge trapping layer to process is characterized in that it comprises the steps of applying a composite solution of charge trapping nanoparticles and insulating nanoparticles, forming a complex with solidifying the complex solution, the charge method of manufacturing a trap memory device is provided.

上記課題を解決するために、本発明のさらに別の観点によれば、基板上に電荷トラップ層を有するゲート構造体を備える電荷トラップ型メモリ素子の製造方法であって、上記電荷トラップ層を有するゲート構造体を形成する工程を備え、当該電荷トラップ層を形成する工程は、電荷トラップ性ナノ粒子と絶縁性ナノ粒子との複合体溶液を塗布する工程と、この複合体溶液を固形化して複合体を形成する工程と、を含むことを特徴とする、電荷トラップ型メモリ素子の製造方法が提供される。 In order to solve the above problems, according to a further aspect of the present invention, there is provided a method of manufacturing a charge trap memory device comprising a gate structure having a charge trapping layer on the substrate, having the charge trapping layer a step of forming a gate structure, the step of forming the charge trap layer includes the steps of applying a composite solution of charge trapping nanoparticles and insulating nanoparticles, the complex solution was solidified composite characterized in that it comprises a step of forming a body, a method of manufacturing a charge trap memory device is provided.

上記の複合体溶液は、スピンコーティング、ディップコーティング、ドロップキャスティング及びセルフアセンブリのうちいずれか一つで塗布されるように構成してもよい。 The above complex solution, spin coating, dip coating, may be configured to be applied at one of drop casting and self assembly.

上記のゲート構造体を形成する工程は、電荷トラップ層の形成前に、基板上にトンネル絶縁膜を形成する工程と、電荷トラップ層上にブロッキング絶縁膜を形成する工程と、ブロッキング絶縁膜上にゲート電極を形成する工程と、をさらに含むように構成してもよい。 Forming a gate structure above, before formation of the charge trapping layer, forming a tunnel insulating film on a substrate, forming a blocking insulating layer on the charge trapping layer, on the blocking insulating layer forming a gate electrode, it may be configured to further include.

第1不純物領域及び第2不純物領域が、トンネル絶縁膜と接触するように、基板にさらに形成されるように構成してもよい。 First impurity regions and the second impurity region is in contact with the tunnel insulating film may be configured to further be formed on the substrate.

上記のように、本発明によれば、電子トラップ層を金属または半導体ナノ粒子のみで形成した場合に、ナノ粒子の密度の増大につれて漏れ電流が増大するか、互いに集まる問題を改善できるように、電荷トラップ性の良好なナノ粒子と絶縁性ナノ粒子との複合体を使用する電荷トラップ型メモリ素子及びその製造方法を提供することができる。 As described above, according to the present invention, when the electron trapping layer is formed only of a metal or semiconductor nanoparticles, or leakage current with increasing density of the nanoparticles is increased, so that it can improve the gathering problem together, it is possible to provide a charge trap memory device and a manufacturing method thereof using a complex of charge trapping nanoparticles and insulating nanoparticles.

本発明によれば、電荷トラップ性の良好なナノ粒子が絶縁性ナノ粒子の間に存在するので、既存の電荷トラップ性の良好なナノ粒子のみを使用してメモリを形成する場合に問題になった金属ナノ粒子が互いに集まる現象が生じない。 According to the present invention, the charge trapping nanoparticles are present between the insulating nanoparticles, a problem when forming memory using only good nanoparticles existing charge trapping metal nano-particles does not occur a phenomenon that gather each other.

また、本発明の電荷トラップ型メモリ素子によれば、電荷トラップ性の良好なナノ粒子が絶縁性ナノ粒子の複合体からなる電荷トラップ層を備えることにより、優秀なリテンション特性を持つことができる。 Further, according to the charge trap memory device of the present invention, by providing a charge trapping layer charge trapping nanoparticles comprises a composite of insulating nanoparticles can have excellent retention properties.

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。 Reference will now be described in detail preferred embodiments of the present invention. なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。 In the specification and the drawings, components having substantially the same function and structure are a repeated explanation thereof by referring to the figures.

本発明は、メモリ素子及びその製造方法に係り、より詳細には、ナノ粒子の複合体を利用した電荷トラップ型メモリ素子及びその製造方法に関する。 The present invention relates to a memory device and a manufacturing method thereof, and more particularly, to a charge trap memory device and a manufacturing method thereof using a complex of nanoparticles.

図1は、本発明の一実施形態による電荷トラップ型メモリ素子10を概略的に示す。 1, a charge trap memory device 10 according to an embodiment of the present invention is shown schematically. 図1での各層や領域の厚さは、明確性のために誇張して図示した。 The thickness of each layer and area of ​​in FIG. 1, shown exaggerated for clarity.

図1を参照すれば、本発明の一実施形態による電荷トラップ型メモリ素子10は、基板11と、この基板11上に形成されたゲート構造体20とを備える。 Referring to FIG. 1, the charge trap memory device 10 according to an embodiment of the present invention includes a substrate 11, a gate structure 20 formed on the substrate 11.

基板11には、所定の導電性不純物がドーピングされた第1不純物領域13及び第2不純物領域15が形成されている。 The substrate 11, the first impurity region 13 and the second impurity region 15 in which a predetermined conductive impurities are doped is formed. 第1不純物領域13及び第2不純物領域15のうち一つは、ドレインD、残りの一つはソースSとして用いられる。 One of the first impurity region 13 and the second impurity region 15, the drain D, the remaining one is used as the source S.

ゲート構造体20は、電荷トラップ層23を備える。 The gate structure 20 includes a charge trapping layer 23. 基板11と電荷トラップ層23との間には、トンネル絶縁膜21が設けられている。 Between the substrate 11 and the charge trapping layer 23, the tunnel insulating film 21 is provided. このトンネル絶縁膜21は、第1不純物領域13及び第2不純物領域15と接触するように、基板11上に形成される。 The tunnel insulating film 21 is in contact with the first impurity region 13 and the second impurity region 15 is formed on the substrate 11. 電荷トラップ層23上には、ブロッキング絶縁膜25が形成され、ブロッキング絶縁膜25上にゲート電極27が形成される。 On the charge trapping layer 23, the blocking insulating film 25 is formed, the gate electrode 27 is formed on the blocking insulating layer 25. 基板11上に、トンネル絶縁膜21、電荷トラップ層23、ブロッキング絶縁膜25及びゲート電極27の順序に積層される。 On the substrate 11, the tunnel insulating film 21, the charge trapping layer 23, are laminated in the order of the blocking insulating layer 25 and the gate electrode 27.

トンネル絶縁膜21は、単層構造で、例えばSiO を用いて形成できる。 Tunnel insulating film 21, a single-layer structure, for example can be formed using SiO 2. また、トンネル絶縁膜21は、相異なるエネルギーバンドギャップを持つ物質を用いて複数層構造で形成されてもよい。 Further, the tunnel insulating film 21, a material having a different energy band gap may be formed in a multilayer structure using. このような複数層構造からなるトンネル絶縁膜を持つメモリ素子については、本出願人により提案された大韓民国特許出願2005−111046号に開示されているので、これを参照することとし、ここでは、これについてのさらに詳細な説明は省略する。 For memory devices having a tunnel insulating film having such a multilayer structure, it is disclosed in Korean Patent Application No. 2005-111046 proposed by the present applicant, and referring to this, here, this a more detailed description of thereof is omitted.

ブロッキング絶縁膜25は、単一層または多層構造で形成できる。 Blocking insulating layer 25 may be formed of a single layer or multilayer structure. ブロッキング絶縁膜25を単一構造で形成する場合、このブロッキング絶縁膜25はSiO で形成されるか、トンネル絶縁膜21より高い誘電率を持つ物質であるhigh−k物質、例えば、Si 、Al 、HfO 、Ta またはZrO で形成されてもよい。 When forming a blocking insulating layer 25 in a single structure, or the blocking insulating layer 25 is formed by SiO 2, high-k material is a material having a higher dielectric constant than the tunnel insulating film 21, for example, Si 3 N 4, Al 2 O 3, HfO 2, Ta may be formed by 2 O 5 or ZrO 2.

ブロッキング絶縁膜25を複数層構造で形成する場合、ブロッキング絶縁膜25は、SiO のような通常用いられる絶縁物質からなる絶縁層と、トンネル絶縁膜21より高い誘電率を持つ物質で形成された高誘電体層とを備えて、二層またはそれ以上で構成されてもよい。 When forming a blocking insulating layer 25 in multilayer structure, blocking insulating film 25, an insulating layer made of ordinary insulating materials used, such as SiO 2, it is formed of a material having a higher dielectric constant than the tunnel insulating film 21 and a high dielectric layer may be composed of two layers or more.

ブロッキング絶縁膜25をこのように単層または高誘電体層を有する多層構造で形成することについては、本出願人により提案された大韓民国特許出願2005−108126号に開示されているので、これを参照することとし、ここでは、これについてのさらに詳細な説明は省略する。 Since the blocking insulating film 25 for thus forming a multilayer structure having a single layer or high dielectric layer is disclosed in Korean Patent Application No. 2005-108126 proposed by the present applicant, reference to this and that, in this case, is omitted a more detailed description of this.

図1は、トンネル絶縁膜21及びブロッキング絶縁膜25それぞれが、単層構造で形成された場合を例示的に示す。 1, each tunnel insulating film 21 and the blocking insulating layer 25, exemplarily showing a case formed of a single layer structure.

ゲート電極27は、金属膜で形成できる。 The gate electrode 27 may be formed of a metal film. 例えば、ゲート電極27は、アルミニウム(Al)で形成でき、それ以外にも、通常的に半導体メモリ素子のゲート電極27として使われるRu、TaN金属またはNiSiなどのシリサイド(silicide)物質で形成してもよい。 For example, the gate electrode 27, an aluminum can formed by (Al), besides that, Ru being commonly used as the gate electrode 27 of the semiconductor memory device, formed by silicide (silicide) materials such as TaN metal or NiSi it may be.

本発明による電荷トラップ型メモリ素子10において、電荷トラップ層23は、電荷トラップ性の良好なナノ粒子23aと絶縁性ナノ粒子23bの複合体からなる。 In the charge trap memory device 10 according to the present invention, the charge trapping layer 23 is made of a complex with good nanoparticles 23a of the charge trapping dielectric nanoparticles 23b.

この電荷トラップ層23は、電荷トラップ性の良好なナノ粒子23a溶液と絶縁性ナノ粒子23b溶液との複合体溶液を固形化させて形成できる。 The charge trap layer 23 may be formed complex solution is solidifying the charge trapping nanoparticles 23a solution and the insulating nanoparticles 23b solution. この時、電荷トラップ性の良好なナノ粒子23a及び絶縁性ナノ粒子23bは、それぞれ有機溶媒を使用する液相合成を通じて互いに混ざりあうことが可能な界面活性剤でキャッピングして形成されることが望ましい。 At this time, the better the nanoparticles 23a and insulating nanoparticles 23b of the charge trapping is preferably formed by capping with a surfactant capable mixes with each other through a liquid phase synthesis using organic solvents respectively . すなわち、電荷トラップ性の良好なナノ粒子23a及び絶縁性ナノ粒子23bは、それぞれ有機溶媒を使用する液相合成を通じて互いに混ざりあうことが可能な界面活性剤によって、覆われることが望ましい。 That is, good nanoparticles 23a and insulating nanoparticles 23b of the charge trapping properties, by a surfactant which can be mixes with each other through a liquid phase synthesis using organic solvents each are desirably covered.

電荷トラップ性の良好なナノ粒子23a(以下、必要に応じてナノ粒子23aと略記する。)は、例えば、(1)Pt、Pd、Ni、Ru、Co、Cr、Mo、W、Mn、Fe、Ru、Os、Ph、Ir、Ta、Au、Agを含むグループのなかから選択されたいずれか一つあるいは二種以上の合金からなる金属ナノ粒子、(2)Si、Geを含む単一元素化合物、及びSiC、SiGeを含む二元素化合物を含むグループのなかから選択されたIV族半導体からなるナノ粒子、(3)CdSe、CdTe、ZnS、ZnSe、ZnTe、ZnO、HgS、HgSe、HgTeの二元素化合物、CdSeS、CdSeTe、CdSTe、ZnSeS、ZnSeTe、ZnSTe、HgSeS、HgSeTe、HgSTe、CdZnS、CdZ Charge trapping nanoparticles 23a (hereinafter, abbreviated as nanoparticles 23a if necessary.), For example, (1) Pt, Pd, Ni, Ru, Co, Cr, Mo, W, Mn, Fe , single element containing Ru, Os, Ph, Ir, Ta, Au, metal nanoparticles composed of any one or two or more alloys selected from among the group including Ag, the (2) Si, Ge compounds, and SiC, nanoparticles composed of selected group IV semiconductor among a group including a two-element compound containing SiGe, (3) CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, of HgTe two element compound, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZ Se、CdZnTe、CdHgS、CdHgSe、CdHgTe、HgZnS、HgZnSeの三元素化合物、及びHgZnTe、CdZnSeS、CdZnSeTe、CdZnSTe、CdHgSeS、CdHgSeTe、CdHgSTe、HgZnSeS、HgZnSeTe、HgZnSTeの四元素化合物を含むグループのなかから選択されたII−VI族化合物半導体ナノ粒子、(4)GaN、GaP、GaAs、GaSb、AlN、AlP、AlAs、AlSb、InN、InP、InAs、InSbの二元素化合物、GaNP、GaNAs、GaNSb、GaPAs、GaPSb、AlNP、AlNAs、AlNSb、AlPAs、AlPSb、InNP、InNAs、InNSb、InPAs、InPSb、GaAlNPの Se, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, ternary compounds of HgZnSe, and HgZnTe, CdZnSeS, CdZnSeTe, CdZnSTe, selected CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, from among the group including classical element compound of HgZnSTe group II-VI compound semiconductor nanoparticle, (4) GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, two element compound of InSb, GaNP, GaNAs, GaNSb, GaPAs, GaPSb , AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InNP, InNAs, InNSb, InPAs, InPSb, of GaAlNP 元素化合物、及びGaAlNAs、GaAlNSb、GaAlPAs、GaAlPSb、GaInNP、GaInNAs、GaInNSb、GaInPAs、GaInPSb、InAlNP、InAlNAs、InAlNSb、InAlPAs、InAlPSbの四元素化合物を含むグループのなかから選択されたIII−V族化合物半導体ナノ粒子、(5)SnS、SnSe、SnTe、PbS、PbSe、PbTeの二元素化合物、SnSeS、SnSeTe、SnSTe、PbSeS、PbSeTe、PbSTe、SnPbS、SnPbSe、SnPbTeの三元素化合物、及びSnPbSSe、SnPbSeTe、SnPbSTeの四元素化合物を含むグループのうち選択されたIV−VI族化合物半導体ナノ粒子などがあり、この Element compound, and GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, selected group III-V compound semiconductor from among the group including classical element compound of InAlPSb nanoparticles, (5) SnS, SnSe, SnTe, PbS, PbSe, two element compound of PbTe, SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, ternary compounds of SnPbTe, and SnPbSSe, SnPbSeTe, SnPbSTe It includes selected group IV-VI compound semiconductor nanoparticles of the group comprising the classical element compounds of this うち一つあるいは二種以上を選択して使用できる。 Of one or as a combination of two or more can be used.

上記の二元素化合物、三元素化合物または四元素化合物は、均一な濃度で粒子内に存在するか、濃度分布が部分的に異なる状態に分けられて同一粒子内に存在でき、したがって、合金、コア−シェル、多層シェル構造がいずれも可能である。 The above two-element compounds, ternary compounds or quaternary element compound, either present in the particles in a uniform density, can exist in the same particle is divided in a state of concentration distribution partially different, therefore, the alloy, the core - shell, multi-layered shell structure can be both. このようなナノ粒子23aは大きい仕事関数を持っており、電極から伝えられた電子を、安定的に保存することができる。 Such nanoparticles 23a are have a high work function, the electrons transmitted from the electrode, can be stored stably.

絶縁性ナノ粒子23bは、電荷トラップ性の良好なナノ粒子23a間の距離を確保可能にして、漏れ電流が増大するか、電荷トラップ性の良好なナノ粒子同士で集まる現象を防止する機能を行うナノ粒子であって、ZnO、ZrO 、SiO 、SnO 、TiO 、HfO 、BaTiO 、CeO 、Al 、Ta 、In を含む酸化物ナノ粒子、シリコン窒化物、シリコンオキシナイトライドのような窒化物ナノ粒子、C(carbon、diamond)、II−V族、III−V族化合物半導体物質粒子を含むグループのうち選択されたいずれか一つあるいは二種以上からなりうる。 Insulating nanoparticles 23b is to allow secure the distance between good nanoparticles 23a of the charge trapping or leakage current increases, performs the function of preventing a phenomenon that gather in good nano particles of the charge trapping a nanoparticle oxide nanoparticles containing ZnO, a ZrO 2, SiO 2, SnO 2 , TiO 2, HfO 2, BaTiO 3, CeO 2, Al 2 O 3, Ta 2 O 5, in 2 O 3, silicon nitride, nitride nanoparticles, such as silicon oxynitride, C (carbon, diamond), II-V group, any one or two selected from among the group comprising III-V compound semiconductor material particles It may consist of seeds or more. メモリ特性のために、絶縁性ナノ粒子23bは、電荷トラップ性の良好なナノ粒子23aよりエネルギーバンドギャップの大きいものを選択することが望ましい。 For memory properties, insulating nanoparticles 23b, it is desirable to select a larger energy band gap than good nanoparticles 23a of the charge trapping. このとき、同種のナノ粒子として、電荷トラップ性の良好なナノ粒子23aと絶縁性ナノ粒子23bとを共に使用する場合には、仕事関数の低い方が電荷をトラップする役割を行う。 At this time, as nanoparticles of the same type, when used together with a good nanoparticles 23a of the charge trapping properties and insulating nanoparticles 23b performs the role of the lower work function of trapping charges.

電荷トラップ層23を構成するナノ粒子23aと絶縁性ナノ粒子23bとの複合体のうち、ナノ粒子23aが、トンネル絶縁膜21を通過する電荷を保存するトラップサイトの役割を行う。 Among the complex of the nanoparticle 23a and insulating nanoparticles 23b constituting the charge trapping layer 23, the nanoparticles 23a performs a role of trapping site for storing the charges through the tunnel insulating film 21.

ここで、ナノ粒子23aは、大きい仕事関数を持っていて電極から伝えられた電子を安定的に保存することができるので、メモリ素子の電荷トラップ物質に適している。 Here, nanoparticles 23a, since the electrons transmitted from the electrode have a high work function can be stored stably and is suitable for charge trapping material of memory element. また、ナノ粒子23aが金属ナノ粒子である場合に伝導性が高いので、金属ナノ粒子23aで電極を形成してもよく、粒径がナノサイズに小さくなるにつれて、粒子の体積に比べて表面に多く露出された活性電子を利用して触媒として使用してもよい。 Moreover, because of the high conductivity when the nanoparticles 23a are metal nanoparticles may be formed an electrode of a metal nanoparticle 23a, as the particle size decreases to nano size, the surface as compared to the volume of the particle it may be used as a catalyst by using a number exposed active electrons.

ここで、絶縁性ナノ粒子23bは、誘電率の大きさによって絶縁体、半導体または金属特性を表し、光励起により電子及び正孔を生成して電流を発生するか、再び発光するなどの多様な特性を表すことができる。 Here, insulating nanoparticles 23b, an insulating member by the magnitude of the dielectric constant, represents the semiconductor or metal properties, or to generate an electric current to generate electrons and holes by photoexcitation, various properties such as re-emitting it can represent. 例えば、SiO の場合、絶縁体として、または低誘電率を持つlow−k誘電体物質(low−k dielectric material)として応用でき、ZnO、TiO 、CdSe、CdS、CdTe、ZnS、PbS、InPなどの場合、光励起されて電流を生成するか、または伝達する物質として光触媒やソーラーセルに応用でき、HfO 、ZrO 、Si の場合、高い誘電率を持っていて、high−k物質として使用され、ITO(Indium Tin Oxide)、FTO(Fluorine doped Tin Oxide)などは電極としても使用されることができる。 For example, in the case of SiO 2, as an insulator, or can be applied as a low dielectric constant low-k dielectric material having a (low-k dielectric material), ZnO, TiO 2, CdSe, CdS, CdTe, ZnS, PbS, InP for such, or to generate a photoexcited by current, or applicable to the photocatalyst and solar cell as a material for transmitting, when the HfO 2, ZrO 2, Si 3 N 4, have a high dielectric constant, high-k is used as a material, ITO (Indium Tin Oxide), etc. FTO (Fluorine doped Tin Oxide) may be also used as an electrode.

本発明において、上記のナノ粒子23a及び絶縁性ナノ粒子23bは、界面活性剤でキャッピングして形成されるので、比較的簡単な液相工程で非常に均一な大きさ分布を持つように合成でき、合成条件によって大きさ調節が可能である。 In the present invention, the nanoparticles 23a and insulating nanoparticles 23b described above, since it is formed by capping with a surfactant, it can be synthesized to have a very uniform size distribution in a relatively simple liquid phase process , it is possible to size controlled by synthesis conditions.

したがって、液相工程で合成されたナノ粒子23a及び絶縁性ナノ粒子23bを上記のような多様な応用分野に使用すれば、大きさと大きさ分布、表面の条件、薄膜の密度などを調節しやすく、特に、有機溶媒で比較的高い温度で合成されるために結晶性が良くて安定化していて凝集が抑制されるので、ナノ粒子の濃度を高めることができ、これにより素子への適用時に水分による汚染を防止できる長所がある。 Therefore, the use of nanoparticles 23a and insulating nanoparticles 23b synthesized in a liquid phase process in a variety of applications as described above, the size and size distribution, the conditions of the surface, easier to adjust the density, etc. of the thin film in particular, since the aggregation is suppressed are stabilized good crystallinity to be synthesized at a relatively high temperature in an organic solvent, it becomes possible to increase the concentration of the nanoparticles, thereby moisture when applied to the element there is an advantage that can prevent contamination.

また、ナノ粒子23a及び絶縁性ナノ粒子23bの溶液を混合して使用すれば、簡単に2種類以上の特性を同時に活用できる素子を製造することができ、他の種類のナノ粒子の比率を所望の素子の特性に合せて容易に変化させることもできる。 Further, by using a mixture of a solution of nanoparticles 23a and insulating nanoparticles 23b, can easily be manufactured a device which can utilize two or more properties at the same time, the proportion of other kinds of nanoparticles desired It can also be easily changed in accordance with the characteristics of the element.

上記のように有機溶媒上で合成された均一な大きさのナノ粒子23a及び絶縁性ナノ粒子23bを適切な割合で混合し、これを固形化して得られる複合体は、ナノ粒子23a及び絶縁性ナノ粒子23bの固有な特性をいずれも表す。 The nanoparticles 23a and insulating nanoparticles 23b of uniform size which are synthesized on an organic solvent as described above were mixed in the appropriate proportions, the complex obtained by solidifying this, nanoparticles 23a and the insulating any unique characteristics of nanoparticles 23b representative.

本発明で提示するナノ粒子23a及び絶縁性ナノ粒子23bの複合体は、製造が簡単であり、ナノ粒子23aと絶縁性ナノ粒子23bとの比率調節が容易であり、粒径及び分布を調節できる等、様々な長所を持っている。 Complex of nanoparticles 23a and insulating nanoparticles 23b presented in the present invention, manufacturing is simple, easy to proportion adjustment of the nanoparticles 23a and insulating nanoparticles 23b, able to adjust the particle size and distribution etc., it has a variety of advantages.

このような本発明で提示するナノ粒子23a及び絶縁性ナノ粒子23bの複合体は、多様な分野に応用できる。 Complex of nanoparticles 23a and insulating nanoparticles 23b presented in this invention can be applied to various fields.

例えば、大きい仕事関数を持って電荷保存能力の良いPt、Pd、Au、Siなどのナノ粒子と、高い誘電率を持つHfO 、ZrO 、Si などの絶縁性ナノ粒子とを混合した複合体を電荷トラップ型メモリ素子に応用すれば、絶縁性ナノ粒子間に存在する電荷トラップ性の良好なナノ粒子により保存された電荷が容易に漏れないように設計した電荷トラップ型メモリ素子を実現できる。 For example, good charge storage capacity with a high work function Pt, Pd, Au, nano particles such as Si, and an insulating nanoparticles, such as HfO 2, ZrO 2, Si 3 N 4 having a high dielectric constant mixed by applying the complex to a charge trap memory device, a charge trap memory device designed so as not easily leak the charge stored by the charge trapping nanoparticles present between insulating nanoparticles realizable. また、電荷をトラップするナノ粒子のみを素子に使用した時に現れうる、素子工程時にこのナノ粒子が互いに集まって素子の性能が落ちる現象を防止することができる。 Further, it is possible to prevent a phenomenon that can appear, the performance of the device gathered the nanoparticles to each other when the device is step fall when using only the elements nanoparticles trapping charge. また、添加する絶縁性ナノ粒子の比率を変えることによって、電荷をトラップするナノ粒子間の距離及び密度を容易に調節できる。 Further, by changing the ratio of the insulating nanoparticles to be added can be easily adjust the distance and the density between the nanoparticles trapping charge.

さらに他の例で、Pt、Pd、Au、Siなどの電荷トラップ性の良好なナノ粒子と光、すなわち、光子とにより電子と正孔とを望ましく生成するZnO、TiO 、CdSe、CdS、CdTe、ZnS、PbS、InPなどの絶縁性ナノ粒子を混合した複合体をメモリ素子に応用すれば、絶縁性ナノ粒子が光子により生成した電子を他のナノ粒子に保存する光子誘導電荷トラップ型メモリ素子10を製作できる。 In yet another example, Pt, Pd, Au, charge trapping nanoparticles and light, such as Si, i.e., ZnO to produce unwanted electrons and holes by the photons, TiO 2, CdSe, CdS, CdTe , ZnS, PbS, by applying a complex obtained by mixing insulating nanoparticles, such as InP in the memory device, photon induced charge trap memory device that stores electrons insulating nanoparticles was produced by photons to other nanoparticles 10 can be manufactured with.

したがって、本発明による電荷トラップ型メモリ素子10は、電荷トラップ層23の形成に使われたナノ粒子23a及び絶縁性ナノ粒子23bの物質によって、通常的な意味の電荷トラップ型メモリ素子または光子誘導電荷トラップ型メモリ素子になりうる。 Therefore, the charge trap memory device 10 according to the present invention, the material of the nanoparticles 23a and insulating nanoparticles 23b were used to form the charge trapping layer 23, usually meaning a charge trap memory device or photon induced charge It can be a trap memory device. 本発明による電荷トラップ型メモリ素子10は、この2種の概念の電荷トラップ型メモリ素子をいずれも含む。 Charge trap memory device 10 according to the present invention includes both a charge trap memory device of this two concepts.

一方、本発明で提示したナノ粒子23aと絶縁性ナノ粒子23bとの複合体において、ナノ粒子23aが、伝導性が良くて電子をよく伝達するCu、Ag、Au、Ptなどからなり、絶縁性ナノ粒子23bが、光を受けて電子と正孔とを望ましく生成するZnO、TiO 、CdSe、CdS、CdTe、ZnS、PbS、InPなどからなる場合、絶縁性ナノ粒子で生成された電子は、伝導性の良いナノ粒子23aにより容易に電極に移動する。 On the other hand, in a complex with nanoparticles 23a presented in the present invention the insulating nanoparticles 23b, nanoparticles 23a is comprised electrons good conductivity Cu well transmitting, Ag, Au, Pt or the like, an insulating nanoparticles 23b is, ZnO to produce unwanted electrons and holes by receiving light, TiO 2, CdSe, CdS, CdTe, ZnS, PbS, if made of InP, the electrons generated in the insulating nanoparticles, easily move to the electrode by a good conductive nanoparticles 23a. したがって、このような移動現象を利用してソーラーセルなどを具現してもよい。 Therefore, it may be embodied such as solar cell using such a mobile phenomenon. すなわち、本発明で提示したナノ粒子の複合体を利用してソーラーセルを製造してもよい。 That may be produced a solar cell utilizing a composite of the presented nanoparticles present invention.

図1では、電荷トラップ層23が電荷トラップ性の良好なナノ粒子23a及び絶縁性ナノ粒子23bが単層で配列された単層構造の例を示す。 In Figure 1, an example of a charge trapping layer 23 is good nanoparticles 23a and insulating nanoparticles 23b of the charge trapping are arranged in a single layer single layer structure.

この代りに、図2のように、電荷トラップ層23'は、電荷トラップ性の良好なナノ粒子23a及び絶縁性ナノ粒子23bが複層で配列された複層構造に形成されてもよい。 Alternatively, as shown in FIG. 2, the charge trapping layer 23 'is good nanoparticles 23a and insulating nanoparticles 23b of the charge trapping may be formed in multilayer structures arranged in multiple layers. 図2は、本発明の他の実施形態による電荷トラップ型メモリ素子10'を概略的に示すものであって、本発明の他の実施形態による電荷トラップ型メモリ素子10'は、基板11と、この基板11上に形成されたゲート構造体20'とを備える。 Figure 2 shows another embodiment according to the charge trap memory device 10 of the present invention 'the there is shown schematically, another charge trap memory device 10 according to another embodiment of the present invention' includes a substrate 11, and a substrate 11 a gate structure 20 formed on '. 本発明の他の実施形態による電荷トラップ型メモリ素子10'は、ゲート構造体20'の電荷トラップ層23'がナノ粒子23a及び絶縁性ナノ粒子23bが複層で配列された点を除いては、本発明の一実施形態による電荷トラップ型メモリ素子10と実質的に同一である。 Another charge trap memory device 10 according to an embodiment of the present invention ', the gate structure 20', except that the charge trapping layer 23 'of nanoparticles 23a and insulating nanoparticles 23b are arranged in multiple layers is substantially the same as a charge trap memory device 10 according to an embodiment of the present invention.

以下では、電荷トラップ性の良好なナノ粒子23aと絶縁性ナノ粒子23bとの複合体溶液の形成、及びこの複合体溶液を利用して本発明による電荷トラップ型メモリ素子10、10'の電荷トラップ層23、23'の形成について説明する。 Hereinafter, the complex formation of the solution, and the charge trapping a charge trap memory device 10, 10 'according to the present invention utilizing the complex solution of good nanoparticles 23a of the charge trapping dielectric nanoparticles 23b It describes the formation of the layer 23, 23 '.

図3は、電荷トラップ性の良好なナノ粒子23a及び絶縁性ナノ粒子23bの複合体溶液を製造して、これを図1でのトンネル絶縁膜21上に塗布してナノ粒子23a及び絶縁性ナノ粒子23bの複合体からなる電荷トラップ層23、23'を形成する過程を示す。 Figure 3 is manufactured in a conjugate solution of good nanoparticles 23a and insulating nanoparticles 23b of the charge trapping, which was coated on the tunnel insulating film 21 in FIG. 1 nanoparticles 23a and the insulating nano a process of forming a charge trapping layer 23, 23 'made of a composite of particles 23b.

図3を参照すれば、本発明で提示するナノ粒子23aと絶縁性ナノ粒子23bとの複合体を製造するために、まず、有機溶媒を使用する液相合成を通じて互いに混ざりうる界面活性剤でキャッピングして製造されたナノ粒子溶液30及びナノ粒子溶液40を準備する(I)。 Referring to FIG. 3, to produce a complex of nanoparticles 23a presented by the present invention and the insulating nanoparticles 23b, firstly, capped with a surfactant-miscible with each other through the liquid phase synthesis using organic solvents preparing a nanoparticle solution 30 and nanoparticle solution 40 prepared by (I). この二つの溶液30、40を使用して所望の大きさと分布、密度を持つ均一な複合体溶液50を製造し(II)、この複合体溶液50をトンネル絶縁膜21上に塗布する(III、IV)。 Desired size and distribution using two solutions 30 and 40, to produce a homogeneous complex solution 50 having a density (II), coating the complex solution 50 on the tunnel insulating film 21 (III, IV).

この時、二つの溶液を混合して複合体溶液を製造する前に複合する過程で集まる現象を防止するために、溶液に過剰存在しうる界面活性剤を、洗浄工程を経て除去することが望ましい。 At this time, in order to prevent the phenomenon that gather in the process of composite prior to producing the complex solution by mixing two solutions, a surfactant may be excessively present in the solution, it is desirable to remove via washing step . また、反応時に添加した前駆体が残っていて電荷トラップ性の良好なナノ粒子や絶縁性ナノ粒子に損傷をもたらす場合、この前駆体を完全に除去するための処理を行った後、再び洗浄工程を経て二つの溶液を混合して使用することが望ましい。 Also, if the result in damage to good nanoparticles and insulating nanoparticles of the charge trapping have left the precursors added to the reaction, after the process for completely removing the precursor, again washing process through it is desirable to use a mixture of two solutions.

この時、ナノ粒子を覆い包む界面活性剤としては、末端にCOOH基を持つ炭素数6〜22のアルカンまたはアルケン、末端にPOOH基を持つ炭素数6〜22のアルカンまたはアルケン、末端にSOOH基を持つ炭素数6〜22のアルカンまたはアルケン、及び末端にNH 基を持つ炭素数6〜22のアルカンまたはアルケンなどがある。 At this time, as the surfactant surround nanoparticles, alkane or alkene having 6 to 22 carbon atoms with a COOH group at the end, of 6 to 22 carbon atoms with terminal to POOH group alkane or alkene, ends SOOH group and the like alkane or alkene having 6 to 22 carbon atoms having a NH 2 group alkane or alkene having 6 to 22 carbon atoms, and terminated with.

具体的には、オレイン酸、ステアリン酸、パルミチン酸、へキシルホスホン酸、n−オクチルホスホン酸、テトラデシルホスホン酸、オクタデシルホスホン酸、n−オクチルアミン、ヘキサデシルアミンを例として挙げることができる。 Specifically, there can be mentioned oleic acid, stearic acid, palmitic acid, to Kishiruhosuhon acid, n- octyl phosphonic acid, tetradecyl phosphonic acid, octadecyl phosphonic acid, n- octylamine, hexadecylamine as an example.

ナノ粒子を取り囲んでいる界面活性剤の性質が相異なって同じ溶媒内での混合が困難である場合、追加的に界面活性剤を置換する過程を経た後に混合できる。 If the nature of the surfactant surrounding the nanoparticles are difficult to mix in the same solvent or different, it can be mixed after a process of replacing additionally surfactants.

複合体溶液50の塗布は、スピンコーティング、ディップコーティング、ドロップキャスティング及びセルフアセンブリ方式のうちいずれか一つの方式を使用して行なわれてもよい。 Coating the complex solution 50 is spin coating, dip coating, may be performed using one of the methods one of drop casting and self assembly method.

複合体溶液50の塗布は、ナノ粒子23aとナノ粒子23bとからなる層が、図3の(III)のように単層からなる電荷トラップ層23で形成されるように行なわれるか、図3の(IV)のように複層からなる電荷トラップ層23'で形成されるように行なわれる。 Coating the complex solution 50, or a layer consisting of nanoparticles 23a and nanoparticles 23b is performed so as to form the charge trapping layer 23 composed of a single layer as shown in (III) of FIG. 3, FIG. 3 It is performed so as to form the charge trapping layer 23 'composed of multiple layers as in the (IV).

図3の(III)のように、ナノ粒子23aとナノ粒子23bとの配列が単層からなる電荷トラップ層23を形成すれば、本発明の一実施形態による電荷トラップ型メモリ素子10が得られる。 As in (III) of FIG. 3, by forming the charge trap layer 23 arranged between the nanoparticles 23a and nanoparticles 23b is composed of a single layer, a charge trap memory device 10 according to an embodiment of the present invention can be obtained . 図3の(IV)のように、ナノ粒子23aとナノ粒子23bとの配列が複層からなる電荷トラップ層23'を形成すれば、本発明の他の実施形態による電荷トラップ型メモリ素子10'が得られる。 Figure as in the (IV) 3, a charge trapping layer 23 arranged between the nanoparticles 23a and nanoparticles 23b are made of multi-layer 'be formed, other charge trap memory device 10 according to an embodiment of the present invention' It is obtained.

上記のように、トンネル絶縁膜21に塗布された複合体溶液50を固形化すれば、電荷トラップ性の良好なナノ粒子23aと絶縁性ナノ粒子23bとの複合体で電荷トラップ層23、23'が形成される。 As described above, if solidified in a conjugate solution 50 applied to the tunnel insulating film 21, the charge trapping nanoparticles 23a and the charge trapping layer in complex with insulating nanoparticles 23b 23, 23 ' There is formed.

図1及び図2に図示された構造を持つ本発明による電荷トラップ型メモリ素子10、10'のゲート構造体20、20'を製造する過程は、次の通りである。 Process of manufacturing the 'gate structure 20, 20' a charge trap memory device 10, 10 according to the present invention having the structure shown in FIGS. 1 and 2 is as follows.

まず、電荷トラップ層23、23'の形成前に、基板11上にトンネル絶縁膜21を形成する。 First, before forming the charge trapping layer 23, 23 ', to form the tunnel insulating film 21 on the substrate 11. その後、上記のような方法で、電荷トラップ層23、23'を形成する。 Thereafter, in a manner as described above, to form the charge trapping layer 23, 23 '. 電荷トラップ層23、23'を形成した後、この電荷トラップ層23、23'上にブロッキング絶縁膜25を形成し、その上にゲート電極27を形成する。 'After the formation of, the charge trapping layer 23, 23' a charge trapping layer 23 to form a blocking insulating layer 25 on, to form a gate electrode 27 formed thereon.

基板11には、トンネル絶縁膜21と接触するように、第1不純物領域13及び第2不純物領域15をさらに形成できる。 The substrate 11, in contact with the tunnel insulating film 21 can further form first impurity regions 13 and the second impurity region 15.

以下では、本発明で提示する電荷トラップ性の良好なナノ粒子及び絶縁性ナノ粒子複合体溶液の製造についての具体的な一実施形態、及びこれより製造された複合体溶液を利用して、電荷トラップ型メモリ素子を製造する具体的な一実施形態を説明する。 Hereinafter, using the specific embodiment, and complex solution prepared from this for the preparation of charge trapping nanoparticles and insulating nanoparticles complex solution presented in this invention, the charge illustrating a specific embodiment of manufacturing a trap memory device. 以下の具体的な実施形態を通じて本発明をより詳細に説明するが、下記の実施形態は説明の目的のためのものであり、本発明を制限しようとするものではない。 The present invention will be described through the following specific embodiments in more detail, the following embodiments are for purposes of illustration and are not intended to limit the present invention.

(実施例1) (Example 1)
まず、Pdナノ粒子とZrO ナノ粒子との複合体溶液の製造についての具体的な一実施形態を説明すれば、次の通りである。 First, if explaining a specific embodiment for the preparation of a complex solution of Pd nanoparticles and ZrO 2 nanoparticles is as follows.

(Pdナノ粒子の製造) (Preparation of Pd nanoparticles)
1mL TOP、9mL オレイルアミン、Pdアセチルアセトネート0.1gを同時に還流コンデンサーが設置された125mlフラスコに入れて、攪拌しつつ反応温度を徐々に260℃に上げ、260℃で約30分間反応させた。 1 mL TOP, 9 mL oleylamine, placed in a 125ml flask reflux condenser is installed at the same time Pd acetylacetonate 0.1 g, stirred gradually increased to 260 ° C. The reaction temperature while and allowed to react for about 30 minutes at 260 ° C.. 反応が終結すれば、反応混合物の温度を最大限速く落とし、非溶媒であるエタノールを付加して遠心分離を実施した。 When the reaction was finished, the temperature of the reaction mixture dropped maximally fast, was performed centrifuged by adding ethanol as a non-solvent.

遠心分離された沈殿を除外した溶液の上澄み液は捨てて、沈殿をクロロホルムに約1質量%溶液になるように分散させた。 Supernatant solution excluding the centrifuged precipitate discarded, and the precipitate is dispersed to be about 1% by weight solution in chloroform. このように製造されたPdナノ粒子の電子顕微鏡写真が図4に示されている。 Electron micrograph of the thus produced Pd nanoparticles is shown in FIG.

(ZrO ナノ粒子の製造) (Preparation of ZrO 2 nanoparticles)
1.4mLのオレイン酸、10mLのトリオクチルアミン、1mLのオレイルアミン、0.6gの塩化ジルコニウムを同時に還流コンデンサーが設置された125mlフラスコに入れて、攪拌しつつ反応温度を徐々に320℃に上げ、320℃で約1時間反応させた。 Oleic acid 1.4 mL, trioctylamine 10 mL, oleylamine 1 mL, placed in a 125ml flask simultaneously reflux condenser and zirconium chloride are placed in 0.6 g, and gradually increased to 320 ° C. The reaction temperature while stirring, 320 about reacted at ° C.. 反応が終結すれば、反応混合物の温度を最大限速く落とし、非溶媒であるエタノールを付加して遠心分離を実施した。 When the reaction was finished, the temperature of the reaction mixture dropped maximally fast, was performed centrifuged by adding ethanol as a non-solvent.

遠心分離された沈殿を除外した溶液の上澄み液は捨てて、沈殿をクロロホルムに約1質量%溶液になるように分散させた。 Supernatant solution excluding the centrifuged precipitate discarded, and the precipitate is dispersed to be about 1% by weight solution in chloroform. このように製造されたZrO ナノ粒子の電子顕微鏡写真が図5に示されている。 Electron micrograph of the thus manufactured ZrO 2 nanoparticles is shown in FIG.

(複合体溶液の製造) (Production of conjugate solution)
二つの溶液を混合して複合体溶液を製造する前に、複合する過程で集まる現象を防止するために、溶液に過剰存在しうる界面活性剤を数回の洗浄工程を経て除去した。 Before producing the complex solution by mixing two solutions, in order to prevent the phenomenon that gather in the process of composite, a surface active agent which may be an excess present in the solution was removed via several washing steps.

特に、ZrO ナノ粒子の溶液には、余分な界面活性剤と塩化化合物とが多く残っていて、Pdナノ粒子に損傷をもたらす恐れがあるので、アセトン−クロロホルム溶液で少なくとも二回以上洗浄した。 In particular, the solution of ZrO 2 nanoparticles, excess surfactant and have still many chloride compounds, it may suffer damage to Pd nanoparticles, acetone - and washed at least twice more with chloroform solution.

0.5質量%Pdナノ粒子クロロホルム溶液1mLと、0.5質量%ZrO ナノ粒子クロロホルム溶液2mLと、を混合して製造した複合体溶液を、シリコンウェーハ上に2000rpmでコーティングした時、図6のように単層からなるPdナノ粒子とZrO ナノ粒子との複合体が製造できた。 And 0.5 wt% Pd nanoparticle chloroform solution 1 mL, when a 0.5 wt% ZrO 2 nanoparticles chloroform solution 2mL mixed complex solution so produced are a, was coated at 2000rpm onto a silicon wafer, FIG. 6 complexes of Pd nanoparticles and ZrO 2 nanoparticles composed of a single layer could be prepared as.

(実施例2) (Example 2)
1質量%Pdナノ粒子クロロホルム溶液1mLと、1質量%ZrO ナノ粒子クロロホルム溶液3mLとを混合して製造した複合体溶液を、シリコンウェーハ上に1500rpmでコーティングした時、図7のように複層からなるPdナノ粒子とZrO ナノ粒子との複合体を製造できた。 And 1 wt% Pd nanoparticle chloroform solution 1 mL, when 1 wt% ZrO 2 nanoparticles chloroform solution complex solution and was prepared by combining 3 mL, was coated with 1500rpm onto a silicon wafer, multilayer as in FIG. 7 It was prepared a complex of Pd nanoparticles and ZrO 2 nanoparticles composed.

上記のように製造されたPdナノ粒子とZrO ナノ粒子との複合体を利用して、電荷トラップ型メモリ素子を製造する具体的な一実施形態を説明すれば、次の通りである。 Using a complex of Pd nanoparticles prepared as described above and ZrO 2 nanoparticles, it will be described a specific embodiment of manufacturing a charge trap memory device is as follows.

(電荷トラップ型メモリ素子の製造) (Production of a charge trap memory device)
実施例1で0.5質量%Pdナノ粒子クロロホルム溶液1mLと、0.5質量%ZrO ナノ粒子クロロホルム溶液2mLとを混合して製造した複合体溶液を、5nmのSiO がトンネル酸化膜に熱的蒸着されたp型シリコン基板上に、2000rpmでスピンコーティングすることで、Pdナノ粒子とZrO ナノ粒子との複合体を形成した。 And 0.5 wt% Pd nanoparticle chloroform solution 1mL in Example 1, the complex solution prepared by mixing 0.5 wt% ZrO 2 nanoparticles chloroform solution 2 mL, 5 nm SiO 2 is the tunnel oxide film of the thermally deposited p-type silicon substrate, by spin coating at 2000 rpm, to form a complex with Pd nanoparticles and ZrO 2 nanoparticles. その後、その上にHfO を原子層蒸着(Atomic Layer Deposition:ALD)で30nm蒸着した。 Thereafter, thereon a HfO 2 atomic layer deposition to: and 30nm deposited at (Atomic Layer Deposition ALD). ゲート金属としては、Alを電子ビーム蒸発で300nm蒸着した。 The gate metal was 300nm depositing Al by electron beam evaporation. このように製造されたメモリ素子のプログラム−消去特性と電荷トラップ特性の測定結果が図8及び図9にそれぞれ示されている。 Thus program of the manufactured memory device - the measurement results of erase characteristics and charge trapping properties are shown respectively in FIGS.

本発明による電荷トラップ型メモリ素子のプログラム/消去特性及び電荷リテンション特性を、図8及び図9を参照して説明すれば次の通りである。 The program / erase characteristics and charge retention characteristics of the charge trap memory device according to the present invention, which will be described as follows with reference to FIGS.

図8及び図9は、それぞれ本発明の実施例1による電荷トラップ型メモリ素子10のプログラム/消去特性及び電荷リテンション特性を示すグラフである。 8 and 9 are graphs showing the program / erase characteristics and charge retention characteristics of the charge trap memory device 10 according to the first embodiment of the present invention, respectively.

図8及び図9の結果を得るために、本発明による電荷トラップ型メモリ素子10のサンプルは次のように形成した。 To obtain the results of FIG. 8 and FIG. 9, sample charge trap memory device 10 according to the present invention was formed as follows.

p型基板11に、5nm厚さのトンネル絶縁膜21、例えば、トンネル酸化膜を形成する。 The p-type substrate 11, 5 nm thickness of the tunnel insulating film 21, for example, a tunnel oxide film. このトンネル絶縁膜21は、シリコン熱酸化方式で形成される。 The tunnel insulating film 21 is formed by silicon thermal oxidation process. このトンネル絶縁膜21上に、Pdナノ粒子とZrO ナノ粒子とが1:2の割合で含まれた複合体溶液を塗布して固形化させて、Pdナノ粒子23aとZrO ナノ粒子との複合体からなる電荷トラップ層23を形成する。 On the tunnel insulating film 21, and the Pd nanoparticles and ZrO 2 nanoparticles 1: complex contained in a proportion of 2 solution was solidified by applying, between the Pd nanoparticles 23a and ZrO 2 nanoparticles forming a charge trapping layer 23 composed of a composite material. ここで、上記のPdナノ粒子は、電荷トラップ性の良好なナノ粒子23aであり、上記のZrO ナノ粒子は、絶縁性ナノ粒子23bである。 Here, the above-mentioned Pd nanoparticles, a good nanoparticles 23a of the charge trapping, the above ZrO 2 nanoparticles are insulating nanoparticles 23b.

この電荷トラップ層23上に、ブロッキング絶縁膜25、すなわち、制御酸化膜を30nm厚さに形成する。 On the charge trap layer 23, the blocking insulating layer 25, i.e., to form a control oxide film 30nm thick. ブロッキング絶縁膜25は、HfO をALD方法により蒸着する。 Blocking insulating layer 25 may be deposited HfO 2 by an ALD method. ゲート電極27は、ブロッキング絶縁膜25上にAlを電子ビーム蒸発蒸着方式で300nm厚さに蒸着して形成される。 The gate electrode 27 is formed by the Al on the blocking insulating layer 25 is deposited on the 300nm thickness by electron beam evaporation deposition method.

図8では、上記のサンプルに対するプログラム/消去時に、パルス電圧バイアスの維持時間(sec)によるフラットバンド電圧(V)の変化が分かる。 In Figure 8, during program / erase with respect to the sample, changes in the flat band voltage (V) is found by the pulse voltage bias maintaining time (sec). 図8の結果は、18Vのポジティブパルス電圧バイアスでプログラムし、−18Vのネガティブパルス電圧バイアスで消去して得られる。 Results of Figure 8, and 18V programmed with positive pulse voltage bias is obtained by erasing a negative pulse voltage bias -18 V.

図9は、上記サンプルに対する経時的なリテンション特性を示すグラフである。 Figure 9 is a graph showing temporal retention characteristics for the sample. 図9から分かるように、経時的にプログラム状態及び消去状態に対するフラットバンド電圧(Vfb)の変動がほとんど発生しないことが分かる。 As can be seen from Figure 9, it can be seen that variation in the flat band voltage (Vfb) is hardly generated with respect to time programmed state and an erased state. 図9を参照すれば、10年(10yr)間のプログラム状態に対するフラットバンド電圧変動(ΔVfb)は約0.7Vであり、消去状態に対するフラットバンド電圧変動(ΔVfb)は0.1Vより小さい。 Referring to FIG. 9, the flat-band voltage change to the program state between years 10 (10yr) (ΔVfb) is about 0.7 V, the flat band voltage variation with respect to the erased state (Delta] Vfb) is 0.1V less.

図9から、本実施例による電荷トラップ型メモリ素子10は、良好な正孔リテンション特性を持つことを確認することができる。 9, a charge trap memory device 10 according to this embodiment, it can be confirmed to have excellent hole retention characteristics.

本発明で提示した電荷トラップ性の良好なナノ粒子23a及び絶縁性ナノ粒子23bの複合体が、電荷トラップ型メモリ素子10、10'の電荷トラップ層23、23'の形成に使われることについて具体的に説明及び図示したが、本発明で提示した複合体の適用分野が電荷トラップ型メモリ素子10、10'のみに限定されるものではなく、それ以外にも多様な素子、例えば、ソーラーセルに適用されてもよい。 Specifically for the complex of good nanoparticles 23a and insulating nanoparticles 23b of the charge trapping presented in the present invention is used for formation of 'a charge trapping layer 23, 23' a charge trap memory device 10, 10 to have been described and illustrated, but the present invention field of application of the complex presented in this invention be limited only to a charge trap memory device 10, 10 ', various elements other than it, for example, the solar cell application may be.

以上説明したように、本発明の電荷トラップ型メモリ素子によれば、電荷トラップ層は電荷トラップ性の良好なナノ粒子と絶縁性ナノ粒子との複合体からなる。 As described above, according to the charge trap memory device of the present invention, the charge trapping layer is made of a complex with the charge trapping nanoparticles insulating nanoparticles. この時、電荷トラップ層は、電荷トラップ性の良好なナノ粒子と絶縁性ナノ粒子との複合体溶液を固形化させて形成される。 At this time, the charge trapping layer is formed by a complex solution is solidifying the charge trapping nanoparticles and insulating nanoparticles. 電荷トラップ性の良好なナノ粒子と絶縁性ナノ粒子とは、それぞれ有機溶媒を使用する液相合成を通じて互いに混ざりうる界面活性剤でキャッピングして形成される。 A charge trapping nanoparticles and insulating nanoparticles, is formed by capping with a surfactant which can mix with each other through the liquid phase synthesis using organic solvents respectively.

したがって、電荷トラップ性の良好なナノ粒子が絶縁性ナノ粒子の間に存在するので、既存の電荷トラップ性の良好なナノ粒子のみを使用してメモリを形成する場合に問題になった金属ナノ粒子が互いに集まる現象が生じない。 Therefore, the charge trapping nanoparticles are present between the insulating nanoparticles, metal nanoparticles became a problem when forming memory using only good nanoparticles existing charge trapping There gather phenomenon does not occur with each other.

また、本発明の電荷トラップ型メモリ素子によれば、電荷トラップ性の良好なナノ粒子が絶縁性ナノ粒子の複合体からなる電荷トラップ層を備えることにより、優秀なリテンション特性を持つことができる。 Further, according to the charge trap memory device of the present invention, by providing a charge trapping layer charge trapping nanoparticles comprises a composite of insulating nanoparticles can have excellent retention properties.

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。 Having described the preferred embodiments of the present invention with reference to the accompanying drawings, of course, not limited to the present invention is such an example. 当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。 Those skilled in the art within the scope described in the claims, it would be appreciated by the can conceive modifications, combinations, and belong to the technical scope of the present invention as for their It is understood.

本発明のナノ粒子の複合体を利用した電荷トラップ型メモリ素子及びその製造方法は、例えば、メモリ分野以外にもソーラーセルなどに好適に用いられる。 Charge trap memory device and a manufacturing method thereof using a complex of nanoparticles of the present invention is suitably used, such as the solar cell in addition to the memory areas.

本発明の実施形態による電荷トラップ型メモリ素子を概略的に示す図面である。 The charge trap memory device according to an embodiment of the present invention. Referring to FIG. 本発明の実施形態による電荷トラップ型メモリ素子を概略的に示す図面である。 The charge trap memory device according to an embodiment of the present invention. Referring to FIG. 電子をトラップできるナノ粒子及び絶縁性ナノ粒子の複合体溶液を製造して、これを図1でのトンネル絶縁膜上に塗布してナノ粒子の複合体からなる電荷トラップ層を形成する過程を示す図面である。 It manufactures complex solution of nanoparticles and insulating nanoparticles that can trap electrons, a process of forming a charge trap layer formed of a composite of the nanoparticles which is applied on the tunnel insulating film in FIG. 1 it is a drawing. 本発明で用いられたPdナノ粒子の電子顕微鏡写真である。 It is an electron micrograph of Pd nanoparticles used in the present invention. 本発明で用いられたZrO ナノ粒子の電子顕微鏡写真である。 It is an electron micrograph of ZrO 2 nanoparticles used in the present invention. 単層で形成されたPdナノ粒子とZrO ナノ粒子との複合体薄膜の断面電子顕微鏡写真である。 It is a cross-sectional electron micrograph of the composite thin film of Pd nanoparticles and ZrO 2 nanoparticles formed in a single layer. 複層で形成されたPdナノ粒子とZrO ナノ粒子との複合体薄膜の断面電子顕微鏡写真である。 It is a cross-sectional electron micrograph of the composite thin film of Pd nanoparticles and ZrO 2 nanoparticles formed in multiple layers. 本発明の実施例による電荷トラップ型メモリ素子のプログラム/消去特性を示すグラフである。 Is a graph showing the program / erase characteristics of the charge trap memory device according to an embodiment of the present invention. 本発明の実施例による電荷トラップ型メモリ素子の電荷リテンション特性を示すグラフである。 It is a graph showing a charge retention characteristics of the charge trap memory device according to an embodiment of the present invention.

符号の説明 DESCRIPTION OF SYMBOLS

10 電荷トラップ型メモリ素子 11 基板 13 第1不純物領域 15 第2不純物領域 20 ゲート構造体 21 トンネル絶縁膜 23 電荷トラップ層 23a、23b ナノ粒子 25 ブロッキング絶縁膜 27 ゲート電極 10 charge trap memory device 11 substrate 13 first impurity region 15 and the second impurity region 20 a gate structure 21 tunnel insulating film 23 a charge trapping layer 23a, 23b nanoparticles 25 blocking insulating film 27 gate electrode

Claims (16)

  1. 基板と、 And the substrate,
    前記基板上に形成され、電荷トラップ層を有するゲート構造体と、 Formed on said substrate, a gate structure having a charge trapping layer,
    を備え、 Equipped with a,
    前記電荷トラップ層は、 The charge trapping layer,
    電荷トラップ性ナノ粒子と絶縁性ナノ粒子との複合体から形成されることを特徴とする、電荷トラップ型メモリ素子。 Characterized in that it is formed from a composite of charge trapping nanoparticles and insulating nanoparticles, a charge trap memory device.
  2. 前記複合体は、前記電荷トラップ性ナノ粒子と絶縁性ナノ粒子との複合体溶液を固形化して形成され、 The complex is formed by solidifying the complex solution of the charge trapping nanoparticles and insulating nanoparticles,
    前記複合体溶液中の前記電荷トラップ性ナノ粒子と前記絶縁性ナノ粒子とは、有機溶媒を使用する液相合成を通じて互いに混ざりうる界面活性剤で、キャッピングされていることを特徴とする、請求項1に記載の電荷トラップ型メモリ素子。 The conjugate solution wherein the charge trapping nanoparticles in and said insulating nanoparticles, a surfactant which can mix with each other through the liquid phase synthesis using organic solvents, characterized in that it is capped, claims charge trap memory device according to 1.
  3. 前記電荷トラップ性ナノ粒子は、 The charge trapping nanoparticles
    Pt、Pd、Ni、Ru、Co、Cr、Mo、W、Mn、Fe、Ru、Os、Ph、Ir、Ta、Au、およびAgからなる群より選択されたいずれか一つあるいは二種以上の合金からなる金属ナノ粒子、 Pt, Pd, Ni, Ru, Co, Cr, Mo, W, Mn, Fe, Ru, Os, Ph, Ir, Ta, Au, and selected from the group consisting of Ag were either one or of two or more metal nanoparticles composed of an alloy,
    Si、Geを含む単一元素化合物、及びSiC、SiGeを含む二元素化合物からなる群より選択されたIV族半導体からなるナノ粒子、 Si, single element compounds containing Ge, and SiC, nanoparticle of group IV semiconductor selected from the group consisting of two element compound containing SiGe,
    CdSe、CdTe、ZnS、ZnSe、ZnTe、ZnO、HgS、HgSe、HgTeの二元素化合物、CdSeS、CdSeTe、CdSTe、ZnSeS、ZnSeTe、ZnSTe、HgSeS、HgSeTe、HgSTe、CdZnS、CdZnSe、CdZnTe、CdHgS、CdHgSe、CdHgTe、HgZnS、HgZnSeの三元素化合物、及びHgZnTe、CdZnSeS、CdZnSeTe、CdZnSTe、CdHgSeS、CdHgSeTe、CdHgSTe、HgZnSeS、HgZnSeTe、HgZnSTeの四元素化合物からなる群より選択されたII−VI族化合物半導体ナノ粒子、 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, two element compound of HgTe, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, type CdHgTe, HgZnS, ternary compounds of HgZnSe, and HgZnTe, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, II-VI group selected from the group consisting of classical element compound of HgZnSTe compound semiconductor nanoparticles,
    GaN、GaP、GaAs、GaSb、AlN、AlP、AlAs、AlSb、InN、InP、InAs、InSbの二元素化合物、GaNP、GaNAs、GaNSb、GaPAs、GaPSb、AlNP、AlNAs、AlNSb、AlPAs、AlPSb、InNP、InNAs、InNSb、InPAs、InPSb、GaAlNPの三元素化合物、及びGaAlNAs、GaAlNSb、GaAlPAs、GaAlPSb、GaInNP、GaInNAs、GaInNSb、GaInPAs、GaInPSb、InAlNP、InAlNAs、InAlNSb、InAlPAs、InAlPSbの四元素化合物からなる群より選択されたIII−V族化合物半導体ナノ粒子、 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, two element compound of InSb, GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InNP, InNAs, InNSb, InPAs, InPSb, ternary compounds of GaAlNP, and GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, from the group consisting of classical element compound of InAlPSb selected group III-V compound semiconductor nanoparticles,
    SnS、SnSe、SnTe、PbS、PbSe、PbTeの二元素化合物、SnSeS、SnSeTe、SnSTe、PbSeS、PbSeTe、PbSTe、SnPbS、SnPbSe、SnPbTeの三元素化合物及びSnPbSSe、SnPbSeTe、SnPbSTeの四元素化合物からなる群より選択されたIV−VI族化合物半導体ナノ粒子のうち一つあるいは二種以上からなり、 SnS, SnSe, SnTe, PbS, PbSe, two element compound of PbTe, SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, ternary compounds of SnPbTe and SnPbSSe, SnPbSeTe, the group consisting of classical element compound of SnPbSTe consists of one or two or more of the more selected group IV-VI compound semiconductor nanoparticles,
    前記絶縁性ナノ粒子は、ZnO、ZrO 、SiO 、SnO 、TiO 、HfO 、BaTiO 、CeO 、Al 、Ta 、In を含む酸化物ナノ粒子、シリコン窒化物及びシリコンオキシナイトライドを含む窒化物ナノ粒子、C(carbon、diamond)、II−V族、III−V族化合物半導体物質粒子からなる群より選択されたいずれか一つあるいは二種以上からなることを特徴とする、請求項2に記載の電荷トラップ型メモリ素子。 The insulating nanoparticles, oxide nanoparticles containing ZnO, a ZrO 2, SiO 2, SnO 2 , TiO 2, HfO 2, BaTiO 3, CeO 2, Al 2 O 3, Ta 2 O 5, In 2 O 3 , nitride nanoparticles comprising silicon nitride and silicon oxynitride, C (carbon, diamond), II-V group, III-V compound semiconductor of any one or two of from the group consisting of material particles is selected characterized by comprising the above charge trap memory device of claim 2.
  4. 前記界面活性剤は、末端にCOOH基を持つ炭素数6〜22のアルカンまたはアルケン、末端にPOOH基を持つ炭素数6〜22のアルカンまたはアルケン、または末端にSOOH基を持つ炭素数6〜22のアルカンまたはアルケン、及び末端にNH 基を持つ炭素数6〜22のアルカンまたはアルケンのうちいずれか一つからなることを特徴とする、請求項3に記載の電荷トラップ型メモリ素子。 The surfactant, carbon atoms with an alkane or alkene or ends SOOH group having 6 to 22 carbon atoms with an alkane or alkene having 6 to 22 carbon atoms with a COOH group at the terminal, the terminal to POOH group 6-22 characterized by comprising the one of the alkanes or alkenes, and 6 to 22 carbon atoms having a NH 2 group at the terminal alkane or alkene, a charge trap memory device of claim 3.
  5. 前記界面活性剤は、オレイン酸、ステアリン酸、パルミチン酸、へキシルホスホン酸、n−オクチルホスホン酸、テトラデシルホスホン酸、オクタデシルホスホン酸、n−オクチルアミン、ヘキサデシルアミンからなる群より選択された少なくともいずれか一つであることを特徴とする、請求項4に記載の電荷トラップ型メモリ素子。 The surfactant is selected oleic acid, stearic acid, palmitic acid, to Kishiruhosuhon acid, n- octyl phosphonic acid, tetradecyl phosphonic acid, octadecyl phosphonic acid, n- octylamine, from the group consisting of hexadecylamine characterized in that one at least one charge trap memory device of claim 4.
  6. 前記界面活性剤は、末端にCOOH基を持つ炭素数6〜22のアルカンまたはアルケン、末端にPOOH基を持つ炭素数6〜22のアルカンまたはアルケン、または末端にSOOH基を持つ炭素数6〜22のアルカンまたはアルケン、及び末端にNH 基を持つ炭素数6〜22のアルカンまたはアルケンのうちいずれか一つからなることを特徴とする、請求項2に記載の電荷トラップ型メモリ素子。 The surfactant, carbon atoms with an alkane or alkene or ends SOOH group having 6 to 22 carbon atoms with an alkane or alkene having 6 to 22 carbon atoms with a COOH group at the terminal, the terminal to POOH group 6-22 characterized by comprising the one of the alkanes or alkenes, and 6 to 22 carbon atoms having a NH 2 group at the terminal alkane or alkene, a charge trap memory device of claim 2.
  7. 前記界面活性剤は、オレイン酸、ステアリン酸、パルミチン酸、へキシルホスホン酸、n−オクチルホスホン酸、テトラデシルホスホン酸、オクタデシルホスホン酸、n−オクチルアミン、ヘキサデシルアミンからなる群より選択された少なくともいずれか一つであることを特徴とする、請求項6に記載の電荷トラップ型メモリ素子。 The surfactant is selected oleic acid, stearic acid, palmitic acid, to Kishiruhosuhon acid, n- octyl phosphonic acid, tetradecyl phosphonic acid, octadecyl phosphonic acid, n- octylamine, from the group consisting of hexadecylamine characterized in that one at least one charge trap memory device of claim 6.
  8. 前記電荷トラップ性ナノ粒子は、 The charge trapping nanoparticles
    Pt、Pd、Ni、Ru、Co、Cr、Mo、W、Mn、Fe、Ru、Os、Ph、Ir、Ta、Au、Agからなる群より選択されたいずれか一つあるいは二種以上の合金からなる金属ナノ粒子、 Pt, Pd, Ni, Ru, Co, Cr, Mo, W, Mn, Fe, Ru, Os, Ph, Ir, Ta, Au, any one or two or more alloys selected from the group consisting of Ag metal nano-particles made of,
    Si、Geを含む単一元素化合物及びSiC、SiGeを含む二元素化合物からなる群より選択されたIV族半導体からなるナノ粒子、 Si, single element compound and SiC, nanoparticle of group IV semiconductor selected from the group consisting of two element compound containing SiGe containing Ge,
    CdSe、CdTe、ZnS、ZnSe、ZnTe、ZnO、HgS、HgSe、HgTeの二元素化合物、CdSeS、CdSeTe、CdSTe、ZnSeS、ZnSeTe、ZnSTe、HgSeS、HgSeTe、HgSTe、CdZnS、CdZnSe、CdZnTe、CdHgS、CdHgSe、CdHgTe、HgZnS、HgZnSeの三元素化合物及びHgZnTe、CdZnSeS、CdZnSeTe、CdZnSTe、CdHgSeS、CdHgSeTe、CdHgSTe、HgZnSeS、HgZnSeTe、HgZnSTeの四元素化合物からなる群より選択されたII−VI族化合物半導体ナノ粒子、 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, two element compound of HgTe, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, type CdHgTe, HgZnS, ternary compounds and HgZnTe of HgZnSe, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, II-VI group selected from the group consisting of classical element compound of HgZnSTe compound semiconductor nanoparticles,
    GaN、GaP、GaAs、GaSb、AlN、AlP、AlAs、AlSb、InN、InP、InAs、InSbの二元素化合物、GaNP、GaNAs、GaNSb、GaPAs、GaPSb、AlNP、AlNAs、AlNSb、AlPAs、AlPSb、InNP、InNAs、InNSb、InPAs、InPSb、GaAlNPの三元素化合物及びGaAlNAs、GaAlNSb、GaAlPAs、GaAlPSb、GaInNP、GaInNAs、GaInNSb、GaInPAs、GaInPSb、InAlNP、InAlNAs、InAlNSb、InAlPAs、InAlPSbの四元素化合物からなる群より選択されたIII−V族化合物半導体ナノ粒子、 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, two element compound of InSb, GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InNP, InNAs, select InNSb, InPAs, InPSb, ternary compounds and GaAlNAs of GaAlNP, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, from the group consisting of classical element compound of InAlPSb is group III-V compound semiconductor nanoparticles,
    SnS、SnSe、SnTe、PbS、PbSe、PbTeの二元素化合物、SnSeS、SnSeTe、SnSTe、PbSeS、PbSeTe、PbSTe、SnPbS、SnPbSe、SnPbTeの三元素化合物及びSnPbSSe、SnPbSeTe、SnPbSTeの四元素化合物からなる群より選択されたIV−VI族化合物半導体ナノ粒子のうち一つあるいは二種以上からなることを特徴とする、請求項1に記載の電荷トラップ型メモリ素子。 SnS, SnSe, SnTe, PbS, PbSe, two element compound of PbTe, SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, ternary compounds of SnPbTe and SnPbSSe, SnPbSeTe, the group consisting of classical element compound of SnPbSTe characterized by comprising the further one or two or more of the selected group IV-VI compound semiconductor nanoparticle, a charge trap memory device of claim 1.
  9. 前記絶縁性ナノ粒子は、ZnO、ZrO 、SiO 、SnO 、TiO 、HfO 、BaTiO 、CeO 、Al 、Ta 、In を含む酸化物ナノ粒子、シリコン窒化物及びシリコンオキシナイトライドを含む窒化物ナノ粒子、C(carbon、diamond)、II−V族、III−V族化合物半導体物質粒子からなる群より選択されたいずれか一つあるいは二種以上からなることを特徴とする、請求項1に記載の電荷トラップ型メモリ素子。 The insulating nanoparticles, oxide nanoparticles containing ZnO, a ZrO 2, SiO 2, SnO 2 , TiO 2, HfO 2, BaTiO 3, CeO 2, Al 2 O 3, Ta 2 O 5, In 2 O 3 , nitride nanoparticles comprising silicon nitride and silicon oxynitride, C (carbon, diamond), II-V group, III-V compound semiconductor of any one or two of from the group consisting of material particles is selected characterized by comprising the above charge trap memory device of claim 1.
  10. 前記絶縁性ナノ粒子は、前記電荷トラップ性ナノ粒子よりエネルギーバンドギャップの大きい物質からなることを特徴とする、請求項1に記載の電荷トラップ型メモリ素子。 The insulating nanoparticles is characterized by comprising a material having a large energy band gap than the charge trapping nanoparticles, a charge trap memory device of claim 1.
  11. 前記ゲート構造体は、 Said gate structure,
    前記基板と前記電荷トラップ層との間のトンネル絶縁膜と、 A tunnel insulating film between the substrate and the charge trapping layer,
    前記電荷トラップ層上に形成されるブロッキング絶縁膜と、 A blocking insulating layer formed on the charge trapping layer,
    前記ブロッキング絶縁膜上に形成されるゲート電極と、 A gate electrode formed on the blocking insulating layer,
    をさらに備えることを特徴とする、請求項1〜10のいずれかに記載の電荷トラップ型メモリ素子。 And further comprising a charge trap memory device of any of claims 1-10.
  12. 前記トンネル絶縁膜と接触するように前記基板に形成された、第1不純物領域及び第2不純物領域をさらに備えることを特徴とする、請求項11に記載の電荷トラップ型メモリ素子。 Wherein formed on the substrate in contact with the tunnel insulating film, characterized in that it comprises further a first impurity region and a second impurity region, a charge trap memory device of claim 11.
  13. 基板上に電荷トラップ層を有するゲート構造体を備える電荷トラップ型メモリ素子の製造方法であって、 A method of manufacturing a charge trap memory device having a gate structure having a charge trapping layer on the substrate,
    前記電荷トラップ層を有する前記ゲート構造体を形成する工程を備え、 Comprising a step of forming the gate structure having a charge trapping layer,
    前記電荷トラップ層を形成する工程は、 Forming the charge trapping layer,
    電荷トラップ性ナノ粒子と絶縁性ナノ粒子との複合体溶液を塗布する工程と、 A step of applying the complex solution of the charge trapping nanoparticles and insulating nanoparticles,
    前記複合体溶液を固形化して複合体を形成する工程と、 Forming a complex by solidifying the conjugate solution,
    を含むことを特徴とする、電荷トラップ型メモリ素子の製造方法。 Characterized in that it comprises a method of manufacturing a charge trap memory device.
  14. 前記複合体溶液は、スピンコーティング、ディップコーティング、ドロップキャスティング及びセルフアセンブリのうちいずれか一つで塗布されることを特徴とする、請求項13に記載の電荷トラップ型メモリ素子の製造方法。 The conjugate solution, spin coating, dip coating, characterized in that it is applied in one of the drop-casting, and self-assembly, method of manufacturing a charge trap memory device of claim 13.
  15. 前記ゲート構造体を形成する工程は、 The step of forming the gate structure,
    前記電荷トラップ層の形成前に、前記基板上にトンネル絶縁膜を形成する工程と、 Before formation of the charge trapping layer, forming a tunnel insulating film on the substrate,
    前記電荷トラップ層上にブロッキング絶縁膜を形成する工程と、 Forming a blocking insulating layer on the charge trapping layer,
    前記ブロッキング絶縁膜上にゲート電極を形成する工程と、 Forming a gate electrode on the blocking insulating layer,
    をさらに含むことを特徴とする、請求項13に記載の電荷トラップ型メモリ素子の製造方法。 And further comprising a method of manufacturing a charge trap memory device of claim 13.
  16. 第1不純物領域及び第2不純物領域が、前記トンネル絶縁膜と接触するように、前記基板にさらに形成されることを特徴とする、請求項15に記載の電荷トラップ型メモリ素子の製造方法。 First impurity regions and the second impurity region, said to be in contact with the tunnel insulating film, characterized by being further formed on the substrate, method of manufacturing a charge trap memory device of claim 15.
JP2006242853A 2005-09-07 2006-09-07 Charge trap type memory device and method of manufacturing the same Pending JP2007073969A (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR20050083324 2005-09-07
KR1020060085295A KR20070028240A (en) 2005-09-07 2006-09-05 Charge trap memory device comprising composite of nanoparticles and method for manufacturing the same

Publications (2)

Publication Number Publication Date
JP2007073969A true JP2007073969A (en) 2007-03-22
JP2007073969A5 JP2007073969A5 (en) 2009-10-22

Family

ID=37883862

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006242853A Pending JP2007073969A (en) 2005-09-07 2006-09-07 Charge trap type memory device and method of manufacturing the same

Country Status (2)

Country Link
US (1) US7482619B2 (en)
JP (1) JP2007073969A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009081316A (en) * 2007-09-26 2009-04-16 Toshiba Corp Non-volatile semiconductor storage device
WO2009118783A1 (en) * 2008-03-26 2009-10-01 国立大学法人広島大学 Semiconductor memory, semiconductor memory system using same, and manufacturing method for quantum dot used for semiconductor memory
US10043808B1 (en) 2017-03-16 2018-08-07 Toshiba Memory Corporation Semiconductor memory

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
KR100884240B1 (en) * 2006-10-20 2009-02-17 삼성전자주식회사 Semiconductor device and method for forming thereof
US8687418B1 (en) * 2007-02-12 2014-04-01 Avalanche Technology, Inc. Flash memory with nano-pillar charge trap
US7652923B2 (en) * 2007-02-02 2010-01-26 Macronix International Co., Ltd. Semiconductor device and memory and method of operating thereof
US20080296662A1 (en) * 2007-05-30 2008-12-04 Gerhard Poeppel Discrete Trap Memory (DTM) Mediated by Fullerenes
US8367506B2 (en) * 2007-06-04 2013-02-05 Micron Technology, Inc. High-k dielectrics with gold nano-particles
FI122011B (en) * 2007-06-08 2011-07-15 Teknologian Tutkimuskeskus Vtt A method for producing an electronic module, the intermediate product for manufacturing an electronic module, a memory element, printed electronics product, the sensing device and the RFID tag
US20120168853A1 (en) * 2007-06-22 2012-07-05 Hua Ji Semiconductor non-volatile memory device
KR101192358B1 (en) * 2007-07-31 2012-10-18 삼성전자주식회사 Non-volatile memory device and programming method of the same
DE102007043360A1 (en) * 2007-09-12 2009-03-19 Forschungszentrum Karlsruhe Gmbh Electronic component, process for its preparation and its use
KR20090075547A (en) * 2008-01-04 2009-07-08 삼성전자주식회사 Method of manufacturing flash memory device having insulation layer treated using neutral beam radiation
US8199580B2 (en) * 2008-02-25 2012-06-12 The Board Of Trustees Of The University Of Illinois Memory device that selectively stores holes
US8426906B2 (en) * 2008-04-18 2013-04-23 Macronix International Co., Ltd. Method and structure for a semiconductor charge storage device
GB2467162A (en) * 2009-01-26 2010-07-28 Sharp Kk Fabrication of nitride nanoparticles
GB2467161A (en) 2009-01-26 2010-07-28 Sharp Kk Nitride nanoparticles
FR2943832B1 (en) * 2009-03-27 2011-04-22 Commissariat Energie Atomique A method of making a memory device has conductive nanoparticles
US20120012919A1 (en) * 2009-03-27 2012-01-19 Cornell University Nonvolatile flash memory structures including fullerene molecules and methods for manufacturing the same
JP5690348B2 (en) * 2009-11-17 2015-03-25 スリーエム イノベイティブ プロパティズ カンパニー Microstructured surface of the light-absorbing substrate
US8847195B2 (en) 2009-12-24 2014-09-30 Micron Technology, Inc. Structures for resistance random access memory and methods of forming the same
US8575678B2 (en) 2011-01-13 2013-11-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device with floating gate
US9001564B2 (en) 2011-06-29 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method for driving the same
US8514626B2 (en) * 2011-07-26 2013-08-20 Micron Technology, Inc. Memory cells and methods of storing information
US20170176780A1 (en) * 2014-04-02 2017-06-22 Yissum Research Development Company Of The Hebrew University Of Jerusalem Ltd. Semiconductor waveguide structure
WO2018048713A1 (en) * 2016-09-06 2018-03-15 Becsis, Llc Electrostatic catalysis

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005076368A1 (en) * 2004-01-06 2005-08-18 Philips Intellectual Property & Standards Gmbh Transistor with quantum dots in its tunnelling layer
JP2005228804A (en) * 2004-02-10 2005-08-25 Sharp Corp Method for manufacturing memory device and device for manufacturing the same therefor

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU781584B2 (en) * 1999-12-21 2005-06-02 Flexenable Limited Solution processed devices
US20050216075A1 (en) * 2003-04-08 2005-09-29 Xingwu Wang Materials and devices of enhanced electromagnetic transparency
US6853587B2 (en) * 2002-06-21 2005-02-08 Micron Technology, Inc. Vertical NROM having a storage density of 1 bit per 1F2
US6888739B2 (en) * 2002-06-21 2005-05-03 Micron Technology Inc. Nanocrystal write once read only memory for archival storage
US6979580B2 (en) * 2002-12-09 2005-12-27 Progressant Technologies, Inc. Process for controlling performance characteristics of a negative differential resistance (NDR) device
US6849483B2 (en) * 2002-12-09 2005-02-01 Progressant Technologies, Inc. Charge trapping device and method of forming the same
US6806117B2 (en) * 2002-12-09 2004-10-19 Progressant Technologies, Inc. Methods of testing/stressing a charge trapping device
US6812084B2 (en) * 2002-12-09 2004-11-02 Progressant Technologies, Inc. Adaptive negative differential resistance device
US6980467B2 (en) * 2002-12-09 2005-12-27 Progressant Technologies, Inc. Method of forming a negative differential resistance device
KR20070020183A (en) * 2003-10-06 2007-02-20 매사추세츠 인스티튜트 오브 테크놀로지 Non-volatile memory device
US6830963B1 (en) * 2003-10-09 2004-12-14 Micron Technology, Inc. Fully depleted silicon-on-insulator CMOS logic
US6991984B2 (en) * 2004-01-27 2006-01-31 Freescale Semiconductor, Inc. Method for forming a memory structure using a modified surface topography and structure thereof
US6952366B2 (en) * 2004-02-10 2005-10-04 Micron Technology, Inc. NROM flash memory cell with integrated DRAM
US7075146B2 (en) * 2004-02-24 2006-07-11 Micron Technology, Inc. 4F2 EEPROM NROM memory arrays with vertical devices
WO2005089165A2 (en) * 2004-03-10 2005-09-29 Nanosys, Inc. Nano-enabled memory devices and anisotropic charge carrying arrays
US7351358B2 (en) * 2004-03-17 2008-04-01 E.I. Du Pont De Nemours And Company Water dispersible polypyrroles made with polymeric acid colloids for electronics applications
CA2500938A1 (en) * 2004-03-24 2005-09-24 Rohm And Haas Company Memory devices based on electric field programmable films
WO2005093837A1 (en) * 2004-03-29 2005-10-06 Industry-University Cooperation Foundation Hanyang University Flash memory device utilizing nanocrystals embeded in polymer
KR20050108126A (en) 2004-05-11 2005-11-16 브이케이 주식회사 Subscriber identification module card fixing structure of a mobile communication terminal
KR100665711B1 (en) 2004-05-20 2007-01-09 (주)아이뮤직소프트 Image protection method using overlay in image viewer
US7179708B2 (en) * 2004-07-14 2007-02-20 Chung Yuan Christian University Process for fabricating non-volatile memory by tilt-angle ion implantation
US7307888B2 (en) * 2004-09-09 2007-12-11 Macronix International Co., Ltd. Method and apparatus for operating nonvolatile memory in a parallel arrangement
EP1818978A4 (en) * 2004-11-30 2009-04-01 Fujitsu Microelectronics Ltd Semiconductor storage device and manufacturing method thereof
US7355238B2 (en) * 2004-12-06 2008-04-08 Asahi Glass Company, Limited Nonvolatile semiconductor memory device having nanoparticles for charge retention
KR100668330B1 (en) * 2005-02-21 2007-01-12 삼성전자주식회사 Nonvolatile memory device and fabrication method of the same
US20060231889A1 (en) * 2005-04-13 2006-10-19 Tupei Chen Two-terminal solid-state memory device and two-terminal flexible memory device based on nanocrystals or nanoparticles
AT409350T (en) * 2005-06-03 2008-10-15 Imec Inter Uni Micro Electr Extraction method for load balancing in a semiconductor component-
AT460735T (en) * 2005-06-03 2010-03-15 Imec A method for controlling a non-volatile charge by way of memory arrays and methods for determining the program / erase parameter
US7262991B2 (en) * 2005-06-30 2007-08-28 Intel Corporation Nanotube- and nanocrystal-based non-volatile memory
US7575978B2 (en) * 2005-08-04 2009-08-18 Micron Technology, Inc. Method for making conductive nanoparticle charge storage element
US20080150004A1 (en) * 2006-12-20 2008-06-26 Nanosys, Inc. Electron Blocking Layers for Electronic Devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005076368A1 (en) * 2004-01-06 2005-08-18 Philips Intellectual Property & Standards Gmbh Transistor with quantum dots in its tunnelling layer
JP2005228804A (en) * 2004-02-10 2005-08-25 Sharp Corp Method for manufacturing memory device and device for manufacturing the same therefor

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009081316A (en) * 2007-09-26 2009-04-16 Toshiba Corp Non-volatile semiconductor storage device
US9590117B2 (en) 2007-09-26 2017-03-07 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9379256B2 (en) 2007-09-26 2016-06-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP4594973B2 (en) * 2007-09-26 2010-12-08 株式会社東芝 Nonvolatile semiconductor memory device
US7956406B2 (en) 2007-09-26 2011-06-07 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US8237217B2 (en) 2007-09-26 2012-08-07 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US8426909B2 (en) 2007-09-26 2013-04-23 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US8581331B2 (en) 2007-09-26 2013-11-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US8823080B2 (en) 2007-09-26 2014-09-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9142686B2 (en) 2007-09-26 2015-09-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9231116B2 (en) 2007-09-26 2016-01-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US7829935B2 (en) 2008-03-26 2010-11-09 Hiroshima University Semiconductor memory, semiconductor memory system using the memory, and method for manufacturing quantum dot used in semiconductor memory
WO2009118783A1 (en) * 2008-03-26 2009-10-01 国立大学法人広島大学 Semiconductor memory, semiconductor memory system using same, and manufacturing method for quantum dot used for semiconductor memory
US10043808B1 (en) 2017-03-16 2018-08-07 Toshiba Memory Corporation Semiconductor memory

Also Published As

Publication number Publication date
US7482619B2 (en) 2009-01-27
US20070064468A1 (en) 2007-03-22

Similar Documents

Publication Publication Date Title
CN106409933B (en) Nano particle
EP1940739B1 (en) Controlled preparation of nanoparticle materials
US7482059B2 (en) Semiconductor nanocrystal complexes comprising a metal coating and methods of making same
CN102054527B (en) Post-deposition encapsulation of nanostructures: compositions, devices and systems incorporating same
US8277942B2 (en) Semiconductor nanocrystal heterostructures
US8134175B2 (en) Nanocrystals including III-V semiconductors
KR100958556B1 (en) Nonvolatile semiconductor storage device and manufacturing method
US9957442B2 (en) Anistropic semiconductor nanoparticles
US8541810B2 (en) Blue light emitting semiconductor nanocrystal materials
US20060273328A1 (en) Light emitting nanowires for macroelectronics
EP2221355A1 (en) Quantum dot light emitting device having quantum dot multilayer
US20080238299A1 (en) Nanodot electroluminescent diode of tandem structure and method for fabricating the same
JP5801886B2 (en) Luminescent particle - composition for polymer composite, luminescent particles - polymer composites and devices comprising the same
KR100901947B1 (en) White Light-Emitting Diode using Semiconductor Nanocrystals and Preparation Method Thereof
US20070089784A1 (en) Solar cell-driven display device and method of manufacturing thereof
KR101111747B1 (en) A composite nano particle and electronic device using the same
KR20100027892A (en) Quantum dot-wavelength conversion device, preparing method of the same and light-emitting device comprising the same
US7394094B2 (en) Semiconductor nanocrystal heterostructures
KR100678285B1 (en) Quantum Dot Phosphor for Light Emitting Diode and Method of Preparing Thereof
JP5419326B2 (en) Non-volatile memory device
US20150287855A1 (en) Electro-optical device
KR100982990B1 (en) wavelength conversion plate and light emitting device using the same
US7927515B2 (en) Nanocrystal-metal oxide-polymer composites and preparation method thereof
JP5706059B2 (en) Composite light-emitting material and devices comprising the same
KR101711085B1 (en) Nano complex particle, method of manufacturing the same, and device including the nano complex particle

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090903

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090903

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090903

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120530

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120612

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121106