JP2007066201A - プロセッサ、メモリ、コンピュータシステムおよび認証方法 - Google Patents
プロセッサ、メモリ、コンピュータシステムおよび認証方法 Download PDFInfo
- Publication number
- JP2007066201A JP2007066201A JP2005254048A JP2005254048A JP2007066201A JP 2007066201 A JP2007066201 A JP 2007066201A JP 2005254048 A JP2005254048 A JP 2005254048A JP 2005254048 A JP2005254048 A JP 2005254048A JP 2007066201 A JP2007066201 A JP 2007066201A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- processor
- authentication information
- authentication
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1458—Protection against unauthorised use of memory or access to memory by checking the subject access rights
- G06F12/1466—Key-lock mechanism
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/30—Authentication, i.e. establishing the identity or authorisation of security principals
- G06F21/44—Program or device authentication
- G06F21/445—Program or device authentication by mutual authentication, e.g. between devices or programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/50—Monitoring users, programs or devices to maintain the integrity of platforms, e.g. of processors, firmware or operating systems
- G06F21/57—Certifying or maintaining trusted computer platforms, e.g. secure boots or power-downs, version controls, system software checks, secure updates or assessing vulnerabilities
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2221/00—Indexing scheme relating to security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F2221/21—Indexing scheme relating to G06F21/00 and subgroups addressing additional information or applications relating to security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F2221/2129—Authenticate client device independently of the user
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Power Sources (AREA)
Abstract
【解決手段】演算手段と一体に形成され、第1メモリ認証用情報および第2メモリ認証用情報を保持するプロセッサ側メモリ認証用情報保持手段と、第1メモリから取得した第1メモリ認証用情報と、プロセッサ側メモリ認証用情報保持手段が保持する第1メモリ認証用情報とを比較して第1メモリを認証し、さらに第2メモリから取得した第2メモリ認証用情報と、プロセッサ側メモリ認証用情報保持手段が保持する第2メモリ認証用情報とを比較して第2メモリを認証するメモリ認証手段と、メモリ認証手段による認証結果に基づいて、第1メモリおよび第2メモリへのアクセスを制御するアクセス制御手段とを備えた。
【選択図】 図1
Description
図1は、実施の形態1にかかるコンピュータシステム1の全体構成を示す図である。コンピュータシステム1は、プロセッサ10と、第1メモリ20aと、第2メモリ20bと、電源ユニット50と、バス40とを備えている。
図6は、実施の形態2にかかるコンピュータシステム1の全体構成を示す図である。実施の形態2にかかるコンピュータシステム1においては、プロセッサ10と、第1不揮発性記憶素子21a、第2不揮発性記憶素子21b、およびバス40は、いずれも同数のデータ線を備えている。本実施の形態においては、いずれもN本のデータ線を備えている。すなわち、プロセッサ10が備えるデータ線は、バス40が備えるデータ線と1対1で接続している。第1不揮発性記憶素子21aが備えるデータ線は、バス40が備えるデータ線と1対1で接続している。第2不揮発性記憶素子21bが備えるデータ線は、バス40が備えるデータ線と1対1で接続している。すなわち、プロセッサ10のデータ幅、バス40のデータ幅、第1不揮発性記憶素子21aのデータ幅、そして第2不揮発性記憶素子21bのデータ幅は、すべて等しく、Nビットである。
図17は、実施の形態3にかかるコンピュータシステム1の全体構成を示す図である。実施の形態3にかかるコンピュータシステム1においては、バス40のデータ線はN本である。すなわち,バスのデータ幅はNビットである。
Key1」を、そして第2起動停止制御装置24bから起動停止制御装置14に第2プロセッサ認証用情報「Key2」を転送する際のバス40の使用状況を示す図である。第1の変更例と同様に、実施の形態3において使用していなかったデータ線に第1プロセッサ認証用情報「Key1」,「Key2」を配置している。ただし、第2の変更例においては、第1プロセッサ認証用情報「Key1」,「Key2」はいずれもデータ長がN/2ビットである。
図28は、実施の形態4にかかるコンピュータシステム1の全体構成を示すブロック図である。実施の形態4にかかるコンピュータシステム1は、複数のプロセッサを備えている。すなわち、実施の形態4にかかるコンピュータシステム1は、第1プロセッサ10aと、第2プロセッサ10bと、メモリ20と、電源ユニット50と、バス40とを備えている。
10 プロセッサ
12 演算装置
13 制御装置
14 起動停止制御装置
15 メモリ認証用情報生成部
16 認証用情報記憶部
17 プロセッサ側認証用情報記憶表
20 メモリ
21 不揮発性記憶素子
24 起動停止制御装置
25 プロセッサ認証用情報生成部
26 認証用情報記憶部
27 メモリ側認証用情報記憶表
40 バス
50 電源ユニット
51 電源
52 電源制御装置
53 蓄電装置
Claims (27)
- 不揮発性の第1メモリおよび不揮発性の第2メモリに格納された情報を利用して演算を行う演算手段と、
前記演算手段と一体に形成され、前記第1メモリを認証するための第1メモリ認証用および前記第2メモリを認証するための第2メモリ認証用情報を保持するプロセッサ側メモリ認証用情報保持手段と、
前記第1メモリから前記第1メモリ認証用情報を取得し、さらに前記第2メモリから前記第2メモリ認証情報を取得するメモリ認証用情報取得手段と、
前記メモリ認証用情報取得手段が前記第1メモリから取得した前記第1メモリ認証用情報と、前記プロセッサ側メモリ認証用情報保持手段が保持する前記第1メモリ認証用情報とを比較して前記第1メモリを認証し、さらに前記メモリ認証用情報取得手段が前記第2メモリから取得した前記第2メモリ認証用情報と、前記プロセッサ側メモリ認証用情報保持手段が保持する前記第2メモリ認証用情報とを比較して前記第2メモリを認証するメモリ認証手段と、
前記メモリ認証手段による認証結果に基づいて、前記第1メモリおよび前記第2メモリへのアクセスを制御するアクセス制御手段と
を備えたことを特徴とするプロセッサ。 - 前記第1メモリ認証用情報および前記第2メモリ認証用情報を生成するメモリ認証用情報生成手段をさらに備え、
前記プロセッサ側メモリ認証用情報保持手段は、前記メモリ認証用情報生成手段によって生成された前記第1メモリ認証用情報および前記第2メモリ認証用情報を保持することを特徴とする請求項1に記載のプロセッサ。 - 前記プロセッサは、N本のデータ線に接続され、
前記N本のデータ線のうちj(j<N)本のデータ線は、前記第1メモリと接続し、
前記N本のデータ線のうち
前記第1メモリを識別する第1メモリ識別情報に対応付けて前記j本のデータ線を識別する第1接続情報を記憶し、さらに前記第2メモリを識別する第2メモリ識別情報に対応付けて前記k本のデータ線を識別する第2接続情報を記憶する接続情報記憶手段をさらに備え、
前記メモリ認証用情報取得手段は、前記接続情報記憶手段において前記第1メモリ識別情報に対応付けられている前記第1接続情報に基づいて、前記第1メモリからの前記第1メモリ認証用情報として前記j本のデータ線から前記第1メモリ認証用情報を取得し、さらに前記接続情報記憶手段において前記第2メモリ識別情報に対応付けられている前記第2接続情報に基づいて、前記第2メモリからの前記第2メモリ認証用情報として前記k本のデータ線から前記第2メモリ認証用情報を取得することを特徴とする請求項1または2に記載のプロセッサ。 - 前記アクセス制御手段は、前記メモリ認証手段が前記第1メモリの認証に成功した場合に、前記第1メモリへのアクセスを許可することを特徴とする請求項1から4のいずれか一項に記載のプロセッサ。
- 前記アクセス制御手段は、前記メモリ認証手段が前記第2メモリの認証に成功した場合に、前記第2メモリへのアクセスを許可することを特徴とする請求項1から5のいずれか一項に記載のプロセッサ。
- 前記アクセス制御手段は、前記メモリ認証手段が前記第1メモリの認証に成功し、かつ前記第2メモリの認証に成功した場合に、前記第1メモリおよび前記第2メモリへのアクセスを許可することを特徴とする請求項1から4のいずれか一項に記載のプロセッサ。
- 不揮発性の第1メモリおよび不揮発性の第2メモリに格納された情報を利用して演算を行う演算手段と、
前記演算手段と一体に形成され、前記第1メモリおよび前記第2メモリを認証するためのメモリ認証用情報を保持するプロセッサ側メモリ認証用情報保持手段と、
前記第1メモリから前記メモリ認証用情報を取得し、さらに前記第2メモリから前記メモリ認証情報を取得するメモリ認証用情報取得手段と、
前記メモリ認証用情報取得手段が前記第1メモリから取得した前記メモリ認証用情報と、前記プロセッサ側メモリ認証用情報保持手段が保持する前記メモリ認証用情報とを比較して前記第1メモリを認証し、さらに前記メモリ認証用情報取得手段が前記第2メモリから取得した前記メモリ認証用情報と、前記プロセッサ側メモリ認証用情報保持手段が保持する前記メモリ認証用情報とを比較して前記第2メモリを認証するメモリ認証手段と、
前記メモリ認証手段による認証結果に基づいて、前記第1メモリおよび前記第2メモリへのアクセスを制御するアクセス制御手段と
を備えたことを特徴とするプロセッサ。 - 第1演算手段および第2演算手段が利用する情報を保持する不揮発性記憶素子と、
前記不揮発性記憶素子と一体に形成され、前記第1演算手段を認証するための第1プロセッサ認証用情報および前記第2演算手段を認証するための第2プロセッサ認証用情報を保持するメモリ側プロセッサ認証用情報保持手段と、
前記第1演算手段から前記第1プロセッサ認証用情報を取得し、さらに前記第2演算手段から前記第2プロセッサ認証用情報を取得するプロセッサ認証用情報取得手段と、
前記プロセッサ認証用情報取得手段が前記第1プロセッサから取得した前記第1プロセッサ認証用情報と前記メモリ側プロセッサ認証用情報保持手段が保持する前記第1プロセッサ認証用情報とを比較して前記第1プロセッサを認証し、さらに前記プロセッサ認証用情報取得手段が前記第2プロセッサから取得した前記第2プロセッサ認証用情報と、前記メモリ側プロセッサ認証用情報保持手段が保持する前記第2プロセッサ認証用情報とを比較して前記第2プロセッサを認証するプロセッサ認証手段と、
前記プロセッサ認証手段による認証結果に基づいて、前記第1プロセッサおよび前記第2プロセッサからのアクセスを制御するアクセス制御手段と
を備えたことを特徴とするメモリ。 - 前記アクセス制御手段は、前記プロセッサ認証手段が前記第1プロセッサの認証に成功した場合に、前記第1プロセッサからのアクセスを許可することを特徴とする請求項9に記載のメモリ。
- 前記アクセス制御手段は、前記プロセッサ認証手段が前記第2プロセッサの認証に成功した場合に、前記第2プロセッサからのアクセスを許可することを特徴とする請求項9に記載のメモリ。
- 前記アクセス制御手段は、前記プロセッサ認証手段が前記第1プロセッサの認証に成功し、かつ前記第2プロセッサの認証に成功した場合に、前記第1プロセッサおよび前記第2プロセッサからのアクセスを許可することを特徴とする請求項9に記載のメモリ。
- 第1演算手段および第2演算手段が利用する情報を保持する不揮発性記憶素子と、
前記不揮発性記憶素子と一体に形成され、前記第1演算手段および前記第2演算手段を認証するためのプロセッサ認証用情報を保持するメモリ側プロセッサ認証用情報保持手段と、
前記第1演算手段から前記プロセッサ認証用情報を取得し、さらに前記第2演算手段から前記プロセッサ認証用情報を取得するプロセッサ認証用情報取得手段と、
前記プロセッサ認証用情報取得手段が前記第1プロセッサから取得した前記プロセッサ認証用情報と前記メモリ側プロセッサ認証用情報保持手段が保持する前記プロセッサ認証用情報とを比較して前記第1プロセッサを認証し、さらに前記プロセッサ認証用情報取得手段が前記第2プロセッサから取得した前記プロセッサ認証用情報と、前記メモリ側プロセッサ認証用情報保持手段が保持する前記プロセッサ認証用情報とを比較して前記第2プロセッサを認証するプロセッサ認証手段と、
前記プロセッサ認証手段による認証結果に基づいて、前記第1プロセッサおよび前記第2プロセッサからのアクセスを制御するアクセス制御手段と
を備えたことを特徴とするメモリ。 - プロセッサと、当該プロセッサにより利用される情報を保持する第1メモリおよび第2メモリとを備えたコンピュータシステムであって、
前記第1メモリは、
前記プロセッサが利用する情報を保持する第1不揮発性記憶素子と、
前記第1不揮発性記憶素子と一体に形成され、前記第1不揮発性記憶素子の認証に利用される第1メモリ認証用情報を保持する第1メモリ側メモリ認証用情報保持手段と
を有し、
前記第2メモリは、
前記プロセッサが利用する情報を保持する第2不揮発性記憶素子と、
前記第2不揮発性記憶素子と一体に形成され、前記第2不揮発性記憶素子の認証に利用される第2メモリ認証用情報を保持する第2メモリ側メモリ認証用情報保持手段と
を有し、
前記プロセッサは、
前記第1不揮発性記素子および前記第2不揮発性記憶素子に保持されている情報を利用して演算を行う演算手段と、
前記演算手段と一体に形成され、前記第1不揮発性記憶素子を認証するための第1メモリ認証用情報および前記第2不揮発性記憶素子を認証するための第2メモリ認証用情報を保持するプロセッサ側メモリ認証用情報保持手段と、
前記第1メモリ側メモリ認証用情報保持手段が保持する前記第1メモリ認証用情報を取得し、さらに前記第2メモリ側メモリ認証用情報保持手段が保持する前記第2メモリ認証用情報を取得するメモリ認証用情報取得手段と、
前記メモリ認証用情報取得手段が前記第1メモリ側メモリ認証用情報保持手段から取得した前記第1メモリ認証用情報と、前記プロセッサ側メモリ認証用情報保持手段が保持する前記第1メモリ認証用情報とを比較して前記第1メモリを認証し、さらに前記メモリ認証用情報取得手段が前記第2メモリ側メモリ認証用情報保持手段から取得した前記第2メモリ認証用情報と、前記プロセッサ側メモリ認証用情報保持手段が保持する前記第2メモリ認証用情報とを比較して前記第2メモリを認証するメモリ認証手段と、
前記メモリ認証手段による認証結果に基づいて、前記第1メモリおよび前記第2メモリへのアクセスを制御するアクセス制御手段と
を有することを特徴とするコンピュータシステム。 - 前記プロセッサは、
前記演算手段と一体に形成され、前記第1メモリにおいて前記演算手段の認証に利用される第1プロセッサ認証用情報と、前記第2メモリにおいて前記演算手段の認証に利用される第2プロセッサ認証用情報とを保持するプロセッサ側プロセッサ認証用情報保持手段をさらに有し、
前記第1メモリは、
前記第1不揮発性記憶素子と一体に形成され、前記演算手段を認証するための第1プロセッサ認証用情報を保持する第1メモリ側プロセッサ認証用情報保持手段と、
前記プロセッサ側プロセッサ認証用情報保持手段から前記第1プロセッサ認証用情報を取得する第1プロセッサ認証用情報取得手段と、
前記第1プロセッサ認証用情報取得手段が取得した前記第1プロセッサ認証用情報と、前記第1メモリ側プロセッサ認証用情報保持手段が保持する前記第1プロセッサ認証用情報とを比較して前記演算手段を認証する第1プロセッサ認証手段と、
前記第1プロセッサ認証手段による認証結果に基づいて、前記演算手段から当該第1メモリへのアクセスを制御する第1アクセス制御手段と
をさらに有し、
前記第2メモリは、
前記第2不揮発性記憶素子と一体に形成され、前記演算手段を認証するための第2プロセッサ認証用情報を保持する第2メモリ側プロセッサ認証用情報保持手段と、
前記プロセッサ側プロセッサ認証用情報保持手段から前記第2プロセッサ認証用情報を取得する第2プロセッサ認証用情報取得手段と、
前記第2プロセッサ認証用情報取得手段が取得した前記第2プロセッサ認証用情報と、前記第2メモリ側プロセッサ認証用情報保持手段が保持する前記第2プロセッサ認証用情報とを比較して前記演算手段を認証する第2プロセッサ認証手段と、
前記第2プロセッサ認証手段による認証結果に基づいて、前記演算手段から当該第2メモリへのアクセスを制御する第2アクセス制御手段と
をさらに有することを特徴とする請求項14に記載のコンピュータシステム。 - 前記プロセッサの前記プロセッサ側プロセッサ認証用情報保持手段は、前記第1メモリを識別する第1メモリ識別情報に対応付けて前記第1プロセッサ認証用情報を保持し、さらに前記第2メモリを識別する第2メモリ識別情報に対応付けて前記第2プロセッサ認証用情報を保持し、
前記第1メモリの前記第1プロセッサ認証用情報取得手段は、前記プロセッサ側プロセッサ認証用情報保持手段が前記第1メモリ識別情報に対応付けて保持している前記第1プロセッサ認証用情報を取得し、
前記第2メモリの前記第2プロセッサ認証用情報取得手段は、前記プロセッサ側プロセッサ認証用情報保持手段が前記第2メモリ識別情報に対応付けて保持している前記第2プロセッサ認証用情報を取得することを特徴とする請求項15に記載のコンピュータシステム。 - 前記プロセッサは、N本のデータ線に接続され、
前記N本のデータ線のうちj(j<N)本のデータ線は、前記第1メモリと接続し、
前記N本のデータ線のうち
前記第1メモリ識別情報に対応付けて前記j本のデータ線を識別する第1接続情報を記憶し、さらに前記第2メモリ識別情報に対応付けて前記k本のデータ線を識別する第2接続情報を記憶する接続情報記憶手段と、
前記第1プロセッサ認証用情報を前記接続情報記憶手段において前記第1メモリ識別情報に対応付けられている前記j本のデータ線に送出し、さらに前記第2プロセッサ認証用情報を、前記接続情報保持手段において前記第2メモリ識別情報に対応付けられている前記k本のデータ線に送出する転送手段と
をさらに有し、
前記第1メモリの前記第1プロセッサ認証用情報取得手段は、前記転送手段により前記j本のデータ線に送出された前記第1プロセッサ認証用情報を取得し、
前記第2メモリの前記第2プロセッサ認証用情報取得手段は、前記転送手段により前記k本のデータ線に送出された前記第2プロセッサ認証用情報を取得することを特徴とする請求項16に記載のコンピュータシステム。 - プロセッサと、当該プロセッサにより利用される情報を保持する第1メモリおよび第2メモリとを備えたコンピュータシステムであって、
前記第1メモリは、
前記プロセッサが利用する情報を保持する第1不揮発性記憶素子と、
前記第1不揮発性記憶素子と一体に形成され、前記第1不揮発性記憶素子の認証に利用されるメモリ認証用情報を保持する第1メモリ側メモリ認証用情報保持手段と
を有し、
前記第2メモリは、
前記プロセッサが利用する情報を保持する第2不揮発性記憶素子と、
前記第2不揮発性記憶素子と一体に形成され、前記第2不揮発性記憶素子の認証に利用されるメモリ認証用情報を保持する第2メモリ側メモリ認証用情報保持手段と
を有し、
前記プロセッサは、
前記第1不揮発性記素子および前記第2不揮発性記憶素子に保持されている情報を利用して演算を行う演算手段と、
前記演算手段と一体に形成され、前記第1不揮発性記憶素子および前記第2不揮発性記憶素子を認証するためのメモリ認証用情報を保持するプロセッサ側メモリ認証用情報保持手段と、
前記第1メモリ側メモリ認証用情報保持手段が保持する前記メモリ認証用情報を取得し、さらに前記第2メモリ側メモリ認証用情報保持手段が保持する前記メモリ認証用情報を取得するメモリ認証用情報取得手段と、
前記メモリ認証用情報取得手段が前記第1メモリ側メモリ認証用情報保持手段から取得した前記メモリ認証用情報と、前記プロセッサ側メモリ認証用情報保持手段が保持する前記メモリ認証用情報とを比較して前記第1メモリを認証し、さらに前記メモリ認証用情報取得手段が前記第2メモリ側メモリ認証用情報保持手段から取得した前記メモリ認証用情報と、前記プロセッサ側メモリ認証用情報保持手段が保持する前記メモリ認証用情報とを比較して前記第2メモリを認証するメモリ認証手段と、
前記メモリ認証手段による認証結果に基づいて、前記第1メモリおよび前記第2メモリへのアクセスを制御するアクセス制御手段と
を有することを特徴とするコンピュータシステム。 - 第1プロセッサおよび第2プロセッサと、前記第1プロセッサおよび前記第2プロセッサにより利用される情報を保持するメモリとを備えたコンピュータシステムであって、
前記第1プロセッサは、
前記メモリに格納されている情報を利用して演算を行う第1演算手段と、
前記第1演算手段と一体に形成され、前記第1演算手段の認証に利用される第1プロセッサ認証用情報を保持する第1プロセッサ側プロセッサ認証用情報保持手段と
を有し、
前記第2プロセッサは、
前記メモリに格納されている情報を利用して演算を行う第2演算手段と、
前記第2演算手段と一体に形成され、前記第2演算手段の認証に利用される第2プロセッサ認証用情報を保持する第2プロセッサ側プロセッサ認証用情報保持手段と
を有し、
前記メモリは、
前記第1プロセッサおよび前記第2プロセッサが利用する情報を保持する不揮発性記憶素子と、
前記不揮発性記憶素子と一体に形成され、前記第1プロセッサを認証するための第1プロセッサ認証用情報および前記第2プロセッサを認証するための第2プロセッサ認証用情報を保持するメモリ側プロセッサ認証用情報保持手段と、
前記第1プロセッサから前記第1プロセッサ認証用情報を取得し、さらに前記第2プロセッサから前記第2プロセッサ認証用情報を取得するプロセッサ認証用情報取得手段と、
前記プロセッサ認証用情報取得手段が前記第1プロセッサから取得した前記第1プロセッサ認証用情報と前記メモリ側プロセッサ認証用情報保持手段が保持する前記第1プロセッサ認証用情報とを比較して前記第1プロセッサを認証し、さらに前記プロセッサ認証用情報取得手段が前記第2プロセッサから取得した前記第2プロセッサ認証用情報と、前記メモリ側プロセッサ認証用情報保持手段が保持する第2プロセッサ認証用情報とを比較して前記第2プロセッサを認証するプロセッサ認証手段と、
前記プロセッサ認証手段による認証結果に基づいて、前記第1プロセッサおよび前記第2プロセッサからのアクセスを制御するアクセス制御手段と
を有することを特徴とするコンピュータシステム。 - 前記メモリは、
前記不揮発性記憶素子と一体に形成され、前記第1プロセッサにおいて前記メモリの認証に利用される第1メモリ認証用情報と、前記第2プロセッサにおいて前記メモリの認証に利用される第2メモリ認証用情報とを保持するメモリ側メモリ認証用情報保持手段をさらに有し、
前記第1プロセッサは、
前記第1演算手段と一体に形成され、前記メモリを認証するための第1メモリ認証用情報を保持する第1プロセッサ側メモリ認証用情報保持手段と、
前記メモリ側メモリ認証用情報保持手段から前記第1メモリ認証用情報を取得する第1メモリ認証用情報取得手段と、
前記第1メモリ認証用情報取得手段が取得した前記第1メモリ認証用情報と、前記第1プロセッサ側メモリ認証用情報保持手段が保持する前記第1メモリ認証用情報とを比較して前記メモリを認証する第1メモリ認証手段と、
前記第1メモリ認証手段による認証結果に基づいて、前記メモリへのアクセスを制御する第1アクセス制御手段と
をさらに有し、
前記第2プロセッサは、
前記第2演算手段と一体に形成され、前記メモリを認証するための第2メモリ認証用情報を保持する第2プロセッサ側メモリ認証用情報保持手段と、
前記メモリ側メモリ認証用情報保持手段から前記第2メモリ認証用情報を取得する第2メモリ認証用情報取得手段と、
前記第2メモリ認証用情報取得手段が取得した前記第2メモリ認証用情報と、前記第2プロセッサ側メモリ認証用情報保持手段が保持する前記第2メモリ認証用情報とを比較して前記メモリを認証する第2メモリ認証手段と、
前記第2メモリ認証手段による認証結果に基づいて、前記メモリへのアクセスを制御する第2アクセス制御手段と
をさらに有することを特徴とする請求項20に記載のコンピュータシステム。 - 前記メモリの前記メモリ側メモリ認証用情報保持手段は、前記第1プロセッサを識別する第1プロセッサ識別情報に対応付けて前記第1メモリ認証用情報を保持し、さらに前記第2プロセッサを識別する第2プロセッサ識別情報に対応付けて前記第2メモリ認証用情報を保持し、
前記第1プロセッサの前記第1メモリ認証用情報取得手段は、前記メモリ側メモリ認証用情報保持手段が前記第1プロセッサ識別情報に対応付けて保持している前記第1メモリ認証用情報を取得し、
前記第2プロセッサの前記第2メモリ認証用情報取得手段は、前記メモリ側メモリ認証用情報保持手段が前記第2プロセッサ識別情報に対応付けて保持している前記第2メモリ認証用情報を取得することを特徴とする請求項21に記載のコンピュータシステム。 - 第1プロセッサおよび第2プロセッサと、前記第1プロセッサおよび前記第2プロセッサにより利用される情報を保持するメモリとを備えたコンピュータシステムであって、
前記第1プロセッサは、
前記メモリに格納されている情報を利用して演算を行う第1演算手段と、
前記第1演算手段と一体に形成され、前記第1演算手段の認証に利用されるプロセッサ認証用情報を保持する第1プロセッサ側プロセッサ認証用情報保持手段と
を有し、
前記第2プロセッサは、
前記メモリに格納されている情報を利用して演算を行う第2演算手段と、
前記第2演算手段と一体に形成され、前記第2演算手段の認証に利用されるプロセッサ認証用情報を保持する第2プロセッサ側プロセッサ認証用情報保持手段と
を有し、
前記メモリは、
前記第1プロセッサおよび前記第2プロセッサが利用する情報を保持する不揮発性記憶素子と、
前記不揮発性記憶素子と一体に形成され、前記第1プロセッサおよび前記第2プロセッサを認証するためのプロセッサ認証用情報を保持するメモリ側プロセッサ認証用情報保持手段と、
前記第1プロセッサから前記プロセッサ認証用情報を取得し、さらに前記第2プロセッサから前記プロセッサ認証用情報を取得するプロセッサ認証用情報取得手段と、
前記プロセッサ認証用情報取得手段が前記第1プロセッサから取得した前記プロセッサ認証用情報と前記メモリ側プロセッサ認証用情報保持手段が保持する前記プロセッサ認証用情報とを比較して前記第1プロセッサを認証し、さらに前記プロセッサ認証用情報取得手段が前記第2プロセッサから取得した前記プロセッサ認証用情報と、前記メモリ側プロセッサ認証用情報保持手段が保持するプロセッサ認証用情報とを比較して前記第2プロセッサを認証するプロセッサ認証手段と、
前記プロセッサ認証手段による認証結果に基づいて、前記第1プロセッサおよび前記第2プロセッサからのアクセスを制御するアクセス制御手段と
を有することを特徴とするコンピュータシステム。 - 不揮発性の第1メモリから、当該第1メモリを認証するための第1メモリ認証用情報を取得し、さらに不揮発性の第2メモリから、当該第2メモリを認証するための第2メモリ認証用情報を取得するメモリ認証用情報取得ステップと、
前記第1メモリおよび前記第2メモリに格納された情報を利用して演算を行う演算手段と一体に形成され、前記第1メモリ認証用情報および前記第2メモリ認証用情報を保持するプロセッサ側メモリ認証用情報保持手段が保持する第1メモリ認証用情報と、前記メモリ認証用情報取得ステップにおいて前記第1メモリから取得した前記第1メモリ認証用情報とを比較して前記第1メモリを認証し、さらに前記メモリ認証用情報取得ステップにおいて前記第2メモリから取得した前記第2メモリ認証用情報と、前記プロセッサ側メモリ認証用情報保持手段が保持する前記第2メモリ認証用情報とを比較して前記第2メモリを認証するメモリ認証ステップと、
前記メモリ認証ステップにおける認証結果に基づいて、前記第1メモリおよび前記第2メモリへのアクセスを制御するアクセス制御ステップと
を有することを特徴とする認証方法。 - 不揮発性の第1メモリからおよび不揮発性の第2メモリから、前記第1メモリおよび前記第2メモリをそれぞれ認証するためのメモリ認証用情報を取得するメモリ認証用情報取得ステップと、
前記第1メモリおよび前記第2メモリに格納された情報を利用して演算を行う演算手段と一体に形成され、前記メモリ認証用情報を保持するプロセッサ側メモリ認証用情報保持手段が保持するメモリ認証用情報と、前記メモリ認証用情報取得ステップにおいて前記第1メモリから取得した前記メモリ認証用情報とを比較して前記第1メモリを認証し、さらに前記メモリ認証用情報取得ステップにおいて前記第2メモリから取得した前記メモリ認証用情報と、前記プロセッサ側メモリ認証用情報保持手段が保持する前記メモリ認証用情報とを比較して前記第2メモリを認証するメモリ認証ステップと、
前記メモリ認証ステップにおける認証結果に基づいて、前記第1メモリおよび前記第2メモリへのアクセスを制御するアクセス制御ステップと
を有することを特徴とする認証方法。 - 第1演算手段から当該第1演算手段を認証するための第1プロセッサ認証用情報を取得し、さらに前記第2演算手段から当該第2演算手段を認証するための第2プロセッサ認証用情報を取得するプロセッサ認証用情報取得ステップと、
前記第1演算手段および前記第2演算手段が利用する情報を保持する不揮発性記憶素子と一体に形成され、前記第1プロセッサ認証用情報および第2プロセッサ認証用情報を保持するメモリ側プロセッサ認証用情報保持手段が保持する前記第1プロセッサ認証用情報と前記プロセッサ認証用情報取得ステップにおいて前記第1プロセッサから取得した前記第1プロセッサ認証用情報とを比較して前記第1プロセッサを認証し、さらに前記プロセッサ認証用情報取得ステップにおいて前記第2プロセッサから取得した前記第2プロセッサ認証用情報と、前記メモリ側プロセッサ認証用情報保持手段が保持する前記第2プロセッサ認証用情報とを比較して前記第2プロセッサを認証するプロセッサ認証ステップと、
前記プロセッサ認証ステップにおける認証結果に基づいて、前記第1プロセッサおよび前記第2プロセッサからのアクセスを制御するアクセス制御ステップと
を有することを特徴とする認証方法。 - 第1演算手段から前記第1演算手段および第2演算手段を認証するためのプロセッサ認証用情報を取得し、さらに前記第2演算手段から前記プロセッサ認証用情報を取得するプロセッサ認証用情報取得ステップと、
第1演算手段からおよび第2演算手段から、前記第1演算手段および前記第2演算手段をそれぞれ認証するためのプロセッサ認証用情報を取得するプロセッサ認証用情報取得ステップと、
前記第1演算手段および前記第2演算手段が利用する情報を保持する不揮発性記憶素子と一体に形成され、前記プロセッサ認証用情報を保持するメモリ側プロセッサ認証用情報保持手段が保持する前記プロセッサ認証用情報と前記プロセッサ認証用情報取得ステップにおいて前記第1プロセッサから取得した前記プロセッサ認証用情報とを比較して前記第1プロセッサを認証し、さらに前記プロセッサ認証用情報取得ステップにおいて前記第2プロセッサから取得した前記プロセッサ認証用情報と、前記メモリ側プロセッサ認証用情報保持手段が保持する前記プロセッサ認証用情報とを比較して前記第2プロセッサを認証するプロセッサ認証ステップと、
前記プロセッサ認証ステップにおける認証結果に基づいて、前記第1プロセッサおよび前記第2プロセッサからのアクセスを制御するアクセス制御ステップと
を有することを特徴とする認証方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005254048A JP4568196B2 (ja) | 2005-09-01 | 2005-09-01 | プロセッサ、コンピュータシステムおよび認証方法 |
US11/508,935 US8060925B2 (en) | 2005-09-01 | 2006-08-24 | Processor, memory, computer system, and method of authentication |
CNB2006101280289A CN100478973C (zh) | 2005-09-01 | 2006-08-31 | 处理器,计算机系统和认证方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005254048A JP4568196B2 (ja) | 2005-09-01 | 2005-09-01 | プロセッサ、コンピュータシステムおよび認証方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010036659A Division JP4937365B2 (ja) | 2010-02-22 | 2010-02-22 | プロセッサ、コンピュータシステムおよび認証方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007066201A true JP2007066201A (ja) | 2007-03-15 |
JP4568196B2 JP4568196B2 (ja) | 2010-10-27 |
Family
ID=37805903
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005254048A Expired - Fee Related JP4568196B2 (ja) | 2005-09-01 | 2005-09-01 | プロセッサ、コンピュータシステムおよび認証方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8060925B2 (ja) |
JP (1) | JP4568196B2 (ja) |
CN (1) | CN100478973C (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9092322B2 (en) | 2011-03-31 | 2015-07-28 | Renesas Electronics Corporation | Processor system and control method thereof |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4367958B2 (ja) * | 2006-12-27 | 2009-11-18 | インターナショナル・ビジネス・マシーンズ・コーポレーション | データへのアクセスを制御する技術 |
US8360871B2 (en) * | 2007-09-26 | 2013-01-29 | Wms Gaming Inc. | Wagering game machines with non-volatile memory |
KR20090043823A (ko) * | 2007-10-30 | 2009-05-07 | 삼성전자주식회사 | 외부 공격을 감지할 수 있는 메모리 시스템 |
JP2009288853A (ja) * | 2008-05-27 | 2009-12-10 | Sanyo Electric Co Ltd | 盗難防止機能を有する電子機器及び電子機器の盗難を防止するための方法 |
JP5457363B2 (ja) * | 2008-10-10 | 2014-04-02 | パナソニック株式会社 | 情報処理装置、認証システム、認証装置、情報処理方法、情報処理プログラム、記録媒体及び集積回路 |
SG165220A1 (en) * | 2009-03-25 | 2010-10-28 | Toshiba Kk | Processing apparatus of portable electronic devices, portable electronic device, and processing system of portable electronic devices |
JP5970867B2 (ja) * | 2012-03-05 | 2016-08-17 | 富士ゼロックス株式会社 | 情報処理装置、画像形成装置およびプログラム |
KR102068485B1 (ko) | 2012-11-30 | 2020-01-21 | 삼성전자주식회사 | 불 휘발성 메모리 모듈 및 그것의 동작 방법 |
US9088555B2 (en) * | 2012-12-27 | 2015-07-21 | International Business Machines Corporation | Method and apparatus for server-side authentication and authorization for mobile clients without client-side application modification |
JP5824472B2 (ja) * | 2013-04-25 | 2015-11-25 | 京セラドキュメントソリューションズ株式会社 | メモリーアクセス制御システム及び画像形成装置 |
JP6139386B2 (ja) * | 2013-11-27 | 2017-05-31 | 株式会社東芝 | プログラマブルコントローラ |
CN105320903B (zh) * | 2015-09-30 | 2018-07-06 | 杨毅 | 一种电子设备及基于该电子设备的数据读写方法 |
US11263326B2 (en) * | 2017-06-02 | 2022-03-01 | Apple Inc. | Method and apparatus for secure system boot |
US11444919B2 (en) * | 2019-05-20 | 2022-09-13 | Woodward, Inc. | Mission critical security zone |
US11930112B1 (en) * | 2019-12-06 | 2024-03-12 | Pure Storage, Inc. | Multi-path end-to-end encryption in a storage system |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06332731A (ja) * | 1993-05-19 | 1994-12-02 | J T:Kk | 制御装置 |
JP2001325580A (ja) * | 2000-05-16 | 2001-11-22 | Glory Ltd | データ記憶装置およびデータ記憶方法、情報処理装置および情報処理方法、並びに記録媒体 |
JP2002025278A (ja) * | 2000-07-03 | 2002-01-25 | Sharp Corp | 半導体記憶装置 |
JP2002236667A (ja) * | 2001-02-09 | 2002-08-23 | Sony Corp | 認証方法、認証システム、認証装置および認証用モジュール |
WO2003058412A2 (en) * | 2001-12-28 | 2003-07-17 | Intel Corporation | Authenticated code method and apparatus |
JP2005065222A (ja) * | 2003-08-12 | 2005-03-10 | Samsung Electronics Co Ltd | 電子署名を利用するモバイル機器の制御システム及び方法 |
JP2005157542A (ja) * | 2003-11-21 | 2005-06-16 | Matsushita Electric Ind Co Ltd | 記録媒体及び記録媒体アクセス制限方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5179517A (en) * | 1988-09-22 | 1993-01-12 | Bally Manufacturing Corporation | Game machine data transfer system utilizing portable data units |
US5237609A (en) * | 1989-03-31 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | Portable secure semiconductor memory device |
US6026293A (en) * | 1996-09-05 | 2000-02-15 | Ericsson Inc. | System for preventing electronic memory tampering |
JPH10222618A (ja) * | 1997-01-31 | 1998-08-21 | Toshiba Corp | Icカード及びicカード処理システム |
KR100550367B1 (ko) * | 2000-09-18 | 2006-02-09 | 가부시끼가이샤 도시바 | 휴대가능한 전자 매체 |
EP1273996B1 (en) | 2001-07-06 | 2008-08-06 | Texas Instruments Incorporated | Secure bootloader for securing digital devices |
US7237121B2 (en) | 2001-09-17 | 2007-06-26 | Texas Instruments Incorporated | Secure bootloader for securing digital devices |
US20070101143A1 (en) * | 2003-11-13 | 2007-05-03 | Yoshiaki Iwata | Semiconductor memory card |
-
2005
- 2005-09-01 JP JP2005254048A patent/JP4568196B2/ja not_active Expired - Fee Related
-
2006
- 2006-08-24 US US11/508,935 patent/US8060925B2/en not_active Expired - Fee Related
- 2006-08-31 CN CNB2006101280289A patent/CN100478973C/zh not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06332731A (ja) * | 1993-05-19 | 1994-12-02 | J T:Kk | 制御装置 |
JP2001325580A (ja) * | 2000-05-16 | 2001-11-22 | Glory Ltd | データ記憶装置およびデータ記憶方法、情報処理装置および情報処理方法、並びに記録媒体 |
JP2002025278A (ja) * | 2000-07-03 | 2002-01-25 | Sharp Corp | 半導体記憶装置 |
JP2002236667A (ja) * | 2001-02-09 | 2002-08-23 | Sony Corp | 認証方法、認証システム、認証装置および認証用モジュール |
WO2003058412A2 (en) * | 2001-12-28 | 2003-07-17 | Intel Corporation | Authenticated code method and apparatus |
JP2005065222A (ja) * | 2003-08-12 | 2005-03-10 | Samsung Electronics Co Ltd | 電子署名を利用するモバイル機器の制御システム及び方法 |
JP2005157542A (ja) * | 2003-11-21 | 2005-06-16 | Matsushita Electric Ind Co Ltd | 記録媒体及び記録媒体アクセス制限方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9092322B2 (en) | 2011-03-31 | 2015-07-28 | Renesas Electronics Corporation | Processor system and control method thereof |
US9304943B2 (en) | 2011-03-31 | 2016-04-05 | Renesas Electronics Corporation | Processor system and control method thereof |
Also Published As
Publication number | Publication date |
---|---|
JP4568196B2 (ja) | 2010-10-27 |
US8060925B2 (en) | 2011-11-15 |
CN100478973C (zh) | 2009-04-15 |
CN1924880A (zh) | 2007-03-07 |
US20070050852A1 (en) | 2007-03-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4568196B2 (ja) | プロセッサ、コンピュータシステムおよび認証方法 | |
JP4537908B2 (ja) | プロセッサ、メモリ、コンピュータシステムおよびシステムlsi | |
US8407488B2 (en) | Semiconductor device including encryption section, semiconductor device including external interface, and content reproduction method | |
US7461268B2 (en) | E-fuses for storing security version data | |
JP4489030B2 (ja) | プロセッサ内にセキュアな起動シーケンスを提供する方法および装置 | |
TWI330769B (en) | Apparatus method and system for feature activation | |
JP3638770B2 (ja) | テスト機能を備える記憶装置 | |
US20090285390A1 (en) | Integrated circuit with secured software image and method therefor | |
MXPA06010778A (es) | Estructura de manejo de derechos digitales, dispositivo de almacenamiento portatil y metodo de manejo de contenidos que usa el dispositivo de almacenamiento portatil. | |
JP2006221629A (ja) | プロセッサのリソース管理によるコンテンツ制御方法および装置 | |
KR20210089486A (ko) | 키를 안전하게 관리하기 위한 장치 및 방법 | |
JP4591163B2 (ja) | バスアクセス制御装置 | |
JP4471937B2 (ja) | プロセッサのリソース管理によるコンテンツ制御方法および装置 | |
TW202407563A (zh) | 基於裝置所有者產生金鑰之sram物理上不可複製的功能記憶體 | |
US20040153657A1 (en) | Program development method, program development supporting system, and program installation method | |
KR20190033411A (ko) | 사물인터넷 모듈 | |
JP4937365B2 (ja) | プロセッサ、コンピュータシステムおよび認証方法 | |
JP2013037417A (ja) | メモリシステム、情報処理装置、メモリ装置、およびメモリシステムの動作方法 | |
CN100440180C (zh) | 处理器、存储器、计算机系统、系统lsi及其验证方法 | |
JP5182787B2 (ja) | メモリシステム、メモリカード及びコンピュータシステム | |
TW202343231A (zh) | 管理電子設備的所有權 | |
JP2007272923A5 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061215 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091222 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100601 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100624 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100713 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100806 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130813 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |