JP2007013011A - Ferroelectric memory device and driving ic (integrated circuit) for indication - Google Patents

Ferroelectric memory device and driving ic (integrated circuit) for indication Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a ferroelectric memory device high in the integration degree especially in the direction of a bit line. <P>SOLUTION: The ferroelectric memory device is provided with: the bit line extended in a first direction; a plurality of first active regions arranged in one side of the bit line with a predetermined interval in the first direction while the bit line and the first ferroelectric capacitor are connected respectively thereto; and a plurality of second active regions arranged in the other side of the bit line in the first direction with a predetermined interval while the bit line and a second ferroelectric capacitor are connected respectively thereto. In this case, a part of the first active region is superposed on a part of the second active region neighbored to the first direction, and the first active region is arranged in a second direction intersected with the first direction, at a predetermined interval with the second active region. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、強誘電体メモリ装置及び表示用駆動ICに関する。 The present invention relates to a driving IC for ferroelectric memory device and a display.

従来の強誘電体メモリとして、特開2002−170935号公報(特許文献1)に開示されたものがある。 As a conventional ferroelectric memory, it is disclosed in JP-A-2002-170935 (Patent Document 1). 上記従来の強誘電体メモリは、所定のビット線に接続される活性領域が当該ビット線に沿って一列に配置されている。 The conventional ferroelectric memory, the active region connected to a predetermined bit line are arranged in a row along the bit line.
特開2002−170935号公報 JP 2002-170935 JP

しかしながら、上記従来の強誘電体メモリは、ビット線の長さが長くなってしまい、強誘電体メモリのサイズが大きくなってしまうという問題が生じていた。 However, the conventional ferroelectric memory becomes longer length of the bit line, a problem that the size of the ferroelectric memory becomes large arose.

よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置及び表示用駆動ICを提供することを目的とする。 Accordingly, an object of the present invention to provide a ferroelectric memory device and a display drive IC which can solve the above problems. この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。 This object is achieved by combinations described in the independent claims. また従属項は本発明の更なる有利な具体例を規定する。 The dependent claims define further advantageous specific examples of the present invention.

上記目的を達成するため、本発明の第1の形態によれば、第1の方向に延在するビット線と、ビット線の片側において、第1の方向に所定の間隔を有して配置されており、ビット線及び第1の強誘電体キャパシタがそれぞれ接続された複数の第1の活性領域と、ビット線の他の片側において、第1の方向に所定の間隔を有して配置されており、ビット線及び第2の強誘電体キャパシタがそれぞれ接続された複数の第2の活性領域と、を備え、第1の活性領域は、その一部が第1の方向において隣接する第2の活性領域の一部と重なり、かつ、第1の方向と交差する第2の方向において当該第2の活性領域と所定の間隔を有して配置されたことを特徴とする強誘電体メモリ装置を提供する。 To achieve the above object, according to a first embodiment of the present invention, a bit line extending in a first direction, one side of the bit line, are arranged with a predetermined gap in a first direction and it has a plurality of first active region the bit line and the first ferroelectric capacitor is connected respectively, in the other side of the bit line, are arranged with a predetermined gap in a first direction cage includes a plurality of second active regions where the bit lines and the second ferroelectric capacitor is connected, the first active region is partially a second adjacent in the first direction It overlaps a portion of the active region, and a ferroelectric memory device characterized in that it is arranged with the second active region by a predetermined distance in a second direction crossing the first direction provide.

上記形態によれば、ビット線に対応する強誘電体キャパシタが接続された第1の活性領域及び第2の活性領域を、それぞれビット線の両側に配置して、かつ、第1の活性領域及び第2の活性領域が、第1の方向、すなわち、ビット線の延在方向において重なるように配置されることとなる。 According to the above embodiment, the first active region and a second active region ferroelectric capacitor corresponding to the bit lines are connected, each arranged on both sides of the bit line and the first active region and the second active region, the first direction, i.e., so that the are arranged so as to overlap in the extending direction of the bit line. 従って、上記形態によれば、ビット線の延在する方向における長さが短い強誘電体メモリ装置を提供することができる。 Therefore, according to the above embodiment, it is possible to provide a short ferroelectric memory device length in the direction of extension of the bit lines.

また、上記形態によれば、ビット線の長さを短くできるため、ビット線の配線容量を低減させることができる。 Further, according to the above embodiment, it is possible to shorten the length of the bit line, it is possible to reduce the wiring capacitance of the bit line. ひいては、センスアンプの動作マージンを大きく確保することができ、また、強誘電体メモリ装置の消費電力を低減させることができ、さらには、ビット線に重畳するノイズを低減させることができる。 Hence, it is possible to ensure a large operation margin of the sense amplifier, also it is possible to reduce the power consumption of the ferroelectric memory device, and further, it is possible to reduce the noise superimposed on the bit line.

上記強誘電体メモリ装置において、複数の第1の活性領域及び複数の第2の活性領域の各々は、一方の端部及び他方の端部を有しており、第1の活性領域の一方の端部は、第1の方向において、隣接する第2の活性領域の他方の端部と重なっており、第2の活性領域の一方の端部は、第1の方向において、隣接する第1の活性領域の他方の端部と重なっていることが好ましい。 In the ferroelectric memory device, each of the plurality of first active regions and a plurality of second active region has one end and the other end, one of the first active region end, in a first direction, overlaps with the other end of the second active region adjacent, one end of the second active region, in the first direction, the first adjacent of it is preferable that overlaps the other end of the active region.

上記形態によれば、ビット線の延在方向において、第1の活性領域及び第2の活性領域の両方の端部が互いに重なることとなるので、ビット線の延在する方向における長さがさらに短い強誘電体メモリ装置を提供することができる。 According to the embodiment described above, in the extending direction of the bit lines, since the the end of both the first active region and the second active region overlap with each other, the length in the extending direction of the bit line is further it is possible to provide a short ferroelectric memory device.

上記強誘電体メモリ装置において、第1の強誘電体キャパシタの各々は、第1の活性領域における一方の端部に接続されており、第2の強誘電体キャパシタの各々は、第2の活性領域における他方の端部に接続されており、当該強誘電体メモリ装置は、第2の方向に延在し、第1の強誘電体キャパシタ及び第2の強誘電体キャパシタに接続された第1のプレート線と、第1の活性領域における他方の端部に接続された第3の強誘電体キャパシタと、第2の活性領域における一方の端部に接続された第4の強誘電体キャパシタと、第2の方向に延在し、第3の強誘電体キャパシタ及び第4の強誘電体キャパシタに接続された第2のプレート線と、をさらに備えたことが好ましい。 In the ferroelectric memory device, each of the first ferroelectric capacitor is connected to one end of the first active region, each of the second ferroelectric capacitor, the second active is connected to the other end of the region, is the ferroelectric memory device, extends in the second direction, the first connected to the first ferroelectric capacitor and the second ferroelectric capacitor 1 and the plate line, and a third ferroelectric capacitor connected to the other end of the first active region, and a fourth ferroelectric capacitor connected to one end of the second active region extends in a second direction, the second plate line connected to the third ferroelectric capacitor and the fourth ferroelectric capacitor preferably further comprises a.

上記形態によれば、第1の活性領域及び第2の活性領域の端部は第1の方向において互いに重なっており、第1〜第4の強誘電体キャパシタは当該端部に接続されることとなる。 According to the above embodiment, the end portion of the first active region and the second active region overlaps each other in the first direction, the first to fourth ferroelectric capacitor being connected to the end portion to become. 従って、上記形態によれば、第1〜第4の強誘電体キャパシタに接続される第1のプレート線及び第2のプレート線を、略直線状、又は、曲線部や角部の少ない形状とすることができるので、第1のプレート線及び第2のプレート線の負荷を低減させることができる。 Thus, according to the above embodiment, the first plate line and the second plate line connected to the first to fourth ferroelectric capacitors, substantially linear, or a less curved portion and the corner portion shape it is possible to, it is possible to reduce the load of the first plate line and the second plate line.

上記強誘電体メモリ装置において、ビット線は、第1の活性領域において一方の端部と他方の端部との間の第1の領域に接続され、第2の活性領域において一方の端部と他方の端部との間の第2の領域に接続されており、当該強誘電体メモリ装置は、第1の活性領域において、一方の端部と第1の領域との間を通るように第2の方向に延在する第1のワード線、及び、他方の端部と第1の領域との間を通って配置されるように第2の方向に延在する第2のワード線と、第2の活性領域において、一方の端部と第2の領域との間を通るように第2の方向に延在する第3のワード線、及び、他方の端部と第2の領域との間を通って配置されるように第2の方向に延在する第4のワード線と、をさらに備えたことが好ましい。 In the ferroelectric memory device, the bit line is connected to the first region between the one end and the other end in the first active region, and one end portion in the second active region is connected to a second region between the other end, the ferroelectric memory device, in the first active region, first to pass between one end and the first region first word line extending in a second direction, and a second word line extending in a second direction so as to be disposed through the space between the other end portion of the first region, in the second active region, a third word line extending in a second direction so as to pass between the one end and the second region, and, between the other end and the second region a fourth word line extending in a second direction so as to be arranged through between, preferably further comprising a.

上記形態によれば、第1のプレート線に接続される第1の強誘電体キャパシタ及び第2の強誘電体キャパシタは、それぞれ異なるワード線により駆動されるので、第1の活性領域及び第2の活性領域が第1の方向において重なるように配置しても、メモリセルを容易に選択することができる。 According to the embodiment, the first ferroelectric capacitor and the second ferroelectric capacitor being connected to the first plate line are driven by different word lines, respectively, and the first active region second it can be the active region of be arranged so as to overlap in the first direction, selecting the memory cell easily. また、上記形態によれば、プレート線の本数を減らすことができ、さらには、プレート線の電圧を制御するプレート線制御部の面積も低減させることができる。 Further, according to the above embodiment, it is possible to reduce the number of plate lines, and further, can also be reduced area of ​​the plate line control section for controlling the voltage of the plate line.

上記強誘電体メモリ装置において、第1のワード線及び第2のワード線は、それらが配置された第1の活性領域の一方の端部に隣接する所定の第2の活性領域と他方の端部に隣接する他の第2の活性領域との間を通って配置されており、第1の活性領域における第1のワード線と第2のワード線との間隔は、所定の第2の活性領域と他の第2の活性領域との間における第1のワード線と第2のワード線との間隔より広いことが好ましい。 In the ferroelectric memory device, a first word line and the second word line is predetermined second active region and the other end adjacent to one end portion of the first active region in which they are located parts are arranged passes between the other of the second active region adjacent to the first word line in the first active region and the distance between the second word line, a predetermined second active it is preferably wider than the distance between the first word line and the second word line between the region and the other of the second active region.

上記形態によれば、第1の方向における複数の第1の活性領域及び複数の第2の活性領域の間隔をさらに狭くすることができるので、ビット線の延在する方向における長さがさらに短い強誘電体メモリ装置を提供することができる。 According to the embodiment, since the interval between the plurality of first active regions and a plurality of second active region in the first direction can be further narrowed, further short length in the direction of extension of the bit line it is possible to provide a ferroelectric memory device.

本発明の第2の形態によれば、上記強誘電体メモリ装置を備えたことを特徴とする表示用駆動ICを提供する。 According to a second aspect of the present invention, there is provided a display driver IC for comprising the above ferroelectric memory device. 表示用駆動ICとは、例えば液晶表示装置等の表示装置を駆動するデバイス全般をいう。 The display drive IC, for example, refers to devices in general for driving a display device such as a liquid crystal display device.

以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。 Hereinafter, with reference to the accompanying drawings, the present invention will be described through embodiments of the invention, the following embodiments do not limit the invention according to the claims, also described in the embodiment not all combinations of features are essential to the invention.

図1は、本発明の一実施形態に係る表示用駆動ICの構成を示す図である。 Figure 1 is a diagram showing a structure of a display driving IC according to an embodiment of the present invention. 表示用駆動ICは、強誘電体メモリ装置と、ラッチ回路150と、表示駆動回路160とを備えて構成される。 Driving IC for display is configured to include a ferroelectric memory device, a latch circuit 150, and a display driving circuit 160. 強誘電体メモリ装置は、メモリセルアレイ110と、複数のワード線WLと、複数のプレート線PLと、複数のビット線BLと、ワード線制御部120と、プレート線制御部130と、ビット線制御部140とを備えて構成される。 The ferroelectric memory device includes a memory cell array 110, a plurality of word lines WL, a plurality of plate lines PL, a plurality of bit lines BL, the word line control unit 120, and the plate line control unit 130, the bit line control constructed and a part 140.

メモリセルアレイ110は、図2乃至図4において後述するように、アレイ状に配置された複数のメモリセルMCを有して構成される。 The memory cell array 110, as will be described later in FIGS configured with a plurality of memory cells MC arranged in an array. 各メモリセルMCには、いずれかのワード線WL、プレート線PL及びビット線BLが接続されている。 Each memory cell MC, and one of the word line WL, the plate line PL and the bit line BL is connected. そして、ワード線制御部120及びプレート線制御部130は、複数のワード線WL及び複数のプレート線PLの電圧を制御し、メモリセルMCに記憶されたデータを複数のビット線BLに読み出し、また、外部から供給されたデータをビット線BLを介してメモリセルMCに記憶させる。 Then, the word line control unit 120 and the plate line control unit 130 controls the voltages of the word lines WL and a plurality of plate lines PL, reads the data stored in the memory cells MC to the plurality of bit line BL, and also , it is stored in the memory cells MC through the bit line BL and data supplied from the outside. ラッチ回路150は、メモリセルMCから読み出されたデータをラッチし、表示駆動回路160は、ラッチ回路150にラッチされたデータに基づいて、外部の表示体を駆動する。 The latch circuit 150 latches the data read from the memory cell MC, and a display driving circuit 160, based on the data latched in the latch circuit 150, and drives the external display body.

図2は、メモリセルアレイ110の構成を示す回路図であり、図3は、メモリセルアレイ110の平面視におけるレイアウト図であり、図4(a)は、図3におけるAA´断面図であり、図4(b)は、図3におけるBB´断面図である。 Figure 2 is a circuit diagram showing a configuration of a memory cell array 110, FIG. 3 is a layout diagram in plan view of the memory cell array 110, FIG. 4 (a) is a AA' sectional view in FIG. 3, FIG. 4 (b) is a BB' sectional view in FIG. 図2乃至図4を参照して、本実施形態の強誘電体メモリ装置におけるメモリセルアレイ110の構成について説明する。 Referring to FIGS, the configuration of the memory cell array 110 in a ferroelectric memory device of this embodiment.

メモリセルアレイ110は、アレイ状に配置された複数のメモリセルMC11、MC12、MC21及びMC22を有して構成される。 Memory cell array 110 is configured with a plurality of memory cells MC11, MC12, MC21 and MC22 which are arranged in an array. メモリセルMC11、MC12、MC21及びMC22は、それぞれ、強誘電体キャパシタC11、C12、C21及びC22並びにn型MOSトランジスタTRを有する。 Memory cells MC11, MC12, MC21 and MC22, respectively, having a ferroelectric capacitor C11, C12, C21 and C22 and n-type MOS transistor TR.

ビット線BLの片側には、当該ビット線BLに接続される複数のメモリセルMC11及びMC12が配置されている(図2及び図3参照)。 On one side of the bit line BL, and a plurality of memory cells MC11 and MC12 which are connected to the bit line BL is disposed (see FIGS. 2 and 3). メモリセルMC11及びMC12は、ビット線BLの片側に配置された複数の第1の活性領域112に接続されている。 Memory cells MC11 and MC12 are connected to the first active region 112 of the plurality disposed on one side of the bit line BL. そして、複数の第1の活性領域112は、ビット線BLが延在する方向(y方向)において、互いに所定の間隔を有して配置されている。 The first active region 112 a plurality of, in the direction (y-direction) of the bit lines BL extend, are arranged to one another a predetermined distance.

ビット線BLの他の片側には、当該ビット線BLに接続される複数のメモリセルMC21及びMC22が配置されている(図2及び図3参照)。 The other side of bit lines BL, a plurality of memory cells MC21 and MC22 which are connected to the bit line BL is disposed (see FIGS. 2 and 3). メモリセルMC21及びMC22は、ビット線BLの他の片側に配置された複数の第2の活性領域114に接続されている。 Memory cells MC21 and MC22 are connected to the second active region 114 of the plurality disposed on the other side of the bit line BL. そして、複数の第2の活性領域114は、y方向において、互いに所定の間隔を有して配置されている。 A plurality of the second active region 114, in the y-direction, are arranged together a predetermined distance.

第1の活性領域112及び第2の活性領域114は、それぞれ、y方向が長手方向となる、矩形に近い形状を有している。 The first active region 112 and the second active region 114, respectively, y-direction is the longitudinal direction, and has a close to a rectangular shape. また、第1の活性領域112及び第2の活性領域114は、長手方向において、一方の端部116及び他方の端部118を有している(図3参照)。 The first active region 112 and the second active region 114 in the longitudinal direction and has one end 116 and the other end portion 118 (see FIG. 3). 一方の端部116及び他方の端部118は、それぞれn型MOSトランジスタTRのソース又はドレインとなる領域である。 One end portion 116 and the other end portion 118, the source or the respective n-type MOS transistor TR which is a region to be a drain.

第1の活性領域112及び第2の活性領域114は、その一部がy方向において互いに重なっている。 The first active region 112 and the second active region 114 overlaps each other partially in the y-direction. 具体的には、第1の活性領域112及び第2の活性領域114は、第1の活性領域112の一方の端部116が、当該端部116が隣接する第2の活性領域114の他方の端部118と、y方向において重なるように配置されている。 Specifically, the first active region 112 and the second active region 114, one end 116 of the first active region 112, the other second active region 114 where the end 116 is adjacent an end portion 118, is disposed so as to overlap in the y direction. また、当該第1の活性領域112の一方の端部116は、当該第2の活性領域114の他方の端部118と、y方向と交差する方向(x方向)において、所定の間隔を有して配置されている。 Further, one end portion 116 of the first active region 112, the other end portion 118 of the second active region 114, in the direction (x-direction) which intersects the y-direction, a predetermined interval It is arranged Te.

また、第1の活性領域112及び第2の活性領域114は、第1の活性領域112の他方の端部118が、当該端部118が隣接する第2の活性領域114の一方の端部116と、y方向において重なるように配置されている。 The first active region 112 and the second active region 114, the other end portion 118 of the first active region 112, one end 116 of the second active region 114 where the end 118 is adjacent When it is arranged to overlap in the y direction. また、当該第1の活性領域112の他方の端部118は、当該第2の活性領域114の一方の端部116と、x方向において、所定の間隔を有して配置されている。 The other end 118 of the first active region 112, to one end portion 116 of the second active region 114, in the x-direction, are arranged with a predetermined gap.

すなわち、本実施形態において、複数の第1の活性領域112及び複数の第2の活性領域114は、ビット線BLを挟んで、その両端が互いに重なるように交互に配置されている。 That is, in this embodiment, a plurality of first active region 112 and a plurality of second active region 114, sandwiching the bit line BL, and its both ends are arranged alternately so as to overlap each other. なお、複数の第1の活性領域112及び複数の第2の活性領域114は、絶縁層70を介して互いに絶縁(素子分離)されている。 The plurality of first active region 112 and a plurality of second active regions 114 are insulated from each other (isolation) through the insulating layer 70.

第1の活性領域112及び第2の活性領域114の一方の端部116の上層には、強誘電体キャパシタC11及びC21が設けられている(図4参照)。 The upper layer of the one end portion 116 of the first active region 112 and the second active region 114, the ferroelectric capacitors C11 and C21 are provided (see FIG. 4). 各強誘電体キャパシタは、下部電極50、強誘電体層52及び上部電極54の積層構造を有している。 Each ferroelectric capacitor has a stacked structure of the lower electrode 50, ferroelectric layer 52 and the upper electrode 54. また、他方の端部118の上層には、強誘電体キャパシタC12及びC22が設けられている。 Further, the upper layer of the other end 118, the ferroelectric capacitors C12 and C22 are provided. 強誘電体キャパシタC11及びC21は、それぞれ下部電極50がプラグ56を介して第1の活性領域112及び第2の活性領域114の一方の端部116に接続されている。 Ferroelectric capacitors C11 and C21 are lower electrode 50 are respectively connected to one end 116 of the first active region 112 and the second active region 114 through the plug 56. また、強誘電体キャパシタC12及びC22は、それぞれ下部電極50がプラグ58を介して第1の活性領域112及び第2の活性領域114の他方の端部118に接続されている。 Moreover, the ferroelectric capacitors C12 and C22 are lower electrode 50 are respectively connected to the other end 118 of the first active region 112 and the second active region 114 through the plug 58.

ビット線BLは、その両側に配置された第1の活性領域112及び第2の活性領域114において、一方の端部116と他方の端部118との間の領域に接続されている。 Bit line BL is in the first active region 112 and the second active region 114 disposed on both sides thereof, and is connected to the area between the one end 116 and the other end 118. 本実施形態において、ビット線BLは、第1の活性領域112と第2の活性領域114との間に配置されているが、第1の活性領域112及び第2の活性領域114と接続される領域と重なるように、その一部がx方向に突出している。 In this embodiment, the bit line BL, the first active region 112 are disposed between the second active region 114, is connected to the first active region 112 and the second active region 114 so as to overlap the area, part of which protrudes in the x direction. すなわち、当該一部が、当該領域の上層に位置している。 That is, some such is positioned in the upper layer of the region. そして、当該一部が、プラグ64、66及び68を介して当該領域に接続され、ビット線BLが第1の活性領域112及び第2の活性領域114に接続される。 A portion the is connected to the region via the plug 64, 66 and 68, the bit line BL is connected to the first active region 112 and the second active region 114.

ワード線WL1は、第1の活性領域112において、一方の端部116とプラグ64との間を通って、x方向に配置されている。 Word line WL1 is in the first active region 112, passes between the one end 116 and the plug 64 are arranged in the x direction. また、ワード線WL2は、第1の活性領域112において、他方の端部118とプラグ64との間を通って、x方向に配置されている。 The word line WL2 is in the first active region 112, passes between the other end portion 118 and the plug 64 are arranged in the x direction. ワード線WL1及びWL2は、メモリセルMC11及びMC12のn型MOSトランジスタTRのゲートを構成している。 Word lines WL1 and WL2 constitute a gate of the n-type MOS transistor TR of the memory cells MC11 and MC12.

ワード線WL1及びWL2は、それらが通る第1の活性領域112に隣接する2つの第2の活性領域114の間を通るように配置されている。 Word lines WL1 and WL2 are arranged so as to pass between the two second active regions 114 adjacent to the first active region 112 where they pass through. すなわち、ワード線WL1及びWL2は、第1の活性領域112以外の領域において、絶縁層70の上層に配置されている。 That is, the word lines WL1 and WL2 are in a region other than the first active region 112 is disposed on the upper layer of the insulating layer 70.

また、第1の活性領域112におけるワード線WL1とWL2との間隔は、上記2つの第2の活性領域の間におけるワード線WL1とWL2との間隔より広い。 Further, the distance between the word lines WL1 and WL2 in the first active region 112, wider than the distance between the word lines WL1 and WL2 between the two second active regions. すなわち、ワード線WL1及びWL2は、一定の周期で、y方向及びそれと反対方向に交互に曲がりながら、全体としてx方向に延在するように配置されている。 That is, the word lines WL1 and WL2 are at a constant cycle, while turning alternately in the y direction and its opposite direction, are arranged so as to extend in the x direction as a whole.

ワード線WL3は、第2の活性領域114において、一方の端部116とプラグ64との間を通って、x方向に配置されている。 Word line WL3, the second active region 114, passes between the one end 116 and the plug 64 are arranged in the x direction. また、ワード線WL4は、第2の活性領域114において、他方の端部118とプラグ64との間を通って、x方向に配置されている。 The word line WL4 is at the second active region 114, passes between the other end portion 118 and the plug 64 are arranged in the x direction. ワード線WL3及びWL4は、メモリセルMC21及びMC22のn型MOSトランジスタTRのゲートを構成している。 Word lines WL3 and WL4 constitute a gate of the n-type MOS transistor TR of the memory cells MC21 and MC22.

ワード線WL3及びWL4は、それらが通る第2の活性領域114に隣接する2つの第1の活性領域112の間を通るように配置されている。 Word lines WL3 and WL4 are arranged so as to pass between two first active region 112 adjacent to the second active region 114 where they pass through. すなわち、ワード線WL3及びWL4もまた、第2の活性領域114以外の領域において、絶縁層70の上層に配置されている。 That is, also the word lines WL3 and WL4, in regions other than the second active region 114 is disposed on the upper layer of the insulating layer 70.

また、第2の活性領域114におけるワード線WL3とWL4との間隔は、上記2つの第1の活性領域112の間におけるワード線WL3とWL4との間隔より広い。 Further, the distance between the word lines WL3 and WL4 in the second active region 114, wider than the distance between the word lines WL3 and WL4 between the two first active region 112. すなわち、ワード線WL3及びWL4も、ワード線WL1及びWL2と同様に、一定の周期で、y方向及びそれと反対方向に交互に曲がりながら、全体としてx方向に延在するように配置されている。 That is, even word lines WL3 and WL4, as well as word lines WL1 and WL2, at a constant period, while turning alternately in the y direction and its opposite direction, are arranged so as to extend in the x direction as a whole.

なお、ワード線WL1、WL2、WL3及びWL4が曲がる角度は任意である。 The angle of the word lines WL1, WL2, WL3 and WL4 bend is arbitrary. また、y方向における第1の活性領域112間の間隔及び複数の第2の活性領域の間隔を、本実施形態における間隔よりも広くして、各ワード線WLがx方向において略直線状に配置するようにしてもよい。 The arrangement of the space in the space and a plurality of second active region between the first active region 112 in the y-direction, and wider than the interval in the present embodiment, in a substantially linear shape in the word line WL direction x it may be.

プレート線PL1は、第1の活性領域112の上層に設けられた強誘電体キャパシタC11及び第2の活性領域114の上層に設けられた強誘電体キャパシタC22の上層を通過するように、x方向に配置されている。 The plate line PL1 is to pass through the upper layer of the ferroelectric capacitor C22 provided on an upper layer of the first ferroelectric capacitor C11 and a second disposed on the upper layer of the active region 112 of the active region 114, x-direction It is located in. そして、プレート線PL1は、強誘電体キャパシタC11の直上においてプラグ60を介して強誘電体キャパシタC11の上部電極54に接続されている。 Then, the plate line PL1 is connected to the upper electrode 54 of the ferroelectric capacitor C11 through the plug 60 immediately above the ferroelectric capacitor C11.

また、プレート線PL2は、第1の活性領域112の上層に設けられた強誘電体キャパシタC12及び第2の活性領域114の上層に設けられた強誘電体キャパシタC21の上層を通過するように、x方向に配置されている。 Further, the plate line PL2 is to pass through the upper layer of the ferroelectric capacitor C21 provided on an upper layer of the first ferroelectric capacitor C12 is provided on an upper layer of the active region 112 and the second active region 114, It is arranged in the x direction. そして、プレート線PL2は、強誘電体キャパシタC22の直上において、プラグ60を介して強誘電体キャパシタC22の上部電極54に接続されている。 Then, the plate line PL2 is strong right above the dielectric capacitor C22, is connected to the upper electrode 54 of the ferroelectric capacitor C22 via the plug 60.

図5は、メモリセルアレイ110のレイアウトの他の例を示す図である。 Figure 5 is a diagram showing another example of the layout of the memory cell array 110. 本例において、各ビット線BLに両側に配置される第1の活性領域112及び第2の活性領域114は、図3に示した例と略同じ配置をしているが、所定のビット線BLが接続される第1の活性領域112は、当該所定のビット線BLに隣接する他のビット線BLに接続される第2の活性領域114と、y方向において略同じ位置に配置される。 In this example, the first active region 112 and the second active region 114 disposed on both sides of each bit line BL is has a substantially same arrangement as the example shown in FIG. 3, a predetermined bit line BL There first active region 112 to be connected, the second active region 114 connected to the other bit line BL adjacent to the predetermined bit line BL, is disposed substantially at the same position in the y direction. また、当該所定のビット線BLが接続される第2の活性領域114は、当該他のビット線BLに接続される第1の活性領域112と、y方向において略同じ位置に配置される。 The second active region 114 where the predetermined bit line BL is connected, the first active region 112 connected to the other bit line BL, is disposed substantially at the same position in the y direction. 本例によれば、各ワード線WLが曲がる箇所を減らすことができるので、プロセス上の不良や疲労による不良の発生を低減させることができる。 According to this embodiment, it is possible to reduce the portion of each word line WL is bent, it is possible to reduce the occurrence of defects due to failure or fatigue in the process.

本実施形態によれば、ビット線BLに対応する強誘電体キャパシタが接続された第1の活性領域112及び第2の活性領域114を、それぞれビット線BLの両側に配置して、かつ、第1の活性領域112及び第2の活性領域114が、y方向、すなわち、ビット線BLの延在方向において重なるように配置されることとなる。 According to this embodiment, the first active region 112 and the second active region 114 where the ferroelectric capacitor corresponding to the bit lines BL are connected, respectively disposed on both sides of the bit line BL, and the 1 the active region 112 and the second active region 114, y-direction, i.e., so that the are arranged so as to overlap in the extending direction of the bit line BL. 従って、本実施形態によれば、ビット線BLの延在する方向におけるサイズが小さい強誘電体メモリ装置を提供することができる。 Therefore, according to this embodiment, it is possible to provide a ferroelectric memory device smaller in size in the direction of extension of the bit line BL. 特に、本実施形態のように、当該強誘電体メモリ装置を表示用駆動ICに用いた場合には、ビット線BLの間隔を外部の表示体の間隔に対応させるとともに、ビット線BLの延在方向において表示用駆動ICのサイズを縮小できる。 In particular, as in this embodiment, in the case of using the ferroelectric memory device to the display driver IC, with adapt the spacing of the bit lines BL to the spacing of the external display body, extending in the bit line BL It can reduce the size of the display driver IC in the direction. すなわち、面積効率が非常に高い強誘電体メモリ装置及び表示用駆動ICを提供することができる。 That is, it is the area efficiency is provided a drive IC for very high ferroelectric memory device and a display.

本実施形態によれば、ビット線BLの長さを短くできるため、ビット線BLの配線容量を低減させることができる。 According to this embodiment, since it is possible to shorten the length of the bit line BL, and it is possible to reduce the wiring capacitance of the bit line BL. ひいては、センスアンプの動作マージンを大きく確保することができ、また、強誘電体メモリ装置の消費電力を低減させることができ、さらには、ビット線BLに重畳するノイズを低減させることができる。 Hence, it is possible to ensure a large operation margin of the sense amplifier, also it is possible to reduce the power consumption of the ferroelectric memory device, and further, it is possible to reduce the noise superimposed on the bit line BL.

本実施形態によれば、ビット線BLの延在方向において、第1の活性領域112及び第2の活性領域114の両方の端部が互いに重なることとなるので、ビット線BLの延在する方向における長さがさらに短い強誘電体メモリ装置を提供することができる。 According to this embodiment, in the extending direction of the bit line BL, since the the end of both the first active region 112 and the second active region 114 overlap each other, the extending direction of the bit lines BL length in that it is possible to provide a shorter ferroelectric memory device.

本実施形態によれば、第1の活性領域112及び第2の活性領域114の端部はy方向において互いに重なっており、各強誘電体キャパシタは当該端部に接続されることとなる。 According to this embodiment, the end portion of the first active region 112 and the second active region 114 overlaps each other in the y-direction, the ferroelectric capacitor will be connected to the end portion. 従って、本実施形態によれば、各強誘電体キャパシタに接続される第1のプレート線PL1及び第2のプレート線PL2を、略直線状、又は、曲線部や角部の少ない形状とすることができるので、第1のプレート線PL1及び第2のプレート線PL2の負荷を低減させることができる。 Therefore, according to this embodiment, the first plate line PL1 and the second plate line PL2 is connected to the ferroelectric capacitors, substantially linear, or be less shape of the curved portion and the corner portion since it is, it is possible to reduce the load of the first plate line PL1 and the second plate line PL2.

本実施形態によれば、第1のプレート線PL1に接続される各強誘電体キャパシタは、それぞれ異なるワード線WLにより駆動されるので、第1の活性領域112及び第2の活性領域114がy方向において重なるように配置しても、メモリセルMCを容易に選択することができる。 According to this embodiment, the ferroelectric capacitors connected to the first plate line PL1 is because it is driven by the different word line WL, and the first active region 112 and the second active region 114 is y be arranged to overlap in the direction, the memory cell MC can be easily selected. また、本実施形態によれば、プレート線の本数を減らすことができ、さらには、プレート線の電圧を制御するプレート線制御部130の面積も低減させることができる。 Further, according to this embodiment, it is possible to reduce the number of plate lines, and further, can also be reduced area of ​​the plate line control unit 130 for controlling the voltage of the plate line.

本実施形態によれば、y方向における複数の第1の活性領域112及び複数の第2の活性領域114の間隔をさらに狭くすることができるので、ビット線BLの延在する方向における長さがさらに短い強誘電体メモリ装置を提供することができる。 According to this embodiment, it is possible to further reduce the distance of the plurality of first active region 112 and a plurality of second active region 114 in the y-direction, a length in the direction of extension of the bit lines BL it is possible to provide a shorter ferroelectric memory device.

上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。 Embodiments and application examples described through embodiments of the invention described above may be appropriately combined depending on the application, or can be used with modifications or improvements, the present invention is limited to the description of the embodiments described above not. そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 It is apparent from the appended claims that such combinations or changes or the embodiment added improvements can be included in the technical scope of the present invention.

本発明の一実施形態に係る表示用駆動ICの構成を示す図である。 It is a diagram showing a configuration of a display drive IC according to an embodiment of the present invention. メモリセルアレイ110の構成を示す回路図である。 It is a circuit diagram showing a configuration of a memory cell array 110. メモリセルアレイ110のレイアウト図である。 It is a layout diagram of the memory cell array 110. 図3におけるメモリセルアレイの断面図である。 It is a cross-sectional view of a memory cell array in FIG. メモリセルアレイ110のレイアウトの他の例を示す図である。 It is a diagram showing another example of the layout of the memory cell array 110.

符号の説明 DESCRIPTION OF SYMBOLS

50・・・下部電極、52・・・強誘電体層、54・・・上部電極、70・・・絶縁層、110・・・メモリセルアレイ、112・・・第1の活性領域、114・・・第2の活性領域、116・・・一方の端部、118・・・他方の端部、120・・・ワード線制御部、130・・・プレート線制御部、140・・・ビット線制御部、150・・・ラッチ回路、160・・・表示駆動回路 50 ... lower electrode, 52 ... ferroelectric layer, 54 ... upper electrode, 70 ... insulating layer, 110 ... memory cell array, 112 ... first active region, 114 ... · the second active region, 116 one end ..., 118 ... other end, 120 ... word line control section, 130 ... plate line control unit, 140 ... bit line control parts, 150 ... latch circuit, 160 ... display drive circuit

Claims (6)

  1. 第1の方向に延在するビット線と、 A bit line extending in a first direction,
    前記ビット線の片側において、前記第1の方向に所定の間隔を有して配置されており、前記ビット線及び第1の強誘電体キャパシタがそれぞれ接続された複数の第1の活性領域と、 One side of said bit lines, said first are arranged with a predetermined gap in the direction, said plurality of bit lines and a first ferroelectric capacitor is connected to the first active region,
    前記ビット線の他の片側において、前記第1の方向に所定の間隔を有して配置されており、前記ビット線及び第2の強誘電体キャパシタがそれぞれ接続された複数の第2の活性領域と、 In the other side of the bit lines, the first is arranged with a predetermined gap in the direction, said bit line and a second intensity of the plurality ferroelectric capacitor is connected to the second active region When,
    を備え、 Equipped with a,
    前記第1の活性領域は、その一部が前記第1の方向において隣接する第2の活性領域の一部と重なり、かつ、前記第1の方向と交差する第2の方向において当該第2の活性領域と所定の間隔を有して配置されたことを特徴とする強誘電体メモリ装置。 The first active region is partially overlapped with a portion of the second active region adjacent in the first direction and in a second direction intersecting the first direction the second ferroelectric memory device, characterized in that arranged at an active region by a predetermined distance.
  2. 前記複数の第1の活性領域及び前記複数の第2の活性領域の各々は、一方の端部及び他方の端部を有しており、 Each of the plurality of first active regions and the plurality of second active region has one end and the other end portion,
    前記第1の活性領域の一方の端部は、前記第1の方向において、隣接する前記第2の活性領域の他方の端部と重なっており、 One end portion of the first active region, in the first direction and overlaps the other end of the second active region adjacent,
    前記第2の活性領域の一方の端部は、前記第1の方向において、隣接する前記第1の活性領域の他方の端部と重なっていることを特徴とする請求項1記載の強誘電体メモリ装置。 Wherein one end of the second active region, in the first direction, characterized in that it overlaps the other end of the first active region adjacent claim 1 ferroelectric according memory device.
  3. 前記第1の強誘電体キャパシタの各々は、前記第1の活性領域における一方の端部に接続されており、 Each of said first ferroelectric capacitor is connected to one end of the first active region,
    前記第2の強誘電体キャパシタの各々は、前記第2の活性領域における他方の端部に接続されており、 Each of said second ferroelectric capacitor is connected to the other end of the second active region,
    当該強誘電体メモリ装置は、 The ferroelectric memory device,
    前記第2の方向に延在し、前記第1の強誘電体キャパシタ及び前記第2の強誘電体キャパシタに接続された第1のプレート線と、 Extending in the second direction, a first plate line connected to the first ferroelectric capacitor and the second ferroelectric capacitor,
    前記第1の活性領域における他方の端部に接続された第3の強誘電体キャパシタと、 A third ferroelectric capacitor connected to the other end of the first active region,
    前記第2の活性領域における一方の端部に接続された第4の強誘電体キャパシタと、 A fourth ferroelectric capacitor connected to one end of the second active region,
    前記第2の方向に延在し、前記第3の強誘電体キャパシタ及び前記第4の強誘電体キャパシタに接続された第2のプレート線と、 Said second extending direction, the second plate line connected to said third ferroelectric capacitor and the fourth ferroelectric capacitors,
    をさらに備えたことを特徴とする請求項2記載の強誘電体メモリ装置。 The ferroelectric memory device according to claim 2, further comprising a.
  4. 前記ビット線は、前記第1の活性領域において一方の端部と他方の端部との間の第1の領域に接続され、前記第2の活性領域において一方の端部と他方の端部との間の第2の領域に接続されており、 Said bit lines, a first being connected to the region, one end portion in said second active region and the other end between said first one end portion in the active region of the other end is connected to a second region between,
    当該強誘電体メモリ装置は、 The ferroelectric memory device,
    前記第1の活性領域において、一方の端部と第1の領域との間を通るように前記第2の方向に延在する第1のワード線、及び、他方の端部と第1の領域との間を通って配置されるように前記第2の方向に延在する第2のワード線と、 In the first active region, one end portion and the first word line extending in the second direction so as to pass between the first region, and the other end portion of the first region a second word line extending in the second direction so as to be positioned through the between,
    前記第2の活性領域において、一方の端部と第2の領域との間を通るように前記第2の方向に延在する第3のワード線、及び、他方の端部と第2の領域との間を通って配置されるように前記第2の方向に延在する第4のワード線と、 In the second active region, a third word line extending in the second direction so as to pass between the one end and the second region, and the other end portion and a second region a fourth word line extending in the second direction so as to be positioned through the between,
    をさらに備えたことを特徴とする請求項3記載の強誘電体メモリ装置。 The ferroelectric memory device according to claim 3, further comprising a.
  5. 前記第1のワード線及び前記第2のワード線は、それらが配置された前記第1の活性領域の一方の端部に隣接する所定の第2の活性領域と他方の端部に隣接する他の第2の活性領域との間を通って配置されており、 Said first word line and the second word line, the other they are adjacent to the second active region and the other end given adjacent to one end of the arrangement is the first active regions are disposed through the space between the second active region of,
    第1の活性領域における前記第1のワード線と前記第2のワード線との間隔は、前記所定の第2の活性領域と前記他の第2の活性領域との間における前記第1のワード線と前記第2のワード線との間隔より広いことを特徴とする請求項5記載の強誘電体メモリ装置。 Distance between the first word line and the second word line in the first active region, the first word in between the predetermined second active region and the other of the second active region the ferroelectric memory device according to claim 5, wherein the wider spacing of the lines and the second word line.
  6. 請求項1から5のいずれか1項記載の強誘電体メモリ装置を備えたことを特徴とする表示用駆動IC。 Display drive IC that comprising the ferroelectric memory device of any one of claims 1 to 5.
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