JP2007005838A - Support of semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a support of a semiconductor device capable of forming a via electrode in a via hole in a short time by very simply modifying a structure of the support, and capable of maintaining a high bonding reliability without generating a void or the like in the via electrode. <P>SOLUTION: The support of the semiconductor device has an Si substrate 21 for including a capacitor 26 that is a functional element formed on one side and circuit wiring formed on the other side, and for being electrically connected to outside by an external terminal provided on the other surface of the Si substrate 21; and the semiconductor device includes a via electrode 23 made up of a hollow metallic conductor which is deposited on the internal wall surface of a via hole 22 passed through between the one side and the other side. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、LSIや半導体パッケージなどの半導体装置を実装用基板に実装する場合、半導体装置と実装用基板との間に介挿する半導体装置の支持体の改良に関する。   The present invention relates to an improvement in a support for a semiconductor device that is interposed between the semiconductor device and the mounting substrate when a semiconductor device such as an LSI or a semiconductor package is mounted on the mounting substrate.

現在、コンピュータなどの電子機器に使用されている半導体装置について高密度化及び高速動作化が更に推進されつつあり、これに伴い、その実装基板や周辺回路基板に於いても高密度化及び高速動作化に対応し得るものの実現が希求されている。   Currently, higher density and higher speed operation are being promoted for semiconductor devices used in electronic devices such as computers. As a result, higher density and higher speed operation are also required for mounting boards and peripheral circuit boards. There is a demand for realization of what can cope with the transformation.

従来、例えば半導体装置などの電子部品を実装する際、電子部品の支持体を用いているが、その場合、支持体を構成する基板に形成したビアを介して電気接続された表裏の回路配線に依って電子部品相互間の電気接続が行われている。   Conventionally, when mounting an electronic component such as a semiconductor device, a support body for the electronic component is used. In that case, the circuit wiring on the front and back surfaces electrically connected via vias formed on the substrate constituting the support body is used. Therefore, electrical connection is made between the electronic components.

然しながら、支持体として多用されているセラミック基板は、印刷技法を適用してグリーン・シートを積層し、それを高温焼成することに依って作成している為、収縮やボイドが発生する旨の問題があって微細化や高密度化に対応するのは困難である。   However, the ceramic substrate that is often used as a support is produced by laminating green sheets by applying printing techniques and firing them at high temperature, which causes the problem of shrinkage and voids. Therefore, it is difficult to cope with miniaturization and high density.

また、ビルドアップ工法に依って作成する多層プリント配線基板に於いては、ビア形成用の孔をレーザ加工に依って形成する際、孔の周囲に汚れが付着することや孔の形状を高精度で制御することが困難である旨の問題がある。   In addition, in the multilayer printed wiring board created by the build-up method, when forming the hole for via formation by laser processing, dirt adheres around the hole and the shape of the hole is highly accurate. There is a problem that it is difficult to control with.

近年、前記した各手段に代わる技術として、Si板にスルーホールを形成した基板、即ち、スルーホール基板を用いることが提案され、このスルーホール基板を製造するには半導体製造プロセスを適用することができ、微細化や高密度化が可能であり、しかも、そのスルーホール基板に搭載する半導体装置の基板もSiであるから、装置と基板との間の熱膨張係数のミスマッチに起因する応力発生などの懸念は皆無である旨の利点がある。   In recent years, it has been proposed to use a substrate in which a through hole is formed in an Si plate, that is, a through hole substrate as a technique to replace each of the above-described means, and a semiconductor manufacturing process can be applied to manufacture this through hole substrate. It can be miniaturized and densified, and since the substrate of the semiconductor device mounted on the through-hole substrate is also Si, the stress generated due to the mismatch of the thermal expansion coefficient between the device and the substrate, etc. There is an advantage that there is no concern.

図9はSiを材料とするスルーホール基板を説明する図であり、(A)は要部斜面説明図、(B)は高周波ノイズ・フィルタ用薄膜キャパシタを内蔵したスルーホール基板を実装した場合の構成を説明する要部切断側面図をそれぞれ示している。   FIGS. 9A and 9B are diagrams for explaining a through-hole substrate made of Si. FIG. 9A is an explanatory view of a major portion of a slope, and FIG. 9B is a case where a through-hole substrate incorporating a high-frequency noise filter thin film capacitor is mounted. The principal part cutting side view explaining a structure is shown, respectively.

図9(A)に於いては、スルーホール基板1及びビア電極2のみを表し、その他の構成は省略してある。   In FIG. 9A, only the through-hole substrate 1 and the via electrode 2 are shown, and other configurations are omitted.

図9(B)に於いて、3はキャパシタを構成する下部電極、4はキャパシタを構成する誘電体膜、5はキャパシタを構成する上部電極、6及び7はパッド、8及び9はハンダ・ボール、10はLSI基板、11は実装基板をそれぞれ示している。   In FIG. 9B, 3 is a lower electrode constituting the capacitor, 4 is a dielectric film constituting the capacitor, 5 is an upper electrode constituting the capacitor, 6 and 7 are pads, and 8 and 9 are solder balls. Reference numeral 10 denotes an LSI substrate, and 11 denotes a mounting substrate.

通常、ビア電極2は電圧線用とグランド線用とが隣接して交互に配列され、その間に薄膜キャパシタが挟み込まれた構造になっていて、上部に配設された薄膜キャパシタと下部に配設された配線や電極とはビア電極2に依って電気接続されている。   Normally, the via electrode 2 has a structure in which a voltage line and a ground line are alternately arranged adjacent to each other, and a thin film capacitor is sandwiched between them. The connected wirings and electrodes are electrically connected by via electrodes 2.

図9について説明した従来の支持体に於いて、ビア電極2を形成するには、スルーホール基板1に形成したビア・ホールにめっき法を適用して金属を充填するなどの方法で形成する。   In the conventional support described with reference to FIG. 9, the via electrode 2 is formed by a method of filling the via hole formed in the through-hole substrate 1 with a metal by applying a plating method.

ビア電極2に用いる金属材料としては、薄膜キャパシタの電極を構成する材料との適合性、また、薄膜キャパシタ材料が酸化性雰囲気中で熱処理されることなどを考慮して、通常、白金(Pt)が多用されている。   The metal material used for the via electrode 2 is usually platinum (Pt) in consideration of compatibility with the material constituting the electrode of the thin film capacitor and the fact that the thin film capacitor material is heat-treated in an oxidizing atmosphere. Is frequently used.

このようなビア電極2を形成するのは、その直上に薄膜キャパシタやはんだ接合用の電極を形成する為であることは云うまでもない。   Needless to say, such a via electrode 2 is formed in order to form a thin film capacitor or an electrode for solder bonding immediately above.

スルーホール基板1に於けるビア電極2の一般的なサイズとしては、直径50〔μm〕程度、高さ(長さ)300〔μm〕程度であるから、これだけの容積に金属を充填するには、非常に長い時間が必要である。   The general size of the via electrode 2 in the through-hole substrate 1 has a diameter of about 50 [μm] and a height (length) of about 300 [μm]. , Very long time is needed.

また、めっきに特有なボイドがビア電極内部に残留し易く、このボイドが動作−停止の繰り返しに伴う昇温−降温に依って不規則な膨張収縮挙動を示し、はんだ接合部分の信頼性を低下させる原因になっている。   Also, voids peculiar to plating tend to remain inside the via electrode, and these voids exhibit irregular expansion / contraction behavior due to temperature rise / fall due to repeated operation-stop, reducing the reliability of solder joints It is a cause.

本発明では、支持体の構造に極めて簡単な改変を加えることで、ビア・ホール内にビア電極を短時間で形成することを可能にし、また、そのビア電極にボイドなどは発生せず、高い接合信頼性を維持できるようにする。   In the present invention, it is possible to form a via electrode in a via hole in a short time by adding a very simple modification to the structure of the support, and no voids are generated in the via electrode. To maintain the bonding reliability.

本発明に依る半導体装置の支持体に於いては、一面に機能素子が形成されると共に他面に回路配線が形成されるSi基板を有し、前記Si基板の他面に設けられる外部端子により外部と電気的に接続される半導体装置の支持体であって、前記一面と前記他面との間を貫通するビア・ホールの内壁面に被着された中空構造の金属導体を備えてなることを基本とする。   The support of the semiconductor device according to the present invention has a Si substrate in which functional elements are formed on one surface and circuit wiring is formed on the other surface, and is provided by an external terminal provided on the other surface of the Si substrate. A support for a semiconductor device electrically connected to the outside, comprising a hollow metal conductor attached to an inner wall surface of a via hole penetrating between the one surface and the other surface Based on.

前記手段を採ることに依り、基板に於けるビア・ホールにビア電極を形成する時間は大幅に短縮され、また、そのビア電極はビア・ホール内壁面を覆う金属導体膜であるからボイドなどは発生せず、接合の信頼性は著しく向上する。   By adopting the above means, the time for forming the via electrode in the via hole in the substrate is greatly shortened, and the via electrode is a metal conductor film covering the inner wall surface of the via hole. It does not occur and the reliability of bonding is remarkably improved.

図1は本発明の実施の形態1を説明する為の支持体を表す説明図であり、図の(A)には支持体の要部切断側面が示され、また、(B)には支持体裏面に設けられたはんだ接合用電極の拡大平面が示されている。   FIG. 1 is an explanatory view showing a support for explaining the first embodiment of the present invention. FIG. 1 (A) shows a cut side surface of the main part of the support, and FIG. 1 (B) shows the support. The enlarged plane of the electrode for solder joining provided in the body back surface is shown.

図に於いて、21はSi基板、22はビア・ホール、23は金属導体膜からなるビア電極、24はビア電極23と電気的に接続されているはんだ接合用リング状電極、25ははんだ接合用リング状電極24と一体のはんだ接合用引き出し電極、26はビア電極23と電気的に接続されているキャパシタをそれぞれ示している。   In the figure, 21 is a Si substrate, 22 is a via hole, 23 is a via electrode made of a metal conductor film, 24 is a ring electrode for soldering that is electrically connected to the via electrode 23, and 25 is a solder joint. The soldering lead electrode integral with the ring-shaped electrode 24 and a capacitor 26 electrically connected to the via electrode 23 are shown.

図示した支持体に於いて第1の特徴とするところは、勿論、ビア電極23がビア・ホール22の内壁面のみを覆う金属導体膜で構成された点にあり、この構造にすることで、ビア電極23を形成する為のめっき時間はビア・ホール22を密に埋めるビア電極を形成する場合に比較し、めっきに要する時間を著しく短くすることができる。   In the illustrated support, the first feature is, of course, that the via electrode 23 is formed of a metal conductor film that covers only the inner wall surface of the via hole 22. By using this structure, The plating time for forming the via electrode 23 can remarkably shorten the time required for plating as compared with the case of forming a via electrode that closely fills the via hole 22.

また、第2の特徴とするところは、ビア電極23と電気接続される電極24がリング状をなし、そして、リング状電極24の側方に実際にはんだ接合する為の引き出し電極25を延在させた構成にあり、この形状にする事で中空を維持しているビア・ホール22が外気と導通することを可能にしている。尚、リング状電極24は、はんだレジスト膜で覆われてしまう場合もあるが、その場合であってもはんだレジスト膜に若干の加工を施すことで、ビア・ホール22と外気との連通は維持することができる。   Further, the second feature is that the electrode 24 electrically connected to the via electrode 23 has a ring shape, and the lead electrode 25 for actually soldering to the side of the ring electrode 24 is extended. By adopting this shape, the via hole 22 maintaining the hollow can be electrically connected to the outside air. The ring electrode 24 may be covered with a solder resist film, but even in that case, communication between the via hole 22 and the outside air is maintained by applying a slight processing to the solder resist film. can do.

更にまた、第3の特徴とするところは、はんだ付けされる引き出し電極25はビア電極23、従って、リング状電極24から側方に引き出されていて、Si基板21に直接形成されていることから、引き出し電極25及びリング状電極24は、温度変化に対して安定であり、高い接合信頼性が得られる。因みに、従来の支持体に於いて、はんだ付けされる電極は、図7に見られるように、ビア電極の直下に在るので、本発明の支持体に於けるような効果は期待できない。   Furthermore, the third feature is that the lead-out electrode 25 to be soldered is drawn laterally from the via electrode 23, and hence the ring-like electrode 24, and is formed directly on the Si substrate 21. The lead electrode 25 and the ring-shaped electrode 24 are stable with respect to temperature changes, and high bonding reliability is obtained. Incidentally, since the electrode to be soldered in the conventional support is directly under the via electrode as shown in FIG. 7, the effect as in the support of the present invention cannot be expected.

図2は本発明の実施の形態2を説明する為の支持体を表す説明図であり、図の(A)には支持体の要部切断側面が示され、また、(B)には支持体裏面に於ける電極近傍の要部切断平面が示され、更に、(C)には(A)に於いて○で囲んだ部分の拡大側面が示されている。尚、図1に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとし、そして、(B)に於ける上段の図ははんだレジストからなる絶縁膜を除去した状態、下段の図ははんだレジストからなる絶縁膜を施した状態である。   FIG. 2 is an explanatory view showing a support for explaining Embodiment 2 of the present invention. FIG. 2 (A) shows a cut side surface of the main part of the support, and FIG. 2 (B) shows the support. A cutting plane of the main part in the vicinity of the electrode on the back of the body is shown, and (C) shows an enlarged side surface of the part surrounded by a circle in (A). The symbol used in FIG. 1 represents the same part or has the same meaning, and the upper diagram in FIG. 1B shows the state where the insulating film made of the solder resist is removed, The lower figure shows a state where an insulating film made of a solder resist is applied.

実施の形態2が実施の形態1と相違するところは、一端がリング状電極24と結合されている引き出し電極25の他端に大面積のはんだ接合電極27が一体的に設けられていること、及び、はんだが不要な部分に流れないようにする例えばはんだレジストからなる絶縁膜28が形成されている点である。   The difference between the second embodiment and the first embodiment is that a large-area solder joint electrode 27 is integrally provided at the other end of the extraction electrode 25 whose one end is coupled to the ring-shaped electrode 24. In addition, an insulating film 28 made of, for example, a solder resist is formed so as to prevent the solder from flowing to unnecessary portions.

このように、絶縁膜28を形成した場合、ビア・ホール22は閉塞されてしまうので、そのままにしておくと、薄膜キャパシタ26の作動と停止の繰り返しに伴う昇温と降温に依って、ビア・ホール22内の空気が膨張と収縮を繰り返し、絶縁膜28に応力を与えることになるので、(C)に示してあるように、ビア・ホール22に対応する絶縁膜28の箇所に孔28Aを穿設してビア・ホール22を外気と連通させることで絶縁膜28に応力が加わらないようにする。   As described above, when the insulating film 28 is formed, the via hole 22 is blocked. Therefore, if the insulating film 28 is left as it is, depending on the temperature rise and fall associated with the repeated operation and stop of the thin film capacitor 26, the via hole 22 Since the air in the hole 22 repeatedly expands and contracts and gives stress to the insulating film 28, as shown in (C), the hole 28A is formed at the location of the insulating film 28 corresponding to the via hole 22. The via hole 22 is communicated with the outside air so that no stress is applied to the insulating film 28.

図3乃至図6は本発明に依る支持体を製造する工程の一例を説明する為の工程要所に於ける支持体を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。   FIGS. 3 to 6 are side sectional views of the main part showing the support at the main points of the process for explaining an example of the process for manufacturing the support according to the present invention. Hereinafter, referring to these figures, FIG. I will explain.

図3(A)参照
(1)
熱酸化法を適用することに依り、厚さが300〔μm〕のSi基板31の一面に厚さ 1000〔nm〕のSiO2 からなる絶縁膜32を形成する。
See FIG. 3A (1)
By applying the thermal oxidation method, the insulating film 32 made of SiO 2 having a thickness of 1000 nm is formed on one surface of the Si substrate 31 having a thickness of 300 μm.

図3(B)参照
(2)
スパッタリング法を適用することに依り、絶縁膜32上に下地として作用する厚さ5 0〔nm〕のTi膜を成膜してから厚さ200〔nm〕のPt膜を成膜する。尚、簡明 にする為、図に於いては、このPt/Ti膜を一層で表して記号33を付与してある。
Refer to FIG. 3B (2)
By applying the sputtering method, a Ti film having a thickness of 50 nm is formed on the insulating film 32 and then a Pt film having a thickness of 200 nm is formed. For the sake of simplicity, in the figure, the Pt / Ti film is represented by a single layer and is given the symbol 33.

図3(C)参照
(3)
リソグラフィ技術に於けるレジスト・プロセス、及び、イオン・ミリング法を適用す ることに依り、Pt/Ti膜33をエッチングして開口33Aを形成する。
See FIG. 3C (3)
The Pt / Ti film 33 is etched to form an opening 33A by applying a resist process in lithography technology and an ion milling method.

図3(D)参照
(4)
開口33Aを形成した際のマスクとして用いたレジスト膜を除去してから、スパッタ リング法、又は、ゾル・ゲル法を適用することに依って、開口33A内も含めて全面に BST((Ba,Sr)TiO3 )からなる誘電体膜34を形成する。
Refer to FIG. 3D (4)
By removing the resist film used as a mask when the opening 33A is formed and then applying a sputtering method or a sol-gel method, the BST ((Ba, A dielectric film 34 made of Sr) TiO 3 ) is formed.

図3(E)参照
(5)
リソグラフィ技術に於けるレジスト・プロセス、及び、イオン・ミリング法を適用す ることに依り、選択された開口33Aに対応する箇所の誘電体膜34をエッチングして 開口33Aに比較して大きい開口34Aを形成する。
Refer to FIG. 3 (E) (5)
By applying a resist process in lithography technology and an ion milling method, the dielectric film 34 at a position corresponding to the selected opening 33A is etched to make the opening 34A larger than the opening 33A. Form.

開口34Aは開口33Aに比較して大きいことから、開口34A内には開口33Aを もつPt/Ti膜33の一部が表出される。     Since the opening 34A is larger than the opening 33A, a part of the Pt / Ti film 33 having the opening 33A is exposed in the opening 34A.

図4(A)参照
(6)
開口34Aを形成した際のマスクとして用いたレジスト膜を除去してからスパッタリ ング法を適用することに依り、誘電体膜34上に下地として作用する厚さ50〔nm〕 のTi膜を成膜してから厚さ200〔nm〕のPt膜を成膜する。尚、ここで成膜した Pt/Ti膜も、Pt/Ti膜33と同様、一層で表して記号35を付与してある。
Refer to FIG. 4 (A) (6)
By removing the resist film used as a mask when forming the opening 34A and applying the sputtering method, a Ti film having a thickness of 50 [nm] acting as a base is formed on the dielectric film 34. Thereafter, a Pt film having a thickness of 200 nm is formed. Note that the Pt / Ti film formed here is also represented by a single layer and given the symbol 35, similarly to the Pt / Ti film 33.

ここで形成したPt/Ti膜35は、開口34Aが存在する箇所に於いて、Pt/T i膜33と電気的に接続されることは云うまでもない。     Needless to say, the Pt / Ti film 35 formed here is electrically connected to the Pt / Ti film 33 at a position where the opening 34A exists.

図4(B)及び(C)参照
(7)
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、Si基板31 の他面、即ち、Pt/Ti膜35が形成された面と反対側の面に於けるビア・ホール形 成予定部分に開口36Aが形成されたレジスト膜36を形成する。
See FIGS. 4B and 4C (7)
By applying a resist process in the lithography technique, a via hole is to be formed on the other surface of the Si substrate 31, that is, the surface opposite to the surface on which the Pt / Ti film 35 is formed. A resist film 36 having openings 36A is formed.

図4(D)及び(E)参照
(8)
DRIE(deep reactive ion etching)法を適用するこ とに依り、レジスト膜36をマスクとしてSi基板31をエッチングして径が50〔μ m〕のビア・ホール31Aを形成する。尚、このエッチングは、ビア・ホール31Aが SiO2 からなる絶縁膜32に到達した時点で急激に緩徐になり、自動的に停止された 状態となる。この後、レジスト膜36を除去する。
See FIGS. 4D and 4E (8)
By applying a DRIE (Deep Reactive Etching) method, the Si substrate 31 is etched using the resist film 36 as a mask to form a via hole 31A having a diameter of 50 [μm]. This etching suddenly slows down and stops automatically when the via hole 31A reaches the insulating film 32 made of SiO 2 . Thereafter, the resist film 36 is removed.

図5(A)参照
(9)
CVD(chemical vapour deposition)法を適用するこ とに依り、ビア・ホール31A内を含む全面に厚さ200〔nm〕程度のSiO2 から なる絶縁膜37を形成する。
See FIG. 5A (9)
By applying a CVD (Chemical Vapor Deposition) method, an insulating film 37 made of SiO 2 having a thickness of about 200 nm is formed on the entire surface including the inside of the via hole 31A.

図5(B)参照
(10)
選択RIE法を適用することに依り、絶縁膜37のうち、ビア・ホール31A内の底 面に在るもののみを除去し、Pt/Ti膜35の一部を表出させる。尚、ここで適用し た選択RIE法は、エッチング粒子であるFラジカル粒子を異方的に垂直に衝突させる 方法であり、更に具体的には、反応室の圧力を低くし、基板バイアス印加電圧を上昇さ せるか、基板の裏面側にプラズマを発生させる。
Refer to FIG. 5B (10)
By applying the selective RIE method, only the insulating film 37 on the bottom surface in the via hole 31A is removed, and a part of the Pt / Ti film 35 is exposed. The selective RIE method applied here is a method in which F radical particles, which are etching particles, are anisotropically and vertically collided. More specifically, the pressure in the reaction chamber is lowered and the substrate bias applied voltage is reduced. The plasma is generated on the back side of the substrate.

図5(C)参照
(11)
無電解めっき法を適用することに依り、ビア・ホール31A内のSiO2 からなる内 壁面上にPt/Ti膜を被着し、ビア・ホール31A内の底面に表出されていたPt/ Ti膜35と電気的に結合させ、次に、該Pt/Ti膜をシードとするめっき法を適用 することに依り、Ptのめっきを行って合計の厚さを約10〔μm〕とした中空のビア 電極38を形成する。
See FIG. 5C (11)
By applying the electroless plating method, a Pt / Ti film is deposited on the inner wall surface made of SiO 2 in the via hole 31A and exposed to the bottom surface in the via hole 31A. Then, it is electrically coupled to the film 35, and then, by applying a plating method using the Pt / Ti film as a seed, Pt is plated so that the total thickness is about 10 [μm]. A via electrode 38 is formed.

この場合のめっきは、ビア・ホール31Aの径が50〔μm〕であっても、中空のビ ア電極38の厚さが10〔μm〕程度と薄いので、短時間で成膜することができると共 にボイドなどは発生しない。尚、このビア電極38は、基板31の一面側に向かう先端 に於いてPt/Ti膜33と電気接続されていることは云うまでもない。     In this case, even if the diameter of the via hole 31A is 50 [μm], the hollow via electrode 38 can be formed in a short time because the thickness of the hollow via electrode 38 is as thin as 10 [μm]. In addition, no voids are generated. Needless to say, the via electrode 38 is electrically connected to the Pt / Ti film 33 at the tip toward the one surface side of the substrate 31.

図5(D)参照
(12)
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスを塩素系ガ スとするドライ・エッチング法を適用することに依り、ビア電極38を形成した際に表 面に成膜されたPt膜などを除去する。
Refer to FIG. 5D (12)
Pt film formed on the surface when the via electrode 38 is formed by applying a resist process in the lithography technology and a dry etching method using a chlorine-based etching gas. Remove.

(13)
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスを塩素系ガ スとするドライ・エッチング法を適用することに依り、基板31の一面側に在るPt/ Ti膜35の一部を選択的に除去する。
(13)
A part of the Pt / Ti film 35 on one side of the substrate 31 is selected by applying a resist process in the lithography technique and a dry etching method using chlorine gas as an etching gas. To remove.

ここで、除去するPt/Ti膜35の一部とは、最表面に在る部分、及び、誘電体膜 34の開口34A(図3(E)参照)内に在る部分であって、Pt/Ti膜33の開口 33A(図3(C)参照)内に在るものは残すようにする。     Here, the part of the Pt / Ti film 35 to be removed is a part on the outermost surface and a part in the opening 34A (see FIG. 3 (E)) of the dielectric film 34. / Leave what is in the opening 33A of the Ti film 33 (see FIG. 3C).

上記の工程を経ることで、Pt/Ti膜33、誘電体膜34、Pt/Ti膜35から なる薄膜キャパシタが実現される。     Through the above steps, a thin film capacitor including the Pt / Ti film 33, the dielectric film 34, and the Pt / Ti film 35 is realized.

図6(A)参照
(14)
真空充填印刷法を適用することに依り、ビア電極38の中空部、従って、ビア・ホー ル31A内にレジスト39を充填する。尚、このレジスト39は絶縁膜37の表面近傍 には付着しないようにする。
See FIG. 6 (A) (14)
By applying the vacuum filling printing method, the resist 39 is filled in the hollow portion of the via electrode 38, and thus in the via hole 31 </ b> A. The resist 39 is prevented from adhering to the vicinity of the surface of the insulating film 37.

図6(B)参照
(15)
ビア・ホール31A内を埋めたレジスト39を残したまま、スパッタリング法を適用 することに依り、絶縁膜37上に下地である厚さ50〔nm〕のTi膜を成膜してから 厚さ10〔μm〕のCuをめっきして、Cu/Ti膜からなるはんだ接合用の電極材料 膜を形成する。尚、ここでも、簡明にする為、Cu/Ti膜からなる電極材料膜を一層 で表してある。
See FIG. 6B (15)
By applying a sputtering method while leaving the resist 39 filling the via hole 31A, a Ti film having a thickness of 50 [nm] as a base is formed on the insulating film 37, and then the thickness is 10 [Μm] Cu is plated to form an electrode material film made of Cu / Ti film for soldering. Also here, for the sake of simplicity, an electrode material film made of a Cu / Ti film is shown as a single layer.

(16)
リソグラフィ技術に於けるレジスト・プロセス、並びに、エッチャントを過硫酸アン モニウム系(Cu用)及びフッ酸系(Ti用)とするウエット・エッチング法を適用す ることに依り、工程(14)で形成したCu/Ti膜からなる電極材料膜のパターニン グを行い、はんだ接合用リング状電極40及びはんだ接合用引き出し電極41を形成す る。
(16)
Formed in step (14) by applying a resist process in lithography technology and a wet etching method in which the etchant is ammonium persulfate (for Cu) and hydrofluoric acid (for Ti). The electrode material film made of the Cu / Ti film is patterned to form a solder joint ring electrode 40 and a solder joint lead electrode 41.

(17)
レジスト剥離液中に浸漬し、ビア・ホール31A内を埋めたレジスト39を溶解除去 する。
(17)
It is immersed in a resist stripping solution, and the resist 39 filling the via hole 31A is dissolved and removed.

図6(C)参照
(18)
はんだ接合用リング状電極40及びはんだ接合用引き出し電極41を含めた全面には んだレジストとなるドライフィルム42を貼付する。
See FIG. 6C (18)
A dry film 42 serving as a resist is affixed to the entire surface including the ring electrode 40 for solder bonding and the lead electrode 41 for solder bonding.

(19)
リソグラフィ技術に於けるレジスト・プロセス、及び、ウエット・エッチング法を適 用することに依り、ドライフィルム42をエッチングしてはんだ接合用引き出し電極4 1を表出させ、同時にビア・ホール31Aに対応する箇所のドライフィルム42にも小 孔(図2(C)の28Aを参照)を形成する。
(19)
By applying a resist process and a wet etching method in the lithography technique, the dry film 42 is etched to expose the solder joint lead electrode 41, and at the same time, corresponds to the via hole 31A. Small holes (see 28A in FIG. 2C) are also formed in the dry film 42 at the location.

このようにして作製した支持体に於いて、薄膜キャパシタの動作特性は、従来の技術 で作製した支持体に於ける薄膜キャパシタと比較して変わりなかった。     The operating characteristics of the thin film capacitor in the support prepared in this manner were not different from those of the thin film capacitor in the support manufactured by the conventional technique.

図7及び図8は本発明に依る支持体を製造する工程の他の例を説明する為の工程要所に於ける支持体を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。但し、ここで説明する支持体の製造工程は、図5(C)乃至図5(D)を参照して説明した支持体の製造工程の改変例である為、工程(1)から工程(10)、又、工程(14)以後の工程は全く同じであるから説明を省略する。   FIG. 7 and FIG. 8 are side sectional views showing the main part of the support in the main points of the process for explaining another example of the process for manufacturing the support according to the present invention. This will be described with reference to FIG. However, the manufacturing process of the support described here is a modification of the manufacturing process of the support described with reference to FIGS. 5C to 5D, and thus the process (1) to the process (10 In addition, since the steps after the step (14) are exactly the same, the description thereof is omitted.

図7(A)参照
(1)
図5(B)について説明した工程(10)が終わった段階で、絶縁膜37上にドライ ・フィルム・レジスト膜51を形成する。
See FIG. 7A (1)
After the step (10) described with reference to FIG. 5B is completed, a dry film resist film 51 is formed on the insulating film 37.

(2)
通常のリソグラフィ技術を適用することに依り、ドライ・フィルム・レジスト膜51 のパターニングを行って、ビア・ホール31Aを露出させる開口を形成する。
(2)
By applying a normal lithography technique, the dry film resist film 51 is patterned to form an opening exposing the via hole 31A.

図7(B)参照
(3)
無電解めっき法を適用することに依り、ビア・ホール31A内のSiO2 からなる内 壁面上を含む全面にPt/Ti膜を被着する。尚、このPt/Ti膜はビア・ホール3 1A内の底面に表出されていたPt/Ti膜35と電気的に結合する。
See FIG. 7B (3)
By applying the electroless plating method, a Pt / Ti film is deposited on the entire surface including the inner wall surface made of SiO 2 in the via hole 31A. This Pt / Ti film is electrically coupled to the Pt / Ti film 35 exposed on the bottom surface in the via hole 31A.

図8(A)参照
(4)
ドライ・フィルム・レジスト膜51を剥離し、その上に在ったPt/Ti膜と共に除 去する。
Refer to FIG. 8A (4)
The dry film resist film 51 is peeled off and removed together with the Pt / Ti film thereon.

図8(B)参照
(5)
Pt/Ti膜をシードとするめっき法を適用することに依り、Ptのめっきを行った 合計の厚さを約10〔μm〕とした中空のビア電極38を形成する。
See FIG. 8B (5)
By applying a plating method using a Pt / Ti film as a seed, a hollow via electrode 38 having a total thickness of about 10 [μm] plated with Pt is formed.

図8(C)参照
(6)
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスを塩素系ガ スとするドライ・エッチング法を適用することに依り、基板31の一面側に在るPt/ Ti膜35の一部を選択的に除去する。
See FIG. 8C (6)
A part of the Pt / Ti film 35 on one side of the substrate 31 is selected by applying a resist process in the lithography technique and a dry etching method using chlorine gas as an etching gas. To remove.

ここで、除去するPt/Ti膜35の一部とは、前記同様、最表面に在る部分、及び 、誘電体膜34の開口34A(図3(E)参照)内に在る部分であって、Pt/Ti膜 33の開口33A(図3(C)参照)内に在るものは残すようにする。     Here, the part of the Pt / Ti film 35 to be removed is a part on the outermost surface and a part in the opening 34A (see FIG. 3E) of the dielectric film 34, as described above. Thus, what remains in the opening 33A (see FIG. 3C) of the Pt / Ti film 33 is left.

上記の工程を経ることで、Pt/Ti膜33、誘電体膜34、Pt/Ti膜35から なる薄膜キャパシタが実現される。尚、この後、図6について説明した工程と全く同じ 工程を採って、はんだ接合用リング状電極40やはんだ接合用引き出し電極41などを 形成する。     Through the above steps, a thin film capacitor including the Pt / Ti film 33, the dielectric film 34, and the Pt / Ti film 35 is realized. Thereafter, the same process as that described with reference to FIG. 6 is employed to form the solder joint ring electrode 40, the solder joint lead electrode 41, and the like.

本発明の実施の形態1を説明する為の支持体を表す説明図である。It is explanatory drawing showing the support body for describing Embodiment 1 of this invention. 本発明の実施の形態2を説明する為の支持体を表す説明図である。It is explanatory drawing showing the support body for describing Embodiment 2 of this invention. 本発明に依る支持体を製造する工程を説明する為の工程要所に於ける支持体を表す要部切断側面図である。It is a principal part cutting side view showing the support body in the process important point for demonstrating the process of manufacturing the support body by this invention. 本発明に依る支持体を製造する工程を説明する為の工程要所に於ける支持体を表す要部切断側面図である。It is a principal part cutting side view showing the support body in the process important point for demonstrating the process of manufacturing the support body by this invention. 本発明に依る支持体を製造する工程を説明する為の工程要所に於ける支持体を表す要部切断側面図である。It is a principal part cutting side view showing the support body in the process important point for demonstrating the process of manufacturing the support body by this invention. 本発明に依る支持体を製造する工程を説明する為の工程要所に於ける支持体を表す要部切断側面図である。It is a principal part cutting side view showing the support body in the process important point for demonstrating the process of manufacturing the support body by this invention. 本発明に依る支持体を製造する工程を説明する為の工程要所に於ける支持体を表す要部切断側面図である。It is a principal part cutting side view showing the support body in the process important point for demonstrating the process of manufacturing the support body by this invention. 本発明に依る支持体を製造する工程を説明する為の工程要所に於ける支持体を表す要部切断側面図である。It is a principal part cutting side view showing the support body in the process important point for demonstrating the process of manufacturing the support body by this invention. Siを材料とするスルーホール基板を説明する図である。It is a figure explaining the through-hole board | substrate which uses Si as a material.

符号の説明Explanation of symbols

31 Si基板
31A ビア・ホール
32 絶縁膜
33 Pt/Ti膜
33A 開口
34 誘電体膜
34A 開口
35 Pt/Ti膜
36 レジスト膜
36A 開口
37 絶縁膜
38 中空のビア電極
39 レジスト
40 はんだ接合用リング状電極
41 はんだ接合用引き出し電極
42 ドライフィルム
31 Si substrate 31A Via hole 32 Insulating film 33 Pt / Ti film 33A Opening 34 Dielectric film 34A Opening 35 Pt / Ti film 36 Resist film 36A Opening 37 Insulating film 38 Hollow via electrode 39 Resist 40 Solder bonding ring electrode 41 Lead electrode for solder joint 42 Dry film

Claims (5)

一面に機能素子が形成されると共に他面に回路配線が形成されるSi基板を有し、前記Si基板の他面に設けられる外部端子により外部と電気的に接続される半導体装置の支持体であって、
前記一面と前記他面との間を貫通するビア・ホールの内壁面に被着された中空構造の金属導体
を備えてなることを特徴とする半導体装置の支持体。
A support for a semiconductor device having a Si substrate having a functional element formed on one surface and circuit wiring formed on the other surface and electrically connected to the outside by an external terminal provided on the other surface of the Si substrate. There,
A support for a semiconductor device, comprising: a metal conductor having a hollow structure attached to an inner wall surface of a via hole penetrating between the one surface and the other surface.
ビア・ホールの内壁面に被着された中空構造の金属導体に接して形成され、他面側の開口内径と同一、もしくは、それよりも大きい径をもつ引き出し電極
を備えてなることを特徴とする請求項1記載の半導体装置の支持体。
It is formed in contact with a metal conductor having a hollow structure attached to the inner wall surface of the via hole, and has a lead electrode having a diameter equal to or larger than the opening inner diameter on the other surface side. A support for a semiconductor device according to claim 1.
ビア・ホールの内壁面に被着された中空構造の金属導体に接して形成され、他面側の開口内径と同一、もしくは、それよりも大きい径をもつ絶縁材料膜
を備えてなることを特徴とする請求項1記載の半導体装置の支持体。
It is formed in contact with a hollow metal conductor deposited on the inner wall surface of the via hole, and has an insulating material film having a diameter equal to or larger than the opening inner diameter on the other surface side. A support for a semiconductor device according to claim 1.
基板の他面側において、ビア・ホールが絶縁材料膜で閉塞されてなること
を特徴とする請求項1記載の半導体装置の支持体。
2. The support for a semiconductor device according to claim 1, wherein a via hole is closed with an insulating material film on the other surface side of the substrate.
絶縁材料膜がはんだレジスト膜であること
を特徴とする請求項3或いは請求項4記載の半導体装置の支持体。
5. The support for a semiconductor device according to claim 3, wherein the insulating material film is a solder resist film.
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