JP2006352597A - Solid-state image sensing device, and ad conversion method and image sensing unit thereof - Google Patents

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<P>PROBLEM TO BE SOLVED: To shorten an AD conversion time so as to enable an AD conversion operation to be carried out at a high speed. <P>SOLUTION: A CMOS image sensor 10 is mounted with a series/parallel ADC to serve as a solid-state image sensing device. The sensor 10 judges the level of the signal voltage Vx of series signal lines 22-1 to 22-m using two or more judgement voltages within an AD conversion range before a second AD conversion process is carried out; selects a reference voltage RAMP suitable for the signal voltage Vx of the series signal lines 22-1 to 22-m from reference voltages RAMP1 to RAMPn, on the basis of the judgment result; and subjects the selected reference voltage RAMP to an AD conversion process, so that the time required for carrying out a second AD conversion process can be shortened. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、固体撮像装置、固体撮像装置におけるAD変換方法および撮像装置に関し、特に単位画素から列信号線を介して出力されるアナログ信号をデジタル信号に変換(AD変換)して読み出す構成の固体撮像装置、この固体撮像装置におけるAD変換方法および当該固体撮像装置を撮像デバイスとして用いた撮像装置に関する。 The present invention relates to a solid-state imaging device, relates AD conversion method and an imaging apparatus in the solid-state imaging device, in particular the conversion from the unit pixel analog signals output via the column signal line into a digital signal (AD conversion) reads configuration of a solid-state imaging device, an AD conversion method and the solid-state imaging device in the solid-state imaging device to an imaging apparatus using the imaging device.

固体撮像装置として、近年、単位画素の行列状(マトリックス状)の配列に対して列毎にアナログ−デジタル変換装置(以下、ADC(Analog-Digital Converter)と略す)を配置してなる列並列ADC搭載のCMOSイメージセンサが報告されている(例えば、非特許文献1参照)。 As a solid-state imaging device, recently, analog for each column to the sequence of unit pixels of a matrix (matrix) - Digital converter (hereinafter, ADC (Analog-Digital Converter) and abbreviated) column parallel ADC formed by arranging a CMOS image sensors mounted have been reported (e.g., see non-Patent Document 1).

図8は、従来例に係る列並列ADC搭載のCMOSイメージセンサ100の構成を示すブロック図である。 Figure 8 is a block diagram showing a CMOS image sensor 100 configuration of the column-parallel ADC mounted according to a conventional example.

図8において、単位画素101は、フォトダイオードおよび画素内アンプを有し、行列状に2次元配置されることによって画素アレイ部102を構成している。 8, the unit pixel 101 constitute a pixel array unit 102 by having a photodiode and pixel amplifier are arranged two-dimensionally in a matrix. この画素アレイ部102の行列状の画素配置に対して、行毎に行制御線103(103−1,103−2,…)が配線され、列毎に列信号線104(104−1,104−2,…)が配線されている。 Against matrix pixel arrangement of the pixel array section 102, row control lines 103 for each row (103-1 and 103-2, ...) is the wiring, the column signal line 104 for each column (104-1,104 -2, ...) it is wired. 画素アレイ部102の行アドレスや行走査の制御は、行走査回路105により行制御線103−1,103−2,…を介して行われる。 Control of the row address and row scanning of the pixel array 102, row control lines by a row scanning circuit 105 103-1 and 103-2 is performed via a ....

列信号線104−1,104−2,…の一端側には、これら列信号線104−1,104−2,…毎にADC106が配置されてカラム処理部(列並列ADCブロック)107を構成している。 Column signal lines 104-1 and 104-2, the ... one end of these column signal lines 104-1, 104-2 are arranged ADC106 to ... each column processing section (column parallel ADC block) 107 configured are doing. また、ADC106の各々に対して、ランプ(RAMP)波形の参照電圧RAMPを生成するデジタル−アナログ変換装置(以下、DAC(Digital-Analog Converter)と略す)108と、所定周期のクロックCKに同期してカウント動作を行うことにより、後述する比較器110で比較動作が行われる時間を計測するカウンタ109とが設けられている。 Also, for each ADC 106, the ramp (RAMP) digital to generate the reference voltage RAMP waveform - analog converter (hereinafter, abbreviated as DAC (Digital-Analog Converter)) and 108 in synchronization with the clock CK having a predetermined period by performing counting Te, a counter 109 that measures the time that the comparison operation is performed by a comparator 110 to be described later is provided.

ADC106は、行制御線103−1,103−2,…毎に、選択行の単位画素101から列信号線104−1,104−2,…を経由して得られるアナログ信号を、DAC108で生成される参照電圧RAMPと比較する比較器110と、この比較器110の比較出力に応答してカウンタ109のカウント値を保持するメモリ装置111とからなり、単位画素101から与えられるアナログ信号をNビットのデジタル信号に変換する機能を有している。 ADC106 the row control lines 103-1, 103-2, ... for each column signal line 104-1 and 104-2 from the unit pixels 101 in the selected row, the analog signal obtained via ..., generated by DAC108 a comparator 110 which compares the reference voltage RAMP that is, consists of a memory device 111 for holding the count value of the to the counter 109 in response to the comparison output of the comparator 110, N-bit analog signal supplied from the unit pixel 101 and it has a function of converting into a digital signal.

カラム処理部107のADC106の各々に対する列アドレスや列走査の制御は、列走査回路112によって行われる。 Control of the column address and column scanning for each ADC106 of the column processing section 107 is performed by the column scanning circuit 112. すなわち、ADC106の各々でAD変換されたNビットのデジタル信号は、列走査回路112による列走査によって順に2Nビット幅の水平出力線113に読み出され、当該水平出力線113によって信号処理回路114まで伝送される。 That is, the digital signal of N bits AD conversion in each of ADC106 is read out to the horizontal output line 113 of the 2N bits wide in order by the column scanning by the column scanning circuit 112, to the signal processing circuit 114 by the horizontal output lines 113 It is transmitted. 信号処理回路114は、2Nビット幅の水平出力線113に対応した2N個のセンス回路、減算回路および出力回路などによって構成されている。 The signal processing circuit 114, 2N number of sense circuits corresponding to the horizontal output line 113 of the 2N bits wide, is constituted by such subtraction circuit and an output circuit.

タイミング制御回路115は、マスタークロックMCKに基づいて行走査回路105、ADC106、DAC108、カウンタ109および列走査回路112などの各動作に必要なクロック信号やタイミング信号を生成し、これらクロック信号やタイミング信号を該当する回路部分に供給する。 The timing control circuit 115, row scanning circuit 105 based on the master clock MCK, ADC 106, DAC 108, and generates a clock signal and timing signals necessary for the operation of a counter 109 and the column scanning circuit 112, with the clock signal and the timing signal the supply to the circuit portion corresponding.

次に、上記構成の従来例に係るCMOSイメージセンサ100の動作を、図9のタイミングチャートを用いて説明する。 Next, the operation of the CMOS image sensor 100 according to the conventional example having the above structure will be described with reference to the timing chart of FIG.

ある選択行の単位画素101からの列信号線104−1,104−2,…への1回目の読み出し動作が安定した後、DAC108からランプ波形の参照電圧RAMPを比較器110に与えることで、当該比較器110において列信号線104−1,104−2,…の信号電圧Vxと参照電圧RAMPとの比較動作が行われる。 After a column signal line from the unit pixel 101 of the selected row 104-1, 104-2 ... first reading operation to have been stabilized, by giving the reference voltage RAMP ramp waveform to the comparator 110 from the DAC 108, column signal lines 104-1, 104-2, ... operation of comparing the signal voltage Vx and the reference voltage RAMP of takes place in the comparator 110. この比較動作において、参照電圧RAMPと信号電圧Vxとが等しくなったときに、比較器110の出力Vcoの極性が反転する。 In this comparison operation, when the reference voltage RAMP and the signal voltage Vx become equal, the polarity of the output Vco of the comparator 110 is inverted. この比較器110の反転出力を受けて、メモリ装置111には比較器110での比較時間に応じたカウンタ109のカウント値N1が保持される。 Receiving an inverted output of the comparator 110, the memory device 111 the count value N1 of the counter 109 in response to the comparison time of the comparator 110 is maintained.

この1回目の読み出し動作では、単位画素101のリセット成分ΔVの読み出しが行われる。 In this first reading operation, the reading of the reset component ΔV of the unit pixel 101 is performed. このリセット成分ΔV内には、単位画素101毎にばらつく固定パターンノイズがオフセットとして含まれている。 The reset component [Delta] V, fixed pattern noise varies for each unit pixel 101 is included as offset. しかし、このリセット成分ΔVのばらつきは一般に小さく、またリセットレベルは全画素共通であるため、1回目の読み出し時の列信号線14の信号電圧Vxはおおよそ既知である。 However, variations in the reset component ΔV are generally small, and because a reset level is common to all pixels, signal voltages Vx of the column signal line 14 of the first read is substantially known. したがって、1回目のリセット成分ΔVの読み出し時には、ランプ波形の参照電圧RAMPを調整することにより、比較器110での比較期間を短くすることが可能である。 Therefore, when first reset component ΔV of the reading, by adjusting the reference voltage RAMP of a ramp waveform, it is possible to shorten the comparison period of the comparator 110. 本従来例では、7ビット分のカウント期間(128クロック)でリセット成分ΔVの比較を行っている。 In this conventional example, it is performed a comparison of the reset component ΔV in a count period of 7 bits (128 clocks).

2回目の読み出しでは、リセット成分ΔVに加え単位画素101毎の入射光量に応じた信号成分の読み出しが、1回目の読み出しと同様の動作によって行われる。 In the second reading, the read signal components corresponding to the amount of incident light for each unit pixel 101 in addition to the reset component ΔV is carried out by the same operation as the first reading. すなわち、ある選択行の単位画素101から列信号線104−1,104−2,…への2回目の読み出し動作が安定した後、DAC108からランプ波形の参照電圧RAMPを比較器110に与えることで、当該比較器110において列信号線104−1,104−2,…の信号電圧Vxと参照電圧RAMPとの比較動作が行われる。 That is, a selected row of the unit pixels 101 column signal lines 104-1 and 104-2 from the after ... second reading operation to have been stabilized, by giving the reference voltage RAMP ramp waveform to the comparator 110 from DAC108 , column signal lines 104-1 and 104-2 in the comparator 110, ... operation of comparing the signal voltage Vx and the reference voltage RAMP is performed.

参照電圧RAMPが比較器110に与えられると同時に、カウンタ109で2回目のカウントがなされる。 At the same time the reference voltage RAMP is supplied to the comparator 110, the counter 109 is the second counting done. そして、2回目の比較動作において、参照電圧RAMPと信号電圧Vxとが等しくなったときに、比較器110の出力Vcoの極性が反転する。 Then, in the comparison operation for the second time, when the reference voltage RAMP and the signal voltage Vx become equal, the polarity of the output Vco of the comparator 110 is inverted. この比較器110の反転出力を受けて、メモリ装置111には比較器110での比較時間に応じたカウンタ109のカウント値N2が保持される。 Receiving an inverted output of the comparator 110, the memory device 111 the count value N2 of the counter 109 in response to the comparison time of the comparator 110 is maintained. このとき、1回目のカウント値N1と2回目のカウント値N2とは、メモリ装置111内の異なった場所に保持される。 At this time, the first count value N1 and the second count value N2, are held in different places in the memory device 111.

上述した一連のAD変換動作の終了後、列走査回路112による列走査により、メモリ装置111に保持された1回目と2回目のそれぞれNビットのデジタル信号が2N本の水平出力線113を経て信号処理回路114に供給され、当該信号処理回路114内の減算回路(図示せず)において(2回目の信号)−(1回目の信号)の減算処理がなされた後に外部へ出力される。 After a series of AD conversion operation described above ends, the column scanning by the column scanning circuit 112, first and second N-bit digital signals held in the memory device 111 through 2N the horizontal output line 113 signal is supplied to the processing circuit 114, subtracting circuit in the signal processing circuit 114 (not shown) in the (second signal) - subtraction process (first signal) is output to the outside after being made. その後、順次行毎に同様の動作が繰り返されることによって2次元画像が生成される。 Thereafter, a two-dimensional image is generated by repeated the same operation sequence for each row.

上述した従来例に係るCMOSイメージセンサ100では、AD変換時間がカウンタ109のカウント期間によって決定されており、特に2回目のカウント期間に依存する。 In the CMOS image sensor 100 according to the prior art example described above, AD conversion time are determined by the count period of the counter 109, depending on the particular second counting period. すなわち、1回目のカウント期間が7ビット分(128クロック)であるのに対して、2回目のカウント期間が10ビット分(1024クロック)であり、2回目のカウント期間がAD変換期間の大勢を占めているために、AD変換期間の短縮化、即ちAD変換動作の高速化の妨げとなっている。 That is, the count period of the first in the range of 7 bits (128 clocks), a count period of the second 10 bits (1024 clock), the count period of the second time a large number of AD conversion period to account has become shorten the AD conversion period, i.e. an obstacle to speeding up the AD conversion operation.

そこで、本発明は、AD変換動作の高速化を可能とした固体撮像装置、この固体撮像装置におけるAD変換方法および当該固体撮像装置を撮像デバイスとして用いた撮像装置を提供することを目的とする。 The present invention aims to provide an imaging apparatus using a solid-state imaging device capable of high-speed AD conversion operation, the AD conversion method and the solid-state imaging device in the solid-state imaging device as an imaging device.

上記目的を達成するために、本発明は、光電変換素子を含む単位画素が行列状に2次元配置されるとともに、当該単位画素の行列状配置に対して列毎に列信号線が配線されてなる画素アレイ部と、前記画素アレイ部の各単位画素を行毎に選択制御する行走査手段とを具備する固体撮像装置において、前記行走査手段によって選択制御された行の単位画素から前記列信号線を介して出力されるアナログ信号を傾斜状の参照信号と比較し、その比較時間に基づいてデジタル信号に変換するに当たり、前記列信号線上の信号電圧をAD変換範囲内に設定された判定電圧と比較し、その判定結果を基に前記参照信号を設定する構成を採っている。 To achieve the above object, the present invention is to provide a unit pixel including a photoelectric conversion element are two-dimensionally arranged in a matrix, the column signal line in each column with respect to a matrix arrangement of the unit pixel is wired a pixel array unit composed, in the solid-state imaging device comprising a row scanning means for selectively controlling the respective unit pixels of the pixel array portion in each row, the column signal from the unit pixels of a row selected controlled by the row scanning means the analog signal output through the line compared to the sloped reference signal, when converted into a digital signal based on the comparison time, the column signal line of the determination voltage signal voltage is set within the AD conversion range compared to, it adopts a configuration for setting the reference signal based on the determination result.

上記構成の固体撮像装置において、AD変換範囲内の判定電圧による判定結果を基に、参照信号の設定を行うことで、列信号線上の信号電圧に適した参照信号の設定が可能になる。 In the solid-state imaging device of the construction, on the basis of the determination result by the determination voltage in the AD conversion range, by performing the setting of the reference signal, it is possible to set the reference signal suitable for the signal voltage of the column signal lines. そして、AD変換を行う際の参照信号が列信号線上の信号電圧にて適したものであることで、列信号線上の信号電圧に関係なく一定に設定された参照信号を用いてAD変換を行う場合よりも、AD変換に要する時間を短縮できる。 Then, the reference signal when performing the AD conversion is suitable in the column signal line of the signal voltage, AD conversion is performed using the reference signal is set to a constant regardless of the signal voltage of the column signal lines than can shorten the time required for the AD conversion.

本発明によれば、AD変換時間を短縮できることで、AD変換動作の高速化を図ることができる。 According to the present invention, the ability to shorten the AD conversion time, it is possible to increase the speed of AD conversion operation.

以下、本発明の実施の形態について図面を参照して詳細に説明する。 It will be described in detail with reference to the drawings, embodiments of the present invention.

図1は、本発明の一実施形態に係る固体撮像装置、例えば列並列ADC搭載のCMOSイメージセンサの構成を示すブロック図である。 Figure 1 is a block diagram showing a solid-state imaging device according to an embodiment, for example, of a CMOS image sensor of the column parallel ADC the arrangement of the present invention.

図1に示すように、本実施形態に係るCMOSイメージセンサ10は、光電変換素子を含む単位画素11が行列状(マトリックス状)に多数2次元配置されてなる画素アレイ部12に加えて、行走査回路13、カラム処理部14、参照電圧供給部15、列走査回路16、水平出力線17およびタイミング制御回路18を有する構成となっている。 As shown in FIG. 1, CMOS image sensor 10 according to this embodiment, the unit pixels 11 including photoelectric conversion elements matrix in addition to the pixel array section 12 consisting disposed multiple two-dimensional (matrix), the line scanning circuit 13, the column processing unit 14, the reference voltage supply unit 15, the column scanning circuit 16 has a configuration having a horizontal output line 17 and a timing control circuit 18.

このシステム構成において、タイミング制御回路18は、マスタークロックMCKに基づいて、行走査回路13、カラム処理部14、参照電圧供給部15および列走査回路16などの動作の基準となるクロック信号や制御信号などを生成し、行走査回路13、カラム処理部14、参照電圧供給部15および列走査回路16などに対して与える。 In this system configuration, the timing control circuit 18, based on the master clock MCK, the row scanning circuit 13, serving as a reference for operations such as the column processing section 14, the reference voltage supply unit 15 and the column scanning circuit 16 a clock signal and a control signal generates such, the row scanning circuit 13, give respect, column processing section 14, the reference voltage supply unit 15 and the column scanning circuit 16.

また、画素アレイ部12の各単位画素11を駆動制御する周辺の駆動系や信号処理系、即ち行走査回路13、カラム処理部14、参照電圧供給部15、列走査回路16、水平出力線17およびタイミング制御回路18などの周辺回路は、画素アレイ部12と同一のチップ(半導体基板)19上に集積される。 The peripheral driving system and signal processing system for driving and controlling the respective unit pixels 11 of the pixel array unit 12, i.e., the row scanning circuit 13, the column processing unit 14, the reference voltage supply unit 15, the column scanning circuit 16, a horizontal output line 17 and peripheral circuits such as a timing control circuit 18 is integrated on the same chip as the pixel array section 12 (semiconductor substrate) 19.

単位画素11としては、ここでは図示を省略するが、光電変換素子(例えば、フォトダイオード)に加えて、例えば、当該光電変換素子で光電変換して得られる電荷をFD(フローティングディフュージョン)部に転送する転送トランジスタと、当該FD部の電位を制御するリセットトランジスタと、FD部の電位に応じた信号を出力する増幅トランジスタとを有する3トランジスタ構成のものや、さらに画素選択を行うための選択トランジスタを別に有する4トランジスタ構成のものなどを用いることができる。 The unit pixel 11, wherein although not shown, the photoelectric conversion elements (e.g., photodiodes) in addition to, for example, transferring the charges obtained by photoelectric conversion by the photoelectric conversion element FD (the floating diffusion) section a transfer transistor for a reset transistor for controlling the potential of the FD portion, a three-transistor configuration having an amplifying transistor for outputting a signal corresponding to the potential of the FD unit and a selection transistor for performing further pixel selection it can be used such as a four-transistor configuration having separately.

画素アレイ部12には、単位画素11がm列n行分だけ2次元配置されるとともに、このm列n行の画素配列に対して行毎に行制御線21(21−1〜21−n)が配線され、列毎に列信号線22(22−1〜22−m)が配線されている。 The pixel array section 12, together with the unit pixels 11 are two-dimensionally arranged by m columns n rows, the m column n each row in respect to the pixel array of rows row control lines 21 (21 - 1 to 21-n ) are wired, the column signal line 22 for each column (22-1 to 22-m) are wired. 行制御線21−1〜21−nの各一端は、行走査回路13の各行に対応した各出力端に接続されている。 One end of each of the row control lines 21 - 1 to 21-n is connected to each output terminal corresponding to each row of the row scanning circuit 13. 行走査回路13は、シフトレジスタあるいはデコーダなどによって構成され、行制御線21−1〜21−nを介して画素アレイ部12の行アドレスや行走査の制御を行う。 Row scanning circuit 13 is configured by a shift register or a decoder, and controls the row addresses and row scanning of the pixel array unit 12 via the row control lines 21 - 1 to 21-n.

カラム処理部14は、例えば、画素アレイ部12の画素列毎、即ち列信号線22−1〜22−m毎に設けられたADC(アナログ−デジタル変換回路)23−1〜23−mを有し、画素アレイ部12の各単位画素11から列毎に出力されるアナログ信号をデジタル信号に変換して出力する。 Column processing unit 14, for example, each pixel column of the pixel array unit 12, i.e. ADC provided in each column signal line 22-1 to 22-m (analog - digital converter) have a 23-1 to 23-m and it converts the analog signal output for each column from each unit pixel 11 of the pixel array unit 12 into a digital signal. 本発明は、これらADC23−1〜23−mにおけるAD変換動作および参照電圧供給部15の構成を特徴としている。 The present invention is characterized by the configuration of the AD conversion and a reference voltage supply unit 15 in these ADC23-1~23-m.

参照電圧供給部15は、時間が経過するにつれてレベルが階段状に変化(本例では、下降)する波形、いわゆるランプ(RAMP)波形の参照電圧RAMPを生成する手段として、例えばDAC(デジタル−アナログ変換回路)を用い、またn個のDAC151−1〜151−nを有することを特徴としている。 The reference voltage supply unit 15 (in this example, lowering) the change level stepwise over time waveform, as a means for generating a reference voltage RAMP-called ramp (RAMP) waveform, for example, DAC (Digital - Analog It is characterized by having reference to the conversion circuit) and the n-number of DAC151-1~151-n. なお、ランプ波形の参照電圧RAMPを生成する手段としてはDACに限られるものではない。 It is not limited to the DAC as a means for generating a reference voltage RAMP of a ramp waveform.

n個のDAC151−1〜151−nは、タイミング制御回路18から与えられる制御信号CS1による制御の下に、当該タイミング制御回路18から与えられるクロックCKに基づいて、それぞれレベルが異なるn個の参照電圧RAMP1〜RAMPnを生成してカラム処理部15のADC23−1〜23−mに供給する。 n pieces of DAC151-1~151-n under the control of the control signal CS1 supplied from the timing control circuit 18 based on the clock CK supplied from the timing control circuit 18, the n levels each different reference supplied to ADC23-1~23-m of the column processing section 15 generates a voltage RAMP1~RAMPn.

ここで、本発明が特徴の一つとするADC23−1〜23−mの構成の詳細について具体的に説明する。 Here, the present invention is specifically described details of the configuration of ADC23-1~23-m to one feature.

なお、ADC23−1〜23−mの各々は、単位画素11全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、単位画素11の露光時間を1/Nに設定してフレームレートをN倍、例えば2倍に上げる高速フレームレートモードとの各動作モードに対応したAD変換動作を選択的に行い得る構成となっている。 Incidentally, each of ADC23-1~23-m is a normal frame rate mode in progressive scanning system for reading the unit pixels 11 all the information, as compared to the normal frame rate mode, the exposure time of the unit pixels 11 1 / N It has a frame rate N times, and selectively performs may configure the AD conversion operation corresponding to each operation mode of the high-speed frame rate mode to raise example doubled set.

通常フレームレートモードと高速フレームレートモードのモード切り替えは、タイミング制御回路18から与えられる制御信号CS2,CS3による制御によって実行される。 Mode switching between the normal frame rate mode and the high-speed frame rate mode is performed by the control of the control signal CS2, CS3 supplied from the timing control circuit 18. また、タイミング制御回路18に対しては、外部のシステムコントローラ(図示せず)から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。 Further, with respect to the timing control circuit 18, from an external system controller (not illustrated), instruction information for switching between the operation modes of the normal frame rate modes and the high-speed frame rate mode is provided.

ADC23−1〜23−mは全て同じ構成となっており、ここでは、ADC23−mを例に挙げて説明するものとする。 ADC23-1~23-m are all the same configuration, here, it shall be described as an example ADC 23-m. ADC23−mは、選択回路(図中、SEL)31、比較器32、計数手段である例えばアップ/ダウンカウンタ(図中、U/DCNT)33、転送スイッチ34およびメモリ装置35を有する構成となっている。 ADC 23-m are turned (in the figure, SEL) selection circuit 31, a comparator 32, (in the figure, U / DCNT) a counting means such as up / down counter 33, a structure having a transfer switch 34 and memory device 35 ing.

選択回路31は、DAC151−1〜151−nで生成されたn個の参照電圧RAMP1〜RAMPnを入力とするとともに、列信号線22−mの信号電圧Vxのレベル判定を行い、その判定結果に基づいて参照電圧RAMP1〜RAMPnの中から信号電圧Vxに適した参照電圧RAMPを1つ選択して比較器32にその比較基準電圧として与える。 Selection circuit 31, together with an input of the n reference voltage RAMP1~RAMPn generated by DAC151-1~151-n, performs level determination signal voltage Vx of the column signal line 22-m, the determination result based gives the reference voltage RAMP that is suitable for signal voltage Vx from the reference voltage RAMP1~RAMPn as a comparison reference voltage to one selected and the comparator 32. この選択回路31の具体的な構成および動作の詳細については後述する。 It will be described later in detail specific configuration and operation of the selection circuit 31.

比較器32は、画素アレイ部12のn列目の各単位画素11から出力される信号に応じた列信号線22−mの信号電圧Vxと、選択回路31で選択された参照電圧RAMP1〜RAMPnのいずれか1つの参照電圧RAMPとを比較して、例えば、階段状の下降する波形の参照電圧RAMPが信号電圧Vxよりも大なるときに比較出力Vcoがアクティブ状態(“H”レベル)になり、参照電圧RAMPが信号電圧Vx以下のときに比較出力Vcoが非アクティブ状態(“L”レベル)になる。 Comparator 32, the signal voltage Vx of the column signal line 22-m corresponding to the signal output from each unit pixel 11 of the n-th column of the pixel array unit 12, the reference voltage RAMP1~RAMPn selected by the selection circuit 31 compares the one of the reference voltages RAMP of, for example, the comparison output Vco when the reference voltage RAMP stepped down waveform is larger than the signal voltage Vx becomes active state ( "H" level) , comparison output Vco when the reference voltage RAMP is less signal voltage Vx becomes inactive state ( "L" level).

アップ/ダウンカウンタ33は非同期カウンタであり、タイミング制御回路18から与えられる制御信号CS2による制御の下に、タイミング制御回路18からクロックCKがDAC151−1〜151−nと同時に与えられ、当該クロックCKに同期してダウン(DOWN)カウントまたはアップ(UP)カウントを行うことにより、比較器32での比較動作の開始から比較動作の終了までの比較時間を計測する。 Up / down counter 33 is an asynchronous counter, under the control of the control signal CS2 supplied from the timing control circuit 18, the clock CK from the timing control circuit 18 is applied simultaneously with DAC151-1~151-n, the clock CK synchronized by performing down (dOWN) count or up (uP) count, to measure a comparison time of the end of the comparison operation from the start of the comparison operation of the comparator 32.

具体的には、通常フレームレートモードでは、1つの単位画素11からの信号の読み出し動作において、1回目の読み出し動作時にダウンカウントを行うことにより1回目の読み出し時の比較時間を計測し、2回目の読み出し動作時にアップカウントを行うことにより2回目の読み出し時の比較時間を計測する。 Specifically, in the normal frame rate mode, the signal read operation from one unit pixel 11, to measure the first comparison time at the time of reading by performing down-counting during the first read operation, the second measures the comparison time of the second read by performing up-counting operation of the read.

一方、高速フレームレートモードでは、ある行の単位画素11についてのカウント結果をそのまま保持しておき、引き続き、次の行の単位画素11について、前回のカウント結果から1回目の読み出し動作時にダウンカウントを行うことで1回目の読み出し時の比較時間を計測し、2回目の読み出し動作時にアップカウントを行うことで2回目の読み出し時の比較時間を計測する。 On the other hand, in the high-speed frame rate mode, leave it holds the count result of the unit pixels 11 in a row, subsequently, the unit pixel 11 of the next row, counting down from the previous count result to the first reading operation measures the comparison time of the first read by performing, for measuring a comparison time of the second read by performing up-counting during the second read operation.

転送スイッチ34は、タイミング制御回路18から与えられる制御信号CS3による制御の下に、通常フレームレートモードでは、ある行の単位画素11についてのアップ/ダウンカウンタ33のカウント動作が完了した時点でオン(閉)状態となって当該アップ/ダウンカウンタ33のカウント結果をメモリ装置35に転送する。 Transfer switch 34, under the control of the control signal CS3 supplied from the timing control circuit 18, in the normal frame rate mode, on when the counting operation of the up / down counter 33 for the unit pixels 11 in a row is completed ( becomes closed) state to transfer the count result of the up / down counter 33 in the memory device 35.

一方、例えばN=2の高速フレームレートでは、ある行の単位画素11についてのアップ/ダウンカウンタ33のカウント動作が完了した時点でオフ(開)状態のままであり、引き続き、次の行の単位画素11についてのアップ/ダウンカウンタ33のカウント動作が完了した時点でオン状態となって当該アップ/ダウンカウンタ33の垂直2画素分についてのカウント結果をメモリ装置35に転送する。 On the other hand, for example, in the high-speed frame rate of N = 2, remains off (open) state when the counting operation of the up / down counter 33 for the unit pixels 11 in a row is completed, subsequently, a unit of the next line becomes time in the on state the count operation is completed up / down counter 33 for pixel 11 to transfer the count results of the vertical two pixels of the up / down counter 33 in the memory device 35.

このようにして、画素アレイ部12の各単位画素11から列信号線22−1〜22−mを経由して列毎に供給されるアナログ信号が、ADC23(23−1〜23−m)における比較器32およびアップ/ダウンカウンタ33の各動作により、Nビットのデジタル信号に変換されてメモリ装置35(35−1〜35−m)に格納される。 In this way, the analog signal supplied from the unit pixels 11 of the pixel array unit 12 in each column via the column signal lines 22-1 to 22-m is in the ADC23 (23-1~23-m) by each operation of the comparator 32 and the up / down counter 33, is stored is converted into a digital signal of N bits to a memory device 35 (35-1~35-m).

列走査回路16は、シフトレジスタなどによって構成され、カラム処理部14におけるADC23−1〜23−mの列アドレスや列走査の制御を行う。 The column scanning circuit 16 is configured by a shift register, controls the column address and column scanning of ADC23-1~23-m in the column processing unit 14. この列走査回路16による制御の下に、ADC23−1〜23−mの各々でAD変換されたNビットのデジタル信号は順に水平出力線17に読み出され、当該水平出力線17を経由して撮像データとして出力される。 Under the control of the column scanning circuit 16, ADC23-1~23-m each digital signal of N bits AD conversion is sequentially read out to the horizontal output line 17, via the horizontal output line 17 It is output as the imaging data.

上記構成の本実施形態に係る列並列ADC搭載のCMOSイメージセンサ10では、アップ/ダウンカウンタ33のカウント結果を、転送スイッチ34を介して選択的にメモリ装置35に転送することができるため、アップ/ダウンカウンタ33のカウント動作と、当該アップ/ダウンカウンタ33のカウント結果の水平出力線17への読み出し動作とを独立して制御することが可能である。 In the CMOS image sensor 10 of the column-parallel ADC mounted according to the present embodiment having the above configuration, it is possible to transfer the count result of the up / down counter 33, to selectively memory device 35 via the transfer switch 34, up the count operation of / down counter 33, it is possible to independently control the read operation to the up / count result of the horizontal output line 17 of the down counter 33.

次に、上記構成のCMOSイメージセンサ10の動作について、図2のタイミングチャートを用いて説明する。 Next, the operation of the CMOS image sensor 10 having the above-described configuration will be described with reference to the timing chart of FIG.

ここでは、単位画素11の具体的な動作については説明を省略するが、周知のように、単位画素11ではリセット動作と転送動作とが行われ、リセット動作では所定の電位にリセットされたときのFD部の電位がリセット成分として単位画素11から列信号線22−1〜22−mに出力され、転送動作では光電変換素子から光電変換による電荷が転送されたときのFD部の電位が信号成分として単位画素11から列信号線22−1〜22−mに出力される。 Here is omitted the description of specific operation of the unit pixel 11, as is well known, is performed a reset operation in the unit pixel 11 and transfer operation and is, when it is reset to a predetermined potential by a reset operation the potential of the FD portion is output from the unit pixel 11 as a reset component to the column signal line 22-1 to 22-m, the potential signal components of the FD portion when charges by photoelectric conversion from the photoelectric conversion element is transferred in the transfer operation It is output to the column signal line 22-1 to 22-m from the unit pixel 11 as.

行走査回路13による行走査によってある行iが選択され、その選択行iの単位画素11から列信号線22−1〜22−mへの1回目の読み出し動作が安定した後、DAC151−1〜151−nの少なくとも1つ、例えばDAC151−1からランプ波形の参照電圧RAMP1が出力される。 Row i with the row scanning by the row scanning circuit 13 is selected, after the first reading operation from the unit pixels 11 of the selected row i to the column signal line 22-1 to 22-m is stabilized, DAC151-1~ at least one of 151-n, the reference voltage RAMP1 ramp waveform is outputted from, for example DAC151-1. この参照電圧RAMP1は、ADC23−1〜23−mの各々において各選択回路31によって選択されて各比較器32に与えられる。 This reference voltage RAMP1 is given is selected by the selection circuit 31 in each of ADC23-1~23-m to each comparator 32. これにより、比較器32の各々において、列信号線22−1〜22−mの各信号電圧Vxと参照電圧RAMP1との比較が行われる。 Thus, in each of the comparator 32, compared with the reference voltage RAMP1 each signal voltage Vx of the column signal lines 22-1 to 22-m is performed.

<リセットカウント期間> <Reset count period>
このとき、アップ/ダウンカウンタ33はダウンカウント状態にあり、単位画素11のリセット成分ΔVを検出するリセットカウント期間に入る。 At this time, the up / down counter 33 is in the down-count state, enters the reset count period for detecting the reset component ΔV of the unit pixel 11. このリセットカウント期間では、タイミング制御回路18からクロックCKが与えられることで、アップ/ダウンカウンタ33は、1回目の読み出し動作時の比較器32での比較時間をダウンカウント動作によって計測する。 In this reset count period, that clock CK is supplied from the timing control circuit 18, an up / down counter 33 measures the comparison time of the first read operation when the comparator 32 by the down-count operation.

そして、階段状に下降する波形の参照電圧RAMP1が信号電圧Vxと等しくなったときに、比較器32の比較出力がVcoは“H”レベルから“L”レベルへ極性反転する。 The reference voltage RAMP1 the waveform that drops to the stepwise when it becomes equal to the signal voltage Vx, the comparison output of the comparator 32 is Vco is polarity inverted from "H" level to the "L" level. この比較器32の極性反転を受けて、アップ/ダウンカウンタ33はダウンカウント動作を停止し、比較器32での1回目の比較時間に応じたカウント値を保持する。 In response to the polarity inversion of the comparator 32, the up / down counter 33 stops counting down, holding a count value corresponding to the first comparison time of the comparator 32. このとき、アップ/ダウンカウンタ33の初期値としては、AD変換の階調の任意の値、例えば中間値を設定する。 At this time, as the initial value of the up / down counter 33, an arbitrary value of the gradation of the AD conversion, for example, sets the intermediate value.

この1回目の読み出し動作期間であるリセットカウント期間では、単位画素11のリセット成分ΔVが読み出される。 In the reset count period is the first read operation period, the reset component ΔV of the unit pixel 11 is read. このリセット成分ΔV内には、単位画素11毎にばらつく固定パターンノイズがオフセットとして含まれている。 The reset component [Delta] V, fixed pattern noise varies for each unit pixel 11 as an offset. しかし、このリセット成分ΔVのばらつきは一般に小さく、またリセットレベルは全画素共通であるため、列信号線22−1〜22−mの信号電圧Vxはおおよそ既知である。 However, variations in the reset component ΔV are generally small, and because a reset level is common to all pixels, signal voltages Vx of the column signal lines 22-1 to 22-m are approximately known. したがって、1日目のリセット成分ΔVの読み出し時には、参照電圧RAMP1〜RAMPnを調整することによって比較時間を短くすることが可能である。 Therefore, when reading the first day of the reset component [Delta] V, it is possible to shorten the comparison period by adjusting the reference voltage RAMP1~RAMPn. 本実施形態では、7ビット分のカウント期間(128クロック)でリセット成分ΔVの比較を行っている。 In this embodiment, we compared the reset component ΔV in a count period of 7 bits (128 clocks).

<プリカウント期間> <Pre-count period>
その後、入射光量に応じて列信号線22−1〜22−mの信号電圧Vxが安定した後、プリカウント期間に入る。 Then, after the signal voltage Vx of the column signal lines 22-1 to 22-m is stabilized in accordance with the amount of incident light enters the pre-count period. プリカウント期間では、選択回路31は、例えばDAC151−1から参照電圧RAMP1に代えてAD変換範囲内の任意の判定電圧、例えば3値の判定電圧VR2,VR3,VR4(VR2>VR3>VR4)が供給されることで、これら判定電圧VR2,VR3,VR4を比較器32にその比較基準電圧として順に与える。 The pre-count period, the selection circuit 31, for example, any determination voltage in the AD conversion range in place of the reference voltage RAMP1 from DAC151-1, for example ternary determination voltage VR2, VR3, VR4 (VR2> VR3> VR4) is by being supplied, giving the order as a comparison reference voltage these determination voltage VR2, VR3, VR4 to the comparator 32.

ここで、参照電圧RAMPと判定電圧VRの関係について説明する。 Here, a description will be given of the relationship of the reference voltage RAMP with the determination voltage VR. 本例では、参照電圧RAMPとして、同じ傾斜の4個の参照電圧RAMP1〜RAMP4が選択回路31に供給され、この4個の参照電圧RAMP1〜RAMP4に対して3値の判定電圧VR2,VR3,VR4が用意されるものとする。 In this example, as the reference voltage RAMP, four reference voltages RAMP1~RAMP4 the same inclination is supplied to the selection circuit 31, the 3 value for this four reference voltages RAMP1~RAMP4 determination voltage VR2, VR3, VR4 There shall be provided.

このとき、参照電圧RAMP1はAD変換範囲内の最大電圧(VR1)から判定電圧VR2に向けて階段状に下降し、参照電圧RAMP2は判定電圧VR2から判定電圧VR3に向けて階段状に下降し、参照電圧RAMP3は判定電圧VR3から判定電圧VR4に向けて階段状に下降し、参照電圧RAMP4は判定電圧VR4からAD変換範囲内の最小電圧に向けて階段状に下降する波形となる。 At this time, the reference voltage RAMP1 is lowered stepwise toward the determination voltage VR2 from the maximum voltage (VR1) in the AD conversion range, the reference voltage RAMP2 is lowered stepwise toward the determination voltage VR3 from the decision voltage VR2, reference voltage RAMP3 is lowered stepwise toward the determination voltage VR4 from the decision voltage VR3, the reference voltage RAMP4 has a waveform which falls towards the minimum voltage in the AD conversion range stepwise from the determination voltage VR4.

すなわち、判定電圧VR2の電圧値は参照電圧RAMP2の初期値となり、判定電圧VR3の電圧値は参照電圧RAMP3の初期値となり、判定電圧VR4の電圧値は参照電圧RAMP4の初期値となる。 That is, the voltage value of the determination voltage VR2 becomes the initial value of the reference voltage RAMP2, the voltage value of the determination voltage VR3 becomes the initial value of the reference voltage RAMP3, the voltage value of the determination voltage VR4 is the initial value of the reference voltage RAMP4. このように、判定電圧VR2,VR3,VR4の各電圧値を参照電圧RAMP2,RAMP3,RAMP4の初期値に設定することで、判定電圧として特別な電圧値を用意する必要がないという利点がある。 In this way, by setting the voltage values ​​of the determination voltage VR2, VR3, VR4 to the initial value of the reference voltage RAMP2, RAMP3, RAMP4, there is the advantage that it is not necessary to prepare a special voltage value as the determination voltage.

ただし、判定電圧VR2,VR3,VR4の各電圧値が必ずしも参照電圧RAMP2,RAMP3,RAMP4の初期値である必要はなく、判定電圧VR2,VR3,VR4の各電圧値を参照電圧RAMP2,RAMP3,RAMP4の初期値と異なる電圧値に設定することも可能である。 However, it is not necessary each voltage value of the determination voltage VR2, VR3, VR4 is necessarily the reference voltage RAMP2, RAMP3, the initial value of RAMP4, determination voltage VR2, VR3, a reference voltage to the voltage values ​​of the VR4 RAMP2, RAMP3, RAMP4 it is also possible to set the initial values ​​of the different voltage values.

具体的には、判定電圧VR2,VR3,VR4の各電圧値を例えば参照電圧RAMP2,RAMP3,RAMP4の初期値よりも低く設定する、換言すれば、参照電圧RAMP2,RAMP3,RAMP4の初期値を判定電圧VR2,VR3,VR4の各電圧値よりも少し上げることで、次のような作用効果を得ることができる。 Specifically, the determination voltage VR2, VR3, each voltage value, for example, the reference voltage VR4 RAMP2, RAMP3, is set lower than the initial value of RAMP4, in other words, determine the initial value of the reference voltage RAMP2, RAMP3, RAMP4 by raising the voltage VR2, VR3, VR4 slightly than the voltage value, it is possible to obtain the following effects.

参照電圧RAMP2,RAMP3,RAMP4を伝送する信号線の配線抵抗Rおよび寄生容量Cに起因してスタート時に遅延(参照電圧RAMP2,RAMP3,RAMP4の鈍り)が生じるために、データカウント期間に入り、スタートと同時に判定が行われてしまうことで、AD精度が落ちることが懸念される。 For reference voltage RAMP2, RAMP3, RAMP4 delay at the start due to the wiring resistance R and the parasitic capacitance C of the signal lines for transmitting (see voltage RAMP2, RAMP3, RAMP4 dull) occurs, it enters the data count period, start same time that the decision will be made, there is a concern that the AD precision fall. このことは、アップ/ダウンカウンタ33のクロックCKが高速になった場合に特に問題になってくると考えられる。 This means that the clock CK of the up / down counter 33 is considered to become particularly problematic when it becomes to high speed.

これに対して、参照電圧RAMP2,RAMP3,RAMP4の初期値を判定電圧VR2,VR3,VR4の各電圧値よりも少し上げてスタートさせることで、スタート時に参照電圧RAMP2,RAMP3,RAMP4に遅延があったとしても、スタートと同時に判定が行われることはないために、AD精度を維持できることになる。 In contrast, the reference voltage RAMP2, RAMP3, an initial value determination voltage VR2 of RAMP4, VR3, than the voltage value of the VR4 be to start a little raised, there is a delay to a reference voltage RAMP2, RAMP3, RAMP4 at the start as also, because there is no possibility that the determination start at the same time takes place, becomes possible to maintain the AD accuracy.

比較器32は、判定電圧VR2,VR3,VR4が与えられると、これら判定電圧VR2,VR3,VR4に対する列信号線22−1〜22−mの信号電圧Vxの大小判定を順に行う。 Comparator 32, the decision voltage VR2, VR3, VR4 is applied, performs size determination of the determination voltage VR2, VR3, the column signal line for VR4 22-1 to 22-m of the signal voltage Vx in order. このとき、判定電圧VR2,VR3,VR4の各々の判定期間に同期してタイミング制御回路18から選択回路31へクロック信号SELCKが供給される。 At this time, the clock signal SELCK supplied from the determination voltage VR2, VR3, timing in synchronism with each of the determination period of the VR4 control circuit 18 to the selecting circuit 31. すると、選択回路31は、このクロック信号SELCKに同期して、比較器32の判定結果に応じて内部の保持回路(図示せず)をコントロールする。 Then, the selection circuit 31, in synchronization with this clock signal SELCK, controls the internal holding circuit (not shown) in accordance with the determination result of the comparator 32.

例えば、列信号線22−1〜22−mの信号電圧Vxが判定電圧VR2と判定電圧VR3の間の信号電圧Vx2である場合、判定電圧VR2と比較するときは、信号電圧Vx2が判定電圧VR2よりも低いのでクロック信号SELCKが有効となるが、判定電圧VR3,VR4と比較するときは、信号電圧Vx2が判定電圧VR3,VR4よりも高く、クロック信号SELCKが無効となるために、選択回路31は信号電圧Vx2に対する比較基準電圧として参照電圧RAMP2を選択する。 For example, when the signal voltage Vx of the column signal lines 22-1 to 22-m is a signal voltage Vx2 between the determined voltage VR3 and the determination voltage VR2, when compared with the determination voltage VR2, the signal voltage Vx2 is the determination voltage VR2 lower than the clock signal SELCK but becomes effective when compared to the determination voltage VR3, VR4, the signal voltage Vx2 determination voltage VR3, higher than VR4, to the clock signal SELCK becomes invalid, the selection circuit 31 selecting a reference voltage RAMP2 as the comparison reference voltage for the signal voltage Vx2.

また、列信号線22−1〜22−mの信号電圧Vxが判定電圧VR3と判定電圧VR4の間の信号電圧Vx3である場合、判定電圧VR2,VR3と比較するときは、信号電圧Vx3が判定電圧VR2,VR3よりも低いのでクロック信号SELCKが有効となるが、判定電圧VR4と比較するときは、信号電圧Vx2が判定電圧VR4よりも高く、クロック信号SELCKが無効となるために、選択回路31は信号電圧Vx3に対する比較基準電圧として参照電圧RAMP3を選択する。 Also, if the signal voltage Vx of the column signal lines 22-1 to 22-m is a signal voltage Vx3 between determination voltage VR4 and determination voltage VR3, when compared with the determination voltage VR2, VR3, the signal voltage Vx3 is determined Although is lower than the voltage VR2, VR3 clock signal SELCK becomes effective when compared to the determination voltage VR4 is higher than the signal voltage Vx2 determination voltage VR4, to the clock signal SELCK becomes invalid, the selection circuit 31 selecting a reference voltage RAMP3 as the comparison reference voltage for the signal voltage Vx3.

このように、比較器32の比較出力Vcoを基に、選択回路31の作用により、複数の参照電圧RAMP1〜RAMP4の中から列信号線22−1〜22−mの信号電圧Vxに適した参照電圧RAMPを選択し、比較器32にその比較基準電圧REFとして与えて、2回目のAD変換を行うことで、1つの参照電圧RAMPを用いてAD変換を行う場合よりも、2回目のAD変換時間を大幅に短縮できることになる。 Thus, based on the comparison output Vco of the comparator 32, by the action of the selection circuit 31, reference suitable for signal voltages Vx of the column signal lines 22-1 to 22-m from the plurality of reference voltages RAMP1~RAMP4 select voltage RAMP, given as a comparison reference voltage REF to the comparator 32, by performing the second AD conversion, than when performing the AD conversion using a single reference voltage RAMP, the second AD conversion time becomes possible to greatly reduce the.

<データカウント期間> <Data count period>
2回目の読み出し動作期間であるデータカウント期間では、電圧VRnから階段状に下降する波形の参照電圧RAMP1〜RAMPnがDAC151−1〜151−nから出力され、選択回路31に供給される。 The data count period is a second read operation period, the reference voltage RAMP1~RAMPn of waveform falling from voltage VRn stepwise is output from DAC151-1~151-n, is supplied to the selection circuit 31. 選択回路31は、列信号線22−1〜22−mの信号電圧Vxに応じて参照電圧RAMP1〜RAMPnのいずれかを選択し、比較器32にその比較基準電圧として与える。 Selection circuit 31 selects one of the reference voltage RAMP1~RAMPn in accordance with the signal voltage Vx of the column signal lines 22-1 to 22-m, given as the comparison reference voltage to the comparator 32. これにより、比較器32において列信号線22−1〜22−mの各信号電圧Vxと参照電圧RAMPとの比較が行われる同時に、アップ/ダウンカウンタ33において比較器32での2回目の比較時間がアップカウント動作によって計測される。 Thus, at the same time compared with the reference voltage RAMP with the signal voltages Vx of the column signal lines 22-1 to 22-m is performed in the comparator 32, the second comparison time of the comparator 32 in the up / down counter 33 There is measured by counting up.

このように、アップ/ダウンカウンタ33のカウント動作を1回目の読み出し動作のリセットカウント期間でダウンカウント動作とし、2回目の読み出し動作のデータカウント期間でアップカウント動作とすることにより、アップ/ダウンカウンタ33内で自動的に(2回目の比較時間)−(1回目の比較時間)の減算処理が行われる。 Thus, the down count operation of the count operation in the reset count period of the first read operation of the up / down counter 33, by the up-count operation in the data count period of the second read operation, up / down counter automatically (second comparison period) in the 33 - subtraction process (first comparison period) is performed.

そして、階段状に下降する波形の参照電圧RAMPが列信号線22−1〜22−mの信号電圧Vxと等しくなったときに比較器32の比較出力Vcoが極性反転し、この極性反転を受けてアップ/ダウンカウンタ33のカウント動作が停止する。 Then, the comparison output Vco of the comparator 32 when the reference voltage RAMP waveform that drops stepwise equals the signal voltage Vx of the column signal lines 22-1 to 22-m is the polarity inversion, receiving the polarity inversion count operation of the up / down counter 33 Te stops. その結果、アップ/ダウンカウンタ33には、(2回目の比較時間)−(1回目の比較時間)の減算処理の結果に応じたカウント値が保持される。 As a result, the up / down counter 33, (second comparison period) - the count value corresponding to the (first comparison time) of subtraction of the result is maintained.

(2回目の比較時間)−(1回目の比較時間)=(信号成分Vsig +リセット成分ΔV+ADC23のオフセット成分Voffset)−(リセット成分ΔV+ADC23のオフセット成分Voffset)=(信号成分Vsig )であり、以上2回の読み出し動作とアップ/ダウンカウンタ33での減算処理により、単位画素11毎のばらつきを含んだリセット成分ΔVに加えて、ADC23(23−1〜23−m)毎のオフセット成分Voffsetも除去されるために、単位画素11毎の入射光量に応じた信号成分Vsig のみを取り出すことができる。 (Second comparison period) - (first comparison time) = (offset component Voffset of the signal component Vsig + reset component [Delta] V + ADC 23) - a (offset component of the reset component [Delta] V + ADC 23 Voffset) = (signal component Vsig), or 2 the subtraction processing in times of the read operation and the up / down counter 33, in addition to the reset component ΔV including variations for each unit pixel 11, is also removed offset component Voffset per ADC23 (23-1~23-m) in order, it is possible to extract only the signal component Vsig corresponding to the amount of incident light for each unit pixel 11. 単位画素11毎のばらつきを含んだリセット成分ΔVを除去する処理は、いわゆるCDS(Correlated Double Sampling;相関二重サンプリング)処理である。 Process of removing reset component ΔV including variations for each unit pixel 11 is a so-called CDS; a (Correlated Double Sampling correlated double sampling) processing.

データカウント期間での読み出し時には、入射光量に応じた信号成分Vsig が読み出されるので、光量の大小を広い範囲で判定するために参照電圧RAMPを大きく変化させる必要がある。 When reading the data count period, since the signal component Vsig corresponding to the amount of incident light is read, it is necessary to refer to voltage RAMP greatly changed in order to determine the magnitude of the amount of light in a wide range. そこで、本実施形態に係るCMOSイメージセンサ10においては、信号成分Vsig の読み出しを8ビット分のカウント期間(256クロック)で比較を行うようにしている。 Therefore, in the CMOS image sensor 10 according to the present embodiment is to perform the comparison in the count period of 8 bits to read the signal component Vsig (256 clocks).

この場合、リセットカウント期間とデータカウント期間との比較ビット数が異なるが、参照電圧RAMPの波形の傾きをリセットカウント期間とデータカウント期間とで同じにすることにより、AD変換の精度を等しくできるため、アップ/ダウンカウンタ33による(2回目の比較時間)−(1回目の比較時間)の減算処理の結果として正しい減算結果が得られる。 In this case, the number of comparison bits of the reset count period and a data count period is different, by the same gradient of the waveform of the reference voltage RAMP with a reset count period and a data count period, it is possible to equalize the precision of AD conversion , up / by down counter 33 (the second comparison time) - correct the subtraction result is obtained as a result of the subtraction processing (first comparison period).

上述した一連のAD変換動作の終了後、アップ/ダウンカウンタ33にはNビットのデジタル値が保持される。 After a series of AD conversion operation described above ends, the digital value of N bits is held in the up / down counter 33. そして、カラム処理部14の各ADC23−1〜23−mでAD変換されたNビットのデジタル値(デジタル信号)は、列走査回路16による列走査により、Nビット幅の水平出力線17を経て順次外部へ出力される。 And, AD converted N-bit digital values ​​in each ADC23-1~23-m of the column processing unit 14 (the digital signal), a column scanning by the column scanning circuit 16, via the horizontal output line 17 of the N-bit wide It is sequentially output to the outside. その後、同様の動作が順次行毎に繰り返されることによって2次元画像が生成される。 Thereafter, similar operation is a two-dimensional image is generated by sequentially repeated for each row.

また、本実施形態に係る列並列ADC搭載のCMOSイメージセンサ10では、ADC23−1〜23−mの各々がメモリ装置35を持っているため、i行目の単位画素11についてAD変換後のデジタル値を転送スイッチ34によってメモリ装置35に転送し、水平出力線17から外部へ出力しながら、i+1行目の単位画素11について読み出し動作とアップ/ダウンカウント動作を並行して実行することができる。 Further, in the CMOS image sensor 10 of the column-parallel ADC mounted according to the present embodiment, since each ADC23-1~23-m has a memory device 35, digital after AD conversion for the unit pixels 11 of the i-th row transferred to the memory device 35 the value by the transfer switch 34 can be performed while outputting from the horizontal output line 17 to the outside, the unit pixel 11 (i + 1) th row in parallel the reading operation and the up / down counting.

上述したように、列並列ADC搭載のCMOSイメージセンサ10において、2回目のAD変換を行う前に、AD変換範囲内の複数の判定電圧を用いて列信号線22−1〜22−mの信号電圧Vxのレベル判定を行い、その判定結果を基に複数の参照電圧RAMP1〜RAMPnの中から列信号線22−1〜22−mの信号電圧Vxに適した参照電圧RAMPを選択してAD変換を行うことで、2回目のAD変換時間を大幅に短縮できることになるために、トータルのAD変換時間の短縮化、即ちAD変換動作の高速化を図ることができる。 As described above, in the CMOS image sensor 10 of the column-parallel ADC mounted, before the second AD conversion, the column signal lines 22-1 to 22-m signals with a plurality of determination voltage in the AD conversion range performs level determination voltage Vx, AD conversion and select the reference voltage RAMP that is suitable for signal voltages Vx of the column signal lines 22-1 to 22-m from the plurality of reference voltages RAMP1~RAMPn based on the determination result by performing, for that it will be considerably shortened second AD conversion time, it is possible to shorten the AD conversion time of a total, i.e. the speed of the AD conversion operation. また、AD変換の動作期間が短いことで、回路全体、ひいてはイメージセンサの消費電力の低減に寄与できる。 Further, since the operation period of the AD conversion is short, the entire circuit, can contribute to reduction in power consumption of the thus image sensor.

なお、上記実施形態では、プリカウント期間における列信号線22−1〜22−mの信号電圧Vxのレベル判定の動作を、AD変換範囲内の任意の電圧、例えば3値の判定電圧VR2,VR3,VR4のうち、一番高い判定電圧VR2から開始するとしたが、図3のタイミングチャートに示すように、一番低い判定電圧VR4から開始するようにしても良い。 In the above embodiment, the operation of the level decision signal voltage Vx of the column signal lines 22-1 to 22-m in the pre-count period, any voltage, for example, the ternary decision voltages in the AD conversion range VR2, VR3 of the VR4, was to start from the highest decision voltage VR2, as shown in the timing chart of FIG. 3, it may be started from the lowest decision voltage VR4.

[選択回路の構成] [Configuration of the selection circuit]
続いて、選択回路31の具体的な回路例について説明する。 Next, a description will be given of a specific circuit example of the selection circuit 31.

(回路例1) (Circuit example 1)
図4は、選択回路31の第1回路例を示す回路図である。 Figure 4 is a circuit diagram showing a first circuit example of the selection circuit 31. ここでは、例えば4個の参照電圧RAMP1〜RAMP4を入力とし、これら参照電圧RAMP1〜RAMP4のいずれか1つを選択して図1の比較器32にその比較基準電圧として与えるものとする。 Here, for example as input four reference voltages RAMP1~RAMP4, select one of these reference voltages RAMP1~RAMP4 shall be given as a comparison reference voltage to the comparator 32 of Figure 1.

また、本回路例に係る選択回路31Aには、図1のタイミング制御回路18からセット信号SETおよびクロック信号SELCKが供給されるとともに、図1の比較器32から比較出力Vcoが列信号線22−1〜22−mの信号電圧Vxのレベル判定を行った際の判定結果として与えられる。 Further, the selection circuit 31A according to the present circuit example, together with a set signal SET and the clock signal SELCK from the timing control circuit 18 of FIG. 1 is supplied, the comparator 32 compares the output Vco from the column signal line in FIG. 1 22- It is given as the determination results of performing level determination of the signal voltage Vx of 1 to 22-m.

図4において、出力ラインと第1の電源との間にN型のMOSトランジスタN1が接続されている。 In FIG. 4, MOS transistor N1 of the N-type is connected between the output line and the first power supply. このトランジスタN1は、ゲートに定電圧BIASが与えられることで、 The transistor N1, by constant voltage BIAS is applied to the gate,
一定の電流を流す定電流源として作用する。 It acts as a constant current source for supplying a constant current.

4個の参照電圧RAMP1〜RAMP4に対応して4個のセレクトスイッチ42〜45が設けられている。 Four select switches 42 to 45 are provided four in response to the reference voltage RAMP1~RAMP4. これらセレクトスイッチ42〜45は、第2の電源と出力ライン41との間に直列に接続されたトランジスタ対(N2とN3,N4とN5,N6とN7,N8とN9)により構成され、参照電圧RAMP1〜RAMP4をトランジスタN2,N4,N6,N8の各ゲート入力としている。 These select switch 42 to 45 is constituted by a connected pair of transistors in series (N2 and N3, N4 and N5, N6 and N7, N8 and N9) between the output line 41 and the second power supply, the reference voltage It is a transistor N2, N4, N6, N8 each gate input of the RAMP1~RAMP4.

一方、クロック信号SELCKは、AND回路46の一方の入力となる。 On the other hand, the clock signal SELCK becomes one input of the AND circuit 46. 比較器32の比較出力Vcoは、AND回路46の他方の入力となる。 Comparison output Vco of the comparator 32, the other input of AND circuit 46. AND回路46の出力は、4段のシフトレジスタ47にそのクロックとして与えられる。 The output of the AND circuit 46 is supplied as a clock to the shift register 47 of four stages.

シフトレジスタ47は、4個の参照電圧RAMP1〜RAMP4に対応した4段のシフト(SR)段によって構成され、入力されるセット信号SETをAND回路46の出力に同期して順にシフトし、各シフト段の出力に応じてセレクトスイッチ42〜45のいずれか1つをオンさせることで、参照電圧RAMP1〜RAMP4のうちのいずれか1つを選択する。 The shift register 47 is constituted by four 4-stage shift corresponding to the reference voltage RAMP1~RAMP4 (SR) stages, and sequentially shifts in synchronization with the set signal SET which is input to the output of the AND circuit 46, each shift by turning on one of the select switches 42 to 45 in accordance with the output of the stage, to select any one of the reference voltage RAMP1~RAMP4.

シフトレジスタ47の各シフト段の出力は、参照電圧RAMP1〜RAMP4の各々のオフセット値Voffsetとして、出力選択回路48を経て出力バスライン49に出力される。 The output of each shift stage of the shift register 47, as an offset value Voffset of the each of the reference voltage RAMP1~RAMP4, is outputted to the output bus line 49 via the output selection circuit 48.

ここで、AD変換の階調を10ビット(1024階調)としたとき、オフセット値Voffsetは、RAMP1=0、RAMP2=256、RAMP3=512、RAMP4=768となる。 Here, when the gray scale 10-bit AD conversion (1024 gradations), the offset value Voffset becomes RAMP1 = 0, RAMP2 = 256, RAMP3 = 512, RAMP4 = 768. この参照電圧RAMP1〜RAMP4に対応したオフセット値Voffsetを、アップ/ダウンカウンタ33のカウント値に加算することで、最終的に、列信号線22−1〜22−mの信号電圧Vxに対応したAD変換値を得ることができる。 An offset value Voffset corresponding to this reference voltage RAMP1~RAMP4, by adding to the count value of the up / down counter 33, finally, corresponds to the signal voltage Vx of the column signal lines 22-1 to 22-m AD it is possible to obtain a conversion value.

[選択回路の動作] [Operation of the selection circuit]
上記構成の回路例に係る選択回路31Aは、プリカウント期間において、例えば参照電圧RAMP1に代えて判定電圧VR2,VR3,VR4が順に与えられると、これら判定電圧VR2,VR3,VR4に基づいて列信号線22−1〜22−mの信号電圧Vxのレベル判定を行い、当該信号電圧Vxに適した参照電圧RAMPを参照電圧RAMP1〜RAMP4の中から1つ選択して比較器32にその比較基準電圧REFとして与える。 Selection circuit 31A according to the circuit example of the above configuration, in the pre-count period, for example, instead of the reference voltage RAMP1 determines the voltage VR2, VR3, VR4 is applied to this order, these determination voltage VR2, VR3, VR4 column signal based on line 22-1 to 22-m perform level determination signal voltage Vx of the comparison reference voltage to one selected and the comparator 32 from of the signal voltage reference to the reference voltage RAMP that is suitable for Vx voltage RAMP1~RAMP4 give as REF.

リセットカウント期間(ダウンカウント期間)では、セット信号SETがシフトレジスタ47の初段のシフト段に保持され、その出力によってセレクトスイッチ42がオン状態にあるため、参照電圧RAMP1が選択されている。 In the reset count period (down-count period), a set signal SET is held in the first shift stage of the shift register 47, a select switch 42 due to the on state, the reference voltage RAMP1 is selected by the output.

リセットカウント期間からプリカウント期間に入り、参照電圧RAMP1に代えて判定電圧VR2,VR3,VR4が順に与えられる。 From the reset count period enters the pre-count period, instead of the reference voltage RAMP1 determines the voltage VR2, VR3, VR4 is applied to the order. そして、先ず、判定電圧VR2を比較器32にその比較基準電圧REFとして与えることで、判定電圧VR2に対する列信号線22−1〜22−mの信号電圧Vxの大小が判定される。 Then, first, by giving to the comparator 32 determines the voltage VR2 as a comparison reference voltage REF, the magnitude of the signal voltage Vx of the column signal lines 22-1 to 22-m for determining the voltage VR2 is determined.

列信号線22−1〜22−mの信号電圧Vxが判定電圧VR2と判定電圧VR3の間の信号電圧Vx2であれば、判定電圧VR2と比較するときは、信号電圧Vx2が判定電圧VR2よりも低いために、比較器32の比較出力(判定出力)Vcoが“H”レベルになる。 If the signal voltage Vx2 between the signal voltage Vx of the column signal lines 22-1 to 22-m is a determination voltage VR2 determination voltage VR3, when compared with the determination voltage VR2, the signal voltage Vx2 than the determination voltage VR2 low due to, compare the output (determination output) Vco of the comparator 32 becomes "H" level. これにより、クロック信号SELCKが有効になる、即ちAND回路46を通過してシフトレジスタ47にクロックとして与えられるために、シフトレジスタ47は1段シフト動作を行う。 Thus, the clock signal SELCK is enabled, i.e. in order to be given as a clock to the shift register 47 through the AND circuit 46, the shift register 47 performs a one-stage shift operation.

このとき、信号電圧Vx2と判定電圧VR3,VR4の比較では、信号電圧Vx2が電圧VR2よりも高く、クロック信号SELCKが無効となるために、シフトレジスタ47はシフト動作を行わない。 In this case, in comparison with the signal voltage Vx2 determination voltage VR3, VR4, higher than the signal voltage Vx2 is the voltage VR2, in order to clock signal SELCK becomes invalid, the shift register 47 does not perform a shift operation. その結果、2段目のシフト段の出力によってセレクトスイッチ43がオン状態になるために、信号電圧Vx2に対する比較基準電圧REFとして参照電圧RAMP2が選択される。 As a result, the select switch 43 by the output of the shift stage of the second stage to the ON state, the reference voltage RAMP2 is selected as the comparison reference voltage REF to the signal voltage Vx2.

また、列信号線22−1〜22−mの信号電圧Vxが判定電圧VR3と判定電圧VR4の間の信号電圧Vx3であれば、判定電圧VR2,VR3と比較するときは、信号電圧Vx3が電圧VR2,VR3よりも低いために、比較器32の比較出力Vcoが“H”レベルになる。 Also, if the signal voltage Vx3 between determination voltage VR4 signal voltage Vx of the column signal lines 22-1 to 22-m is a determination voltage VR3, when compared with the determination voltage VR2, VR3, the signal voltage Vx3 voltage VR2, the lower than VR3, comparator output Vco of the comparator 32 becomes "H" level. これにより、クロック信号SELCKが有効となるために、シフトレジスタ47はさらに1段シフト動作を行う。 Thus, in order to clock signal SELCK is valid, performing the shift register 47 is further shifted one stage operation.

このとき、信号電圧Vx3と判定電圧VR4の比較では、信号電圧Vx2が電圧VR4よりも高く、クロック信号SELCKが無効となるために、シフトレジスタ47はシフト動作を行わない。 In this case, the comparison of the signal voltage Vx3 and determination voltage VR4, higher than the signal voltage Vx2 is the voltage VR4, to the clock signal SELCK becomes invalid, the shift register 47 does not perform a shift operation. その結果、3段目のシフト段の出力によってセレクトスイッチ44がオン状態になるために、信号電圧Vx3に対する比較基準電圧REFとして参照電圧RAMP3が選択される。 As a result, the select switch 44 by the output of the shift stage of the third stage is to become the on state, the reference voltage RAMP3 is selected as the comparison reference voltage REF to the signal voltage Vx3.

列信号線22−1〜22−mの信号電圧Vxが判定電圧VR4よりも低い信号電圧Vx4のときも、基本的に、信号電圧Vx2,Vx3の場合と同様の回路動作により、信号電圧Vx4に対する比較基準電圧REFとして参照電圧RAMP4が選択される。 Even at low signal voltage Vx4 than the column signal lines 22-1 to 22-m of the signal voltage Vx is determined voltage VR4, basically the same circuit operation as in the case of the signal voltage Vx2, Vx3, to the signal voltage Vx4 reference voltage RAMP4 is selected as the comparison reference voltage REF.

なお、列信号線22−1〜22−mの信号電圧Vxが判定電圧VR2よりも低い信号電圧Vx1のときは、プリカウント期間に入っても、クロック信号SELCKが有効にならないために、シフトレジスタ47はシフト動作を行わず、したがって参照電圧RAMP1が選択されたままとなる。 In order when the low signal voltages Vx1 than the signal voltage Vx is determined voltage VR2 of the column signal lines 22-1 to 22-m, which also enters the pre-count period, the clock signal SELCK is not enabled, the shift register 47 remains without shift operation, thus the reference voltage RAMP1 is selected.

(回路例2) (Circuit example 2)
図5は、選択回路31の第2回路例を示す回路図である。 Figure 5 is a circuit diagram showing a second circuit example of the selection circuit 31. 回路例1に係る選択回路31Aは、参照電圧供給部15側で複数のDAC151−1〜151−nを用いて複数の参照電圧RAMP1〜RAMPnを生成する場合に対応した構成となっているのに対して、本回路例に係る選択回路31Bは、参照電圧供給部15側で1つのDAC151を用いて1つの参照電圧RAMPを生成する場合において、この1つの参照電圧RAMPに基づいて複数の参照電圧RAMP1〜RAMPnを生成する回路構成を採っている。 Selection circuit 31A according to the circuit example 1, although the reference voltage supply unit 15 side using a plurality of DAC151-1~151-n has a configuration corresponding to the case of generating a plurality of reference voltages RAMP1~RAMPn against, the selection circuit 31B according to this circuit example, in case of generating one reference voltage RAMP with one DAC151 by the reference voltage supply unit 15 side, a plurality of reference voltages based on the one reference voltage RAMP It adopts a circuit structure for generating a RAMP1~RAMPn.

ただし、プリカウント期間では、DAC151から参照電圧RAMPに代えて例えば4個の参照電圧RAMP1〜RAMP4に対応した3つの判定電圧VR2,VR3,VR4が本選択回路31Bに入力されるものとする。 However, the pre-count period, it is assumed that three determination voltages corresponding to and for example, four reference voltages RAMP1~RAMP4 place the reference voltage RAMP from the DAC 151 VR2, VR3, VR4 is input to the selection circuit 31B. 本選択回路31Bにはさらに、図1のタイミング制御回路18からセット信号SET、クロック信号SELCKおよびプリ判定信号xPRECNTが供給されるとともに、図1の比較器32から比較出力Vcoが判定結果として与えられる。 To the selection circuit 31B further set signal from the timing control circuit 18 of FIG. 1 SET, the clock signal SELCK and pre determined signal xPRECNT is supplied, the comparison output Vco from the comparator 32 of Figure 1 is given as a result of the determination .

図5において、AND回路51は、クロック信号SELCKおよび比較器32の比較出力Vcoを2入力としている。 In FIG. 5, the AND circuit 51 is a comparison output Vco of the clock signal SELCK and comparator 32 with two inputs. レジスタ52は、AND回路51の出力に同期してセット信号SETをラッチする。 Register 52 latches the set signal SET in synchronization with the output of the AND circuit 51.

トランスファスイッチ53は、互いに並列接続されたN型のMOSトランジスタN11とP型のMOSトランジスタP11からなり、トランジスタN11がレジスタ52の出力に応答して、トランジスタP11がレジスタ52の出力に基づくインバータINV1の反転出力に応答してそれぞれオン状態になることで、プリカウント期間に参照電圧RAMPとして入力される判定電圧VR2,VR3,VR4を取り込んでキャパシタC1にホールドする。 The transfer switch 53, an N-type MOS transistor N11 and the P-type MOS transistor P11 connected in parallel to each other, the transistor N11 is in response to an output of the register 52, the transistor P11 is an inverter INV1 based on the output of the register 52 each responsive to the inverted output is being turned on and holds the capacitor C1 takes in the determination voltage VR2, VR3, VR4 which is input as a reference voltage RAMP to the pre-count period.

トランスファスイッチ53は、互いに並列接続されたN型のMOSトランジスタN12とP型のMOSトランジスタP12からなり、トランジスタN12がプリ判定信号xPRECNTに応答して、トランジスタP12がプリ判定信号xPRECNTに基づくインバータINV2の反転出力に応答してそれぞれオン状態になることで、データカウント期間に入力される例えば階段状に下降する波形の参照電圧RAMPを取り込んでキャパシタC2にホールドする。 The transfer switch 53, an N-type MOS transistor N12 and the P-type MOS transistor P12 connected in parallel to each other, the transistor N12 is in response to a pre-determined signal XPRECNT, transistor P12 is an inverter INV2 based on pre-determined signal XPRECNT each responsive to the inverted output by the oN state and holds the capacitor C2 takes in the reference voltage RAMP waveform that drops to e.g. stepwise is input to the data count period.

キャパシタC1,C2の各出力端が共通接続されていることから、その出力端にはキャパシタC2に参照電圧RAMPがホールドされることで、キャパシタC1のホールド電圧に対応した参照電圧RAMP、即ち判定電圧VR2から判定電圧VR3に向けて下降する参照電圧RAMP2、判定電圧VR3から判定電圧VR4に向けて下降する参照電圧RAMP3、または判定電圧VR4からAD変換範囲内の最低電位に向けて下降する参照電圧RAMP4が得られる。 Since the respective output terminals of the capacitors C1, C2 are connected in common, that the reference voltage RAMP is held in the capacitor C2 to the output terminal, the reference voltage RAMP that corresponds to the hold voltage of the capacitor C1, i.e. the determination voltage reference voltage RAMP2 descending towards the determination voltage VR3 from VR2, the reference voltage drops reference voltage drops towards the determination voltage VR4 from the decision voltage VR3 RAMP3, or determination voltage VR4, towards the lowest potential in the AD conversion range RAMP4 It is obtained.

このように、1つの参照電圧RAMPに基づいて複数の参照電圧RAMP1〜RAMPnを生成する回路構成を採ることで、参照電圧供給部15側では1つのDAC151を用いて1つの参照電圧RAMPを生成するだけで良いために、参照電圧供給部15側の回路構成を簡略化できる利点がある。 Thus, to generate one of the reference voltage RAMP with DAC151 of one of a plurality of reference voltages RAMP1~RAMPn By adopting a circuit configuration for generating the reference voltage supply unit 15 side based on the one reference voltage RAMP for good only an advantage of simplifying the circuit configuration of the reference voltage supply unit 15 side.

[実施例] [Example]
ここで、参照電圧RAMPの数nをn=2としたときの回路動作について、図6のタイミングチャートを用いて説明する。 Here, the circuit operation when the number n of the reference voltage RAMP to the n = 2, will be described with reference to the timing chart of FIG.

この実施例に係るCMOSイメージセンサでは、図1のシステム構成において、参照電圧供給部15は、2つのDAC151−1,151−2を用いて2つの参照電圧RAMP1,RAMP2を生成することになる。 The CMOS image sensor according to this embodiment, in the system configuration of Figure 1, the reference voltage supply unit 15 will generate two reference voltages RAMP1, RAMP2 using two DAC151-1,151-2.

ただし、本実施例に係るCMOSイメージセンサの場合には、2つの参照電圧RAMP1,RAMP2のうち、一方の参照電圧RAMP1は第一のスロープ波形(例えば、階段状の上昇する波形)、他方の参照電圧RAMP2は第二のスロープ波形(例えば、階段状の下降する波形)となっている。 However, in the case of the CMOS image sensor according to the present embodiment, among the two reference voltages RAMP1, RAMP2, one of the reference voltage RAMP1 the first slope waveform (e.g., stepped rising waveform), the other reference voltage RAMP2 has a second slope waveform (e.g., waveform stepped down).

この実施例の構成を採る場合は、選択回路31としては、図4の4段構成を2構成に変更するだけで良い。 If a configuration of this embodiment, the selection circuit 31, it is only necessary to change the second configuration the four stages in FIG.

行走査回路13による行走査によってある行iが選択され、その選択行iの単位画素11から列信号線22−1〜22−mへの1回目の読み出し動作が安定した後、例えばDAC151−2から階段状に下降する波形の参照電圧RAMP2が出力される。 Row i with the row scanning by the row scanning circuit 13 is selected, after the first reading operation from the unit pixels 11 of the selected row i to the column signal line 22-1 to 22-m is stabilized, for example DAC151-2 reference voltage RAMP2 the waveform that drops stepwise is output from. この参照電圧RAMP2は、ADC23−1〜23−mの各々において各選択回路31によって選択されて各比較器32に与えられる。 This reference voltage RAMP2 is given is selected by the selection circuit 31 in each of ADC23-1~23-m to each comparator 32. これにより、比較器32の各々において、列信号線22−1〜22−mの各信号電圧Vxと参照電圧RAMP2との比較が行われる。 Thus, in each of the comparator 32, compared with the reference voltage RAMP2 each signal voltage Vx of the column signal lines 22-1 to 22-m is performed.

<リセットカウント期間> <Reset count period>
このとき、アップ/ダウンカウンタ33はダウンカウント状態にあり、単位画素11のリセット成分ΔVを検出するリセットカウント期間に入る。 At this time, the up / down counter 33 is in the down-count state, enters the reset count period for detecting the reset component ΔV of the unit pixel 11. このリセットカウント期間では、タイミング制御回路18からクロックCKが与えられることで、アップ/ダウンカウンタ33は、1回目の読み出し動作時の比較器32での比較時間をダウンカウント動作によって計測する。 In this reset count period, that clock CK is supplied from the timing control circuit 18, an up / down counter 33 measures the comparison time of the first read operation when the comparator 32 by the down-count operation.

そして、階段状に下降する波形の参照電圧RAMP2が信号電圧Vxと等しくなったときに、比較器32の比較出力がVcoは“H”レベルから“L”レベルへ極性反転する。 The reference voltage RAMP2 the waveform that drops to the stepwise when it becomes equal to the signal voltage Vx, the comparison output of the comparator 32 is Vco is polarity inverted from "H" level to the "L" level. この比較器32の極性反転を受けて、アップ/ダウンカウンタ33はダウンカウント動作を停止し、比較器32での1回目の比較時間に応じたカウント値を保持する。 In response to the polarity inversion of the comparator 32, the up / down counter 33 stops counting down, holding a count value corresponding to the first comparison time of the comparator 32. このとき、アップ/ダウンカウンタ33の初期値としては、AD変換の階調の任意の値、例えば中間値を設定する。 At this time, as the initial value of the up / down counter 33, an arbitrary value of the gradation of the AD conversion, for example, sets the intermediate value.

この1回目の読み出し動作期間であるリセットカウント期間では、単位画素11のリセット成分ΔVが読み出される。 In the reset count period is the first read operation period, the reset component ΔV of the unit pixel 11 is read. このリセット成分ΔV内には、単位画素11毎にばらつく固定パターンノイズがオフセットとして含まれている。 The reset component [Delta] V, fixed pattern noise varies for each unit pixel 11 as an offset. しかし、このリセット成分ΔVのばらつきは一般に小さく、またリセットレベルは全画素共通であるため、列信号線22−1〜22−mの信号電圧Vxはおおよそ既知である。 However, variations in the reset component ΔV are generally small, and because a reset level is common to all pixels, signal voltages Vx of the column signal lines 22-1 to 22-m are approximately known. したがって、1日目のリセット成分ΔVの読み出し時には、参照電圧RAMP1,2を調整することによって比較時間を短くすることが可能である。 Therefore, when reading the first day of the reset component [Delta] V, it is possible to shorten the comparison period by adjusting the reference voltage RAMP1,2. 本実施例では、7ビット分のカウント期間(128クロック)でリセット成分ΔVの比較を行っている。 In the present embodiment, by performing a comparison of the reset component ΔV in a count period of 7 bits (128 clocks).

<プリカウント期間> <Pre-count period>
その後、入射光量に応じて列信号線22−1〜22−mの信号電圧Vxが安定した後、プリカウント期間に入る。 Then, after the signal voltage Vx of the column signal lines 22-1 to 22-m is stabilized in accordance with the amount of incident light enters the pre-count period. プリカウント期間では、選択回路31は、例えばDAC151−2から参照電圧RAMP2に代えてAD変換範囲内の任意の判定電圧、例えば中間の判定電圧VRが供給されることで、この判定電圧VRを比較器32にその比較基準電圧として与える。 The pre-count period, the selection circuit 31, for example, any determination voltage in the AD conversion range in place of the reference voltage RAMP2 from DAC151-2, for example, by the middle of the determination voltage VR is supplied, compares this determined voltage VR vessel 32 to give as a comparison reference voltage.

比較器32は、判定電圧VRが与えられると、当該判定電圧に対する列信号線22−1〜22−mの信号電圧Vxの大小判定を順に行う。 Comparator 32, the decision voltage VR is applied, it performs size determination of the signal voltage Vx of the column signal lines 22-1 to 22-m for the determination voltage in this order. このとき、判定電圧VRに基づく判定期間に同期してタイミング制御回路18から選択回路31へクロック信号SELCKが供給される。 At this time, the clock signal SELCK is supplied in synchronization with the judgment period based on the determination voltage VR from the timing control circuit 18 to the selecting circuit 31. すると、選択回路31は、このクロック信号SELCKに同期して、比較器32の判定結果を保持するとともに、その判定結果を基に参照電圧RAMP1,RAMP2のいずれか一方を選択する。 Then, the selection circuit 31, in synchronization with this clock signal SELCK, holds the determination result of the comparator 32, selects one of the reference voltages RAMP1, RAMP2 based on the determination result.

例えば、列信号線22−1〜22−mの信号電圧Vxが判定電圧VRよりも高い信号電圧Vx1のときは、選択回路31はデータカウント期間の参照電圧RAMPとして参照電圧RAMP1を選択する。 For example, when the high signal voltages Vx1 than the signal voltage Vx is determined voltage VR of the column signal lines 22-1 to 22-m, the selecting circuit 31 selects the reference voltage RAMP1 as the reference voltage RAMP data count period. 列信号線22−1〜22−mの信号電圧Vxが判定電圧VRよりも低い信号電圧Vx2のときは、選択回路31はデータカウント期間の参照電圧RAMPとして参照電圧RAMP2を選択する。 When the column signal lines 22-1 to 22-m of the signal voltage Vx is determined voltage lower signal voltage than VR Vx2, selection circuit 31 selects the reference voltage RAMP2 as the reference voltage RAMP data count period. なお、プリカウント期間の参照電圧RAMP1,RAMP2のレベルは、判定電圧VRのレベルに揃えられている。 Incidentally, the level of the reference voltage RAMP1, RAMP2 pre-count period is aligned with the level determination voltage VR.

<データカウント期間> <Data count period>
2回目の読み出し動作期間であるデータカウント期間では、アップ/ダウンカウンタ33はアップカウントになる。 The data count period is a second read operation period, up / down counter 33 count up. 参照電圧RAMP1は階段状の上昇する波形となり、参照電圧RAMP2は階段状の下降する波形となり、比較器32にその比較基準電圧として与えられる。 Reference voltage RAMP1 becomes stepwise rising waveform, the reference voltage RAMP2 becomes stepwise descending waveform, given as a comparison reference voltage to the comparator 32. これにより、比較器32において列信号線22−1〜22−mの各信号電圧Vxと参照電圧RAMPとの比較が行われる同時に、アップ/ダウンカウンタ33において比較器32での2回目の比較時間がアップカウント動作によって計測される。 Thus, at the same time compared with the reference voltage RAMP with the signal voltages Vx of the column signal lines 22-1 to 22-m is performed in the comparator 32, the second comparison time of the comparator 32 in the up / down counter 33 There is measured by counting up.

このように、アップ/ダウンカウンタ33のカウント動作を1回目の読み出し動作のリセットカウント期間でダウンカウント動作とし、2回目の読み出し動作のデータカウント期間でアップカウント動作とすることにより、アップ/ダウンカウンタ33内で自動的に(2回目の比較時間)−(1回目の比較時間)の減算処理が行われる。 Thus, the down count operation of the count operation in the reset count period of the first read operation of the up / down counter 33, by the up-count operation in the data count period of the second read operation, up / down counter automatically (second comparison period) in the 33 - subtraction process (first comparison period) is performed. なお、データカウント期間では、参照電圧RAMP1を選択時はダウンカウント、参照電圧RAMP2を選択時はアップカウントとなる。 In the data count period, when selecting a reference voltage RAMP1 counts down, when selecting a reference voltage RAMP2 becomes up-count.

そして、参照電圧RAMP1または参照電圧RAMP2が列信号線22−1〜22−mの信号電圧Vxと等しくなったときに比較器32の比較出力Vcoが極性反転し、この極性反転を受けてアップ/ダウンカウンタ33のカウント動作が停止する。 Then, the comparison output Vco of the comparator 32 when the reference voltage RAMP1 or reference voltage RAMP2 is equal to the signal voltage Vx of the column signal lines 22-1 to 22-m is the polarity reversal, up receiving the polarity inversion / counting of the down counter 33 is stopped. その結果、アップ/ダウンカウンタ33には、(2回目の比較時間)−(1回目の比較時間)の減算処理の結果に応じたカウント値が保持される。 As a result, the up / down counter 33, (second comparison period) - the count value corresponding to the (first comparison time) of subtraction of the result is maintained.

(2回目の比較時間)−(1回目の比較時間)=(信号成分Vsig +リセット成分ΔV+ADC23のオフセット成分Voffset)−(リセット成分ΔV+ADC23のオフセット成分Voffset)=(信号成分Vsig )であり、以上2回の読み出し動作とアップ/ダウンカウンタ33での減算処理により、単位画素11毎の入射光量に応じた信号成分Vsig のみを取り出すことができる。 (Second comparison period) - (first comparison time) = (offset component Voffset of the signal component Vsig + reset component [Delta] V + ADC 23) - a (offset component of the reset component [Delta] V + ADC 23 Voffset) = (signal component Vsig), or 2 the subtraction processing in times of the read operation and the up / down counter 33, it is possible to extract only the signal component Vsig corresponding to the amount of incident light for each unit pixel 11.

上述した一連のAD変換動作の終了後、アップ/ダウンカウンタ33にはNビットのデジタル値が保持される。 After a series of AD conversion operation described above ends, the digital value of N bits is held in the up / down counter 33. そして、カラム処理部14の各ADC23−1〜23−mでAD変換されたNビットのデジタル値(デジタル信号)は、列走査回路16による列走査により、Nビット幅の水平出力線17を経て順次外部へ出力される。 Then, AD converted N-bit digital values ​​in each ADC23-1~23-m of the column processing unit 14 (the digital signal), a column scanning by the column scanning circuit 16, via the horizontal output line 17 of the N-bit wide It is sequentially output to the outside. その後、同様の動作が順次行毎に繰り返されることによって2次元画像が生成される。 Thereafter, similar operation is a two-dimensional image is generated by sequentially repeated for each row.

上述したように、2回目のAD変換を行う前に、AD変換範囲内の複数の判定電圧を用いて列信号線22−1〜22−mの信号電圧Vxのレベル判定を行い、その判定結果を基に第一のスロープ波形の参照電圧RAMP1、または第二のスロープ波形の参照電圧RAMP2のいずれかを選択してAD変換を行うことで、2回目のAD変換時間を大幅に短縮できることになるために、トータルのAD変換時間の短縮化、即ちAD変換動作の高速化を図ることができる。 As described above, before the second AD conversion, performs level determination signal voltage Vx of the column signal lines 22-1 to 22-m by using a plurality of determination voltage in the AD conversion range, the determination result by performing a group to the first slope waveform of the reference voltage RAMP1 or selected to AD conversion is performed with any of the second slope waveform of the reference voltage RAMP2, and becomes possible to greatly reduce the second AD conversion time for, it is possible to shorten the AD conversion time of a total, i.e. the speed of the AD conversion operation.

[適用例] Application Example]
以上説明した実施形態またはその実施例に係る列並列ADC搭載のCMOSイメージセンサは、ビデオカメラやデジタルスチルカメラ、さらには携帯電話等のモバイル機器向けカメラモジュール等の撮像装置において、その撮像デバイスとして用いて好適なものである。 The above-described embodiment or CMOS image sensor of the column parallel ADC according to the embodiment, a video camera, a digital still camera, an imaging apparatus such as a camera module for a mobile device such as cellular phones, used as an imaging device Te is suitable.

図7は、本発明に係る撮像装置の構成の一例を示すブロック図である。 Figure 7 is a block diagram showing an example of a configuration of an imaging apparatus according to the present invention. 図7に示すように、本例に係る撮像装置は、レンズ61を含む光学系、撮像デバイス62、カメラ信号処理回路63およびシステムコントローラ64等によって構成されている。 As shown in FIG. 7, the imaging device of this embodiment, the optical includes a lens 61 system, is constituted by the imaging device 62, a camera signal processing circuit 63 and the system controller 64 or the like.

レンズ61は、被写体からの像光を撮像デバイス62の撮像面に結像する。 Lens 61 forms an image light from a subject on the imaging surface of the imaging device 62. 撮像デバイス62は、レンズ61によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。 Imaging device 62 outputs an image signal obtained by image light formed on the imaging surface by the lens 61 into an electric signal in units of pixels. この撮像デバイス62として、先述した実施形態またはその実施例に係る列並列ADC搭載のCMOSイメージセンサが用いられる。 As the imaging device 62, CMOS image sensor of the column parallel ADC according to the embodiment or embodiments described previously is used.

カメラ信号処理部63は、撮像デバイス62から出力される画像信号に対して種々の信号処理を行う。 The camera signal processing unit 63 performs various signal processing on the image signals output from the imaging device 62. システムコントローラ64は、撮像デバイス62やカメラ信号処理部63に対する制御を行う。 The system controller 64 performs control with respect to the imaging device 62 and the camera signal processing unit 63. 特に、撮像デバイス62の列並列ADCが、画素全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、画素の露光時間を1/Nに設定してフレームレートをN倍に上げる高速フレームレートモードとの各動作モードに対応したAD変換動作が可能であれば、外部からの指令に応じて動作モードの切り替え制御などを行う。 In particular, the column parallel ADC of the imaging device 62, and the normal frame rate mode in progressive scanning system for reading all pixel information, as compared to the normal frame rate mode, the frame rate by setting the exposure time of the pixels to 1 / N the AD conversion operation corresponding to each operation mode of the high-speed frame rate mode to increase N times is possible, performs such switching control of the operation mode in response to a command from the outside.

上述したように、ビデオカメラや電子スチルカメラ、さらには携帯電話等のモバイル機器向けカメラモジュールなどの撮像装置において、その撮像デバイス62として先述した実施形態またはその実施例に係る列並列ADC搭載のCMOSイメージセンサを用いることで、当該CMOSイメージセンサではAD変換時間の短縮化、即ちAD変換動作の高速化を図ることができるために高速撮像が可能となり、またAD変換の動作期間が短いことで、イメージセンサの消費電力の低減を図ることができる利点がある。 As described above, video cameras and electronic still camera, an imaging apparatus such as a camera module for a mobile apparatus such as mobile phones, the column-parallel ADC mounted according to the embodiment or embodiments described previously as an imaging device 62 CMOS by using an image sensor, reduction of the AD conversion time in the CMOS image sensor, i.e. it enables high-speed imaging in order to be able to increase the speed of AD conversion operation, also by short operation period of the AD converter, there is an advantage that it is possible to reduce the power consumption of the image sensor.

本発明の一実施形態に係る列並列ADC搭載のCMOSイメージセンサの構成を示すブロック図である。 It is a block diagram showing the configuration of a CMOS image sensor of the column parallel ADC according to an embodiment of the present invention. 本実施形態に係るCMOSイメージセンサの回路動作の説明に供するタイミングチャートである。 Is a timing chart for explaining circuit operation of the CMOS image sensor according to the present embodiment. 他の回路動作の説明に供するタイミングチャートである。 Is a timing chart for explaining the other circuit operation. 回路例1に係る選択回路の構成を示す回路図である。 Is a circuit diagram showing a configuration of a selection circuit according to the circuit example 1. 回路例2に係る選択回路の構成を示す回路図である。 Is a circuit diagram showing a configuration of a selection circuit according to the circuit example 2. 参照電圧RAMPの数を2としたときの回路動作の説明に供するタイミングチャートである。 Is a timing chart for explaining the circuit operation when the number of reference voltage RAMP and 2. 本発明に係る撮像装置の構成の一例を示すブロック図である。 Is a block diagram showing an example of a configuration of an imaging apparatus according to the present invention. 従来例に係る列並列ADC搭載のCMOSイメージセンサの構成を示すブロック図である。 It is a block diagram showing the configuration of a CMOS image sensor of the column parallel ADC according to a conventional example. 従来例に係るCMOSイメージセンサの回路動作の説明に供するタイミングチャートである。 Is a timing chart for explaining circuit operation of the CMOS image sensor according to a conventional example.

符号の説明 DESCRIPTION OF SYMBOLS

11…単位画素、12…画素アレイ部、13…行走査回路、14…カラム処理部、15…参照電圧供給部、16…列走査回路、17…水平出力線、18…タイミング制御回路、21−1〜21−n…行制御線、22−1〜22−m…列信号線、23−1〜23−m…ADC(アナログ−デジタル変換回路)、31,31A,31B…選択回路、32…比較器、33…アップ/ダウンカウンタ、34…転送スイッチ、35…メモリ装置 11 ... unit pixels, 12 ... pixel array unit, 13 ... row scanning circuit, 14 ... column processing unit, 15 ... reference voltage supply unit, 16 ... column scanning circuit, 17 ... horizontal output line, 18 ... timing control circuit, 21- 1 to 21-n ... row control lines, 22-1 to 22-m ... column signal line, 23-1 to 23-m ... ADC (analog - digital conversion circuit), 31 and 31A, 31B ... selection circuit, 32 ... comparator, 33 ... up / down counter, 34 ... transfer switch, 35 ... memory device

Claims (7)

  1. 光電変換素子を含む単位画素が行列状に2次元配置されるとともに、当該単位画素の行列状配置に対して列毎に列信号線が配線されてなる画素アレイ部と、 With unit pixels including photoelectric conversion elements are two-dimensionally arranged in a matrix, and a pixel array section column signal line is wired for each column with respect to a matrix arrangement of the unit pixel,
    前記画素アレイ部の各単位画素を行毎に選択制御する行走査手段と、 And row scanning means for selectively controlling the respective unit pixels of the pixel array portion in each row,
    前記行走査手段によって選択制御された行の単位画素から前記列信号線を介して出力されるアナログ信号を傾斜状の参照信号と比較し、その比較時間に基づいて前記アナログ信号をデジタル信号に変換するアナログ−デジタル変換手段とを備え、 Compared sloped reference signal an analog signal which is output via the column signal line from the unit pixels of the selected control row and by the row scanning unit, converting the analog signal based on the comparison time digital signal analog - a digital converting means,
    前記アナログ−デジタル変換手段は、 It said analog - digital conversion means,
    前記列信号線上の信号電圧をAD変換範囲内に設定された判定電圧と比較し、その判定結果を基に前記参照信号を設定する ことを特徴とする固体撮像装置。 The solid-state imaging device, characterized in that the signal voltage of the column signal lines compared with the determination voltage set in the AD conversion range, sets the reference signal based on the determination result.
  2. 前記傾斜状の参照信号として、複数の参照信号を発生する信号発生手段を有し、 Examples slanted reference signal, having a signal generating means for generating a plurality of reference signals,
    前記アナログ−デジタル変換手段は、前記判定結果を基に、前記複数の参照信号の中から前記列信号線上の信号電圧に適した参照信号を選択して設定する ことを特徴とする請求項1記載の固体撮像装置。 Said analog - digital conversion means, the determination result based on claim 1, wherein the selecting and setting the reference signal suitable for the signal voltage of the column signal line from among the plurality of reference signals the solid-state imaging device.
  3. 前記判定電圧は複数であり、それぞれの電圧値が前記複数の参照信号の初期値である ことを特徴とする請求項1記載の固体撮像装置。 The determination voltage is more, the solid-state imaging device according to claim 1, wherein the respective voltage value is the initial value of the plurality of reference signals.
  4. 前記判定電圧は複数であり、それぞれの電圧値が前記複数の参照信号の初期値と異なる ことを特徴とする請求項1記載の固体撮像装置。 The determination voltage is more, the solid-state imaging device according to claim 1, wherein the respective voltage values ​​are different from the initial value of the plurality of reference signals.
  5. 前記アナログ−デジタル変換手段は、前記傾斜状の参照信号として、1つの傾斜状信号を基に複数の参照信号を生成し、前記判定結果を基に、前記複数の参照信号の中から前記列信号線上の信号電圧に適した参照信号を選択して設定する ことを特徴とする請求項1記載の固体撮像装置。 Said analog - digital conversion means, as the sloped reference signal to generate a plurality of reference signals based on one angled signals, based on the determination result, the column signal from among the plurality of reference signals the solid-state imaging device according to claim 1, wherein the selecting and setting reference signals suitable for the line signal voltage.
  6. 光電変換素子を含む単位画素が行列状に2次元配置されるとともに、当該単位画素の行列状配置に対して列毎に列信号線が配線されてなる画素アレイ部と、 With unit pixels including photoelectric conversion elements are two-dimensionally arranged in a matrix, and a pixel array section column signal line is wired for each column with respect to a matrix arrangement of the unit pixel,
    前記画素アレイ部の各単位画素を行毎に選択制御する行走査手段とを具備する固体撮像装置におけるAD変換方法であって、 A AD conversion method in the solid-state imaging device comprising a row scanning means for selectively controlling the respective unit pixels of the pixel array portion in each row,
    前記行走査手段によって選択制御された行の単位画素から前記列信号線を介して出力されるアナログ信号を傾斜状の参照信号と比較し、その比較時間に基づいて前記アナログ信号をデジタル信号に変換するに当たり、 Compared sloped reference signal an analog signal which is output via the column signal line from the unit pixels of the selected control row and by the row scanning unit, converting the analog signal based on the comparison time digital signal Upon you,
    前記列信号線上の信号電圧をAD変換範囲内に設定された判定電圧と比較し、その判定結果を基に前記参照信号を設定する ことを特徴とする固体撮像装置におけるAD変換方法。 Wherein the signal voltage of the column signal lines compared with the determination voltage set in the AD conversion range, AD conversion method in the solid-state imaging device and sets the reference signal based on the determination result.
  7. 固体撮像装置と、 A solid-state imaging device,
    被写体からの像光を前記固体撮像装置の撮像面上に結像させる光学系とを具備する撮像装置であって、 An imaging apparatus comprising an optical system for imaging on the imaging surface of the image light state imaging device from an object,
    前記固体撮像装置は、 The solid-state imaging device,
    光電変換素子を含む単位画素が行列状に2次元配置されるとともに、当該単位画素の行列状配置に対して列毎に列信号線が配線されてなる画素アレイ部と、 With unit pixels including photoelectric conversion elements are two-dimensionally arranged in a matrix, and a pixel array section column signal line is wired for each column with respect to a matrix arrangement of the unit pixel,
    前記画素アレイ部の各単位画素を行毎に選択制御する行走査手段と、 And row scanning means for selectively controlling the respective unit pixels of the pixel array portion in each row,
    前記行走査手段によって選択制御された行の単位画素から前記列信号線を介して出力されるアナログ信号を傾斜状の参照信号と比較し、その比較時間に基づいて前記アナログ信号をデジタル信号に変換するアナログ−デジタル変換手段とを備え、 Compared sloped reference signal an analog signal which is output via the column signal line from the unit pixels of the selected control row and by the row scanning unit, converting the analog signal based on the comparison time digital signal analog - a digital converting means,
    前記アナログ−デジタル変換手段は、 It said analog - digital conversion means,
    前記列信号線上の信号電圧をAD変換範囲内に設定された判定電圧と比較し、その判定結果を基に前記参照信号を設定する ことを特徴とする撮像装置。 Wherein the signal voltage of the column signal lines compared with the determination voltage set in the AD conversion range, the image pickup apparatus characterized by setting the reference signal based on the determination result.
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