JP2006344865A - Soi substrate and method of manufacturing same - Google Patents

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Yoshinari Matsumoto
良成 松本
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Toyoko Kagaku Co Ltd
東横化学株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide an SOI substrate without unevenness in thickness of an SOI layer, and a method of manufacturing the SOI substrate.
SOLUTION: An SOI layer is formed by an ALE growth through an epitaxial lifting layer on a silicon substrate, and a body wafer is stuck. Then the above epitaxial lifting layer on the silicon substrate. Successively, the above epitaxial lifting layer is dissolved and removed. The SOI layer formed all by the ALE growth is formed, and the SOI substrate without variation in the thickness of the SOI layer.
COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、LSI等の電子デバイスに使用されるSOI(Silicon On Insulator)基板及び該基板の製造方法に関する。 The present invention relates to a method of manufacturing a SOI (Silicon On Insulator) substrate and a substrate used in electronic devices such as LSI.

絶縁体上にシリコン活性層を有するSOI基板は、LSI等の電子デバイスの基板として使用されつつある。 SOI substrate having a silicon active layer on the insulator, is being used as a substrate for an electronic device such as an LSI. このSOI構造を作るには、大きく分けてSIMOX法と貼り合わせ法が知られている。 This to make the SOI structure, it is known to roughly divided into SIMOX method and bonding method.

(SIMOX(Separation by implanted oxygen)法) (SIMOX (Separation by implanted oxygen) method)
SIMOX法と呼ばれる方法は、高濃度の酸素をシリコン基板に高加速イオン注入し、これを熱処理することによって、シリコン結晶内部にSiO 層を形成すると共にシリコン表面近傍に再結晶化したシリコン層ができることを利用したSOI基板の作成方法である。 Method called SIMOX method, a high concentration of oxygen high-speed ion-implanted into the silicon substrate, by heat-treating this silicon layer was re-crystallized in the vicinity of the silicon surface to form a SiO 2 layer in the silicon crystal the creation method of an SOI substrate using can be.

この方法は、イオン注入深さの制御は精度良くできるため、表面近傍にできる再結晶シリコン層の膜厚の均一性は良いが、熱処理時に非単結晶SiO 層ができ、その上に再結晶シリコン層ができるため、この再結晶シリコン層内には多数の結晶欠陥が発生する。 Since this method is controlling the ion implantation depth can be accurately, although the uniformity of the film thickness of the recrystallized silicon layer is preferably that can be in the vicinity of the surface, it is non-monocrystalline SiO 2 layer during the heat treatment, recrystallization thereon since it is a silicon layer, a large number of crystal defects generated in the recrystallization silicon layer. この結晶欠陥低減に多くの努力がなされてきたが、本質的ともいえる欠陥発生の機構であるために、未だ克服できていない。 Much effort in the crystal defect reduction have been made, but since a mechanism can be said defects essentially, not yet overcome. 今後もこの欠陥低減は難しいと考えられる。 We will continue this defect reduction is considered to be difficult.

(貼り合わせ法) (Bonding method)
そこで提案されたのがウエーハ貼り合わせ法であり、PACE(Plasma assisted chemical etching)、Unibond、ELTRAN等の貼り合わせ方法が知られている。 Therefore, the proposed is a bonding method wafer, PACE (Plasma assisted chemical etching), Unibond, bonding methods such as ELTRAN are known.

(1)PACE法 PACE法というのは、酸化表面をもつシリコンウエーハ表面ともう一枚のシリコンウエーハとを対面させて貼り合わせ、一方のウエーハを研磨してSOI基板をつくるものであり、厚膜SOI基板技術として用いられている。 (1) because PACE method PACE method, it is opposed to the silicon wafer surface with an oxide surface and another silicon wafer by bonding, which make SOI substrate by polishing the one wafer, thick It is used as an SOI substrate technology. しかしながらこの方法は、SOI層の厚さ制御をすべて研摩に頼るものであることから、薄いSOI層が要求される場合には適用困難であるほか、1枚のSOI基板作製に2枚のウエーハが必要になるという欠点があった。 However, this method, since it is intended to rely on all polish thickness control of the SOI layer, is thin in addition to the case where the SOI layer is required it is difficult applications, two on one SOI substrate production wafer there is a drawback that it becomes necessary. そこで以下に述べるUNIBOND法やELTRAN(Epitaxial Layer TRANsfer)方がSOI作製技術として主流になりつつある。 So who UNIBOND method or ELTRAN described below (Epitaxial Layer TRANsfer) is becoming the mainstream as the SOI fabrication technique.

(2)UNIBOND法この方法は、シリコン基板表面に酸化膜を形成し、酸化膜を通して水素のイオン注入を行い、これを支持基板と貼り合わせた後、熱処理し、前記水素注入位置で剥離してSOI基板を形成する方法(以下、水素イオン剥離法と呼ぶ)である。 (2) UNIBOND method This method, oxide film on the silicon substrate surface is formed, ion implantation of hydrogen through the oxide film, after bonding them to the supporting substrate, and heat treatment, and peeling in the hydrogen injection position method of forming an SOI substrate (hereinafter, referred to as a hydrogen ion delamination method) it is.

次に、図1に基づいて、水素イオン剥離法によるSOI基板の形成工程を説明する。 Next, based on FIG. 1, illustrating a step of forming an SOI substrate by a hydrogen ion delamination method.

まず、シリコン基板1とシリコン支持基板2をそれぞれ用意する(図1(a)および(e))。 First, a silicon substrate 1 and the silicon support substrate 2, respectively (FIG. 1 (a) and 1 (e)). 通常、シリコン基板1としては、(100)面もしくは(100)面から微傾斜を持つ面を主面とするシリコンウエーハを用いる。 Usually, as the silicon substrate 1, a silicon wafer having a major surface a surface having a vicinal from (100) plane or (100) plane. 支持基板2についても同様のシリコンウエーハが用いられる。 Similar silicon wafer is also used for the supporting substrate 2.

次に、シリコン基板1の表面にシリコン酸化膜3を形成する(図1(a))。 Next, a silicon oxide film 3 on the surface of the silicon substrate 1 (Figure 1 (a)). このシリコン酸化膜3は、最終的に形成されるSOI構造の絶縁膜となるので、その膜厚は、最終的にSOI基板上に形成されるデバイスが要求する埋め込み酸化膜厚である。 The silicon oxide film 3, since the insulating film of the SOI structure which is finally formed, its thickness, an oxide film thickness buried eventually device formed on an SOI substrate requires.

次に、シリコン基板1の表面からシリコン酸化膜3を通して水素のイオン注入を行う(図1(b))。 Then, ion implantation of hydrogen through the silicon oxide film 3 from the surface of the silicon substrate 1 (Figure 1 (b)). 後に行う熱処理により、水素イオン注入高濃度領域4で剥離が生じ、シリコン酸化膜3と水素注入高濃度領域4の間に残ったシリコン層5がSOI活性層5となる。 The heat treatment performed later, the peeling occurs in the hydrogen ion implantation heavily doped regions 4, the silicon layer 5 remaining between the silicon oxide film 3 and the hydrogen injection high concentration region 4 is SOI active layer 5. 従って、この水素のイオン注入は、所望の活性層5膜厚が得られるように加速エネルギーを制御する。 Therefore, ion implantation of hydrogen to control the acceleration energy as desired active layer 5 thickness is obtained.

次に、シリコン基板1とシリコン支持基板2とを、互いの表面が接触するように重ね合わせ(図1(c))た状態で熱処理する。 Next, the silicon substrate 1 and the silicon support substrate 2, a heat treatment in a state mutual surface was overlaid so as to contact (FIG. 1 (c)). 第1段階の熱処理は比較的低温(400〜600℃程度)で行う。 Heat treatment of the first stage is carried out at a relatively low temperature (about 400 to 600 ° C.). この第1段階の熱処理の目的は、重ね合わせたシリコン基板1及び支持基板2を密着させると同時に、シリコン基板1内にイオン注入された水素4の位置で剥離を起こすことにある(図1(d))。 The purpose of the heat treatment of the first stage, and at the same time close contact with the silicon substrate 1 and the supporting substrate 2 superimposed is to cause delamination at the ion implanted position of the four hydrogen in the silicon substrate 1 (FIG. 1 ( d)). シリコン基板1内にイオン注入された水素4は、昇温過程で(111)面、あるいは表面に平行な(100)面に凝集し、微小な空洞を形成する。 Hydrogen 4 ion implanted into the silicon substrate 1, (111) plane in the Atsushi Nobori process, or aggregated parallel (100) plane on the surface to form microvoids.

支持基板2がなければ、400〜600℃の熱処理で発生する水素ガスの圧力で表面層に剥がれが生じる。 Without the support substrate 2, peeling the surface layer occurs at a pressure of the hydrogen gas generated in the heat treatment of 400 to 600 ° C.. 支持基板2がある場合には、薄いSOI活性層5およびシリコン酸化膜3を支持基板2側に残してシリコン基板1の剥離が生じ、SOI構造が得られる。 If there is a supporting substrate 2, a thin leaves SOI active layer 5 and the silicon oxide film 3 on the supporting substrate 2 side peeling of the silicon substrate 1 occurs in, SOI structure is obtained. 次に1000℃以上の比較的高温で熱処理する。 Then heat treated at a relatively high temperature of at least 1000 ° C.. 第2段階の熱処理の目的は、支持基板2とシリコン酸化膜3間の結合を強化するものである。 The purpose of the heat treatment of the second stage is to enhance bonding between the support substrate 2 and the silicon oxide film 3.

しかし、剥離後の表面層にはまだ水素が欠陥として存在するなど乱れがある。 However, the surface layer after the peeling still disturbances such as present as a defect hydrogen. そのため表面層を10nm程度、CMP(Chemical Mechanical Polishing)により除去する必要があるため、ウエーハ全面で均一な厚さをもったSOI層の形成は困難である。 Therefore 10nm about a surface layer, it is necessary to remove by CMP (Chemical Mechanical Polishing), formation of the SOI layer is difficult with a uniform thickness in the wafer the entire surface.

なお、この水素イオン剥離法によるSOI基板形成を繰り返す際には、上記第1の熱処理工程で取り去られたシリコン基板1は、次回の工程におけるシリコン基板1または支持基板2として再利用することが可能であるためにコスト削減に有効であると言われている。 Note that when repeating the SOI substrate formed by the hydrogen ion delamination method, the silicon substrate 1 which has been removed in the first heat treatment step, be reused as a silicon substrate 1 or the support substrate 2 in the next step it is said to be effective in cost reduction to allow a. しかし、この基板表面も乱れがあるために再利用にあたってはCMP等の事前処理が必要ではある。 However, when reused because there is also the substrate surface disturbance it is necessary prior treatment such CMP.

(3)ELTRAN法 ELTRAN法を図2に基づいて説明する。 (3) ELTRAN method ELTRAN method will be described with reference to FIG. ELTRAN法は先に述べたUNIBOND法とは異なり、水素注入をしない。 ELTRAN method Unlike UNIBOND method described above, not the hydrogen injection. その代わりにまず、シリコン基板1の表面を陽極酸化により、ポーラスシリコン層6を形成する。 Instead First, by anodizing the surface of the silicon substrate 1 to form a porous silicon layer 6. ポーラスシリコン層6上に熱CVD(Chemical Vapor Deposition:化学的気相成長)によって熱CVDシリコンエピタキシャル層7を成長させる。 Thermal CVD on the porous silicon layer 6 (Chemical Vapor Deposition: chemical vapor deposition) by growing a thermal CVD silicon epitaxial layer 7. シリコン層7の表面を熱酸化して、シリコン層を所定厚だけ残すように、熱酸化膜(SiO 2膜)8を形成する。 The surface of the silicon layer 7 is thermally oxidized, so as to leave a silicon layer by a predetermined thickness, to form a thermal oxide film (SiO 2 film) 8. 熱酸化膜8上にシリコン支持基板2を貼り合わせる。 Bonding a silicon support substrate 2 on the thermal oxide film 8. 次にポーラスSi層6が弱いことを利用してジェットウオーターなどによりポーラスシリコン層部6で剥離させる。 Then by utilizing the porous Si layer 6 is weak is peeled by porous silicon layer 6 by a jet water.

次いで、露出したシリコン層7の表面を水素アニールすると、平坦な表面になってSOI基板の作製を完了するというものである。 Then, when the exposed surface of the silicon layer 7 to hydrogen annealing, is that complete the fabrication of the SOI substrate becomes flat surface. すなわち、先に述べたUNIBOND法との決定的違いは剥離方法であり、UNIBOND法が水素イオン注入、熱処理でのボイドを利用して剥離するのに対し、ELTRAN法ではポーラスシリコン部6を剥離に使うということにある。 That decisive difference between UNIBOND method described above is a separation method, UNIBOND method hydrogen ion implantation, whereas the peeled by utilizing the voids in the heat treatment, the peeled porous silicon portion 6 in ELTRAN method It lies in the fact that use.

もう一つの違うところは、ELTRAN法ではポーラスシリコン層6上へのエピタキシャル成長が必須なことである。 Another different place is that epitaxial growth on the porous silicon layer 6 above is required in ELTRAN method. 最後の水素アニールでSOI層6表面は充分に平坦化するということについては疑問が残るが、それを除いてもSOI層の膜厚の均一性は、シリコンエピタキシャル層7の膜厚均一性によって決定するので、数10nmの均一なSOI層を得ることは困難である。 Although questions remain about that flattened sufficiently SOI layer 6 surface at the end of the hydrogen annealing, the uniformity of the film thickness of the SOI layer even excluding it, determined by the film thickness uniformity of the silicon epitaxial layer 7 because, it is difficult to obtain a uniform SOI layer having 10 nm.

なお、このようにELTRAN法は極めて巧妙な方法であるが、陽極酸化膜の形成を2段階でする必要があったり、エピタキシャル成長前に熱処理をしてポーラス状態を変化させる必要があったりするようなので、容易に追試できるものではなく、高度のノウハウがこの技術には存在するようである。 Although thus ELTRAN method is a very clever way, or there the formation of the anodic oxide film needs to be in two stages, so or it is necessary to change the porous state by a heat treatment before epitaxial growth , not readily additional test, a high degree of expertise is to be present in this technique.

(4)ALE(Atomic Layer Epitaxy)−ELTRAN法 このELTRAN法のエピタキシャル成長に原子層成長を適用した特許公開2003−142663について、図3に基づいて説明する。 (4) The ALE (Atomic Layer Epitaxy) -ELTRAN method Patent Publication 2003-142663 applying the atomic layer deposition for epitaxial growth of the ELTRAN method will be described with reference to FIG. エピタキシャル成長層を原子層(ALE)成長にしたことを除けば、基本的にはELTRAN法と同じものである。 Except that the epitaxial growth layer to atomic layer (ALE) growth is basically the same as the ELTRAN method.

絶縁層上に半導体層(特にSOI活性層)が形成されている半導体基板(特にSOI基板)において、前記半導体層の少なくとも一部がALE(Atomic Layer Epitaxy:原子層エピタキシャル成長:以下、同様)によって形成されていることを特徴とする半導体基板に係るものである。 In the semiconductor layer on the insulating layer (in particular SOI active layer) semiconductor substrate is formed (in particular SOI substrate), wherein at least a portion of the semiconductor layer ALE (Atomic Layer Epitaxy: atomic layer epitaxial growth, hereinafter the same) by the formation it relates to a semiconductor substrate characterized in being. そしてこの発明が述べるところは、第1の基板1(例えばシリコン基板)上に多孔質層(特にポーラスシリコン層)6´を形成する工程と、前記多孔質層6´上に、少なくとも一部が原子層エピタキシャル成長(ALE)層からなる半導体層9(特にSOI層)を形成する工程と、同半導体層9上に絶縁層10を形成する工程と、同絶縁層10を介して第2の基板(例えばシリコン支持基板)2を貼り合わせる工程と、前記第1の基板1を除去する工程と、前記多孔質層6´を除去する工程とを有する、半導体基板(特にSOI基板)の製造方法を提供することにある。 And where described this invention, a step of forming a first substrate 1 (e.g. silicon substrate) porous layer on (especially porous silicon layer) 6 ', on the porous layer 6', at least a portion forming an atomic layer epitaxy (ALE) semiconductor layer 9 made of layers (in particular SOI layer), forming an insulating layer 10 on the semiconductor layer 9, the second substrate through the same insulating layer 10 ( for example providing the step of bonding the silicon support substrate) 2, a step of removing the substrate 1 of the first, and a step of removing the porous layer 6 ', a method of manufacturing a semiconductor substrate (in particular SOI substrate) It is to.

この製造方法によれば、公報中で、SOI活性層の如き半導体層9の少なくとも一部をALEによって原子層エピタキシャル成長させているので、半導体層を原子層レベルで膜厚制御して均一に形成することができ、特にSOI活性層の膜厚ばらつきに起因する完全空乏型SOIトランジスタのV thばらつきをほぼ零にすることが可能となると述べている。 According to this manufacturing method, in Japanese, since by atomic layer epitaxial growth by at least a portion of the ALE-described semiconductor layer 9 of the SOI active layer, and the film thickness controlled to uniformly form the semiconductor layer at an atomic layer level it can be stated that especially it is possible to almost zero V th variation in fully depleted SOI transistor due to thickness variation of the SOI active layer.

しかも、この半導体層9を有する半導体基板を製造するために、第1の基板上に形成した多孔質層6´上に、少なくとも一部が原子層エピタキシャル成長層からなる半導体層9を形成し、この半導体層9上に絶縁層10を形成し、この絶縁層10を介して第2の基板2を貼り合わせ、前記第1の基板1及び前記多孔質層6´を除去しているので、いわゆる貼り合わせ法に基づくことから、活性層として形成される前記半導体層の結晶性及び埋め込み絶縁層との界面特性が良好となると共に、ALEによる原子層エピタキシャル成長のために膜厚均一性も良好となり、デバイス特性に影響を与えるこれらの物理的パラメータを両立させることができるとしている。 Moreover, in order to manufacture the semiconductor substrate having the semiconductor layer 9, on the porous layer 6 'which is formed on the first substrate, forming a semiconductor layer 9 at least partially made of atomic layer epitaxial growth layer, the forming an insulating layer 10 on the semiconductor layer 9, the insulating layer 10 and the second the bonded substrate 2 through, since the removal of the first substrate 1 and the porous layer 6 ', so-called stick since based on the combined method, the interface characteristics between the crystalline and the buried insulating layer of said semiconductor layer which is formed as an active layer is improved, the film thickness uniformity becomes good for atomic layer epitaxial growth by ALE, the device influence the properties are to be able to achieve both of these physical parameters.

ELTRANの如き公知の手法では、ポーラスシリコン6上に形成されたシリコンエピタキシャル層をSOI活性層に加工するものであり、この場合はシリコンエピタキシャル層の膜厚均一性が最終的なSOI活性層の膜厚均一性を決定するので、ポーラスシリコン6上にシリコンエピタキシャル層を形成するにあたり、従来のCVD法ではなく、原子層エピタキシー(Atomic Layer Epitaxy:ALE)を適用することにより、原子層レベルで膜厚が制御されたシリコン結晶層が形成可能であるとした。 In the known method such as ELTRAN, is intended to process the silicon epitaxial layer formed on porous silicon 6 in the SOI active layer, film thickness uniformity of this silicon epitaxial layer is a final SOI active layer since determining the thickness uniformity, in forming a silicon epitaxial layer on the porous silicon 6, rather than the conventional CVD method, an atomic layer epitaxy (atomic layer epitaxy: ALE) by applying a film thickness at an atomic layer level There was a silicon crystal layer is controlled can be formed.

即ち、ALEにより原子層レベルで膜厚を制御することによって、マクロ及びミクロのいずれでも、せいぜい1原子層程度の膜厚分布しか存在しないように制御可能となり、これによって特にSOI活性層の膜厚が均一となり、そのばらつきに起因する完全空乏型SOIトランジスタのV thばらつきをほぼ零にすることが可能となったと述べられている。 That is, by controlling the film thickness at an atomic layer level by ALE, either macro and micro, at most one atomic layer of about the thickness distribution allows control not exist, the thickness of which the particular SOI active layer becomes uniform, it is stated that it has become possible to substantially zero V th variation in fully depleted SOI transistor due to the variation.

こうしたALEによる成膜法は、堆積面の吸着サイトを利用した原子層レベルの成長によるものであるため、熱CVDによる場合に比べて均一な堆積が可能となり、また堆積面への物理的付着によるMBE(Molecular Beam Epitaxy)法などと比べると生産性良く均一な成膜を行うことができる。 Film forming method according to this ALE by, because is by adsorption site utilizing atomic layer level growth of the deposition surface, enables uniform deposition as compared with the case by thermal CVD, also physically attached to the deposition surface MBE (Molecular Beam Epitaxy) can be performed with good productivity uniform film compared to such methods. しかも、ALEによる成膜は、原子層レベルでの堆積であるため、量子物理学的な現象を利用した高速量子デバイスを提供することができると述べている。 Moreover, film formation by ALE are the deposition on the atomic layer level, it states that it is possible to provide a fast quantum devices utilizing quantum physics phenomena.

ところでMIS構造を作った場合の最大空乏層幅Wmax は次式で与えられることが知られている。 By the way the maximum depletion layer width Wmax of the case that made the MIS structure is known to be given by the following equation.
Wmax =(2ε si ε 0 2φ F /qN A1/2 ---(1)式φ F =(kT/q)ln(N A /n i )=0.0259ln(N A /1.5×10 10 ) (T=300Kの場合) Wmax = (2ε si ε 0 2φ F / qN A) 1/2 --- (1) equation φ F = (kT / q) ln (N A / n i) = 0.0259ln (N A /1.5 × 10 10) (T = case of 300K)
ここで、ε si :シリコンの比誘電率、ε 0 :真空の誘電率、q:素電荷N A :不純物濃度、k:ボルツマン定数、T:温度 この最大空乏層幅Wmaxに対してSOI層が厚いか、薄いかによりMISトランジスタはそれぞれ部分空乏型、完全空乏型で動作する。 Here, epsilon si: dielectric constant of the silicon, epsilon 0: dielectric constant of vacuum, q: elementary charge N A: impurity concentration, k: Boltzmann constant, T: temperature SOI layer for this maximum depletion layer width Wmax is thick or each MIS transistor is partially depleted by either thin, operate in complete depletion type. 部分空乏型SOI・MOSFETは、しきい値電圧を高く設定できるため、トランジスタのスタンバイリーク電流を低く抑えることができる。 Partially depleted SOI · MOSFET, because it set a high threshold voltage, it is possible to suppress the standby leakage current of the transistor. 一方、完全空乏化SOI−MISFETは、短チャネル効果の抑制、パンチスルー耐圧の向上、サブシュレッショルド係数の改善、そしてチャネル移動度の増大などの利点がある。 On the other hand, fully depleted SOI-MISFET is suppression of the short channel effect, improved punch-through breakdown voltage, improving sub shredding Scholl de coefficients, and there are advantages such as channel mobility increases.

実際、MJSherony, et al.,"Minimization of Threshold Voltage In fact, MJSherony, et al., "Minimization of Threshold Voltage
Variation in SOI MOSFETs", Proceedings 1994 IEEEE International SOI Variation in SOI MOSFETs ", Proceedings 1994 IEEEE International SOI
Conference,pp.131-132, Oct., 1994 によれば、しきい値電圧V tがSOI層の膜厚t siに依存せず一定の値を維持している領域は、部分空乏型MOSFETになっており、一方、しきい値V tがSOI層の膜厚t siの低下と共に低下している領域は、完全空乏型MOSFETなっていることが示されている。 Conference, pp.131-132, Oct., according to 1994, the region of the threshold voltage V t is maintained at a constant value without depending on the film thickness t si of the SOI layer, the partially depleted MOSFET it has, on the other hand, a region where the threshold V t is decreased with the decrease of the film thickness t si of the SOI layer has been shown to have become fully depleted MOSFET.

ここでデバイスに求められるSOI層の厚さについての具体例を前掲文献を参考に示す。 Here a specific example of the thickness of the SOI layer required for devices ibid reference. 前掲文献によればSOI層の膜厚T SOI2 =59nm、チャネル領域の不純物濃度N A =5×10 17 cm -3では部分空乏型SOI・MOSFETであり、SOI層の膜厚T SOI1 =59nm、チャネル領域の不純物濃度N A =2×10 17 cm -3では完全空乏型SOI・MOSFETになるとしている。 Thickness T SOI2 = 59 nm of the SOI layer according to supra, an impurity concentration N A = 5 × 10 17 cm -3 in partially depleted SOI · MOSFET channel region, the thickness of the SOI layer T SOU = 59 nm, in the impurity concentration of the channel region N a = 2 × 10 17 cm -3 is set to become fully depleted SOI · MOSFET.

すなわち、部分空乏型、完全空乏型によらずSOI層の厚さは数十nmと極めて薄いものである。 That is, the partially depleted, the thickness of the SOI layer regardless of the fully depleted is extremely thin as several tens of nm. 特に多くの利点がある完全空乏型のSOI−MISFETでは前掲文献で述べられているようにしきい値電圧がSOI膜厚で変化するため、SOI膜厚の均一性への要求が厳しく、±5%以内でなければならない。 Especially since many fully depleted SOI-MISFET in the threshold voltage as described in supra, which is advantageous changes in the SOI film thickness, demand for uniformity of SOI film thickness strictly, ± 5% It must be within. 現在、ウエーハ・サイズの主流は300mm直径であり、この大きなウエーハ内で数十nm厚のSOI層の均一性を保障する必要がある。 Currently, the mainstream of the wafer size is 300mm in diameter, it is necessary to guarantee the uniformity of this large wafer within several tens of nm thick SOI layer. 先に述べたように水素イオン剥離法においては剥離後に10nm程度のCMP工程が必須であるが、ウエーハ全体でのSOI層の厚さバラツキは±20%を超えてしまい、デバイス要求を満たさない。 Although 10nm about CMP process after the separation in the hydrogen ion delamination method as described above is required, the thickness variation of the SOI layer in the whole wafer exceeds the 20% ±, it does not satisfy the device request.
半導体基板及びその製造方法:特許公開2003−142663 Semiconductor substrate and manufacturing method: Patent Publication 2003-142663

さて、従来技術の最後で述べたALE成長を適用したELTRAN法について提案された特許公開2003−142663では上記のようなSOI層の厚さバラツキは解決されたとしている。 Well, and the thickness variation of the last mentioned ALE growth the applied ELTRAN method proposed Patent Publication 2003-142663 In the above-described SOI layer for the prior art have been solved. しかし、ポーラスシリコン層上に100層相当のALE成長を行っても成長表面が平坦化することはなかった。 However, never to flatten the growth surface even if the ALE growth equivalent 100 layers of porous silicon layer.

また、ALE成長するとポーラスシリコンの隙間にもシリコンが成長してしまい、絶縁膜のついたウエーハと貼り合わせた後でのポーラスシリコン部での剥離も不可能になることがわかった。 The silicon in the gaps of the porous silicon when ALE growth will grow, was found to be impossible peeling of a porous silicon portion in the after bonding the wafer with a dielectric film. いみじくも特許公開2003−142663の発明者はこのようにポーラスシリコン上にALEによる成長を行うこと自体、これまでの手法からは想定しえないことであると述べているが、成長速度が限りなく遅いALEではポーラスシリコンのポーラス性を損うことなく、かつ100A程度の膜厚で表面平坦なエピタキシャル層を得るのは想定どおり困難であるという結果しか得られなかった。 Rightly itself is the inventor of the patent publication 2003-142663 performing growth by ALE in this manner on the porous silicon, it has stated that from previous techniques is that that can not be assumed slow as possible the growth rate without impairing the porous properties of porous silicon in ALE, and to obtain a flat surface epitaxial layer to a thickness of about 100A was obtained only result that it is difficult expected.

特許公開2003−142663においても以下の記述がある。 Also there is the following description in the patent publication 2003-142663.
すなわち、“多孔質層上に熱CVD(Chemical Vapor Deposition:化学的気相成長:以下、同様)によって熱CVDエピタキシャル層を形成した後、この熱CVDエピタキシャル層上にALEによって前記原子層エピタキシャル成長層を形成して、前記半導体層を形成すれば、前記熱CVDエピタキシャル層によって前記多孔質層上の表面状態を向上させて、ALEによる前記半導体層を結晶性良く成長させることができる。前記ポーラスSi層上に熱CVDエピタキシャル成長によって熱CVDエピタキシャルSi層を形成し、この熱CVDエピタキシャルSi層上にALEによって原子層エピタキシャルSi層を形成して、前記Si結晶層を形成するのがよい。”というものである。 That is, "heat CVD on the porous layer (Chemical Vapor Deposition: chemical vapor deposition: the same applies hereinafter) forming a thermal CVD epitaxial layer by, the atomic layer epitaxial growth layer by ALE in the thermal CVD epitaxial layer formed and the by forming the semiconductor layer, the heat of the CVD epitaxial layer to improve the surface state on the porous layer, the semiconductor layer by ALE can be good crystallinity growth. the porous Si layer the thermal CVD epitaxial Si layer was formed by thermal CVD epitaxial growth above to form an atomic layer epitaxial Si layer by ALE in the thermal CVD epitaxial Si layer, it is preferable to form the crystalline Si layer. those of " is there.

すなわち、現実的には図3に示すようにシリコンのエピタキシャル層(SOI層)9は、熱CVD層11とALE層12の2つの層からなるものであり、最初に熱CVDによってポーラスシリコン層6´の空隙を埋めることなくエピタキシャル表面を平坦化するという、本発明者にとってもきわめて納得のいくものである。 That is, an epitaxial layer of silicon as realistically shown in FIG. 3 (SOI layer) 9 is made of a two layers of thermal CVD layer 11 and the ALE layer 12, porous silicon layer initially by thermal CVD 6 that flattening the epitaxial surface without filling the gaps', are those very satisfactory even for the present inventors.

(図3(b)では、ALE層12の表面を酸化した状態、すなわち酸化膜層10が形成された状態を示している。これを図4に基づいて、更に詳しく説明する。 (In FIG. 3 (b), while oxidizing the surface of the ALE layer 12, that is, the state in which the oxide film layer 10 is formed. Based in figure 4, will be described in more detail.

図4は、はポーラスシリコン層6´の上にALE成長した場合(a)であって、通常の成長速度で熱CVD成長した場合の模式的断面構造を示している。 Figure 4 is a case where the ALE grown on the porous silicon layer 6'(a), shows a schematic cross-sectional structure in the case of thermal CVD at normal growth rates.

良く知られているように、ALE成長はコンフォーマルなエピタキシャル成長層12aができるので、図4(a)に示すように、ポーラスシリコン層6´を構成する柱状構造の全面を均等に覆うように成長し、ポーラスシリコン層6´の空隙を埋めてしまうまで成長表面の平坦化は達成されない。 As it is well known, since ALE growth can conformal epitaxial growth layer 12a, as shown in FIG. 4 (a), growing as evenly cover the entire surface of the columnar structures constituting the porous silicon layer 6 ' and, flattening of the growth surface until it fills the voids of the porous silicon layer 6 'is not achieved. 一方、図4(b)に示すように、一般的な成長速度の速い場合は、ポーラスシリコン層6´の空隙を埋めることのないエピタキシャル層12bが形成されることは、結晶成長に従事する者の広く知るところである。 On the other hand, as shown in FIG. 4 (b), if fast general growth rate, that it no epitaxial layer 12b to fill the voids of the porous silicon layer 6 'is formed, persons engaged in crystal growth is where the know of the widely.

すなわち、ポーラスシリコン層6´上に表面が平坦になるまで、多大の成長時間を覚悟して直接ALE成長するならば、貼り合わせ法に肝心なポーラスシリコン層6´の空隙は完全に埋まり、剥離プロセスが不可能になるわけである。 That is, until the surface becomes flat on the porous silicon layer 6 ', if directly ALE growth to expect a great deal of growth time, the gap bottom line porous silicon layer 6' to the bonding method is completely filled, peeling the process is not impossible.

この記述の反映と考えられるが、特許公開2003−142663の請求項1では“絶縁層上に半導体層が形成されている半導体基板において、前記半導体層の少なくとも一部がALE(Atomic Layer Epitaxy:原子層エピタキシャル成長:以下、同様)によって形成されていることを特徴とする半導体基板”となっている。 It is considered that a reflection of this description, in the semiconductor substrate on which the semiconductor layer is formed on the claimed in claim 1 "insulating layer of Patent Publication 2003-142663, at least a portion of the semiconductor layer ALE (Atomic Layer Epitaxy: atom layer epitaxially grown hereinafter, it has a semiconductor substrate ", characterized by being made of the same). この場合の少なくとも一部というのは、実際には全部を含まないものである。 Because at least part of this case is actually does not include the whole. 上記したように完全にALEにすると、剥離プロセスが不可能になるからであり、該公報の方法によっては、ALE単独のSOI層は形成し得ないからである。 When fully ALE as described above, is because the peeling process becomes impossible, depending on the method of publication, ALE single SOI layer is because not form.

本発明者の実験によっても、特許公開2003−142663の記述にあるように成長速度の速い熱CVDをまず施した後にALE成長を行えば、ポーラスシリコン層6´のポーラス性を保持でき、かつALE成長層表面の平坦化も達成できることは認められた。 By the inventor's experiments, by performing the ALE growth after performing a fast growth rate thermal CVD First, as in the description of the Patent Publication 2003-142663, it can hold the porous properties of the porous silicon layer 6 ', and ALE was observed also flattening of the growth layer surface can be achieved. しかし、ポーラス層6´で剥離して残ったSOI層9は、熱CVD層11の厚さとALE層12の厚さの和となるため、SOI層9の厚さのバラツキは、熱CVD層11の厚さのバラツキで解決することが困難な問題があることがわかった。 However, SOI layer 9 that remains by stripping with porous layer 6 ', since the sum of the thickness of the thickness and the ALE layer 12 of the thermal CVD layer 11, variation in thickness of the SOI layer 9, a thermal CVD layer 11 it was found that there is a difficult problem to solve in the thickness variation.

この発明は、SOI層の厚さのバラツキの無いSOI基板及び該SOI基板の製造方法を提供することを目的とする。 This invention aims to provide a method for producing a variation in thickness without SOI substrate and the SOI substrate of the SOI layer. しかして従来、SOI層として全てがALE成長で作成したSOI層とすれば、厚さのバラツキの無いSOI層とできるが、このようなSOI基板は現実には知られていない。 Thus conventionally, when all the SOI layer and the SOI layer produced by the ALE growth, but it a thickness variation no SOI layer, such an SOI substrate is in reality not known. このような基板を従来法で作成することは不可能であったからである。 It is because it is impossible to create such a substrate in a conventional manner.

上記目的を達成するため本発明者は鋭意研究の結果、シリコン基板上にエピタキシャル剥離層を介してALE成長でSOI層を形成し、ボデイウエーハを貼り付けた後、前記エピタキシャル剥離層を溶解除去することによって、全てがALE成長で作成したSOI層が形成できるという驚くべき事実を見出し、本発明に到達した。 The present inventors for achieving the object as a result of intensive studies, the SOI layer is formed by ALE growth through the epitaxial release layer on a silicon substrate, after attaching the body wafer to dissolve and remove the epitaxial peeling layer it allows all found surprising fact that it SOI layer is formed created in ALE growth, have reached the present invention. しかして従来、エピタキシャル剥離層を利用した貼り合わせ法は知られていないし、このような発想も全く知られていない。 Thus conventional, the bonding method using the epitaxial release layer to not known, it is completely unknown even such idea.

即ち本発明は、SOI基板のSOI層を、ALE成長単独で作成したSOI層としたことを特徴とする。 The present invention provides an SOI layer of the SOI substrate, characterized in that the SOI layer produced by the ALE growth alone.

要するに本発明のSOI基板は、ボデイウエーハ上に、直接ALE成長で作成したSOI層を有する(請求項2)。 SOI substrate of the present invention is short, on the body wafer having an SOI layer produced directly ALE growth (Claim 2). 該ボデイウエーハは、前記SOI層とは熱膨張係数の異なる材料とするのが、引っ張り応力を受けたSOI層が形成できることから好ましい(請求項3)。 The body wafer, to the materials of different thermal expansion coefficient from that of the SOI layer is preferred since the SOI layer has received a tensile stress can be formed (claim 3). ボデイウエーハとしては、SiCであるのが好ましく(請求項4)、SiCとしては、非結晶体であるのが好ましい(請求項5)。 The body wafer is preferably from SiC (claim 4), the SiC, preferably a non-crystalline material (claim 5).

本発明のSOI基板の作成方法は、シリコン基板上に(格子整合した)エピタキシャル剥離層を形成する工程と、該エピタキシャル剥離層上に原子層エピタキシャル成長でシリコン含有層を成長させる工程と、を有することを特徴とする(請求項6)。 Creating a SOI substrate of the present invention, (lattice matched) on a silicon substrate having a step of forming an epitaxial peeling layer, and growing a silicon-containing layer at an atomic layer epitaxial growth on the epitaxial release layer, the the constitution (claim 6).

上記のようにして形成したウエーハの成長面と、表面酸化した他のウエーハの酸化表面とを密着させることによって、貼り合わせたウエーハを製造し(請求項7)、貼り合わせたウエーハから、前記剥離層を溶解除去することによって、原子層エピタキシャル成長したシリコン含有層を酸化したシリコンウエーハ上に形成(移動)せしめることができる(請求項11)。 And the growth surface of the wafer which is formed as described above, by close contact with the oxide surface of the other wafer subjected to surface oxidation, to produce the bonded wafer (claim 7), from the bonded wafer, the release by dissolving and removing the layer can be allowed to form (transfer) onto a silicon wafer was oxidized silicon-containing layer has atomic layer epitaxy (claim 11).

前記貼り合わせたウエーハは、原子層エピタキシャル成長で成長させたSi含有層を酸化して形成した酸化膜と、ボデイウエーハの表面とを密着させることによって、製造することができる(請求項8)。 Wherein the bonded wafer, the oxide film formed by oxidizing the Si-containing layer grown by atomic layer epitaxy, by close contact with the surface of the body wafer can be produced (claim 8).

前記酸化膜は、前記原子層エピタキシャル成長で形成したSi含有層表面を酸化した後、CVDを用いて形成した酸化膜とすることができる(請求項9)。 The oxide film after oxidizing the Si-containing layer surface formed by the atomic layer epitaxial growth may be an oxide film formed by using a CVD (claim 9).

前記原子層エピタキシャル成長で成長させたシリコン含有層を酸化して形成した酸化膜と、表面酸化したボデイウエーハの酸化表面とを密着させることによって、貼り合わせたウエーハを製造することができる(請求項10)。 And oxide film formed by oxidizing the silicon-containing layer grown by the atomic layer epitaxy, by close contact with the oxide surface of the surface oxidized body wafer, it is possible to produce a bonded was wafer (Claim 10 ).

前記エピタキシャル剥離層は、エピタキシャル成長可能であって、水若しくは薬液によって剥離し得る層である(請求項12)。 The epitaxial release layer, an epitaxial possible growth, a layer which may be detached by water or chemical solution (claim 12).

本発明によれば、SOI層の全てがALE成長により形成されているので、原子層単位レベルで厚さが均一なSOI基板が再現性よく得られるから、所望のしきい値電圧で動作する完全空乏型SOI−MOSFETがウエーハ全面で得られるという従来技術では得られなかった絶大な効果を奏する。 According to the present invention, since all of the SOI layer is formed by ALE growth, because the thickness at atomic layer level is uniform SOI substrate obtained with good reproducibility, fully operating at a desired threshold voltage depleted SOI-MOSFET has achieved a profound effect which can not be obtained in the prior art as being obtained by wafer entire. 更に、SOI構造完成後に残るALEウエーハは、特別な処理をすることなく、何度でも繰り返し使用できるため、材料費と工数でのコスト削減効果が極めて大きい。 Furthermore, ALE wafer remaining after SOI structure completed, without special processing, since many times repeated use, extremely large cost savings in material costs and labor.

次に、本発明の一実施例としてのSOIの製造方法を図5の図面に基づいて説明する。 Then, the SOI manufacturing method of an embodiment of the present invention will be described with reference to the drawings of FIG.
(剥離層102の形成) (Formation of separation layer 102)

まず、1枚のシリコン基板(以後、ALE基板1とする。)にAlN層(本発明においては一般化して剥離層13と呼ぶ。)を形成する。 First, one silicon substrate (hereinafter, a ALE substrate 1.) Of the AlN layer (with generalized in the present invention is referred to as a release layer 13.) To form a. AlN層は、TMA(トリメチルアルミニウム)とN (ヒドラジン)を原料ガスとして用い、lll属元素Alに対するV族元素Nの比(通常V/lll比と呼ぶ)を数百として供給し、基板温度650℃でのMOCVDで形成した。 AlN layer, using TMA and (trimethylaluminum) and N 2 H 4 (hydrazine) as source gases, and supplies the ratio of the group V element N relative lll group element Al (referred to as a normal V / lll ratio) with a few hundred, It was formed by MOCVD at a substrate temperature of 650 ° C.. 試行の限りではあるがAlNの厚みは2nmほどとした。 Some as far as the trial, but the thickness of the AlN was about 2nm. AlNは通常、ウルツ鉱型結晶でシリコンとは結晶型が異なるが、上記の条件で形成すると、シリコンと同じ立方晶型の構造となる。 AlN is typically the silicon with wurtzite crystal the crystal form is different, to form the above conditions, the structure of the same cubic type silicon. 格子定数についても異なるものであるが、2nm程度の薄膜にすると結晶欠陥の発生も抑制できる。 But is different also lattice constant, generation of crystal defects to a thin film of about 2nm can be suppressed.

この実施例においては剥離層13を全てAlNにしたが、CaF などエピタキシャル成長可能な材料であって、シリコンとSiO を溶かさず、エピタキシャル剥離層を溶解するような薬液を選択できるならば、剥離層13はどのような材料であっても差し支えない。 Was all the peeling layer 13 AlN in this embodiment, an epitaxial growth material capable including CaF 2, without melting the silicon and SiO 2, if able to select a chemical that dissolves the epitaxial peeling layer, the peeling layer 13 no problem be any material.

この実施例では、エピタキシャル剥離層13としてAlNとCaF を使用したのは、これらの材料がいずれも水溶性であるためである。 In this embodiment, the using AlN and CaF 2 as the epitaxial peeling layer 13 is because these materials are all water soluble. 同様に水溶性の材料としては、AlPやAlAsあるいは数%のNを含んだAlP、AlAs等が挙げられるが、これらは本発明の貼り合わせSOIウエーハを作製するのにたいへん都合のよい材料である。 As likewise water-soluble material, AlP containing AlP and AlAs, or a few percent of N, although AlAs and the like, these are good material very convenient for making a bonded SOI wafer of the present invention . 格子定数がシリコンに極めて近く、シリコン基板上に厚いエピタキシャル層でも容易に形成できることと、やはり水溶性であるためである。 And the lattice constant very close to silicon, can be easily formed in a thick epitaxial layer on a silicon substrate, because it is still water soluble.
(SOI層9の形成:ALE工程) (Formation of SOI layer 9: ALE step)

次に、シリコンを原子層エピタキシャル(ALE)技術を用いて成長させる。 Then grown by using a silicon atomic layer epitaxial (ALE) technology. シリコンやゲルマニウムのような単体元素を原子層成長させる場合には、基板と原料ガスが完全には反応しない特定の温度に保持しながら原料ガスを飽和吸着させ、(1)その吸着層をほかのガスと反応させて,吸着層中の不要原子を脱離させる方法と、(2)その吸着層を瞬時加熱や光照射により分解させる方法とがある。 When a single element such as silicon and germanium is grown atomic layer, the substrate and the raw material gas to the fully saturated adsorption material gas while maintaining the particular temperature does not react, (1) the adsorption layer other is reacted with a gas, a method of desorbing the unnecessary atoms in the adsorption layer, and a method of decomposing by the instantaneous heating or light irradiation and the adsorption layer (2).

前者の例として、SiH Cl を原料ガスとして用い、H により還元させることによって,1サイクル当たり1原子層の成長が確認されている。 An example of the former, using SiH 2 Cl 2 as the source gas, by reducing the H 2, growth of one atomic layer per cycle are confirmed. 後者の例として、Ge(C を飽和吸着させ,Arレーザ加熱によって,Geの1原子層成長が確認されている。 As an example of the latter, Ge (C 2 H 2) and 2 H 2 saturated adsorption, the Ar laser heating, one atomic layer growth of Ge has been confirmed.

ハイドライド系原料ガスを用いた例として、Si を吸着させ、ArFレーザ光照射によりシリコンの1原子層成長が確認されている。 As an example of using a hydride-based source gas, adsorbing the Si 2 H 6, 1 atomic layer deposition of silicon it is confirmed by irradiating ArF laser light. 更に、数Pa以上の高分圧下でSiH やGeH を流した状態で、Xeフラシュランプ光照射により、シリコンやゲルマニウムの原子層成長の可能性が示されている。 Further, in a state where a high partial pressure of several Pa shed SiH 2 and GeH 2, the Xe flash lamp light irradiation, potential for atomic layer deposition of silicon or germanium is shown.

以上、いずれの方法を採用してもよいが、本発明に至った原子層成長を、図6に基づいてまず説明する。 Above, may be employed either method, the atomic layer growth leading to the present invention is first described with reference to FIG.

図6は、シリコン超薄膜の気相成長に用いる反応チェンバーとその周辺の主要な部分を示す横断面図である。 Figure 6 is a transverse sectional view showing a reaction chamber a major part of its periphery used for the silicon ultrathin film vapor deposition. 図6(a)で15はステンレス製のチェンバー、16は基板17の加熱ステージであり、チェンバー15の上面は、Oリングシールを介して合成石英でできた石英窓18によって閉じる構造となっている。 15 stainless steel chamber in FIG. 6 (a), 16 is a heating stage of the substrate 17, the upper surface of the chamber 15 has a closed by a quartz window 18 made of synthetic quartz via the O-ring seal structure .

基板加熱ステージ16は、石英等でつくられた柱19でチェンバー15から浮かすことでチェンバーの過度な加熱を防止すると共に基板過熱パワーの省電力化を図っている。 Substrate heating stage 16, thereby achieving power saving of the substrate heating power with at column 19 made of quartz or the like to prevent excessive heating of the chamber by float from chamber 15. ALEの原料ガスは、バルブ21を開けばステンレス管20より供給されるが、チェンバー15の直前に合成石英で作られた石英導管23を用意した。 ALE raw material gas is supplied from the stainless steel tube 20 by opening the valve 21, to prepare a quartz conduit 23 made of synthetic quartz just before the chamber 15. 石英導管23とステンレス管20およびチェンバー15とは、Oリングシール継ぎ手22で連結されている。 The quartz tube 23 and the stainless steel tube 20 and chamber 15 are connected by a O-ring seal joint 22. なお、石英導管23を上面より覗いた図は図6(b)のようになっており、扁平な構造としてここでのガス流速を弱めるとともに、後に述べる紫外光33照射効率を高めている。 Incidentally, the view looking into the quartz tube 23 from the upper surface being adapted in FIG. 6 (b), together with the weakening of the gas flow rate here as flat structure, to enhance ultraviolet light 33 irradiation efficiency to be described later.

チェンバーよりバルブ24を介して接続されたステンレス管25は、真空排気のための管であり、ターボ分子ポンプに接続されている。 Stainless steel tube 25 which is connected via a valve 24 from the chamber is a pipe for evacuation, and is connected to a turbo molecular pump. 後に説明するが紫外光の役割は原料ガスの分解にあるが、紫外光源として低圧水銀ランプを用いた。 After explaining Although Although the role of ultraviolet light is in the decomposition of the raw material gas, using a low pressure mercury lamp as the ultraviolet light source. またフラッシュ加熱用ランプ光の役割は、電流加熱されたシリコン基板表面を瞬時にさらに加熱するものである。 The role of the flash heating lamp light is for further heating current heated silicon substrate surface immediately.

上記の他に図示はしないが、この装置のチェンバー側壁には基板加熱用の電流投入端子や温度測定用の熱電対測定端子、さらには実験のバリエーションを広げるために複数のステンレス配管がバルブを介して接続され必要に応じて各種のガスの導入が可能になっている。 Although not shown in addition to the above, the thermocouple measurement terminal for current-on terminal and temperature measurement for heating the substrate to a chamber side wall of the device, further through a valve a plurality of stainless steel pipes in order to widen the variation of the experiment the introduction of various gases optionally connected Te is enabled.

次に、図6に示す装置でのALE成長を説明する。 Next, the ALE growth apparatus shown in FIG. 実施例ではまずバルブ21を閉じた状態でバルブ24を開として、チェンバー15内を充分に真空排気し、基板温度を上昇させた。 The valve 24 is opened in a state in which first close valve 21 in the embodiment, sufficiently evacuating the chamber 15, the substrate temperature is increased. 基板温度が300℃から380℃に上昇し安定した後、原料ガスとしてSi (ジシラン)を用いた成長を開始する。 After the substrate temperature became stable rose from 300 ° C. to 380 ° C., to initiate growth using Si 2 H 6 (disilane) as a source gas. ALE成長のプロセスを図7のタイムチャートで示す。 The process of ALE growth shown by the time chart of FIG.

開始前の状態は真空排気状態なので、図7のタイムチャートの左端のようにバルブ24が開でバルブ21が閉であり、紫外光33および加熱用ランプ光26共に消光状態にある。 Since the state before the start of the vacuum evacuation state, the valve 21 the valve 24 is in an open as the left end of the time chart of FIG. 7 is closed, are both in the extinction state ultraviolet light 33 and the heating lamp light 26. ALE層の形成は、次の吸着・脱離プロセスで達成される。 Formation of ALE layer is achieved by the following adsorption-desorption process.

(1)バルブ24を閉じた後、紫外光23をオンした状態で、バルブ21を開き、原料ガスSi を分圧にして5×10 -5気圧ほど導入し、10秒間ほど保持してシリコン基板17表面に吸着層を形成する。 (1) After closing the valve 24, while turning on the ultraviolet light 23, opening the valve 21, the raw material gas Si 2 H 6 with a partial pressure was introduced about 5 × 10 -5 atm, and held for about 10 seconds forming an adsorption layer on the silicon substrate 17 surface Te.

(2)バルブ21を閉じ、紫外光33をオフし、バルブ24を開いて真空排気を開始し、5秒ほど経過したら加熱用ランプ光をオンして、吸着層を構成するシリコン以外の余剰な化学種を脱離させる。 (2) closing the valve 21, turns off the ultraviolet light 33, to start the evacuation by opening the valve 24, by turning on the heating lamps light after the lapse about 5 seconds, surplus other than silicon constituting the adsorbing layer the species desorbed. この間はおよそ30秒である。 During this time is approximately 30 seconds.

吸着プロセスにおける紫外光はその184nm付近の輝線が、Si 26を分解する作用をすると考えられ、基板表面に吸着する化学種はSiH の形をとっていると考えられる。 Ultraviolet light in the adsorption process is bright lines near 184nm is believed to act to degrade Si 2 H 6, the chemical species adsorbed on the surface of the substrate is considered to be in the form of SiH 2.

脱離プロセスでの加熱用ランプによるシリコン基板の表面温度は、明確にはわからないが、AlE実験と同一条件で行ったシリコン基板上に置かれた1mgほどの微小なTe(融点450℃)がランプ加熱開始後5秒以内に溶融し、同じく1mgほどのSb(融点630℃)が10分間加熱しても溶融しないという条件に決定した。 The surface temperature of the silicon substrate by heating lamps in desorption process is not always obvious, as 1mg placed on a silicon substrate subjected in AlE experiment under the same conditions of small Te (mp 450 ° C.) ramp melted within 5 seconds after the start of heating, also of about 1 mg Sb (melting point 630 ° C.) was determined on the condition that does not melt even when heated for 10 minutes. 過去の基礎的な実験結果を参酌すれば、基板の表面温度は550℃近辺になっていると考えられる。 If consideration of the basic experiments of the past, the surface temperature of the substrate is considered to have become near 550 ° C..

図7において、1サイクルと記載したプロセスを踏むことによって、1原子層の層シリコンが積まれることになる。 7, by stepping the process described as one cycle, so that the layer of silicon 1 atomic layer is stacked. 25サイクルのプロセスの終わったウエーハで成長層の膜厚を測定したところ、ウエーハ全面で5.5nmを中心に±0.3nmの範囲(測定誤差も含む)にあった。 Measurement of the film thickness of the grown layer in wafer finished the 25 cycles of the process, was in the range of ± 0.3 nm at wafer entire mainly 5.5 nm (including measurement error).

以上のようにしてALE成長したシリコン層が得られたが、先に述べたようにALEの手法にこだわるものではない。 More silicon layer ALE grown as is obtained, but does not stick to ALE method as previously described. 吸着化学種によっては1サイクルで約0.6原子層がつくという報告もなされているが、これらもALEと呼ぶにふさわしいものであり、これらの手法を用いても良い。 Have been made also reported that about 0.6 atomic layer in one cycle arrive by adsorption species, they also are those suitable for calling the ALE, it may be used these techniques. なお、ALEの説明を装置図面である図7において行ったため、図6において基板17としたものは、ALEが終わった段階では図5における(b)の状態を表し、ALE層が出来上がるわけである。 Since the conducted 7 is a device drawing description of ALE, those with the substrate 17 in FIG. 6, at the stage of ALE is finished represents the state of (b) in FIG. 5, is not ALE layer is completed .

なお、貼り合わせ法による種々のSOI基板の作成法を以下に説明するが、各図で剥離層、ALE層と呼ぶものはそれぞれすべて図5における剥離層13、ALE層9と同様の方法によって作られるものなので、この点については以下に詳しくは説明しない。 As will be described the creation method of various SOI substrate by a bonding method below, the release layer in the figures, by the same method as the peeling layer 13, ALE layer 9 in all the FIG. 5, respectively be referred to as ALE layer created since those, it will not be described in detail below on this point.
(貼り合わせ実施例1) (Bonding Example 1)
図5の(c)から始まる貼り合わせ工程は以下のようになされる。 Bonding process starting from (c) in FIG. 5 is done as follows. まず、上記で作製したウエーハとは別のシリコンウエーハ2を通常の方法で熱酸化する。 First, thermal oxidation another silicon wafer 2 in the normal way the wafer produced by the above. これが図5(e)に横断面図で示したものである。 This illustrates in cross-sectional view in FIG. 5 (e). このウエーハ2をボデイウエーハBと呼んでおく。 This wafer 2 should be referred to as a body wafer B.

図5(b)は、上記工程で作られたシリコンのALE成長を終えたウエーハの断面図である。 5 (b) is a cross-sectional view of a wafer having been subjected to the ALE growth of silicon made by the process. このウエーハをALEウエーハAと呼ぶ。 The wafer is referred to as ALE wafer A. 次に貼り合わせであるが、ボデイウエーハBの酸化膜14面とALEウエーハAのALE面9を対抗させて密着させ、400℃から600℃の温度で熱処理すれば、貼り合わせウエーハを示す図5(c)の状態が完成する。 Is a next bonding, the ALE surface 9 of the oxide film 14 side and the ALE wafer A of the body wafer B is adhered by opposing, if heat treatment at a temperature of 600 ° C. from 400 ° C., FIG shows a bonded wafer 5 state is completed of (c).

次に、貼り合わせたウエーハを煮沸した純水につけておくと剥離層13が溶解し、図5(d)のようにALE成長したシリコン層9がボデイウエーハBの酸化膜14上に移り、SOIウエーハが完成する。 Next, soak in pure water boiled the bonded wafer to dissolve the peeling layer 13, the silicon layer 9 that ALE growth as shown in FIG. 5 (d) is shifted on the oxide film 14 of the body wafer B, SOI wafer is completed. なお、この後で出来上がったSOIウエーハを1000℃ほどで窒素中などで熱処理すると、SOI層の酸化膜への密着強度が上がり、最終的なデバイス適用ができるSOIウエーハが完成する。 Incidentally, when an SOI wafer having completed after this heat treatment at such nitrogen at about 1000 ° C., the adhesion strength of the oxide film of the SOI layer is increased, an SOI wafer that can final device application is completed.

ここで特記すべきは、SOIウエーハ完成で役割を終えたALEウエーハ1についてである。 Notably herein is for the ALE wafer 1 which has finished a role in SOI wafer completed. エピタキシャル剥離層は煮沸した純水に溶解し、エピタキシャル剥離層成長前と同じ表面をもったシリコンウエーハ1が残るだけである。 Epitaxial release layer is dissolved in pure water boiled, only leaving a silicon wafer 1 having the same surface as before the epitaxial peeling layer growth. すなわち、純水中での煮沸による自然酸化膜を希薄なフッ酸等で取り除くだけで再びALEウエーハ1として使用できる。 That can be used as ALE wafer 1 again by simply removing the natural oxide film by boiling in pure water with dilute hydrofluoric acid or the like. 従来の貼り合わせ法では、SOI形成後に役目を終えたウエーハは表面に凹凸が残るために再使用するには表面を化学機械研磨等を施す必要があり、その後の洗浄工程も必須で多大な工数を要したのとは大きな違いであり、コスト削減効果は著しいものがある。 In the conventional bonding method, a wafer having been subjected to the role after the SOI formation must the surface to be reused for irregularities remain on the surface subjected to chemical mechanical polishing, etc., it required a great deal of man-hours subsequent washing steps as took is a big difference, cost savings are significant ones.
(貼り合せ実施例2) (Together Example 2 paste)

図8は貼り合わせ法の第2の実施例を示すものである。 Figure 8 shows a second embodiment of the bonding method. この実施例ではALE層9を形成した後にALE層9表面に酸化膜14を形成(図6(b)の状態)し、ボデイウエーハBと貼り合わせる(図6(c)の状態)以外は、第1の実施例と同様である。 The oxide film 14 on the ALE layer 9 surface after forming the ALE layer 9 in the embodiment is formed (the state of FIG. 6 (b)), except body wafer B and bonded (the state of FIG. 6 (c)), is the same as in the first embodiment. なお、第1の実施例との構造的な違い、完成したSOI基板におけるALE層9と酸化膜14´の界面が、第1の実施例では貼り合わせた界面であるのに対して、第2の実施例では熱酸化された界面となっていることである。 Note that structural differences from the first embodiment, while the interface between the oxide film 14 'and the ALE layer 9 in the finished SOI substrate, in the first embodiment is a surface formed by bonding, a second in embodiments it is that has a surface that is thermally oxidized.
(貼り合わせ実施例3) (Bonded Example 3)

酸化膜14´の形成が異なる以外は、第2の実施例と同様に行ったのが、図9に示す第3の実施例である。 Except that the formation of the oxide film 14 'is different, it was carried out in the same manner as the second embodiment, the third embodiment shown in FIG. すなわち、ALE層9を厚く形成するのは一般には時間がかかるので、ALE層9の表面を僅かに熱酸化(例えば2nm厚)して熱酸化膜27を形成した後に通常のCVD法を用いて所定の酸化膜厚となるようにCVD酸化膜28を形成して酸化膜を所定の厚みとする方法をとった。 That is, since to form a thick ALE layer 9 is generally time consuming, using conventional CVD method after slightly thermal oxidation of the surface of the ALE layer 9 (e.g., 2nm thick) to form a thermal oxide film 27 the oxide film took a way to a predetermined thickness to form the CVD oxide film 28 to a predetermined oxide thickness.
(貼り合わせ実施例4) (Bonding Example 4)

同様に酸化膜27の形成において異なるのが、図10に示す第4の実施例である。 The difference is in the same form of the oxide film 27, a fourth embodiment shown in FIG. 10. この実施例ではALE層9ならびにボデイウエーハB双方の表面にそれぞれ酸化膜14´および14を形成し、これらを対向させて貼り付けるものである。 Each forming an oxide film 14 'and 14 in the ALE layer 9 and body wafer B both surfaces in this embodiment, in which these are opposed paste.
(貼り合わせ実施例5〉 (Bonding Example 5>

貼り合わせ実施例1〜4においては、SOI層は酸化膜を介してシリコン基板上に形成された例を示したが、この実施例5では、SOI層が酸化膜を介してSiC基板上に形成される例を示す。 In conjunction Examples 1-4 attached, SOI layer has shown an example which is formed on a silicon substrate via an oxide film, in this embodiment 5, formed on the SiC substrate SOI layer through the oxide film an example is. すなわち、実施例5は図5、図8〜図10と同様であるので図示しないが、図5、図8〜図10の実施例においては、ボデイウエーハBはシリコンであったが、本実施例においては単結晶SiC(炭化ケイ素)を用いた。 That is, Example 5 Figure 5, although not shown are the same as FIGS. 8-10, FIG. 5, in the embodiment of FIGS. 8 to 10, although the body wafer B was silicon, this embodiment using a single crystal SiC (silicon carbide) in.

図5に示したと同様にボデイウエーハBであるSiCを酸化して表面に酸化膜14を形成する。 Similarly to form an oxide film 14 on the surface by oxidation of the SiC is body wafer B to that shown in FIG. ただし、SiCの酸化はNO雰囲気中1300℃で行った。 However, oxidation of SiC was carried out at 1300 ℃ in NO atmosphere. この後のプロセスについては実施例1から4と同様に貼り合わせ、剥離層13を溶解すればSiCをボデイウエーハとしたSOI基板が完成する。 The process after this bonding in the same manner as Examples 1 to 4 is, SOI substrate in which the SiC and body wafer when dissolving the release layer 13 is completed.

このSiCをボデイウエーハとしたSOIはいくつかの特徴を有する。 SOI obtained by the SiC and body wafer has several features. 第1に、ボデイウエーハがシリコンに較べて熱伝導に優れたSiCであるために、SOI層で動作するデバイスは駆動電流を大きくできるという付帯的効果が期待できる。 First, because the body wafer is excellent SiC thermal conductivity compared to silicon devices operating at SOI layer it can be expected collateral effect that the driving current can be increased. 第2に、SiCはシリコンに較べて熱膨張係数が大きい(熱膨張係数としてはシリコンでは〜2.5×10 -6 、SiCでは〜4.5×10 -6である。)ので、貼り合わせ温度400℃から600℃で接着し、剥離層を溶融すればSOI層は400℃貼りあわせでは8×10 -4 、600℃貼りあわせでは1.2×10 -3ほど圧縮されている。 To a 2, SiC is (as the thermal expansion coefficient to 2.5 × 10 -6 in silicon is ~ 4.5 × 10 -6 in SiC.) Thermal expansion coefficient is large as compared with silicon so, bonding bonded at 600 ° C. the temperature 400 ° C., SOI layer when melting the release layer -4 8 × 10 in the laminated 400 ° C., the bonding 600 ° C. is compressed about 1.2 × 10 -3.

圧縮された状態のでシリコンは担体移動度が高くなることが報告されており、デバイスの高速動作に対しても多大な効果をもつ。 Silicon since compressed state has been reported that the carrier mobility is high, also have a significant effect on the high-speed operation of the device. 単結晶SiCウエーハサイズは現時点で最大4インチ直径ほどであり、価格もシリコンに較べて大幅に高い。 Single crystal SiC wafer size is as much as up to 4 inches in diameter at the moment, the price is also significantly higher compared to silicon. しかし、前記したように付帯的メリットも大きい。 However, even greater attendant advantages as described above. SiCは良く知られているように多くの結晶系があり、結晶系の違いによっても熱膨張率が微妙に異なるので、SOI層の歪の大きさは張り合わせ温度、SiCの結晶系の選択により適宜設計できる。 There are many crystal system as SiC is well known, the thermal expansion coefficients may vary slightly depending on difference in crystal system, distortion of magnitude bonding temperature of the SOI layer, suitably by selecting the crystal system of SiC It can be designed.
(貼り合わせ実施例6) (Bonding Example 6)

実施例5ではボデイウエーハとしては、単結晶SiCとした。 The body wafer in Example 5 was a single-crystal SiC. ここではボデイウエーハとして焼結体SiCあるいはCVD−SiCを用いた例を示す。 Here, an example in which a sintered body SiC or CVD-SiC as a body wafer.
こうしたSiCは次のような方法で作られる。 Such SiC is made in the following manner.
(1)常圧焼結法:SiC微粉末原料に焼結助材を添加して焼結 機械的強度が強いものができるが焼成収縮が大きく、寸法精度確保困難。 (1) atmospheric pressure sintering: SiC powder raw material with the addition of sintering aids sintered high mechanical strength can but firing shrinkage is a strong one, dimensional accuracy ensures difficult. 大型製品は特に難しい。 Large products are particularly difficult. 純度悪い。 Purity bad.
(2)再結晶焼結法:焼結助材を用いずSiC極微粉末を2000℃以上の高温で焼成、SiC粉末の再配列、粒成長で焼結する。 (2) recrystallization sintering: sintering the SiC microscopic powder without sintering aids at high temperatures above 2000 ° C., rearrangement of SiC powder, sintered at grain growth.

寸法精度確保はできるが、数%−数十%の気孔が残り、機械的強度弱い。 While dimensional accuracy securing can, several% - remainder of several tens% of the pores, the mechanical strength weak. 気密性向上、機械的強度強化に高温での溶融シリコンへの含浸処理をすることもある。 Airtightness improved, sometimes to the impregnation of the molten silicon at high temperatures in the mechanical strength reinforcement.
(3)反応焼結法:SiC粉末と炭素粉末の混合成形体に高温で溶融シリコンを含浸する。 (3) reaction sintering method: impregnating a molten silicon at high temperature to a mixed molding of SiC powder and carbon powder.

寸法精度確保、機械的強度も強い。 Dimensional accuracy ensured, the mechanical strength is strong.
(4)CVD法:純度は石英に近いがそれ自身で製品をつくることは時間的、コスト的に制約があるが、一部のボートやホルダーが製品化。 (4) CVD method: purity it is time to make the product in close but itself quartz, economically it is limited, some of the boats and holder commercialized.

純度、製品の大きさ、寸法精度、機密性の観点から(2)あるいは(3)のSiCが半導体装置の一部に適用されることが多い。 Purity, product size, dimensional accuracy, in terms of confidentiality (2) or (3) SiC of is often applied to a part of the semiconductor device. 特に高純度が要請される半導体プロセス用冶具には一般に主に(2)のSiCにCVD法でコーテイングし、表面を緻密化し、気密性と機械的強度を増したものを用いる。 In particular semiconductor process jig high purity is requested generally was coated by CVD SiC mainly (2), surface densification, used after increasing airtightness and mechanical strength.

ここでは(3)と(4)で作られたSiCをボデイウエーハとして採用した。 Here, employing the SiC made by (3) and (4) as a body wafer. (4)については一般的な半導体冶具に用いられるように(3)のSiCにCVDでコーテイングしたものを用いた。 (4) was used as the coated by CVD on the SiC as (3) used in general semiconductor jig for. 何れのSiCもSiウエーハと同じような形状に仕上げたものである。 Either SiC also those finished with similar shape as the Si wafer. 実施例2の単結晶SiCウエーハは表面を鏡面研磨したものが容易に入手できる。 Single crystal SiC wafer of Example 2 can obtain the surface easily obtained by mirror polishing. しかし、通常入手できる(3)や(4)のSiCの表面は10μm以上の凹凸がある。 However, the surface of the SiC of the normally available (3) and (4) there is more irregularities 10 [mu] m. そこでこれらについてはまず表面を鏡面研磨し、その後に実施例2の場合よりは低い温度、1150℃で酸化を行った。 Therefore the first surface for these mirror-polished, was carried out followed by a lower temperature than in Example 2, the oxidation at 1150 ° C..

たとえ鏡面研磨を行った後、酸化したとはいえ、酸化後の表面は単結晶Siや単結晶SiCを酸化した場合に較べて凹凸がある。 Even after mirror polishing, although the oxidized surface after oxidation is uneven in comparison to a case where it is oxidized single-crystal Si and monocrystal SiC. これはここで用いたSiCは非単結晶であり、多結晶体であるから、シリコン含浸処理したSiCでは微細な組成揺らぎもあるためと考えられる。 This is SiC is non-single crystal used here, since it is polycrystal, presumably because some silicon impregnation treated SiC in fine compositional fluctuation. これらが原因で酸化後の表面には凹凸が残るため、酸化後の表面は再び鏡面研磨にかけた。 Since these irregularities remain on the surface after oxidation due surface after oxidation was subjected again to mirror polishing.

その後の貼り合わせプロセスについては前の実施例に準じるものである。 For subsequent bonding process are those analogous to the previous embodiment. この実施例の付加的メリットは実施例2の場合に単結晶SiCのウエーハ径がSiのウエーハ径に現時点で追いついていないのに較べ、いかような大きさ、あるいは形状にも対応できることである。 Additional benefits of this embodiment is compared to wafer diameter of the single crystal SiC in the case of Example 2 is not caught up in the moment the wafer diameter of Si, squid such size, or that it can cope with the shape. もちろん、単結晶SiCに較べて価格的にも大幅に安くなるという付帯的効果も合わせ持つ。 Of course, incidental effect also has fit that also significantly cheaper in price basis compared with the single-crystal SiC.

ここで述べた非単結晶SiCはその種類によって単結晶SiC以上に熱膨張率を変えることができるので、SOI層の歪の大きさを単結晶SiCの場合以上に自由度を持って設計できるというメリットもある。 Here, since the non-single-crystal SiC mentioned can change the coefficient of thermal expansion than the single crystal SiC by the type, that the magnitude of the distortion of the SOI layer can be designed with a degree of freedom than the case of the single crystal SiC benefits also there. なお、実施例5、6のようにSiCをボデイウエーハとした場合には貼り合わせに先立ってSiC表面に酸化膜をつけておくプロセスを使うことが好ましい。 It is preferable to use a process to keep with the oxide film SiC a prior to lamination when the body wafer to the SiC surface as in Examples 5 and 6. なぜならば、SiCボデイウエーハを酸化せずに貼り合わせる場合には、貼り合わせ温度を高くしないと安定した貼り合わせが行えないためである。 This is because, in the case of bonding without oxidation of the SiC body wafer is because the bonding was stable and not increasing the bonding temperature can not be performed.

以上、6つの実施例を示した。 Above, it showed six examples. すべての実施例に共通なことは、ALEウエーハAは、全て最初の状態で残るので、簡単に再利用することが可能であるから、コスト削減効果は多大となる。 It is common to all embodiments, the ALE wafer A because all remain in the initial state, since it is possible to easily reused, cost reduction effect is great.

また、この明細書ではシリコンのSOI層作製について述べたが、SOI層がSiGe層であったり、SiGeとシリコンの多層構造であったり、あるいはC(炭素)を含有する場合においても、それぞれの層のALE成長が可能であるので本発明が適用できることは言うまでもない。 Although this specification has been described SOI layer manufactured of silicon, or a SiGe layer SOI layer, or a multi-layer structure of the SiGe and silicon, or even when containing C (carbon), each layer since it is possible for the ALE growth it is needless to say that the present invention can be applied. したがって、この明細書で述べるALE層とはSi、SiGeあるいはSiGeC、あるいはそれらの多層構造を含むものであり、総括してシリコン含有層と呼ぶことにする。 Therefore, Si is an ALE layer described in this specification, SiGe or SiGeC, or is intended to include multilayers thereof, is referred to as a silicon-containing layer are collectively.

実施例5および6ではボデイウエーハにSiCを用いた例を述べ、歪をもったSOI層 をもったSOI基板ができることを示した。 He described an example of using a SiC in the body wafer in Examples 5 and 6 showed that it is an SOI substrate having an SOI layer having a distortion. 勿論、このボデイウエーハとしては他の材料を用いることもできることは言うまでもなく、ボデイウエーハの材料を選択するならば所望の歪量をもったSOI基板が得られる。 Of course, as this body wafer not to mention that it is also possible to use other materials, SOI substrate having a desired amount of strain obtained if selecting the material of the body wafer.

SiCの場合はシリコンより一般には熱 膨張係数が大きいのでSOI層は圧縮されるが、シリコンに較べ熱膨張係数の小さい材料を選択すれば、引っ張り応力を受けたSOI層も形成される。 Although the thermal expansion coefficient is generally silicon in the case of SiC is large SOI layer is compressed, by selecting a material with a low than thermal expansion coefficient in silicon, SOI layer having received a tensile stress is formed. すなわち、実施例5および実施例が述べることは、SOI層とは熱膨張係数の異なる材料をボデイウエーハに用いたSOI基板ということに集約される。 That is, to state the Examples 5 and, the SOI layer is summarized in that an SOI substrate using materials with different thermal expansion coefficients in the body wafer. なお、ボデイウエーハ用材料としてはシリコン酸化膜との密着性のよい酸化物あるいは酸化することで表面に酸化物を主体とする層が形成される材料が好ましい。 The material of the layer mainly composed of oxide on the surface by good oxide or oxide adhesion between the silicon oxide film is formed is preferably a body wafer material.

半導体デバイス製作用基板材料、特に現状あるいは近未来においては、ハイエンドの半導体デバイス用の基板材料に利用されるものである。 Semiconductor device fabrication substrate material, particularly in current or near-future, is utilized for the substrate materials for high-end semiconductor devices.

従来のUNIBOND法によるSOI基板の形成工程を示す断面図である。 Is a view showing the step of forming the SOI substrate by conventional UNIBOND methods. 従来のELTRAN法によるSOI基板の形成工程を示す断面図である。 Is a view showing the step of forming the SOI substrate by conventional ELTRAN method. 従来のALE−ELTRAN法によるSOI基板の形成工程を示す断面図である。 Is a view showing the step of forming the SOI substrate by conventional ALE-ELTRAN method. ポーラスシリコン層上面に、(a)遅い速度と、(b)速い速度、でエピタキシャル成長させた場合の模式的断面図である。 The porous silicon layer top surface, and (a) a slow speed, which is a schematic sectional view when is (b) a faster rate, in the epitaxial growth. 実施例1のSOI基板の形成工程を示す断面図である。 Is a view showing the step of forming the SOI substrate of Example 1. 気相成長に用いるチェンバーとその周辺を示す横断面図である。 Is a cross-sectional view showing the chamber and its surroundings is used in vapor deposition. ALE成長のプロセスを示すタイムチャートである。 Is a time chart showing the process of the ALE growth. 実施例2のSOI基板の形成工程を示す断面図である。 Is a view showing the step of forming the SOI substrate of Example 2. 実施例3のSOI基板の形成工程を示す断面図である。 Is a view showing the step of forming the SOI substrate of Example 3. 実施例4のSOI基板の形成工程を示す断面図である。 Is a view showing the step of forming the SOI substrate of Example 4.

符号の説明 DESCRIPTION OF SYMBOLS

1・・・・・・・シリコン基板2・・・・・・・支持基板、第2の基板、 1 ......... silicon substrate 2 ......... supporting substrate, a second substrate,
3・・・・・・・シリコン酸化膜6・・・・・・・ポーラスシリコン層7・・・・・・・熱CVDシリコン層8・・・・・・・熱酸化膜9・・・・・・・半導体層、SOI層10・・・・・・絶縁層11・・・・・・熱CVDシリコン層12・・・・・・ALE層12b・・・・・エピタキシャル層13・・・・・・剥離層14・・・・・・熱酸化膜14´・・・・・・CVDSiO 膜27・・・・・・熱酸化膜28・・・・・・CVDSiO 膜A・・・・・・ALEウェーハB・・・・・・ボデイウェーハ 3 ....... silicon oxide film 6 ....... porous silicon layer 7 ....... thermal CVD silicon layer 8 ....... thermal oxide film 9 ... ... semiconductor layer, SOI layer 10 ...... insulating layer 11 ...... thermal CVD silicon layer 12 ...... ALE layer 12b · · · · · epitaxial layer 13 .... · release layer 14 ...... thermal oxide film 14' ...... CVD SiO 2 film 27 ...... thermal oxide film 28 ...... CVD SiO 2 film A · · · · ·· ALE wafer B ······ body wafer

Claims (12)

  1. ALE成長単独で作成したSOI層を有することを特徴とするSOI基板。 SOI substrate and having an SOI layer produced by the ALE growth alone.
  2. ボデイウエーハ上に、絶縁膜を介して前記ALE成長で作成したSOI層を形成する請求項1記載のSOI基板。 On body wafer, SOI substrate according to claim 1, wherein forming the SOI layer produced by the ALE growth through an insulating film.
  3. 前記ボデイウエーハは、前記SOI層とは熱膨張係数の異なる材料である請求項2記載のSOI基板。 The body wafer, SOI substrate according to claim 2, wherein the materials of different thermal expansion coefficient from that of the SOI layer.
  4. 前記ボデイウエーハがSiCである請求項2又は3記載のSOI基板。 SOI substrate according to claim 2 or 3, wherein said body wafer is SiC.
  5. 前記SiCが、非結晶体である請求項4記載のSOI基板。 The SiC is, SOI substrate according to claim 4, wherein a non-crystalline material.
  6. シリコン基板上にエピタキシャル剥離層を形成する工程と、該エピタキシャル剥離層上に原子層エピタキシャル成長でSi含有層を成長させる工程と、を有することを特徴とするSOI基板の製造方法。 Forming an epitaxial peeling layer on a silicon substrate, SOI substrate manufacturing method characterized by having a step of growing a Si-containing layer by atomic layer epitaxial growth on the epitaxial release layer, a.
  7. シリコン基板上にエピタキシャル剥離層を形成する工程と、該エピタキシャル剥離層上に原子層エピタキシャル成長でSi含有層を成長させる工程とで形成したウエーハの成長面と、表面酸化したボデイウエーハの酸化表面とを密着させることによって、貼り合わせたウエーハを製造することを特徴とするSOI基板の製造方法。 Forming an epitaxial peeling layer on a silicon substrate, and the growth surface of the wafer formed by a step of growing a Si-containing layer by atomic layer epitaxial growth on the epitaxial release layer, and an oxidized surface of the surface oxidized body wafer by close contact, a method for manufacturing an SOI substrate, characterized by the production of the bonded wafer.
  8. シリコン基板上にエピタキシャル剥離層を形成する工程と、該エピタキシャル剥離層上に原子層エピタキシャル成長でSi含有層を成長させる工程と、該Si含有層を酸化する工程とで形成した酸化膜と、ボデイウエーハの表面とを密着させることによって、貼り合わせたウエーハを製造することを特徴とするSOI基板の製造方法。 Forming an epitaxial peeling layer on a silicon substrate, growing an Si-containing layer by atomic layer epitaxial growth on the epitaxial release layer, and the oxide film formed in the step of oxidizing the Si-containing layer, body wafer by close contact with the surface of the manufacturing method of the SOI substrate, characterized by the production of the bonded wafer.
  9. 前記酸化膜が、前記原子層エピタキシャル成長で形成したSi含有層表面を酸化した後、CVDを用いて形成した酸化膜である請求項8記載の製造方法。 The oxide film is, after oxidizing the Si-containing layer surface formed by the atomic layer epitaxial growth method according to claim 8, wherein the oxide film formed by using the CVD.
  10. シリコン基板上にエピタキシャル剥離層を形成する工程と、該エピタキシャル剥離層上に原子層エピタキシャル成長でSi含有層を成長させる工程と、該Si含有層を酸化する工程とで形成した酸化膜と、表面酸化したボデイウエーハの酸化表面とを密着させることによって、貼り合わせたウエーハを製造することを特徴とするSOI基板の製造方法。 Forming an epitaxial peeling layer on a silicon substrate, growing an Si-containing layer by atomic layer epitaxial growth on the epitaxial release layer, and the oxide film formed in the step of oxidizing the Si-containing layer, the surface oxide the method for manufacturing an SOI substrate, characterized in that to by close contact with the oxide surface of the body wafer was, to produce a bonded was wafer.
  11. 前記請求項7〜10のいずれかに記載の貼り合わせたウエーハから、前記剥離層を溶解除去することによって、前記原子層エピタキシャル成長したSi含有層を酸化した前記ボデイウエーハ上に形成するSOI基板の製造方法。 Produced from the bonded wafer according to any one of the claims 7 to 10, by dissolving and removing the peeling layer, the SOI substrate to be formed on the body wafer obtained by oxidizing the Si-containing layer which is the atomic layer epitaxy Method.
  12. 前記エピタキシャル剥離層は、その上にエピタキシャル成長可能であって、水若しくは薬液によって剥離し得る層である請求項6〜11のいずれかに記載の製造方法。 The epitaxial release layer is a possible epitaxially grown thereon, the production method according to any one of claims 6 to 11 is a layer which may be detached by water or chemical solution.
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