JP2006329735A - Method and device for measuring time interval - Google Patents
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Abstract
Description
本発明は、時間間隔測定方法および装置に関し、特にクロック信号に同期してデータ信号を出力するデバイスの、クロック信号とデータ信号との時間差を測定する時間間隔測定方法および装置に関する。 The present invention relates to a time interval measuring method and apparatus, and more particularly to a time interval measuring method and apparatus for measuring a time difference between a clock signal and a data signal of a device that outputs a data signal in synchronization with a clock signal.
MPU、メモリ、アナログ・デジタル変換器などのデジタルデバイスで構成されるデジタル回路では、デバイス間でのデータ授受を円滑に行うため、共通のクロック信号を基準にデータの入出力を行うのが一般的である。データ入出力では、まず出力側のデバイスがデータ信号線にデータ値に設定してから、入力側のデバイスがクロック信号の信号エッジでデータ値を読み込む。このとき、データ信号線のデータ値が安定する前にクロック信号の信号エッジが立ち上がる(または立ち下がる)と、誤ったデータが受け渡される可能性がある。このため、図2のように、データ値の設定開始から所定の時間が経過してから、信号エッジが立ち上がる(または立ち下がる)ように設計するのが一般的である。この時間をセットアップ時間と呼ぶ。 In digital circuits composed of digital devices such as MPUs, memories, and analog / digital converters, it is common to input and output data based on a common clock signal in order to facilitate data exchange between devices. It is. In data input / output, the output device first sets a data value on the data signal line, and then the input device reads the data value at the signal edge of the clock signal. At this time, if the signal edge of the clock signal rises (or falls) before the data value of the data signal line is stabilized, erroneous data may be delivered. For this reason, as shown in FIG. 2, it is common to design such that a signal edge rises (or falls) after a predetermined time has elapsed from the start of data value setting. This time is called setup time.
セットアップ時間は、デバイスごとに仕様で標準値および誤差範囲が設けられており、回路設計者は当該仕様をもとに回路設計を行う。このため、デバイスが仕様の値から外れていると、データ授受を安定して行うことができず、デバイスが設計者が意図するように動作しなくなってしまう。このような欠陥デバイスを予め排除するため、製造工程においてセットアップ時間の試験を行うことがある。 For the setup time, a standard value and an error range are provided in the specifications for each device, and the circuit designer performs circuit design based on the specifications. For this reason, if the device deviates from the specification value, data cannot be exchanged stably, and the device will not operate as intended by the designer. In order to eliminate such defective devices in advance, a setup time test may be performed in the manufacturing process.
セットアップ時間は、クロック信号とデータ信号の信号エッジの時間差として測定することができる。この測定値が仕様の範囲に入っているか否かを判定することにより、上述した良品判定を行うことができる。例えば、DDR(Double Data Rate)−SDRAMでは、各メモリセルごとにセットアップ時間の測定を測定し、その平均値とばらつきが所定範囲内にあるか否かを試験することによって、良品判定を行う。 The setup time can be measured as a time difference between signal edges of the clock signal and the data signal. The above-mentioned non-defective product determination can be performed by determining whether or not the measured value is within the specification range. For example, in a DDR (Double Data Rate) -SDRAM, a non-defective product is determined by measuring a setup time for each memory cell and testing whether the average value and variation are within a predetermined range.
ところで、信号エッジの時間間隔測定方法のひとつに、特許文献1および特許文献2に開示されているようなオーバーサンプリングを利用した時間間隔測定がある。この方法は、まず時間差を測定する複数の被測定デジタル信号のビットの値(0か1か)を、被測定信号より十分なサンプリング周波数でサンプリングしてビットストリームを作成する。次に、ビットの値が変化するタイミングを検索して信号エッジの位置を判別する。最後に、複数の被測定信号の信号エッジの位置のずれとサンプリング周波数から、時間差を測定するという方法である。 By the way, as one of the signal edge time interval measurement methods, there is a time interval measurement using oversampling as disclosed in Patent Document 1 and Patent Document 2. In this method, first, bit values (0 or 1) of a plurality of digital signals under measurement whose time differences are measured are sampled at a sampling frequency higher than that of the signals under measurement to create a bit stream. Next, the timing of changing the bit value is searched to determine the position of the signal edge. Finally, there is a method in which a time difference is measured from the deviation of the signal edge positions of a plurality of signals under measurement and the sampling frequency.
ところで、上述したオーバーサンプリングを利用した時間間隔測定では、ビットストリームから信号エッジを検出する段階と、被測定信号間の信号エッジ位置ずれを求める段階の2つで、検索処理が必要となる。すなわち、信号エッジを検出する段階では、ビットストリームの最初のビットから、隣合うビットとの値の比較を順次行い、ビットの値の変化する信号エッジの位置を求める検索処理を行う。また、信号エッジ位置のずれを求める段階では、基準となる第1の被測定信号の信号エッジと対応する第2の被測定信号の信号エッジの位置を特定するための検索処理が必要となる。これらの検索処理は、同一処理を多数回にわたって繰返し実行するため、非常に多くの処理時間が必要となる。この処理時間の増加は、測定時間の増加につながる。このため、かかる検索処理を伴わない時間間隔測定方法が求められていた。 By the way, in the time interval measurement using the oversampling described above, search processing is required in two stages, that is, a stage where a signal edge is detected from a bit stream and a stage where a signal edge position shift between signals under measurement is obtained. That is, in the stage of detecting a signal edge, the value of the bit stream is sequentially compared from the first bit of the bit stream, and search processing for obtaining the position of the signal edge where the bit value changes is performed. Further, at the stage of obtaining the shift of the signal edge position, a search process is required for specifying the position of the signal edge of the second signal under measurement corresponding to the signal edge of the first signal under measurement serving as a reference. Since these search processes repeatedly execute the same process many times, a very long processing time is required. This increase in processing time leads to an increase in measurement time. Therefore, a time interval measurement method that does not involve such a search process has been demanded.
上述した課題は、クロック信号に同期してデータ信号を出力するデバイスの、前記クロック信号の信号エッジと前記データ信号の信号エッジとの時間間隔を測定する測定方法であって、前記クロック信号を、前記クロック信号の周波数の整数倍のサンプリング周波数でサンプリングして、前記クロック信号の前記信号エッジのタイミングを示すクロック信号エッジビットストリームを生成する第1のステップと、前記第1のステップのサンプリングと同じタイミングで、前記データ信号をサンプリングして、前記データ信号の前記信号エッジのタイミングを示すデータ信号エッジビットストリームを生成する第2のステップと、前記クロック信号の半周期分の前記クロック信号エッジビットストリームと、前記半周期分の前記クロック信号エッジビットストリームに対応する前記データ信号エッジビットストリームとの商を求める第3のステップと、前記商の2を底とする対数と前記サンプリング周波数との積から、前記時間間隔を求める第4のステップとを含むことを特徴とする測定方法、およびこれを用いた装置等により解決される。 The problem described above is a measurement method for measuring a time interval between a signal edge of the clock signal and a signal edge of the data signal of a device that outputs a data signal in synchronization with the clock signal, and the clock signal is A first step of sampling at a sampling frequency that is an integer multiple of the frequency of the clock signal to generate a clock signal edge bit stream that indicates the timing of the signal edge of the clock signal, and the same sampling as in the first step A second step of sampling the data signal at a timing to generate a data signal edge bit stream indicating the timing of the signal edge of the data signal; and the clock signal edge bit stream corresponding to a half cycle of the clock signal And the clock signal error for the half cycle. A third step of obtaining a quotient of the data signal edge bit stream corresponding to a dibit stream, and a fourth step of obtaining the time interval from a product of a logarithm with the quotient of 2 and the sampling frequency, It is solved by a measurement method characterized by including the above, an apparatus using the same, and the like.
時間間隔測定における繰返処理を大幅に削減し、迅速な測定が可能となる。 Repetitive processing in time interval measurement is greatly reduced, and quick measurement is possible.
以下、図面参照下に、本発明の代表的な実施例を示す。
図1は、本発明にかかる時間間隔測定装置10の概略構成図である。時間間隔測定装置10は、被測定信号14A、14Bのサンプリングタイミングを決定するサンプリング信号14Cを発振するサンプリング信号発振器11と、サンプリング信号14Cに基づいて被測定信号14A、14Bのサンプリングを行うサンプラ12と、サンプリングデータを処理して時間間隔を求める情報処理装置13と、時間間隔測定装置10の動作を制御する制御装置15で構成される。サンプラ12は、サンプリング信号発振器11と情報処理装置13とにデータバスを通じて接続されている。また、制御装置15は、サンプリング信号発振器11とサンプラ12と情報処理装置13に接続され、それぞれの動作を制御する。情報処理装置13は、マイクロプロセッサ(MPU)13Aとメモリ13Bで構成されている。また、制御装置15には、コンピュータの機能を有し、記録媒体であるハードディスクが組み込まれている。該ハードディスクには、時間間隔測定方法をコンピュータで機能させるためのプログラムが格納されている。
Hereinafter, typical embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a schematic configuration diagram of a time
サンプラ12には、装置外部より、被測定デバイス21からのデータ信号14Bと、クロック信号発振器20から被測定デバイス21のデータ入出力タイミングを決定するクロック信号14Aとが入力される。なお、クロック信号14Aがデバイス21内部で発振される場合には、デバイス21からクロック信号14Aとデータ信号14Bの2つの信号をサンプラ12に供給するように構成することになる。
The
また、本実施例の時間間隔測定装置10では、情報処理装置13とは別に制御装置15を設けているが、両者は必ずしも別構成である必要はない。例えば、情報処理装置13のメモリ13B内に時間間隔測定方法の制御プログラムを格納しておき、当該プログラムをMPU13Aで実行することによりサンプリング信号発振器11やサンプラ12を制御するように構成してもよい。
Moreover, in the time
次に、時間間隔測定装置10の動作について、図1の概略構成図および図3の動作フローチャート参照下に詳細に説明を行う。以下の説明では、動作周波数(クロック信号14Aの発振周波数)が250MHzのDDR−SRAMのセットアップ時間の測定(クロック信号14Aとデータ信号14Bとの信号時間間隔測定)を例にとり説明を行う。
Next, the operation of the time
まず、制御装置15が、サンプリング信号発振器11の発振周波数を、クロック信号14Aの整数倍の周波数に設定する(ステップ30)。本実施例では、サンプリング信号14Cを、クロック信号14Aの周波数250Mzの16倍の4GHz(周期250ps)に設定した。次に、サンプラ12が、クロック信号14Aとデータ信号14Bとを、それぞれサンプリング信号14Cの1周期毎に1サンプリングの割合で繰返しサンプリングを行い、サンプリング値をメモリ13Bに格納する。このとき、サンプリング数は、クロック信号14Aとサンプリング信号14Cとの周波数比の整数倍とする。本実施例では、周波数比は16であるため、最低限16サンプリング行えばよいが、測定精度を確保するためには周波数比の数倍〜数十倍のサンプリング数をとって平均値を求めることが望ましい。本実施例では、サンプリング数を周波数比の5倍の80に設定した。このとき、メモリ13Bに格納されたサンプリング値のデータ列をビットストリームと呼ぶ。本明細書では、クロック信号14Aのビットストリームをクロック信号ビットストリームと、データ信号14Bのビットストリームをデータ信号ビットストリームと呼ぶ。
First, the
次に、情報処理装置13が、メモリ13B内に格納されたサンプリングデータ(クロック信号ビットストリームとデータ信号ビットストリーム)から、クロック信号14Aとデータ信号14Bとの時間間隔、すなわちセットアップ時間を算出するよう、制御装置15が制御を行う。この算出は、以下のような工程で行われる。
Next, the
まず、サンプリングデータの先頭から、周波数比の半分の数のデータを取得する。本実施例では周波数比は16であるから、メモリ13Bに格納されているクロック信号ビットストリームとデータ信号ビットストリームから各々先頭8ビットを取得する(ステップ32)。取得した8ビットのクロック信号ビットストリームの中には信号エッジ(立ち上がりまたは立ち下がり)が1つ含まれている。かかる信号エッジは、ビットの値が0から1、または1から0に変化したタイミングを捉えることにより検出ができるが、各ビットの値をビットストリームの先頭から順次検索すると処理時間がかかる。 First, the data of half the frequency ratio is acquired from the beginning of the sampling data. In this embodiment, since the frequency ratio is 16, the first 8 bits are obtained from the clock signal bit stream and the data signal bit stream stored in the memory 13B (step 32). The acquired 8-bit clock signal bit stream includes one signal edge (rising or falling). Such a signal edge can be detected by capturing the timing at which the bit value changes from 0 to 1 or from 1 to 0. However, if the value of each bit is sequentially searched from the beginning of the bit stream, processing time is required.
そこで、取得したビットストリームと、該ビットストリームを1ビットだけシフトした遅延ビットストリームとの排他的論理和(EXOR)をとることにより、信号エッジのビットを1とし、他のビットを0とする信号エッジビットストリームを生成する(ステップ33)。例えば、図5のように、クロック信号ビットストリームが00111111の場合、遅延クロック信号ビットストリームは00011111、両者の排他的論理和(EXOR)は00100000なり、ビットの値が0から1となる先頭から3ビット目のビットの値のみが1となり、他のビットの値が0となるクロック信号エッジビットストリームが生成される。 Therefore, by taking exclusive OR (EXOR) of the acquired bit stream and the delayed bit stream obtained by shifting the bit stream by 1 bit, the signal edge bit is set to 1 and the other bits are set to 0. An edge bit stream is generated (step 33). For example, as shown in FIG. 5, when the clock signal bit stream is 00111111, the delayed clock signal bit stream is 00011111, the exclusive OR (EXOR) of the two is 00100000, and the bit value is 3 from the beginning from 0 to 1. A clock signal edge bit stream in which only the value of the bit of the bit becomes 1 and the value of the other bits becomes 0 is generated.
同様に、ステップ32で取得されたデータ信号ビットストリームも、1ビットシフトした遅延データ信号ビットストリームとの排他的論理和(EXOR)をとることにより、データ信号エッジビットストリームを生成する。データ信号は、クロック信号のように周期的に変化する信号ではない。従って、データ値が前のデータ値と同じ場合には信号が変化しないため信号エッジがなく、データ信号エッジビットストリームの全てのビットの値は0となる。この場合には、クロック信号の信号エッジとデータ信号の信号エッジとの時間間隔を算出することはできない。そこで、算出処理の前に、取得した8ビットのデータ信号エッジビットストリームを8桁の2進数と捉えて、その値が0であるか否かの判定することによって、信号エッジの有無を判定する(ステップ34)。0である場合には、信号エッジは存在しないと判定し、時間差を測定せずに次の処理(ステップ37)を行う。
Similarly, the data signal edge bit stream is generated by taking the exclusive OR (EXOR) with the delayed data signal bit stream shifted by 1 bit in the data signal bit stream acquired in
取得した8ビットのデータ信号ビットストリームに信号エッジが存在する場合には、クロック信号エッジビットストリームとデータ信号エッジビットストリームを、それぞれ8桁の2進数と捉えて、データ信号エッジビットストリームをクロック信号エッジビットストリームで割って商を求め、求めた商を2を底とする対数をとる(ステップ35)。これにより、検索処理を行うことなく、クロック信号エッジビットストリームの信号エッジと、データ信号エッジビットストリームの信号エッジとが何ビット分ずれているかを求めることができる。例えば、クロック信号エッジビットストリームが00100000、データ信号エッジビットストリームが10000000の場合は、以下のように計算となる。 When a signal edge exists in the acquired 8-bit data signal bit stream, the clock signal edge bit stream and the data signal edge bit stream are each regarded as an 8-digit binary number, and the data signal edge bit stream is converted into a clock signal. A quotient is obtained by dividing by the edge bitstream, and a logarithm with the obtained quotient as the base is taken (step 35). As a result, it is possible to determine how many bits the signal edge of the clock signal edge bitstream is shifted from the signal edge of the data signal edge bitstream without performing a search process. For example, when the clock signal edge bit stream is 00100000 and the data signal edge bit stream is 10000000, the calculation is as follows.
サンプリングデータは周期250psのサンプリング信号でサンプルされたデータであるから、信号エッジのずれ量とサンプリング周期(250ps)との積を求めることにより、クロック信号とデータ信号の信号エッジの時間間隔(セットアップ時間)を求めるできる(ステップ36)。例えば、ずれ量が2の場合には、2×250ps=500psの時間間隔となる。 Since the sampling data is data sampled with a sampling signal having a period of 250 ps, the time interval between the clock signal and the signal edge of the data signal (setup time) is obtained by obtaining the product of the deviation amount of the signal edge and the sampling period (250 ps). ) Can be obtained (step 36). For example, when the deviation amount is 2, the time interval is 2 × 250 ps = 500 ps.
以上の処理で時間間隔を求めることができるが、デバイスの試験では、セットアップ時間の測定とともに、デバイスから出力されたデータ値も確認することが一般的であるため、時間間隔測定装置10は、上述した信号エッジの時間間隔測定とともに、データ値の取得も行っている(ステップ37)。データ値の取得方法は、図6のように、クロック信号エッジビットストリームとデータ信号ビットストリームの論理積を求め、この論理積を8桁の2進数と捉えて0か否かを判定することにより行う。デバイス21から出力されたデータ値が1である場合には、クロック信号の信号エッジと同時にサンプリングされたデータ信号のビットの値が1であるため、論理積は0とならない。他方、デバイス21から出力されたデータ値が0である場合には、論理積の各ビットは全て0となる。このような論理積のゼロ判定により、信号エッジに対応するデータ信号ビットストリームのビットの値を検索処理で求めるよりも高速に、デバイス21から出力されたデータ値を求めることができる。取得されたデータ値は、メモリ13Bに格納される。
Although the time interval can be obtained by the above processing, in the device test, the data value output from the device is generally confirmed together with the measurement of the setup time. In addition to the time interval measurement of the signal edge, the data value is also acquired (step 37). As shown in FIG. 6, the data value is acquired by calculating the logical product of the clock signal edge bit stream and the data signal bit stream, and determining whether the logical product is 0 by taking the logical product as an 8-digit binary number. Do. When the data value output from the
ステップ32からステップ37までの動作で、8ビット分(クロック信号半周期分)の信号エッジ測定が終了する。同様な処理を、メモリ13B内に未処理のビットストリームが無くなるまで繰返す(ステップ38)。本実施例の場合、80サンプリングを行っているため、ステップ32からステップ37までの信号エッジ時間間隔測定およびデータ値取得処理を10回繰返すことになる。最後に、測定した信号エッジの時間間隔の平均値と分散(ばらつき)を計算して、メモリセル1つ分のセットアップ時間測定を終了する(ステップ39)。
With the operations from
図4に繰返しの3回目までの処理結果の例を示す。最初の繰返し(先頭8ビット、クロック信号の最初の半周期)では、クロック信号の信号エッジは3ビット目、データ信号の信号エッジは1ビット目であるため、信号エッジビットストリームの商の対数は2となり、信号エッジ時間間隔は500psとなる。2回目の繰返しでは、データ信号が変化しないため、データ信号エッジビットストリームの各ビットは全て0となる。このため、信号エッジなしと判定されて、時間間隔測定は行われない。3回目の繰返しでは、クロック信号の信号エッジは3ビット目、データ信号の信号エッジは2ビット目であるため、信号エッジビットストリームの商の対数は1となり、信号エッジ時間間隔は250psとなる。 FIG. 4 shows an example of processing results up to the third repetition. In the first repetition (first 8 bits, the first half cycle of the clock signal), the signal edge of the clock signal is the third bit and the signal edge of the data signal is the first bit, so the logarithm of the quotient of the signal edge bit stream is 2 and the signal edge time interval is 500 ps. In the second iteration, since the data signal does not change, all the bits of the data signal edge bit stream become 0. For this reason, it is determined that there is no signal edge, and time interval measurement is not performed. In the third iteration, since the signal edge of the clock signal is the third bit and the signal edge of the data signal is the second bit, the logarithm of the quotient of the signal edge bit stream is 1, and the signal edge time interval is 250 ps.
なお、DDR−SRAMには複数のメモリセル(良否検査用のメモリセルの場合もある)があるため、上述した時間間隔測定を各メモリセルごとに繰返し行い、その結果からDDR−SRAMのセットアップ時間が仕様の範囲内に入っているかを判定することになる。また、ステップ37で取得したデータ値と、本実施例で説明した測定を行う前にSRAMに書き込んだデータ値を比較することにより、データが正確に書き込み/読み出しされているかを判定することができる。
Since the DDR-SRAM has a plurality of memory cells (may be a memory cell for pass / fail inspection), the time interval measurement described above is repeated for each memory cell, and the setup time of the DDR-SRAM is determined from the result. Is determined to be within the specification. Further, by comparing the data value acquired in
以上、本発明に係る技術的思想を特定の実施例を参照しつつ詳細にわたり説明したが、本発明の属する分野における当業者には、請求項の趣旨及び範囲から離れることなく様々な変更及び改変を加えることが出来ることは明らかである。例えば、本発明に係る時間間隔測定方法は、DDR−SRAMのセットアップ時間測定に限られず、アナログ・デジタル変換器、MPU、通信インターフェース用デバイスなど、クロック信号に同期してデータ信号を出力するデジタルデバイスの、クロック信号とデータ信号の信号エッジの時間間隔を測定する方法として広く利用することが可能である。 Although the technical idea according to the present invention has been described in detail with reference to specific embodiments, various changes and modifications can be made by those skilled in the art to which the present invention belongs without departing from the spirit and scope of the claims. It is clear that can be added. For example, the time interval measurement method according to the present invention is not limited to the DDR-SRAM setup time measurement, and is a digital device that outputs a data signal in synchronization with a clock signal, such as an analog / digital converter, an MPU, or a communication interface device. It can be widely used as a method for measuring the time interval between signal edges of a clock signal and a data signal.
10 時間間隔測定装置
11 サンプリング信号発振器
12 サンプラ
13 情報処理装置
14A クロック信号
14B データ信号
21 デバイス
10 Time
Claims (6)
前記クロック信号を、前記クロック信号の周波数の整数倍のサンプリング周波数でサンプリングして、前記クロック信号の前記信号エッジのタイミングを示すクロック信号エッジビットストリームを生成する第1のステップと、
前記第1のステップのサンプリングと同じタイミングで、前記データ信号をサンプリングして、前記データ信号の前記信号エッジのタイミングを示すデータ信号エッジビットストリームを生成する第2のステップと、
前記クロック信号の半周期分の前記クロック信号エッジビットストリームと、前記半周期分の前記クロック信号エッジビットストリームに対応する前記データ信号エッジビットストリームとの商を求める第3のステップと、
前記商の2を底とする対数と前記サンプリング周波数との積から、前記時間間隔を求める第4のステップとを含むことを特徴とする測定方法。 A device for outputting a data signal in synchronization with a clock signal, a measurement method for measuring a time interval between a signal edge of the clock signal and a signal edge of the data signal,
Sampling the clock signal at a sampling frequency that is an integer multiple of the frequency of the clock signal to generate a clock signal edge bitstream that indicates the timing of the signal edge of the clock signal;
A second step of sampling the data signal at the same timing as the sampling of the first step to generate a data signal edge bitstream indicating the timing of the signal edge of the data signal;
A third step of obtaining a quotient of the clock signal edge bit stream for a half cycle of the clock signal and the data signal edge bit stream corresponding to the clock signal edge bit stream for the half cycle;
And a fourth step of obtaining the time interval from the product of the logarithm of the quotient of 2 and the sampling frequency.
前記クロック信号を前記サンプリング周波数でサンプリングして、クロック信号ビットストリームを生成する第5のステップと、
前記クロック信号ビットストリームと、前記クロック信号ビットストリームを1ビットシフトした遅延クロック信号ビットストリームとの排他的論理和を求めることにより、前記クロック信号エッジビットストリームを生成する第6のステップとを含み、かつ、前記第2のステップが、
前記データ信号を前記サンプリング周波数でサンプリングして、データ信号ビットストリームを生成する第7のステップと、
前記データ信号ビットストリームと、前記データ信号ビットストリームを1ビットシフトした遅延データ信号ビットストリームとの排他的論理和を求めることにより、前記データ信号エッジビットストリームを生成する第8のステップとを含むことを特徴とする請求項1記載の測定方法。 The first step comprises:
Sampling the clock signal at the sampling frequency to generate a clock signal bitstream;
A sixth step of generating the clock signal edge bitstream by obtaining an exclusive OR of the clock signal bitstream and a delayed clock signal bitstream obtained by shifting the clock signal bitstream by 1 bit; And the second step comprises:
A seventh step of sampling the data signal at the sampling frequency to generate a data signal bitstream;
And an eighth step of generating the data signal edge bitstream by obtaining an exclusive OR of the data signal bitstream and a delayed data signal bitstream obtained by shifting the data signal bitstream by 1 bit. The measurement method according to claim 1.
前記クロック信号エッジビットストリームのエッジ位置に対応する前記データ信号エッジビットストリームのビットの値から、前記デバイスから出力されたデータ値を判別する第9のステップを含むことを特徴とする請求項1または2記載の測定方法。 The measurement method according to claim 1 or 2, further comprising:
The method according to claim 1, further comprising: determining a data value output from the device from a value of a bit of the data signal edge bitstream corresponding to an edge position of the clock signal edge bitstream. 2. The measuring method according to 2.
前記クロック信号の整数倍の周波数のサンプリング信号を発振する信号発振器と、
前記サンプリング信号のタイミングに基づいて、前記クロック信号と前記データ信号をサンプリングして、それぞれのクロック信号ビットストリームおよびデータ信号ビットストリームを生成するサンプリング手段と、
前記クロック信号の所定の半周期分の、前記クロック信号ビットストリームと前記データ信号ビットストリームから、それぞれの信号の前記信号エッジ位置を示すクロック信号エッジビットストリームとデータ信号エッジビットストリームを生成し、かつ、前記クロック信号エッジビットストリームと前記データ信号エッジビットストリームとの商の2を底とする対数と、前記サンプリング周波数との積から、前記時間間隔を求める情報処理手段とを備えた測定装置。
A measuring device for measuring a time interval between a signal edge of the clock signal and a signal edge of the data signal of a device that outputs a data signal in synchronization with a clock signal,
A signal oscillator for oscillating a sampling signal having a frequency that is an integral multiple of the clock signal;
Sampling means for sampling the clock signal and the data signal based on the timing of the sampling signal to generate respective clock signal bit streams and data signal bit streams;
Generating a clock signal edge bit stream and a data signal edge bit stream indicating the signal edge position of each signal from the clock signal bit stream and the data signal bit stream for a predetermined half period of the clock signal; and And an information processing means for determining the time interval from the product of the logarithm of the quotient of the clock signal edge bit stream and the data signal edge bit stream, and the sampling frequency.
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