JP2006319032A - 積層型ダイオード、ダイオード装置およびその製造方法 - Google Patents
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Abstract
【課題】製造工程を簡単化した積層型ダイオードを提供する。
【解決手段】下部電極４と上部電極（ＩＴＯ１０）との間に、ｐ型、ｉ型，ｎ型半導体層またはｎ型、ｉ型，ｐ型半導体層を積層した積層型ダイオードにおいて、前記下部電極４の上表面が所定導電型となる元素のドーパントを含んだガス中でプラズマ処理してこのプラズマ処理面上に設けたノンドープ半導体層（５）の前記プラズマ処理面との接触面を前記導電型に形成した構造を有することを特徴とする。
【選択図】 図１
【解決手段】下部電極４と上部電極（ＩＴＯ１０）との間に、ｐ型、ｉ型，ｎ型半導体層またはｎ型、ｉ型，ｐ型半導体層を積層した積層型ダイオードにおいて、前記下部電極４の上表面が所定導電型となる元素のドーパントを含んだガス中でプラズマ処理してこのプラズマ処理面上に設けたノンドープ半導体層（５）の前記プラズマ処理面との接触面を前記導電型に形成した構造を有することを特徴とする。
【選択図】 図１
Description
本発明は、積層型ダイオード、ダイオード装置およびその製造方法に関し、特に容易に製造できるようにした積層型ダイオード、ダイオード装置およびその製造方法に関する。
近年、タブレットＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）と呼ばれる製品が開発され、発売されている。このタブレットＰＣは、表示部である液晶画面の表面に圧力を検知して位置入力ができるタブレットが積層されたものでる。この従来のタブレットＰＣは、位置検出用タブレットとして、２枚の透明電極を形成した透明基板がスペースを空けて電極が対抗するような構造のものを用いている。この構造によれば、圧力が加わって接触した電極の位置を外部回路により検出してパソコンにその位置データを送出することができる。このようなタブレットＰＣでは、液晶画面の上に位置入力用タブレットを積層するため、深窓効果により通常の液晶表示画面が見にくく、また厚く、重いという欠点があった。これらを改善するものとして、特許文献１に開示されたようなＴＦＴ（薄膜トランジスタ）基板に受光素子を作り込んだ従来例１がある。この従来例１は、受光素子が積層型ではないため、その専有面積が大きくなり、またその製造も容易ではない。
また、ＴＦＴ基板に積層型のダイオードを形成した例ではないが、積層型ダイオードの製造方法としては、例えば特許文献２の第１図（図添付せず）に示されるような従来例２が公開されている。このダイオードの製造方法は、まず下部電極を形成した後、リンを含むガス中でプラズマ処理を行う。そして、そのプラズマ処理面上にｎ−ｉ−ｐの３層構造の半導体層を積層する。次に、この半導体層の表面をボロンを含むガス中でプラズマ処理してから上部電極を形成している。プラズマ処理で使われるドーパントは、半導体層にドープされた場合、同じ導電型になるようなドーパントが使用され、半導体層と金属電極のオーミック接触を改善する目的で選ばれている。この従来の積層型ダイオードをＴＦＴ基板に作り込もうとすると、製造時に追加する工程が多くなり、工程が複雑になるという欠点があった。すなわち、ｎ−ｉ−ｐ半導体を連続で成膜しているため、ＴＦＴの半導体層とは別の成膜工程、フォトレジスト工程、エッチング工程、レジスト剥離工程などが必要となっていた。
また、薄膜トランジスタ（ＴＦＴ）の製造方法としては、特許文献３に記載された従来例３がある。図７はこの逆スタガード型のＴＦＴの断面図であり、図８（ａ）〜（ｃ）はその製造工程を説明する断面図である。
この薄膜トランジスタ（ＴＦＴ）は、ガラスからなる基板１ｂ上にＣｒ膜（２００ｎｍ厚）をパターニングしたゲート電極２ａが設けられる。このゲート電極２ａの上に３００ｎｍ厚さの窒化シリコン（ＳｉＮｘ ）膜がゲート絶縁膜３ｂとして設けられる。このゲート電極２ａと対向する位置に、積層された３０ｎｍ厚のノンドープ水素化アモルファスＳｉ層（以下ノンドープａ−Ｓｉ：Ｈ層という）２１と、５ｎｍ厚のｎ＋ 型ａ−Ｓｉ：Ｈ層２２とが薄膜トランジスタ部として島状にパターニングされて設けられる。さらに、Ａｌ膜（５００ｎｍ厚）がパターニングされてドレイン電極２３とソース電極２４がそれぞれ設けられ、ゲート電極２ａと対向するバックチャネル部２５のｎ＋型ａ−Ｓｉ：Ｈ層２２にはボロンも導入され、リン・ボロン混在領域２６となっている。
次に、この薄膜トランジスタの製造方法について図８により説明する。まず、図８（ａ）に示すように、基板１ｂの表面にゲート電極２ａがパターニングされた後、ゲート絶縁膜３ｂとして窒化シリコン膜が３００ｎｍ厚で推積される。さらに、ノンドープａ−Ｓｉ：Ｈ層２１が３００ｎｍ厚及びリンをドープしたｎ＋型ａ−Ｓｉ：Ｈ層２２が５ｎｍ厚それぞれ順次にプラズマＣＶＤ法で推積される。次に、薄膜トランジスタ部を島状分離するためのフォトレジスト２７が形成される。そして、ドライエッチを用いてｎ＋型ａ−Ｓｉ：Ｈ層２２とノンドープａ−Ｓｉ：Ｈ層２１がエッチングされてパターニングされ、フォトレジスト２７は除去される。
次に、図８（ｂ）に示すように、ソース・ドレイン電極用にＡｌ膜が５００ｎｍ厚にスパッタ法で推積される。このＡｌ膜をソース電極２４とドレイン電極２３とにパターニングするため、フォトレジスト２７が形成され、Ａｌエッチャントを用いてウエットエッチングされる、このエッチングにより、それぞれの電極（２３，２４）がパターニングされた後、レジスト２７は除去される。同時にバックチャネル部２５にｎ＋型ａ−Ｓｉ：Ｈ層２２が露出する。
次に、この基板を平行平板型のプラズマ装置に入れ、基板が２５０℃になるよう設定される。このプラズマ装置は、ボロンハライドガス（Ｂ２Ｈ６ガス）を０．３％含有するＡｒガスを導入し、そのガス圧力を２０Ｐａに保つように真空排気しながら、１３．５６ＭＨｚ，０．３Ｗ／ｃｍ２の高周波電力でＢ２Ｈ６プラズマを発生させる。このＢ２Ｈ６プラズマに基板の表面が４分間曝されて、ボロンがドーピングされる。従って、図８（ｃ）に示すように、バックチャネル部２５にリン・ボロン混在領域２６が形成される。
このように簡易な工程により、露出したｎ＋型ａ−Ｓｉ：Ｈ層２２表面をジボランプラズマに曝してボロンをドープすることにより、リン・ボロン混在領域２６にできる。
以上、逆スタガード型について説明したが、順スタガード型の場合は、表面部が酸化シリコン又は窒化シリコンでなる基板をＢ２Ｈ６プラズマに曝してボロンをドーピングした後に、クロム膜又はＩＴＯ膜を被着しパターニングしてソース電極及びドレイン電極及びドレイン電極を形成し、ｎ＋型ａ−Ｓｉ：Ｈ層及びノンドープａ−Ｓｉ：Ｈ層を推積すればよい。
しかし、前述した従来例２では、積層型ダイオードの製造時に、ｎ−ｉ−ｐ半導体を連続で成膜しているため、ＴＦＴの半導体層とは別の成膜工程、フォトレジスト工程、エッチング工程、レジスト剥離工程などが必要となっていた。従って、製造時に追加する工程が多くなり、工程が複雑になるという欠点があった。
また、従来例３では、ＴＦＴの製造工程が示されているが、積層型ダイオードについては記載されていない。
本発明の主な目的は、製造工程を容易にした積層型ダイオード、ダイオード装置およびこれらの製造方法を提供することにある。
本発明の構成は、下部電極と上部電極との間に、ｐ型、ｉ型，ｎ型半導体層またはｎ型、ｉ型，ｐ型半導体層を積層した積層型ダイオードにおいて、前記下部電極の上表面が所定導電型となる元素のドーパントを含んだガス中でプラズマ処理しこのプラズマ処理面上に設けたノンドープ半導体層の前記プラズマ処理面との接触面を前記導電型に形成した構造を有することを特徴とする。
本発明において、前記ノンドープ半導体層上には、前記導電型とは逆の導電型になる元素をドープした上部半導体層が形成され、上部電極が前記上部半導体層上に形成されることができ、また、下部電極、上部電極が、金属膜あるいは化合物半導体膜からなことができ、また、下部電極または上部電極の少なくとも一方が透明電極からなることができる。
本発明のダイオード装置の他の構成は、前述の積層型ダイオードの下部電極の下側に遮光膜を設けたことを特徴とする。本発明において、遮光膜が透明絶縁性基板上に設けられることができる。
本発明の他の構成は、透明絶縁性基板上にダイオードをマトリクス状に配置されたダイオード基板において、前記透明絶縁性基板上に下部電極を形成し、この下部電極の上表面が所定の導電型となる元素のドーパントを含んだガス中でプラズマ処理しこのプラズマ処理面上に設けたノンドープ半導体層の前記プラズマ処理面との接触面を前記導電型に形成した構造を有することを特徴とする。
本発明において、ダイオードが、ノンドープ半導体層上に形成され前記導電型とは逆の導電型になる元素をドープした上部半導体層と、前記第上部導体層上に形成された上部電極とを含むことができる。
本発明の他の構成は、透明絶縁性基板上に複数の薄膜トランジスタ（ＴＦＴ）、ダイオードおよび画素領域をそれぞれ配置したＴＦＴ基板において、前記ダイオードが、前記透明絶縁性基板上に形成した下部電極と、この下部電極の上表面が所定の導電型となる元素のドーパントを含んだガス中でプラズマ処理しこのプラズマ処理面上に設けたノンドープ半導体層の前記プラズマ処理面との接触面を前記導電型に形成した構造を有することを特徴とする。
本発明において、下部電極が、透明絶縁性基板上に形成した遮光膜と、前記遮光膜の上に形成した絶縁膜とを介して、前記絶縁膜の上に形成されることができ、また、ダイオードが、ノンドープ半導体層上に形成され前記導電型とは逆の導電型になる元素をドープした上部半導体層と、前記上部半導体層上に形成された上部電極とを含むことができ、また、遮光膜が画素領域上の画素電極と部分的に重なることにより、前記遮光膜が前記画素領域の遮光膜を兼ねていることができる。
本発明のさらに他の構成は、下部電極と上部電極との間に、ｐ型、ｉ型，ｎ型半導体層またはｎ型、ｉ型，ｐ型半導体層を積層した積層型ダイオードの製造方法において、前記下部電極上を所定の導電型となる元素のドーパントを含んだガス中でプラズマ処理しこのプラズマ処理面上に設けたノンドープ半導体層の前記プラズマ処理面との接触面を前記導電型に形成することを特徴とする。
本発明において、透明絶縁性基板に下部電極を形成する工程と、前記下部電極上を所定の導電型となる元素のドーパントを含んだガス中でプラズマ処理する工程と、前記プラズマ処理した前記下部電極上にノンドープ半導体層を形成しこのノンドープ半導体層の前記プラズマ処理面との接触面を前記導電型にする工程と、前記ノンドープ半導体層上に前記ドーパントとは逆の導電型になる元素をドープした上部半導体層を積層する工程と、前記上部半導体層上に上部電極を形成する工程とを有することができ、また、下部電極、上部電極が金属膜あるいは化合物半導体膜からなることができる。
本発明の別の構成は、透明絶縁性基板上に受光用ダイオードをマトリクス状に配置したダイオード基板の製造方法において、前記透明絶縁性基板上に下部電極を形成し、この下部電極上を所定の導電型となる元素のドーパントを含んだガス中でプラズマ処理し、このプラズマ処理面上にノンドープ半導体層を形成し、前記ノンドープ半導体層のプラズマ処理面との接触面を前記導電型に形成することを特徴とする。
本発明において、前記ノンドープ半導体層上に前記ドーパントとは逆の導電型になる元素をドープした上部半導体層を積層するする工程と、前記上部半導体層上に上部電極を形成する工程とを含むことができ、また、下部電極、上部電極が金属膜あるいは化合物半導体膜からなることができる。
本発明のまた別の構成は、透明絶縁性基板上に複数の薄膜トランジスタ（ＴＦＴ）を配置したＴＦＴ基板の製造方法において、前記ダイオードは、前記透明絶縁性基板上に下部電極を形成し、この下部電極の上表面が所定の導電型となる元素のドーパントを含んだガス中でプラズマ処理し、このプラズマ処理面上にノンドープ半導体層を形成し、前記ノンドープ半導体層のプラズマ処理面との接触面を前記導電型に形成することを特徴とする。
本発明において、透明絶縁性基板上に遮光膜を形成し、前記遮光膜上に絶縁膜を形成し、前記絶縁膜上に下部電極を形成すことができ、また、ダイオードの製造時には、前記ノンドープ半導体層上に前記ドーパントとは逆の導電型になる元素をドープした上部半導体層を積層するする工程と、前記上部半導体層上に上部電極を形成する工程とを含むことができ、また、積層型ダイオードの下部電極あるいは上部電極の少なくとも一方が酸化物半導体からなることができる。
本発明のさらに別の構成は、透明絶縁性基板上に複数のＴＦＴを形成する場合に用いられるフォトマスクにおいて、少なくとも前記ＴＦＴのドレイン配線に対応した部分が入射光に対して遮光性のパターンで形成され、少なくとも前記ＴＦＴのチャネル部に対応した部分が入射光に対して透過性のパターンで形成され、その他の領域の部分が入射光に対して半透過性のパターンで形成されたことを特徴とする。
本発明において、前述したＴＦＴ基板の製造時に使用されることができる。
以上説明したように、本発明によれば、下部電極を得たい半導体型のドーパントを含んだガス中でプラズマ処理することにより、その上に積層されるノンドープ半導体層に得たい半導体型層を、容易に形成することができる。しかも下部電極があるところだけ選択的に形成することが容易にできるという効果がある。
次に図面により本発明の実施形態を説明する。図１は本発明の一実施形態を説明するＴＦＴ基板の断面図で、ＴＦＴ１１と受光用ダイオード１２とコンタクト１６の部分の断面を示している。図２はこのＴＦＴ基板のレイアウトを示す平面図である。本実施形態では、受光用ダイオード１２が積層型ダイオードとなっている。
本実施形態において、受光用ダイオード１２は、図１に示すように、下部電極４を得たい導電型となる元素のドーパントを含んだガス中でプラズマ処理することにより、このプラズマ処理面上に設けたノンドープ半導体層（アイランド５の下層）のプラズマ処理面との接触面を得たい導電型の半導体領域に形成することができる。
通常、ノンドープ半導体層の表面は、ドーパントを含んだガス中でプラズマ処理しても実用になる不純物半導体層を得ることは難しい。しかし、下部電極４をドーパントを含んだガス中でプラズマ処理して、その後ＣＶＤなどで半導体層を成長させると比較的容易に実用になる不純物半導体層を得ることができる。この場合、不純物半導体層は、下部電極があるところだけ選択的に形成することができる。
なお、積層型ダイオードを形成するために、ノンドープ半導体層上には、プラズマ処理面の導電型とは逆の導電型になる元素をドープした上部半導体層が形成され、この上部半導体層上に上部電極（ＩＴＯ１０）が形成される。
ＴＦＴ基板は、図２に示すように、ＴＦＴ（薄膜トランジスタ）１１と、受光用ダイオード１２と、表示面を形成する画素領域１３とを基板１上にマトリクス状に配置した構成である。画素領域１３は、その表面が透明電極のＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｃｉｄｅ）１０ａからなり、また、受光用ダイオード１２の上部電極もＩＴＯ１０からなる。ＴＦＴ１１は、表示面のＩＴＯ１０ａとコンタクト１６を介して接続される。受光用ダイオード１２は、下部電極４上にアイランド５を設けこのアイランド５上に上部電極となるＩＴＯ１０を設けて積層型ダイオードに形成される。
図１において、受光用ダイオード１２は、ガラスあるいはプラスチックからなる基板１上に、遮光膜（ゲート電極２）となるＣｒ膜（２００ｎｍ厚）をパターニングして設けられる。そして、遮光膜２の上に３００ｎｍ厚さの窒化シリコン（ＳｉＮｘ）膜をゲート絶縁膜３として設ける。このゲート電極２と対向する位置にゲート絶縁膜３を介してＣｒ膜の下部電極４を設ける。この下部電極４表面にボロンを含むガス（例えばジボラン：Ｂ２Ｈ６）でプラズマ処理が行われる。このプラズマ処理面上にノンドープ半導体層（ノンドープ水素化アモルファスシリコン）を形成する。この際、プラズマ処理面と接触するノンドープ半導体層の接触面にＰ型半導体領域が形成される。
ここでは、プラズマ処理面上にノンドープ水素化アモルファスシリコンとリンドープＮ＋アモルファスシリコンのＮ型半導体層を成膜してアイランド５を形成する。このアイランド５上にパッシベーション膜８を設ける。このパッシベーション膜８にコンタクトホール９を形成し、このコンタクトホール９に上部電極となるＩＴＯ１０を設けて、受光用ダイオード１２を形成する。なお、下部電極４がＣｒ膜のような金属膜の場合は、下部電極自体が遮光膜となるので、遮光膜（ゲート電極２）を省略する事もできる。
また、アイランド５は、ＣＶＤでノンドープ水素化アモルファスシリコンを約２００ｎｍ堆積させ、続いてリンドープ水素化アモルファスシリコンを約５０ｎｍ堆積させる。そして、通常のフォトレジスト工程とＲＩＥ（リアクティブ・イオン・エッチング）工程により所定形状のアイランド５に形成される。
このプラズマ処理した下部電極４の表面に、ノンドープアモルファスシリコンとリンドープＮ＋アモルファスシリコンを成膜することは、ＴＦＴ工程に下部電極形成工程、プラズマ処理工程の２工程を追加することである。本実施形態では、これら２工程を追加することにより、受光用ダイオード、太陽電池などをＴＦＴ基板に作り込むことができる。
また、受光用ダイオードとしては、下部電極４または上部電極（ＩＴＯ１０）の少なくとも一方を透明電極とする必要がある。そのため、図１では上部電極を透明電極（ＩＴＯ１０）とし、下部電極４を遮光膜としている。なお、ダイオードの下部電極４に透明電極を用いることもあるが、この場合には、ダイオードの下部電極４の下側に必要に応じて遮光膜が設けられる。
次に図３（ａ）〜（ｄ），図４（ａ）〜（ｄ）は、本発明の第１の実施例として積層型ダイオードを含むＴＦＴ基板の製造工程を説明する断面図である。なお、図３の工程では、ゲート電極２と同時に形成される受光用ダイオード１２の遮光膜（２）がある場合を説明している。
まず、図３（ａ）のように、ガラスあるいはプラスチック基板１に、ゲート電極２となる金属、例えばＣｒを約２００ｎｍスパッタで成膜する。この金属のゲート電極２は、ダイオード部では遮光膜（２）となる。ゲート電極２は、例えばＣｒを約２００ｎｍスパッタで成膜した後、通常のフォトレジスト工程でゲート電極あるいは遮光膜として残す部分にレジストを選択的に残す。このレジストを残したＣｒ膜を、例えば硝酸セリウム系エッチング液でエッチングし、ゲート電極あるいは遮光膜部分のＣｒ膜が残る。その後に、レジストを剥離することにより、ゲート電極あるいは遮光膜部分が形成される。
次に、図３（ｂ）のように、ゲート絶縁膜３となる窒化膜約３００ｎｍを、ＣＶＤにより成膜する。このゲート絶縁膜３は、酸化膜１００ｎｍと窒化膜２００ｎｍのように積層しても良く、ゲート絶縁膜３を使った容量の設計・調整やゲート絶縁膜の透過率設計、ゲート絶縁膜のピンホール防止などを目的に用いられる場合がある。
次に、図３（ｃ）のように、例えばＣｒを約１００ｎｍスパッタで成膜し、フォトレジスト工程、エッチング工程、剥離工程を経てダイオードの下部電極４を形成する。この下部電極４は、Ｃｒなどの金属のほかＩＴＯ、ＳｎＯ２ 、ＺｎＯ、ＣｕＡｌＯ２、ＳｒＣｕ２Ｏ２などの酸化物半導体や化合物半導体を用いることもできる。この下部電極の材質としては、通常、透明電極は金属電極よりも抵抗が大きいので、透明電極を入射光側に使うのが一般的である。わざわざ透明電極にする必要がない下部電極を透明電極にする例は殆ど無い。しかし、本実施例のように、下部電極表面をプラズマ処理する場合、金属電極よりも透明電極の方が接合を作りやすくなる。
また、ＴＦＴ基板と組み合わせずダイオードだけを形成する場合、下部電極４に遮光を必要とする場合は金属膜とし、遮光に必要な厚さの金属膜が選ばれる。この下部電極を金属で作る場合は、遮光を兼ねるので、遮光層を省略することもできる。
次に、図３（ｄ）のように、基板１の全面をボロンを含んだガス（例えばジボランＢ２Ｈ６）中でプラズマ処理をする。なお、下部電極４の上にＮ型の半導体層を形成したい場合はリンを含んだガス（例えば、フォスフィンＰＨ３）中でプラズマ処理が行われる。このプラズマ処理は、下部電極４をパターニング後行うが、成膜後パターニング前に行うことも可能である。
次に、図４（ａ）のように、ＣＶＤでノンドープ水素化アモルファスシリコンを約２００ｎｍ堆積させ、続けてリンドープ水素化アモルファスシリコンを約５０ｎｍ堆積させる。そして、通常のフォトレジスト工程とＲＩＥ（リアクティブ・イオン・エッチング）工程によりアイランド５を形成する。このアイランド５の半導体層としては、水素化アモルファスシリコンを例にしたが、微結晶シリコンや多結晶シリコンでも同様に適用可能である。
続いて、図４（ｂ）のように、ドレイン電極６として、例えば、Ｃｒを約１４０ｎｍスパッタで成膜する。この場合、フォトレジスト７を約２μｍ塗布し、露光・現像する。この場合に使用するフォトマスク（図示せず）は、ＴＦＴのチャネル部に対応した部分が透明、ＴＦＴのドレイン電極６に対応した部分が遮光膜、これらチャネル部、ドレイン電極以外の部分が半透明膜になっているハーフトーンマスクを使用する。このフォトマスクのハーフトーンマスクの半透明膜は、透過率が４０％程度であることが好ましい。また、フォトマスクのハーフトーンマスクは、半透明膜ではなくとも、露光機で解像できないような微細なパターンでも３段階のレジスト厚を得ることができる。
このようなフォトマスクを用いることにより、チャネル部のレジストは除去され、ドレイン電極６の部分のレジストは厚く残り、これら以外のレジストは薄く残る。この状態で、チャネル部のＣｒを硝酸セリウム系エッチング液でエッチングする。その後、チャネル部のＮ＋層をＳＦ６系のガスでドライエッチングし、チャネル部の掘り込みＢを形成する。レジストをアッシングあるいは再現像してハーフトーンマスクの半透明膜に対応した厚さが薄いレジストを除去し、この下の部分のＣｒを除去する。そして、レジストが残っているドレイン電極に相当する部分のＣｒを残してドレイン電極６を形成する（図４（ｂ）の状態）。
そしてレジスト７を剥離した後、図４（ｃ）のように、パッシベーション膜８として、窒化膜１５０ｎｍをＣＶＤにより堆積させる。このパッシベーション膜８に、通常のフォトリソグラフ工程とフッ酸系のエッチング液でコンタクトホール９を形成し、レジスト７を除去する。
最後に図４（ｄ）のように、画素電極及びダイオードの上部電極としてＩＴＯ１０を約５０ｎｍスパッタにより成膜する。この際、通常のフォトレジスト工程と王水系エッチング液によりエッチングし、レジスト７を除去して積層ダイオードを形成したＴＦＴ基板が完成する。
このように、下部電極４にプラズマ処理してノンドープ半導体層を成膜してドープト半導体層（５）にしているので、ＴＦＴ工程に下部電極形成工程と、プラズマ処理工程を追加することより、積層型ダイオードを形成したＴＦＴ基板を容易に製造することができる。
図５は本発明の第２の実施例のレイアウトを説明する平面図、図６は図５のＡ−Ａ’に沿った縦断面図である。図５の構造は、受光用ダイオード１２ａをマトリクス状に配置したものである。本実施例は、走査線１４、データ線１５を使って受光用ダイオード１２ａの特性（例えば開放電圧や短絡電流）を読み出すことができるようにしたものである。本実施例は、受光用ダイオード１２ａの下部電極１４が走査線１４と接続されており、また受光用ダイオード１２ａの上部電極１０ｂはコンタクト１６ａを介してデータ線１５と接続されている。
本実施例は、走査線１４、データ線１５の位置に対応した特性をサンプリングすることによって、Ｘ線の２次元イメージセンサ、ライトペンなどに対応したタブレットなどへ応用することが可能である。
本実施例の製造方法は次の通りである。本実施例は、基板１ａ上に保護膜３ａ（なくても可）を形成した後、下部電極となる走査線１４およびデータ線１５をパターニングして形成する。そして下部電極１４となる走査線１４の表面を、ボロンを含むガス中でプラズマ処理を行う。このプラズマ処理した下部電極（１４）の表面に、ノンドープ水素化アモルファスシリコン、リンドープ水素化アモルファスシリコンからなるアイランド状の半導体層５ａをＣＶＤで連続的に成膜した後、パターニングして形成する。半導体層５ａやデータ線１５の上に層間膜８ａを形成し、アイランドの半導体層５ａ上やコンタクト１６の部分の層間膜８ａにコンタクトホール９ａを開口する。この半導体層５ａ上やコンタクト１６の部分に、上部電極１０ｂを形成する。これは所定の形状にパターニングする事により、形成することが可能である。層間膜８ａとコンタクトホール９ａは必要に応じて追加すれば良い。なお、実施例１と対応する部分の形成条件は実施例１と同様の条件で形成可能である。
また、実施例１あるいは２に記載の受光用ダイオード１２ａは平面上の異なる位置に配置されたものを、下部電極１４、上部電極１０ｂ、データ線１５、コンタクト１６ａなどを使って複数個接続し、起電力を大きくできるのは言うまでもない。
前述の各実施例においては、積層型ダイオードを下からｐ−ｉ−ｎとしたが、逆にｎ−ｉ−ｐとできることは言うまでもない。この場合、ＴＦＴはＰチャネル型となる。
本発明の活用例として、タブレットＰＣあるいはタブレット機能を持った液晶ディスプレイ、２次元のＸ線センサなどにも適用できる。
１，１ａ 基板
２，２ａ ゲート電極
３，３ｂ ゲート絶縁膜
３ａ 保護膜
４ 下部電極
５ アイランド
５ａ 半導体層
６，２３ ドレイン電極
７，２７ フォトレジスト
８ パッシベーション膜
８ａ 層間膜
９，９ａ コンタクトホール
１０ ＩＴＯ
１０ａ ＩＴＯ（画素電極）
１０ｂ 上部電極
１１ ＴＦＴ
１２ ダイオード
１２ａ 受光用ダイオード
１３ 画素領域
１４ 走査線（下部電極）
１５ データ線
１６，１６ａ コンタクト
２１ ノンドープａ−Ｓｉ：Ｈ層
２２ ｎ＋ａ−Ｓｉ：Ｈ層
２４ ソース電極
２５ バックチャネル部
２６ リン・ボロン混在領域
２，２ａ ゲート電極
３，３ｂ ゲート絶縁膜
３ａ 保護膜
４ 下部電極
５ アイランド
５ａ 半導体層
６，２３ ドレイン電極
７，２７ フォトレジスト
８ パッシベーション膜
８ａ 層間膜
９，９ａ コンタクトホール
１０ ＩＴＯ
１０ａ ＩＴＯ（画素電極）
１０ｂ 上部電極
１１ ＴＦＴ
１２ ダイオード
１２ａ 受光用ダイオード
１３ 画素領域
１４ 走査線（下部電極）
１５ データ線
１６，１６ａ コンタクト
２１ ノンドープａ−Ｓｉ：Ｈ層
２２ ｎ＋ａ−Ｓｉ：Ｈ層
２４ ソース電極
２５ バックチャネル部
２６ リン・ボロン混在領域
Claims (24)
- 下部電極と上部電極との間に、ｐ型、ｉ型，ｎ型半導体層またはｎ型、ｉ型，ｐ型半導体層を積層した積層型ダイオードにおいて、前記下部電極の上表面が所定導電型となる元素のドーパントを含んだガス中でプラズマ処理しこのプラズマ処理面上に設けたノンドープ半導体層の前記プラズマ処理面との接触面を前記導電型に形成した構造を有することを特徴とする積層型ダイオード。
- 前記ノンドープ半導体層上には、前記導電型とは逆の導電型になる元素をドープした上部半導体層が形成され、上部電極が前記上部半導体層上に形成された請求項１記載の積層型ダイオード。
- 下部電極、上部電極が、金属膜あるいは化合物半導体膜からなる請求項１または２記載の積層型ダイオード。
- 下部電極または上部電極の少なくとも一方が透明電極からなる請求項１，２または３記載の積層型ダイオード。
- 請求項１，２または３記載の積層型ダイオードの下部電極の下側に遮光膜を設けたことを特徴とするダイオード装置。
- 遮光膜が透明絶縁性基板上に設けられた請求項５載のダイオード装置。
- 透明絶縁性基板上にダイオードをマトリクス状に配置されたダイオード基板において、前記透明絶縁性基板上に下部電極を形成し、この下部電極の上表面が所定の導電型となる元素のドーパントを含んだガス中でプラズマ処理しこのプラズマ処理面上に設けたノンドープ半導体層の前記プラズマ処理面との接触面を前記導電型に形成した構造を有することを特徴とするダイオード基板。
- ダイオードが、ノンドープ半導体層上に形成され前記導電型とは逆の導電型になる元素をドープした上部導体層と、前記上部半導体層上に形成された上部電極とを含む請求項７載のダイオード基板。
- 透明絶縁性基板上に複数の薄膜トランジスタ（ＴＦＴ）、ダイオードおよび画素領域をそれぞれ配置したＴＦＴ基板において、前記ダイオードが、前記透明絶縁性基板上に形成した下部電極と、この下部電極の上表面が所定の導電型となる元素のドーパントを含んだガス中でプラズマ処理しこのプラズマ処理面上に設けたノンドープ半導体層の前記プラズマ処理面との接触面を前記導電型に形成した構造を有することを特徴とするＴＦＴ基板。
- 下部電極が、透明絶縁性基板上に形成した遮光膜と、前記遮光膜の上に形成した絶縁膜とを介して、前記絶縁膜の上に形成された請求項９記載のＴＦＴ基板。
- ダイオードが、ノンドープ半導体層上に形成され前記導電型とは逆の導電型になる元素をドープした上部半導体層と、前記上部半導体層上に形成された上部電極とを含む請求項９または１０記載のＴＦＴ基板。
- 遮光膜が画素領域上の画素電極と部分的に重なることにより、前記遮光膜が前記画素領域の遮光膜を兼ねている請求項９，１０または１１記載のＴＦＴ基板。
- 下部電極と上部電極との間に、ｐ型、ｉ型，ｎ型半導体層またはｎ型、ｉ型，ｐ型半導体層を積層した積層型ダイオードの製造方法において、前記下部電極上を所定の導電型となる元素のドーパントを含んだガス中でプラズマ処理しこのプラズマ処理面上に設けたノンドープ半導体層の前記プラズマ処理面との接触面を前記導電型に形成することを特徴とする積層型ダイオードの製造方法。
- 透明絶縁性基板に下部電極を形成する工程と、前記下部電極上を所定の導電型となる元素のドーパントを含んだガス中でプラズマ処理する工程と、前記プラズマ処理した前記下部電極上にノンドープ半導体層を形成しこのノンドープ半導体層の前記プラズマ処理面との接触面を前記導電型にする工程と、前記ノンドープ半導体層上に前記ドーパントとは逆の導電型になる元素をドープした第２半導体層を積層する工程と、前記半導体膜上に上部電極を形成する工程とを有する請求項１３記載の積層型ダイオードの製造方法。
- 下部電極、上部電極が金属膜あるいは化合物半導体膜からなる請求項１３または１４記載の積層型ダイオードの製造方法。
- 透明絶縁性基板上にダイオードをマトリクス状に配置したダイオード基板の製造方法において、前記透明絶縁性基板上に下部電極を形成し、この下部電極上を所定の導電型となる元素のドーパントを含んだガス中でプラズマ処理し、このプラズマ処理面上にノンドープ半導体層を形成し、前記ノンドープ半導体層のプラズマ処理面との接触面を前記導電型に形成することを特徴とするダイオード基板の製造方法。
- 前記ノンドープ半導体層上に前記ドーパントとは逆の導電型になる元素をドープした上部半導体層を積層するする工程と、前記上部半導体層上に上部電極を形成する工程とを含む請求項１６記載のダイオード基板の製造方法。
- 下部電極、上部電極が金属膜あるいは化合物半導体膜からなる請求項１６または１７記載のダイオード基板の製造方法。
- 透明絶縁性基板上に複数の薄膜トランジスタ（ＴＦＴ）を配置した
ＴＦＴ基板の製造方法において、前記ダイオードは、前記透明絶縁性基板上に下部電極を形成し、この下部電極の上表面が所定の導電型となる元素のドーパントを含んだガス中でプラズマ処理し、このプラズマ処理面上にノンドープ半導体層を形成し、前記ノンドープ半導体層のプラズマ処理面との接触面を前記導電型に形成することを特徴とするＴＦＴ基板の製造方法。 - 透明絶縁性基板上に遮光膜を形成し、前記遮光膜上に絶縁膜を形成し、前記絶縁膜上に下部電極を形成する請求項１９記載のＴＦＴ基板の製造方法。
- ダイオードの製造時には、前記ノンドープ半導体層上に前記ドーパントとは逆の導電型になる元素をドープした上部半導体層を積層するする工程と、前記上部半導体層上に上部電極を形成する工程とを含む請求項１９または２０記載のＴＦＴ基板の製造方法。
- 積層型ダイオードの下部電極あるいは上部電極の少なくとも一方が酸化物半導体からなる請求項１９，２０あるいは２１記載のＴＦＴ基板の製造方法。
- 透明絶縁性基板上に複数のＴＦＴを形成する場合に用いられるフォトマスクにおいて、少なくとも前記ＴＦＴのドレイン配線に対応した部分が入射光に対して遮光性のパターンで形成され、少なくとも前記ＴＦＴのチャネル部に対応した部分が入射光に対して透過性のパターンで形成され、その他の領域の部分が入射光に対して半透過性のパターンで形成されたことを特徴とするフォトマスク。
- 請求項１９ないし２２のうちの１項に記載されたＴＦＴ基板の製造時に使用される請求項２３記載のフォトマスク。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009011310A1 (ja) * | 2007-07-19 | 2009-01-22 | Sharp Kabushiki Kaisha | 表示装置及びその製造方法 |
| JP2016076955A (ja) * | 2015-11-26 | 2016-05-12 | 富士フイルム株式会社 | 放射線検出素子、放射線画像撮影装置、及び放射線画像撮影システム |
| US9952335B2 (en) | 2011-07-07 | 2018-04-24 | Fujifilm Corporation | Radiation detector, radiographic imaging device and radiographic imaging system |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100975204B1 (ko) * | 2008-08-04 | 2010-08-10 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치 |
| KR101793534B1 (ko) * | 2011-01-05 | 2017-11-06 | 삼성디스플레이 주식회사 | 포토센서 및 그의 제조방법 |
| CN105590897A (zh) * | 2011-07-26 | 2016-05-18 | 群创光电股份有限公司 | 显示面板及其制作方法 |
| CN103762263A (zh) * | 2013-12-31 | 2014-04-30 | 深圳市华星光电技术有限公司 | 一种感光单元、显示面板的阵列基板及其制作方法 |
| US9985061B2 (en) * | 2014-03-20 | 2018-05-29 | Sharp Kabushiki Kaisha | Light detection device with integrated photodiode and thin film transistor |
| CN105810765B (zh) * | 2016-03-21 | 2017-08-11 | 京东方科技集团股份有限公司 | Pin光电二极管、x射线探测像元、装置及其探测方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04259257A (ja) * | 1991-02-13 | 1992-09-14 | Canon Inc | 光電変換装置 |
| JPH05160378A (ja) * | 1991-12-10 | 1993-06-25 | Nippon Sheet Glass Co Ltd | ２次元イメージセンサ |
| JPH05218483A (ja) * | 1992-01-31 | 1993-08-27 | Kyocera Corp | 光電変換装置 |
| JPH0945952A (ja) * | 1995-07-26 | 1997-02-14 | Hitachi Ltd | Ｘ線検出器及び二次元ｘ線センサー・マトリックス・アレイ |
| JPH09199699A (ja) * | 1996-01-12 | 1997-07-31 | Hitachi Ltd | 薄膜イメージセンサ |
| US6180444B1 (en) * | 1998-02-18 | 2001-01-30 | International Business Machines Corporation | Semiconductor device having ultra-sharp P-N junction and method of manufacturing the same |
| JP2002208725A (ja) * | 2000-11-13 | 2002-07-26 | Mitsutoyo Corp | 受光素子アレイとこれを用いた光学式エンコーダ及び受光素子アレイの製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5685792A (en) * | 1979-12-14 | 1981-07-13 | Citizen Watch Co Ltd | Liquid crystal display unit |
| JP4208281B2 (ja) * | 1998-02-26 | 2009-01-14 | キヤノン株式会社 | 積層型光起電力素子 |
| US7038288B2 (en) * | 2002-09-25 | 2006-05-02 | Microsemi Corporation | Front side illuminated photodiode with backside bump |
-
2005
- 2005-05-11 JP JP2005138359A patent/JP2006319032A/ja active Pending
-
2006
- 2006-05-10 CN CNB2006100778761A patent/CN100474631C/zh not_active Expired - Fee Related
- 2006-05-10 US US11/430,896 patent/US20060258080A1/en not_active Abandoned
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04259257A (ja) * | 1991-02-13 | 1992-09-14 | Canon Inc | 光電変換装置 |
| JPH05160378A (ja) * | 1991-12-10 | 1993-06-25 | Nippon Sheet Glass Co Ltd | ２次元イメージセンサ |
| JPH05218483A (ja) * | 1992-01-31 | 1993-08-27 | Kyocera Corp | 光電変換装置 |
| JPH0945952A (ja) * | 1995-07-26 | 1997-02-14 | Hitachi Ltd | Ｘ線検出器及び二次元ｘ線センサー・マトリックス・アレイ |
| JPH09199699A (ja) * | 1996-01-12 | 1997-07-31 | Hitachi Ltd | 薄膜イメージセンサ |
| US6180444B1 (en) * | 1998-02-18 | 2001-01-30 | International Business Machines Corporation | Semiconductor device having ultra-sharp P-N junction and method of manufacturing the same |
| JP2002208725A (ja) * | 2000-11-13 | 2002-07-26 | Mitsutoyo Corp | 受光素子アレイとこれを用いた光学式エンコーダ及び受光素子アレイの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009011310A1 (ja) * | 2007-07-19 | 2009-01-22 | Sharp Kabushiki Kaisha | 表示装置及びその製造方法 |
| US9952335B2 (en) | 2011-07-07 | 2018-04-24 | Fujifilm Corporation | Radiation detector, radiographic imaging device and radiographic imaging system |
| JP2016076955A (ja) * | 2015-11-26 | 2016-05-12 | 富士フイルム株式会社 | 放射線検出素子、放射線画像撮影装置、及び放射線画像撮影システム |
Also Published As
| Publication number | Publication date |
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| US20060258080A1 (en) | 2006-11-16 |
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