JP2006267663A - タイミング制御装置及び信号処理装置 - Google Patents
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Abstract
【課題】メモリへの信号の書き込みと読み出しの追い越しを発生しにくくする。
【解決手段】内部同期信号生成部は、画像信号処理装置に入力される画像データとフレーム当たりの周波数が等しい内部での同期信号(内部垂直同期信号SVS、内部水平同期信号SHS、内部クロック信号SCLK)を生成する。入力された画像データを記憶する入力フレームメモリに対する信号の書き込みは、入力垂直同期信号IVSを書き込みタイミング規定信号として、入力フレームメモリからの信号の読み出しはSVSを読み出しタイミング規定信号として行われる。内部垂直同期信号生成部65では、スケーリング率情報等に従って決定される内部垂直タイミング調整部(1)63から出力される値に応じてSVSの発生するタイミングを変えることにより、IVSとSVSとの相対的な位相差を調整し、追い越しの発生を回避する。
【選択図】図2
【解決手段】内部同期信号生成部は、画像信号処理装置に入力される画像データとフレーム当たりの周波数が等しい内部での同期信号(内部垂直同期信号SVS、内部水平同期信号SHS、内部クロック信号SCLK)を生成する。入力された画像データを記憶する入力フレームメモリに対する信号の書き込みは、入力垂直同期信号IVSを書き込みタイミング規定信号として、入力フレームメモリからの信号の読み出しはSVSを読み出しタイミング規定信号として行われる。内部垂直同期信号生成部65では、スケーリング率情報等に従って決定される内部垂直タイミング調整部(1)63から出力される値に応じてSVSの発生するタイミングを変えることにより、IVSとSVSとの相対的な位相差を調整し、追い越しの発生を回避する。
【選択図】図2
Description
本発明は、タイミング制御装置及び信号処理装置に関する。
特開2001−13934号公報(特許文献1)には、書き込みフレームの開始時の読み出しアドレス値に書き込みの1フレームの間に進む読み出しアドレス量を加算し、加算された値と書き込みの1フレームのアドレス量とを比較して追い越しの有無を判定し、追い越しありと判定された場合には記憶装置への書き込みを禁止する手段について記載されている。また、読み出しアドレスと書き込みアドレスの差分と予め設定されたアドレス差分値の許容値とから記憶装置のアドレス追い越し判定を行い、記憶装置の書き込み実行、または、停止を行う手段について記載されている。
また、特開2001−83928号公報(特許文献2)には、書き込みアドレスのリセット時刻と読み出しアドレスのリセット時刻との時間差を検出し、検出された時間差に基づいて、次の書き込みフレームにおいてメモリの追い越しが発生するか否かを判定し、発生すると判定した場合には次の書き込みフレームにおいてフレームメモリへの書き込みを中止する手段について記載されている。また、書き込みアドレスのリセット時刻と読み出しアドレスのリセット時刻との時間差を検出し、検出された時間差に基づいて、次の読み出しフレームにおいてメモリの追い越しが発生するか否かを判定し、発生すると判定した場合には次の読み出しフレームにおいて直前に読み出したメモリ領域と同じメモリ領域から1フレーム分のデータを読み出す手段について記載されている。また、書き込みアドレスのリセット時刻と読み出しアドレスのリセット時刻との時間差を検出し、検出された時間差に基づいて、次の読み出しフレームにおいてメモリの追い越しが発生するか否かを判定し、発生すると判定した場合には次の読み出しフレームにおいてデータを読み出すべき順序のメモリ領域より読み出し順序が1つ先のメモリ領域からデータを読み出す手段について記載されている。
特開2001−13934号公報
特開2001−83928号公報
メモリへの信号の書き込みと読み出しとを行う際に用いるタイミング規定信号が互いに同じ周波数であればメモリへの信号の書き込みと読み出しとの間の追い越しは発生しないと考えられていた。しかしながら本願発明者は読み出しと書き込みのタイミング規定信号の周波数が同じであっても、追い越しが発生することを見出した。本願に係わる発明は、メモリへの信号の書き込みと読み出しのタイミングを規定するタイミング規定信号の周波数が同じである場合に発生しうる追い越しを発生しにくくすることを課題とする。
本願はタイミング制御装置の発明として以下の発明を含んでいる。すなわち、
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、該調整回路は、前記メモリからの信号の読み出しの速度が異なる2つの状態において、前記相対的な位相差を異ならせることで、該2つの状態の両方において前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間での追い越しが発生しないように調整する回路であることを特徴とするタイミング制御装置である。
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、該調整回路は、前記メモリからの信号の読み出しの速度が異なる2つの状態において、前記相対的な位相差を異ならせることで、該2つの状態の両方において前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間での追い越しが発生しないように調整する回路であることを特徴とするタイミング制御装置である。
具体的な構成としては、
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、該調整回路は、前記メモリからの信号の読み出しの速度が所定の速度である状態から該所定の速度とは異なる速度である状態に変更されるのに対応して前記相対的な位相差を変更することで、読み出しの速度が変更された後に生じ得る前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間の追い越しを回避するように調整する回路である構成を好適に採用できる。
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、該調整回路は、前記メモリからの信号の読み出しの速度が所定の速度である状態から該所定の速度とは異なる速度である状態に変更されるのに対応して前記相対的な位相差を変更することで、読み出しの速度が変更された後に生じ得る前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間の追い越しを回避するように調整する回路である構成を好適に採用できる。
また、本願はタイミング制御装置の発明として以下の発明を含んでいる。即ち、
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、該調整回路は、前記メモリにおける信号の書き込みの速度が異なる2つの状態において、前記相対的な位相差を異ならせることで、該2つの状態の両方において前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間での追い越しが発生しないように調整する回路であることを特徴とするタイミング制御装置である。
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、該調整回路は、前記メモリにおける信号の書き込みの速度が異なる2つの状態において、前記相対的な位相差を異ならせることで、該2つの状態の両方において前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間での追い越しが発生しないように調整する回路であることを特徴とするタイミング制御装置である。
具体的な構成としては、
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、該調整回路は、前記メモリにおける信号の書き込みの速度が所定の速度である状態から該所定の速度とは異なる速度である状態に変更されるのに対応して前記相対的な位相差を変更することで、書き込みの速度が変更された後に生じ得る前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間の追い越しを回避するように調整する回路である構成を好適に採用できる。
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、該調整回路は、前記メモリにおける信号の書き込みの速度が所定の速度である状態から該所定の速度とは異なる速度である状態に変更されるのに対応して前記相対的な位相差を変更することで、書き込みの速度が変更された後に生じ得る前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間の追い越しを回避するように調整する回路である構成を好適に採用できる。
また本願はタイミング制御装置の発明として以下の発明を含んでいる。すなわち、
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、該調整回路は、前記メモリにおける信号の書き込み開始位置もしくは書き込み終了位置と前記メモリにおける所定の規定位置との差が異なる2つの状態において、前記相対的な位相差を異ならせることで、該2つの状態の両方において前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間での追い越しが発生しないように調整する回路であることを特徴とするタイミング制御装置である。
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、該調整回路は、前記メモリにおける信号の書き込み開始位置もしくは書き込み終了位置と前記メモリにおける所定の規定位置との差が異なる2つの状態において、前記相対的な位相差を異ならせることで、該2つの状態の両方において前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間での追い越しが発生しないように調整する回路であることを特徴とするタイミング制御装置である。
具体的な構成としては、
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、該調整回路は、前記メモリにおける信号の書き込み開始位置もしくは書き込み終了位置と前記メモリにおける規定位置との差が所定の差(差が0である場合も含む)である状態から異なる差となる状態に変更されるのに対応して前記相対的な位相差を変更することで、状態の変更の後に生じ得る前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間の追い越しを回避するように調整する回路である構成を好適に採用できる。
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、該調整回路は、前記メモリにおける信号の書き込み開始位置もしくは書き込み終了位置と前記メモリにおける規定位置との差が所定の差(差が0である場合も含む)である状態から異なる差となる状態に変更されるのに対応して前記相対的な位相差を変更することで、状態の変更の後に生じ得る前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間の追い越しを回避するように調整する回路である構成を好適に採用できる。
また本願は、タイミング制御装置の発明として以下の発明を含んでいる。即ち、
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該
メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、該調整回路は、前記メモリからの信号の読み出し開始位置もしくは読み出し終了位置と前記メモリにおける所定の規定位置との差が異なる2つの状態において、前記相対的な位相差を異ならせることで、該2つの状態の両方において前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間での追い越しが発生しないように調整する回路であることを特徴とするタイミング制御装置である。
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該
メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、該調整回路は、前記メモリからの信号の読み出し開始位置もしくは読み出し終了位置と前記メモリにおける所定の規定位置との差が異なる2つの状態において、前記相対的な位相差を異ならせることで、該2つの状態の両方において前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間での追い越しが発生しないように調整する回路であることを特徴とするタイミング制御装置である。
具体的には、信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、該調整回路は、前記メモリからの信号の読み出し開始位置もしくは読み出し終了位置と前記メモリにおける規定位置との差が所定の差(差が0である場合を含む)である状態から異なる差となる状態に変更
されるのに対応して前記相対的な位相差を変更することで、状態の変更後に生じ得る前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間の追い越しを回避するように調整する回路であることを特徴とするタイミング制御装置である。
されるのに対応して前記相対的な位相差を変更することで、状態の変更後に生じ得る前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間の追い越しを回避するように調整する回路であることを特徴とするタイミング制御装置である。
また上述の各前記タイミング制御装置と、前記書き込みタイミング規定信号に同期した前記メモリへの信号の書き込みと前記読み出しタイミング規定信号に同期した前記メモリからの信号の読み出しとを行う制御回路とを有する信号処理装置の発明を本願は含んでいる。またこの信号処理装置が前記メモリを有する構成の発明を本願は含んでいる。またここでいう信号として画像信号を処理する信号処理装置に本願発明は特に好適に適用できる。またこの信号処理装置が出力する画像信号に基づく表示を行う表示部を有する画像表示装置の発明を本願は含んでいる。
本願発明によれば、メモリへの信号の書き込みと読み出しの追い越しを発生しにくくすることができる。
以下、本発明の実施の形態について説明する。
本発明の実施の形態について、まず、タイミング制御装置を含む画像信号処理装置の好適な例を、図1及び図2を用いて以下に具体的に説明する。
図1は、本発明のタイミング制御装置を含む画像信号処理装置の構成を示すブロック図である。図1において、1は、入力された画像データを1フレーム以上に渡り記憶することが可能な入力フレームメモリであり、DRAM(Dynamic Random Access Memory)のような半導体メモリを用いて構成される。3は、入力フレームメモリ1と同様に半導体メモリを用いて構成され、表示される画像データを1フレーム以上に渡り記憶することが可能な出力フレームメモリである。5は、入力された画像データを表示する画像データに変換する画像処理部であり、入力された画像データに含まれる輝度情報や色情報を別の値に変換したり、CPU8から設定されるスケーリング率情報に従い、入力された画像データを別の解像度を有する画像データへ拡大或いは縮小するといった解像度変換処理が行われる。画像処理部5で行われる解像度変換処理の手法としては、線形補間法や三次畳み込み内挿法といった一般的な手法が用いられる。9は、画像処理部5にて処理された画像データを表示する表示部であり、ブラウン管や液晶パネル、PDP(Plasma Display Panel)等を用いて構成される。7は、CPU8から設定される出力タイミング情報に従い、表示部9へ表示を行うための出力垂直同期信号(OVS)、出力水平同期信号(OHS)、及び出力クロック信号(OCLK)の生成を行う出力同期信号生成部である。2は、入力フレ
ームメモリ1に対する画像信号の書き込み及び入力フレームメモリ1からの画像信号の読み出しを制御する制御回路である入力信号処理部である。入力信号処理部2は、画像処理部5から出力されるデータ要求信号(REQ)に応じて、フレームメモリに記憶していた画像データを内部同期信号生成部6にて生成される内部同期信号に同期して出力する。4は、出力フレームメモリ3に対する画像信号の書き込み及び出力フレームメモリ3からの画像信号の読み出しを制御する制御回路である出力信号処理部である。出力信号処理部3は、画像処理部5で処理された状態で記憶されていた画像データを出力同期信号生成部7にて生成される出力同期信号に同期して出力する。6は、入力される画像データとフレーム当たりの周波数を同じとする内部での同期信号(内部垂直同期信号(SVS)、内部水平同期信号(SHS)、及び内部クロック信号(SCLK))を生成する内部同期信号生成部であり、タイミング制御装置としての役目を備えるものである。
ームメモリ1に対する画像信号の書き込み及び入力フレームメモリ1からの画像信号の読み出しを制御する制御回路である入力信号処理部である。入力信号処理部2は、画像処理部5から出力されるデータ要求信号(REQ)に応じて、フレームメモリに記憶していた画像データを内部同期信号生成部6にて生成される内部同期信号に同期して出力する。4は、出力フレームメモリ3に対する画像信号の書き込み及び出力フレームメモリ3からの画像信号の読み出しを制御する制御回路である出力信号処理部である。出力信号処理部3は、画像処理部5で処理された状態で記憶されていた画像データを出力同期信号生成部7にて生成される出力同期信号に同期して出力する。6は、入力される画像データとフレーム当たりの周波数を同じとする内部での同期信号(内部垂直同期信号(SVS)、内部水平同期信号(SHS)、及び内部クロック信号(SCLK))を生成する内部同期信号生成部であり、タイミング制御装置としての役目を備えるものである。
図2に、内部同期信号生成部6の一構成例を示す。図2において、61は、CPU8から設定される内部タイミング情報に含まれる水平タイミング情報に従い、PLL64にて生成された内部クロック信号(SCLK)を計数することで周期的に内部水平同期信号(SHS)を発生する内部水平同期信号生成部である。62は、IHS信号の発生回数を計数して出力する入力水平同期信号カウント部である。入力水平同期信号カウント部62での計数値はIVS信号により“0”に初期化される。63は、CPU8から設定されるスケーリング率情報と内部タイミング情報に含まれる垂直タイミング情報に従い、内部垂直同期信号(SVS)の発生するタイミングを決定する内部垂直タイミング調整部(1)である。64は、CPU8から設定される内部タイミング情報に含まれるクロックタイミング情報に従い、外部から入力される基準クロック信号を逓倍することで内部クロック信号(SCLK)を生成するPLL(Phase Lock Loop)である。65は、信号のメモリへの
書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路である内部垂直同期信号生成部である。内部垂直同期信号生成部65は、出力水平同期信号カウント部62から出力される値と内部垂直タイミング調整部(1)63から出力される値との比較を行い、それらの値が一致した場合に内部水平同期信号生成部61から出力されるSHS信号に同期して内部垂直同期信号(SVS)を発生する。即ち内部垂直同期信号生成部65では、内部垂直タイミング調整部(1)63から出力される値に応じてSVS信号の発生するタイミングが変わることとなる。入力フレームメモリ1に対する信号の書き込みは、入力垂直同期信号IVSを書き込みタイミング規定信号として行われる。一方、入力フレームメモリ1からの信号の読み出しは内部垂直同期信号SVSを読み出しタイミング規定信号として行われる。ここで、入力垂直同期信号IVSと内部垂直同期信号SVSとは同じ周波数を有している。本実施形態では、内部垂直同期信号の位相が上述のように変更されることで、結果として入力垂直同期信号IVSと内部垂直同期信号SVSとの相対的な位相差が調整される。本例に依れば内部垂直タイミング調整部(1)63から出力される値は、CPU8から設定されるスケーリング率情報と内部タイミング情報に含まれる垂直タイミング情報に従って決定されるため、スケーリング率に応じてメモリへの書き込みタイミング或いは読み出しタイミングが変わるようなケースで、SVS信号の発生タイミングを調整することで追い越しの発生を回避している。スケーリング率が変わることにより、入力フレームメモリ1からの信号の読み出しの速度が変わることになる。ここでメモリからの信号の読み出しの速度とは、メモリの所定のアドレスから信号が読み出された後、他の所定のアドレスから信号が読み出されるまでの時間で、前記所定のアドレスと前記他の所定のアドレスとのアドレス差を割った値である。書き込みの速度も同様にして決めることができる。スケーリング率が変わることでメモリからの信号の読み出しの速度が変わると、メモリへの信号の書き込み、特にはメモリの所定のアドレスに対する書き込みの周期(該所定のアドレスに信号が書き込まれた後、次に同じアドレスに対して信号が書き込まれるまでの間隔であり、書き込みタイミング規定信号の周期である)と、メモリの所定のアドレスからの読み出しの周期(該所定のアドレスから信
号が読み出された後、次に同じアドレスから信号が読み出されるまでの間隔であり、読み出しタイミング規定信号の周期である)とが同じであったとしても、メモリに対する書き込みと読み出しとの間の追い越しが発生する可能性が生じるが、本形態では、上述の位相の調整により追い越しを回避している。
書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路である内部垂直同期信号生成部である。内部垂直同期信号生成部65は、出力水平同期信号カウント部62から出力される値と内部垂直タイミング調整部(1)63から出力される値との比較を行い、それらの値が一致した場合に内部水平同期信号生成部61から出力されるSHS信号に同期して内部垂直同期信号(SVS)を発生する。即ち内部垂直同期信号生成部65では、内部垂直タイミング調整部(1)63から出力される値に応じてSVS信号の発生するタイミングが変わることとなる。入力フレームメモリ1に対する信号の書き込みは、入力垂直同期信号IVSを書き込みタイミング規定信号として行われる。一方、入力フレームメモリ1からの信号の読み出しは内部垂直同期信号SVSを読み出しタイミング規定信号として行われる。ここで、入力垂直同期信号IVSと内部垂直同期信号SVSとは同じ周波数を有している。本実施形態では、内部垂直同期信号の位相が上述のように変更されることで、結果として入力垂直同期信号IVSと内部垂直同期信号SVSとの相対的な位相差が調整される。本例に依れば内部垂直タイミング調整部(1)63から出力される値は、CPU8から設定されるスケーリング率情報と内部タイミング情報に含まれる垂直タイミング情報に従って決定されるため、スケーリング率に応じてメモリへの書き込みタイミング或いは読み出しタイミングが変わるようなケースで、SVS信号の発生タイミングを調整することで追い越しの発生を回避している。スケーリング率が変わることにより、入力フレームメモリ1からの信号の読み出しの速度が変わることになる。ここでメモリからの信号の読み出しの速度とは、メモリの所定のアドレスから信号が読み出された後、他の所定のアドレスから信号が読み出されるまでの時間で、前記所定のアドレスと前記他の所定のアドレスとのアドレス差を割った値である。書き込みの速度も同様にして決めることができる。スケーリング率が変わることでメモリからの信号の読み出しの速度が変わると、メモリへの信号の書き込み、特にはメモリの所定のアドレスに対する書き込みの周期(該所定のアドレスに信号が書き込まれた後、次に同じアドレスに対して信号が書き込まれるまでの間隔であり、書き込みタイミング規定信号の周期である)と、メモリの所定のアドレスからの読み出しの周期(該所定のアドレスから信
号が読み出された後、次に同じアドレスから信号が読み出されるまでの間隔であり、読み出しタイミング規定信号の周期である)とが同じであったとしても、メモリに対する書き込みと読み出しとの間の追い越しが発生する可能性が生じるが、本形態では、上述の位相の調整により追い越しを回避している。
図1に戻る。入力フレームメモリ1には、入力された1フレーム分の画像データが、IVS信号(書き込みタイミング規定信号に相当する信号であり、より具体的には1つの画像を形成するための入力信号群の書き込みを開始するタイミングを規定する信号に相当する)のタイミングで入力信号処理部2により書き込まれる。また、入力フレームメモリ1
からは、書き込まれた1フレーム分の画像データが、SVS信号(読み出しタイミング規定信号に相当する信号であり、より具体的には1つの画像を形成するための入力信号群の読み出しを開始するタイミングを規定する信号に相当する)のタイミングで読み出されることとなる。ここでSVS信号はIVS信号を基準に生成されるためお互いの周波数は同じとなる。出力フレームメモリ3には、画像処理部5から出力される1フレーム分の画像データが、SVS信号のタイミングで、出力信号処理部4により書き込まれる。また書き込まれた1フレーム分の画像データが、OVS信号のタイミングで、読み出される。SVS信号とOVS信号とは非同期の関係となる。
からは、書き込まれた1フレーム分の画像データが、SVS信号(読み出しタイミング規定信号に相当する信号であり、より具体的には1つの画像を形成するための入力信号群の読み出しを開始するタイミングを規定する信号に相当する)のタイミングで読み出されることとなる。ここでSVS信号はIVS信号を基準に生成されるためお互いの周波数は同じとなる。出力フレームメモリ3には、画像処理部5から出力される1フレーム分の画像データが、SVS信号のタイミングで、出力信号処理部4により書き込まれる。また書き込まれた1フレーム分の画像データが、OVS信号のタイミングで、読み出される。SVS信号とOVS信号とは非同期の関係となる。
8は、図1に示した画像信号処理装置全体の制御を行うCPU(Central Processing Unit)である。
以上示した形態の具体的な例は後述の実施例1でも説明している。
次に、本発明の実施の形態について、タイミング制御装置を含む画像信号処理装置の好適な別の例を、図3及び図4を用いて以下に具体的に説明する。以下に示す形態の具体的な例は後述の実施例2でも説明している。
図3は、本発明のタイミング制御装置を含む画像信号処理装置の別の構成を示すブロック図である。図1で示した画像信号処理装置のブロック図では内部同期信号生成部6へ画像データと共に入力された同期信号(IVS,IHS)が入力されていたが、図3では出力同期信号生成部7にて生成された同期信号(OVS,OHS)が入力される。また、CPU8から入力信号処理部2へは入力有効領域情報と入力判定閾値情報が設定され、出力信号処理部4へは表示情報が設定される。それ以外の構成に関しては図1と同じとなる。
図4に、本例でのタイミング制御装置を構成する内部同期信号生成部6の一構成例を示す。図4において、66は、OHS信号の発生回数を計数して出力する出力水平同期信号カウント部である。出力水平同期信号カウント部66での計数値はOVS信号により“0”に初期化される。67は、CPU8から設定されるスケーリング率情報と内部タイミング情報に含まれる垂直タイミング情報に従い、内部垂直同期信号(SVS)の発生するタイミングを決定する内部垂直タイミング生成部(2)である。それ以外の構成に関しては、図2で示した内部同期信号生成部6の構成例と同じとなる。内部垂直同期信号生成部65では、出力水平同期信号カウント部66から出力される値と内部垂直タイミング生成部(2)67から出力される値との比較を行い、それらの値が一致した場合に内部水平同期信号生成部61から出力されるSHS信号に同期して内部垂直同期信号(SVS)を発生する。即ち内部垂直同期信号生成部65では、内部垂直タイミング調整部(2)67から出力される値に応じてSVS信号の発生するタイミングが変わることとなる。出力フレームメモリ3に対する信号の書き込みは、内部垂直同期信号SVSを書き込みタイミング規定信号として行われる。一方、出力フレームメモリ3からの信号の読み出しは出力垂直同期信号OVSを読み出しタイミング規定信号として行われる。ここで、内部垂直同期信号SVSと出力垂直同期信号OVSとは同じ周波数を有している。本実施形態では、内部垂
直同期信号の位相が上述のように変更されることで、結果として内部垂直同期信号SVSと出力垂直同期信号OVSとの相対的な位相差が調整される。本例に依れば内部垂直タイミング調整部(2)67から出力される値は、CPU8から設定されるスケーリング率情報と内部タイミング情報に含まれる垂直タイミング情報に従って決定される。すなわちスケーリング率に応じてメモリへの書き込みタイミング或いは読み出しタイミングが変わるようなケースで、SVS信号の発生タイミングを調整することで追い越しの発生を回避している。但し本例に依れば、入力フレームメモリ1へは入力信号処理部2によりIVS信号のタイミングで入力された1フレーム分の画像データが書き込まれ、SVS信号のタイミングで書き込まれた1フレーム分の画像データが読み出されることとなり、IVS信号とSVS信号とは非同期の関係となる。出力フレームメモリ3へは出力信号処理部4によりSVS信号(書き込みタイミング規定信号に相当)のタイミングで画像処理部5から出力される1フレーム分の画像データが書き込まれ、OVS信号(読み出しタイミング規定信号に相当)のタイミングで書き込まれた1フレーム分の画像データが読み出されることとなり、SVS信号はOVS信号を基準に生成されるためお互いの周波数は同じとなる。
直同期信号の位相が上述のように変更されることで、結果として内部垂直同期信号SVSと出力垂直同期信号OVSとの相対的な位相差が調整される。本例に依れば内部垂直タイミング調整部(2)67から出力される値は、CPU8から設定されるスケーリング率情報と内部タイミング情報に含まれる垂直タイミング情報に従って決定される。すなわちスケーリング率に応じてメモリへの書き込みタイミング或いは読み出しタイミングが変わるようなケースで、SVS信号の発生タイミングを調整することで追い越しの発生を回避している。但し本例に依れば、入力フレームメモリ1へは入力信号処理部2によりIVS信号のタイミングで入力された1フレーム分の画像データが書き込まれ、SVS信号のタイミングで書き込まれた1フレーム分の画像データが読み出されることとなり、IVS信号とSVS信号とは非同期の関係となる。出力フレームメモリ3へは出力信号処理部4によりSVS信号(書き込みタイミング規定信号に相当)のタイミングで画像処理部5から出力される1フレーム分の画像データが書き込まれ、OVS信号(読み出しタイミング規定信号に相当)のタイミングで書き込まれた1フレーム分の画像データが読み出されることとなり、SVS信号はOVS信号を基準に生成されるためお互いの周波数は同じとなる。
次に、本発明の実施の形態について、タイミング調整回路を含む画像信号処理装置の好適な別の例を、図5及び図6を用いて以下に具体的に説明する。
以下に示す形態の具体的な例は後述の実施例3でも説明している。
図5は、本発明のタイミング調整回路を含む画像信号処理装置の別の構成を示すブロック図である。図1で示した画像信号処理装置のブロック図では内部同期生成部6へCPU8により設定されるスケーリング率情報が入力されていたが、図5ではCPU8により設定される入力有効領域情報が入力される。それ以外の構成に関しては図1と同じとなる。
図6に、本例でのタイミング制御装置を構成する内部同期信号生成部6の一構成例を示す。図6において、68は、CPU8から設定される入力有効領域情報と内部タイミング情報に含まれる垂直タイミング情報に従い、内部垂直同期信号(SVS)の発生するタイミングを決定する内部垂直タイミング調整部(3)である。それ以外の構成に関しては、図2で示した内部同期信号生成部6の構成例と同じとなる。内部垂直同期信号生成部65では、入力水平同期信号カウント部62から出力される値と内部垂直タイミング調整部(3)68から出力される値との比較を行い、それらの値が一致した場合に内部水平同期信号生成部61から出力されるSHS信号に同期して内部垂直同期信号(SVS)を発生する。即ち本例においては、内部垂直タイミング調整部(3)68から出力される値に応じてSVS信号の発生するタイミングが変わることとなる。本例に依れば内部垂直タイミング調整部(3)68から出力される値は、CPU8から設定される入力有効領域情報と内部タイミング情報に含まれる垂直タイミング情報に従って決定される。この形態のように、入力される画像データの有効領域に応じてメモリへの書き込みタイミング或いは読み出しタイミングが変わるようなケースでも、SVS信号の発生タイミングを調整することで書き込みタイミング規定信号と読み出しタイミング規定信号の相対的な位相差を調整して、追い越しの発生を回避することができる。本例においては、入力フレームメモリ1へは入力信号処理部2によりIVS信号(書き込みタイミング規定信号に相当)のタイミングで入力された1フレーム分の画像データが書き込まれ、SVS信号(読み出しタイミング規定信号に相当)のタイミングで書き込まれた1フレーム分の画像データが読み出されることとなり、SVS信号はIVS信号を基準に生成されるためお互いの周波数は同じとなる。出力フレームメモリ3へは出力信号処理部4によりSVS信号のタイミングで画像処理部5から出力される1フレーム分の画像データが書き込まれ、OVS信号のタイミングで書き込まれた1フレーム分の画像データが読み出されることとなり、SVS信号とOVS信号とは非同期の関係となる。
次に、本発明の実施の形態について、タイミング調整回路を含む画像信号処理装置の好適な別の例を、図7及び図8を用いて以下に具体的に説明する。
この形態については後述の実施例4でも詳細に説明している。
図7は、本発明のタイミング調整回路を含む画像信号処理装置の別の構成を示すブロック図である。図3で示した画像信号処理装置のブロック図では内部同期生成部6へCPU8により設定されるスケーリング率情報が入力されていたが、図7ではCPU8により設定される表示領域情報が入力される。それ以外の構成に関しては図3と同じとなる。
図8に、本例でのタイミング制御装置を構成する内部同期信号生成部6の一構成例を示す。図8において、69は、CPU8から設定される表示領域情報と内部タイミング情報に含まれる垂直タイミング情報に従い、内部垂直同期信号(SVS)の発生するタイミングを決定する内部垂直タイミング調整部(4)である。それ以外の構成に関しては、図4で示した内部同期信号生成部6の構成例と同じとなる。内部垂直同期信号生成部65では、出力水平同期信号カウント部66から出力される値と内部垂直タイミング調整部(4)69から出力される値との比較を行い、それらの値が一致した場合に内部水平同期信号生成部61から出力されるSHS信号に同期して内部垂直同期信号(SVS)を発生する。即ち本例においては、内部垂直タイミング生成部調整部(4)69から出力される値に応じてSVS信号の発生するタイミングが変わることとなる。本例に依れば内部垂直タイミング調整部(4)69から出力される値は、CPU8から設定される表示領域情報と内部タイミング情報に含まれる垂直タイミング情報に従って決定される。これにより、出力フレームメモリ3から読み出した画像データの表示位置に応じてメモリへの書き込みタイミング或いは読み出しタイミングが変わるようなケースにおいて、SVS信号の発生タイミングを調整することで追い越しの発生を回避することができる。本例においては、入力フレームメモリ1へは、入力された1フレーム分の画像データが、IVS信号のタイミングで入力信号処理部2により書き込まれ、書き込まれた1フレーム分の画像データがSVS信号のタイミングで読み出されることとなり、IVS信号とSVS信号とは非同期の関係となる。出力フレームメモリ3へは、画像処理部5から出力される1フレーム分の画像データが、SVS信号(書き込みタイミング規定信号に相当)のタイミングで出力信号処理部4により書き込まれ、書き込まれた1フレーム分の画像データが、OVS信号(読み出しタイミング規定信号に相当)のタイミングで読み出されることとなり、SVS信号はOVS信号を基準に生成されるためお互いの周波数は同じとなる。
なお以上の説明及び以下に示す具体的な実施例では、例えばIVS信号、SVS信号を書き込みタイミングを規定する書き込みタイミング規定信号、読み出しタイミングを規定する読み出しタイミング規定信号にそれぞれ相当するものとして説明した。ただし、書き込みタイミング規定信号としては書き込みのタイミングを規定できる信号であれば種々の形態の信号を採用することができる。また読み出しタイミング規定信号としても読み出しのタイミングを規定できる信号であれば種々の形態の信号を採用することができる。
以下、具体的な実施例を挙げて本発明を詳しく説明する。
(実施例1)
本実施例における画像信号処理装置は、図1に示される構成を有する。ここでは、SVS信号はIVS信号を基準に生成されるためお互いの周波数が同じとなる。IVS信号のタイミングで入力された1フレーム分の画像データを入力フレームメモリ1へ書き込み、書き込まれた1フレーム分の画像データをSVS信号のタイミングで読み出す際に、スケーリング率の変更に応じてメモリからの読み出し速度が変わる。スケーリング率の変更に
よって、変更前は追い越しが発生していなくても、変更後には追い越しが発生する可能性が生じる。本例では該変更によって追い越しが発生する場合に、SVS信号の発生タイミング(具体的にはIVSとの相対的な位相差)を調整することで追い越しの発生を回避している。
本実施例における画像信号処理装置は、図1に示される構成を有する。ここでは、SVS信号はIVS信号を基準に生成されるためお互いの周波数が同じとなる。IVS信号のタイミングで入力された1フレーム分の画像データを入力フレームメモリ1へ書き込み、書き込まれた1フレーム分の画像データをSVS信号のタイミングで読み出す際に、スケーリング率の変更に応じてメモリからの読み出し速度が変わる。スケーリング率の変更に
よって、変更前は追い越しが発生していなくても、変更後には追い越しが発生する可能性が生じる。本例では該変更によって追い越しが発生する場合に、SVS信号の発生タイミング(具体的にはIVSとの相対的な位相差)を調整することで追い越しの発生を回避している。
図1において、画像処理部5は入力された画像データを指定されたスケーリング率で拡大或いは縮小して出力する解像度変換処理機能を有しており、画像処理部5において等倍処理、拡大処理、縮小処理される際のそれぞれのタイミングを、図9乃至図11を用いて以下に説明する。
図9は、画像処理部5において等倍処理される場合のタイミングを示す。図9―(A)は、表示部9へ表示するための画像データが入力される様子を示す。本例ではIVS信号及びIHS信号を負論理の信号として表現している。表示部9へ表示するための画像データは、IVS信号が出力された後IVSTART期間経過した後のIHS信号の出力に同期してライン単位で出力され、IHS信号からはIHSTART期間経過後に出力される。IVSTART及びIHSTARTの情報は、CPU8から入力有効領域情報として入力信号処理部2に入力され、入力信号処理部2では、入力された画像データが表示部9へ表示するための画像データであると判断すると入力された画像データを入力フレームモリ1に書き込む。図9−(B)は、入力フレームモリ1に書き込まれた画像データが読み出され、画像処理部5において等倍処理される様子を示す。本例ではSVS信号及びSHS信号を負論理の信号として表現し、REQ信号,ACT信号及びENB信号を正論理の信号として表現する。画像処理部5では、SVS信号が出力された後SVSTART期間経過した後のSHS信号の出力に同期して入力信号処理部2に対してREQ信号を出力し、画像データの出力を要求する。入力信号処理部2では、画像処理部5からREQ信号が出力されたことを検出することにより、入力フレームモリ1から画像データを読み出し、SHS信号が出力された後SHSTART期間経過後にACT信号と共に出力する。SVSTART及びSHSTARTの情報は、CPU8から内部処理領域情報として画像処理部5に入力される。画像処理部5では、入力信号処理部2からACT信号と共に出力された画像データに対して等倍処理を行い、ENB信号と共に出力信号処理部4に出力する。出力信号処理部4では、画像処理部5からENB信号が出力されたことを検出することにより、ENB信号と共に出力される画像データを出力フレームモリ3に書き込む。図9−(C)は、出力フレームモリ3から読み出された表示データが表示部9へ出力される様子を示す。本例ではOVS信号及びOHS信号を負論理の信号として表現する。表示部9へ表示するための表示データは、OVS信号が出力された後OVSTART期間経過した後のOHS信号の出力に同期してライン単位で出力され、OHS信号からはOHSTART期間経過後に出力される。OVSTART及びOHSTARTの情報は、CPU8から表示領域情報として出力信号処理部4に入力される。出力信号処理部4では、OHS信号とOVS信号からOVSTARTの経過を計測することで表示部9へ表示するための画像データを出力するタイミングを判断して出力フレームメモリ3から表示データを読み出し、CPU8から表示領域情報として設定されるOHSTART期間経過後に表示部9へ出力する。
図10は、画像処理部5において画像データが4倍に拡大処理される場合のタイミングを示す。画像処理部5において入力画像データを4倍に拡大処理して出力する場合、1ライン分の入力画像データから4ライン分の出力データを生成して出力することとなるため、REQ信号はSHS信号が4回発行される毎に1回の割合で入力信号処理部2に対して出力されることとなる。
図11は、画像処理部5において画像データが1/4倍に縮小処理される場合のタイミングを示す。画像処理部5において入力画像データを1/4倍に縮小処理して出力する場
合、4ライン分の入力画像データから1ライン分の出力データを生成して出力することとなるため、ENB信号はSHS信号が4回発行される毎に1回の割合で出力信号処理部4に対して出力されることとなる。
合、4ライン分の入力画像データから1ライン分の出力データを生成して出力することとなるため、ENB信号はSHS信号が4回発行される毎に1回の割合で出力信号処理部4に対して出力されることとなる。
このように、画像処理部5と入力信号処理部2及び出力信号処理部4がハンドシェイクを取りながら画像データの入出力を行うことにより、画像処理部5ではフレームメモリを有すること無く、一定のタイミングで解像度変換処理を行うことが可能となる。
図1に示す入力信号処理部2は、入力される画像データを入力フレームメモリ1を用いることで以上に説明したタイミングで画像処理部5へ出力し、出力信号処理部4は、以上に説明したタイミングで画像処理部5から出力される画像データを出力フレームメモリ3を用いることで表示部9へ出力して表示することとなる。図12に、入力信号処理部2の一構成例を、図13に、出力信号処理部4の一構成例を示す。
図12において、21は、データの入力と出力を非同期のタイミングで行うことのできるデュアルポートメモリであり、これにより、入力された画像データを、画像データと共に入力されたクロック信号(ICLK)とは非同期の内部クロック信号(SCLK)に同期して読み出すことが可能となる。22は、画像データと共に入力される同期信号(IVS,IHS)とCPU8から設定される入力有効領域情報に従い、表示部9へ表示するための画像データの入力されている期間を検出し、入力有効情報、及び入力ライン情報として出力する有効領域判定部である。23は、内部同期信号生成部6にて生成される内部同期信号と画像処理部5から出力されるデータ要求信号(REQ)、及び有効領域判定部22から出力される入力有効情報と入力ライン情報に基づいて入力フレームメモリ1の制御を行うフレームメモリ制御部である。
入力信号処理部2では、以上に説明した構成により、図9のタイミング図で説明したような処理が行われる。即ち、入力された画像データは同時に入力されるクロック信号(ICLK)に同期してデュアルポートメモリ21に記憶され、内部同期信号生成部6にて生成される内部クロック信号(SCLK)に同期して読み出される。同時に有効領域判定部22では、入力される同期信号から入力された画像データが表示部9へ表示するための画像データであるか否かの判定を行い、表示するための画像データが入力されたことを入力有効情報とライン情報としてフレームメモリ制御部23へ与える。フレームメモリ制御部23では、有効領域判定部22から出力される入力有効情報とライン情報に従い、デュアルポートメモリ21から読み出された画像データの入力フレームメモリ1への書き込みを行う。入力フレームメモリ1へ書き込まれた画像データは、画像処理部5から出力されるデータ要求信号(REQ)に従って読み出され、画像処理部5へ出力される。これにより入力された画像データの内部同期信号への同期化が行われる。
次に、図13において、41は、データの入力と出力が非同期のタイミングで行うことのできるデュアルポートメモリであり、これにより画像処理部5で処理された画像データを、内部クロック信号(SCLK)とは非同期の出力クロック信号(OCLK)に同期して読み出すことが可能となる。42は、出力同期信号生成部7にて生成された出力同期信号(OVS,OHS)とCPU8から設定される表示領域情報に従い、表示部9へ表示するためのタイミングの検出を行う有効領域判定部である。43は、内部同期信号生成部6にて生成される内部同期信号と画像処理部5から出力される処理後データ有効信号(ENB)、及び有効領域判定部42から出力される出力有効情報と出力ライン情報に基づいて出力フレームメモリ3の制御を行うフレームメモリ制御部である。ここで出力フレームメモリ3へは、SVS信号のタイミングで画像処理部5から出力される1フレーム分の画像データが書き込まれ、書き込まれた1フレーム分の画像データがOVS信号のタイミングで読み出されることとなり、SVS信号とOVS信号とは非同期の関係であるため、出力
フレームメモリ3から読み出した画像データにおいて追い越しという現象が発生する。
フレームメモリ3から読み出した画像データにおいて追い越しという現象が発生する。
図14は、追い越しの発生する様子を示す図である。図14では、入力される画像のフレームレートはFiv[Hz]、出力される画像のフレームレートはFov[Hz]であり、Fiv>Fovのときの様子を示す。入力画像として自動車が左から右へ移動する画像が(1)→(2)→(3)→(4)(図では丸囲み数字にて表示しているが、明細書ではカッコ囲み数字で表記する。以下同様)のようにフレーム単位で更新している場合、この画像は入力フレームレートFiv[Hz]に同期してフレームメモリにW0→W1→W2→W3→W4の期間に書き込みが行わ
れる。このときの書き込みアドレスの遷移は図14−(A)の実線で表したノコギリ波のような繰り返し波形のように表現できる。一方、フレームメモリからの読み出しは、出力フレームレートFov[Hz]に同期してフレームメモリからR0→R1→R2の期間に行われる。こ
のときの読み出しアドレスの遷移は図14−(A)の点線で表したノコギリ波のような繰り返し波形のように表現できる。この場合、追い越しは、書き込みアドレスと読み出しアドレスが交わる点(図中では追い越し点と示す。)で発生し、出力画像としては、1フレ
ーム読み出し中に、入力の更新に追い越され、上下異なるフレーム(上側が旧フレーム(2)、下側が新フレーム(3))で構成された画像になってしまう。これを防ぐには、従来2つの方式が提案されている。1つは、1フレーム分のフレームメモリを用いた方式(以下、シングルバッファ方式と呼ぶ)で、フレームメモリへ1フレーム分の画像データを書き込む際に追い越しの発生を予測し、追い越しが発生する場合には1フレーム分の画像データの書き込みを停止することで追い越しの発生を回避するというものである。もう一つは、複数フレーム分のフレームメモリを用いた方式(以下、ダブルバッファ方式と呼ぶ)で、フレームメモリから1フレーム分の画像データを読み出す際に追い越しの発生を予測し、追い越しが発生する場合には追い越しの発生しない別のフレームの画像データを読み出すことで追い越しの発生を回避するというものである。それぞれの方式で追い越しの回避される様子を図14−(B)と図14−(C)に示す。図14−(B)では、追い越しが起きる期間(W2)に入力画像のフレームメモリへの書き込みが停止される。これにより出力画像はフレーム(3)が間引かれてフレームの欠落が生じるが、表示される画像が上下に分断されてしまうという追い越しは回避されることとなる。図14−(C)では、フレームメモリが2フレーム分の画像データを記憶することができるものとし、入力フレームレートFiv[Hz]に同期してW0→W1→W2→W3→W4→W5の順に入力される画像は、フレー
ムメモリのA面及びB面に交互に書き込みが行われる。一方、フレームメモリからの読み出しは、出力フレームレートFov[Hz]に同期してフレームメモリからR0→R1→R2→R3の期
間にA面及びB面から交互に読み出しが行われる。ここで、R0の期間に書き込みアドレスと読み出しアドレスが交わる点が存在するが、この時点ではフレームメモリへの書き込みはA面に対して行われ、フレームメモリからの読み出しはB面に対して行われるため、追い越しは発生しない。次に、R2の期間において、順番通りフレームメモリのB面からの画像を読み出すと、書き込みもB面に対して行っているため、書き込みアドレスと読み出しアドレスが交わる点(図中では追い越し点と示す。)で追い越しが発生し、上下異なるフレーム(上側が旧フレーム(2)、下側が新フレーム(4))で構成された画像になってしまう。そこでR2の期間に読み出す画像を、フレームメモリのB面からではなく、先に読み出しを行ったA面の画像を再度読み出すことで追い越しは回避される。
れる。このときの書き込みアドレスの遷移は図14−(A)の実線で表したノコギリ波のような繰り返し波形のように表現できる。一方、フレームメモリからの読み出しは、出力フレームレートFov[Hz]に同期してフレームメモリからR0→R1→R2の期間に行われる。こ
のときの読み出しアドレスの遷移は図14−(A)の点線で表したノコギリ波のような繰り返し波形のように表現できる。この場合、追い越しは、書き込みアドレスと読み出しアドレスが交わる点(図中では追い越し点と示す。)で発生し、出力画像としては、1フレ
ーム読み出し中に、入力の更新に追い越され、上下異なるフレーム(上側が旧フレーム(2)、下側が新フレーム(3))で構成された画像になってしまう。これを防ぐには、従来2つの方式が提案されている。1つは、1フレーム分のフレームメモリを用いた方式(以下、シングルバッファ方式と呼ぶ)で、フレームメモリへ1フレーム分の画像データを書き込む際に追い越しの発生を予測し、追い越しが発生する場合には1フレーム分の画像データの書き込みを停止することで追い越しの発生を回避するというものである。もう一つは、複数フレーム分のフレームメモリを用いた方式(以下、ダブルバッファ方式と呼ぶ)で、フレームメモリから1フレーム分の画像データを読み出す際に追い越しの発生を予測し、追い越しが発生する場合には追い越しの発生しない別のフレームの画像データを読み出すことで追い越しの発生を回避するというものである。それぞれの方式で追い越しの回避される様子を図14−(B)と図14−(C)に示す。図14−(B)では、追い越しが起きる期間(W2)に入力画像のフレームメモリへの書き込みが停止される。これにより出力画像はフレーム(3)が間引かれてフレームの欠落が生じるが、表示される画像が上下に分断されてしまうという追い越しは回避されることとなる。図14−(C)では、フレームメモリが2フレーム分の画像データを記憶することができるものとし、入力フレームレートFiv[Hz]に同期してW0→W1→W2→W3→W4→W5の順に入力される画像は、フレー
ムメモリのA面及びB面に交互に書き込みが行われる。一方、フレームメモリからの読み出しは、出力フレームレートFov[Hz]に同期してフレームメモリからR0→R1→R2→R3の期
間にA面及びB面から交互に読み出しが行われる。ここで、R0の期間に書き込みアドレスと読み出しアドレスが交わる点が存在するが、この時点ではフレームメモリへの書き込みはA面に対して行われ、フレームメモリからの読み出しはB面に対して行われるため、追い越しは発生しない。次に、R2の期間において、順番通りフレームメモリのB面からの画像を読み出すと、書き込みもB面に対して行っているため、書き込みアドレスと読み出しアドレスが交わる点(図中では追い越し点と示す。)で追い越しが発生し、上下異なるフレーム(上側が旧フレーム(2)、下側が新フレーム(4))で構成された画像になってしまう。そこでR2の期間に読み出す画像を、フレームメモリのB面からではなく、先に読み出しを行ったA面の画像を再度読み出すことで追い越しは回避される。
図13に戻ると、以上に説明したように非同期のタイミングでフレームメモリへの書き込みと読み出しを行う場合、追い越しの発生を予め予測して追い越しの発生を回避しなければならない。ここで、44は、内部同期信号生成部6にて生成された内部同期信号と出力同期信号生成部7にて生成された出力同期信号、及びCPU8から設定される出力判定閾値情報に従い、出力フレームメモリ3から読み出された画像データにおいて追い越しが発生するか否かの判定を行う追い越し判定部である。
出力信号処理部4では、以上に説明した構成により、図9のタイミング図で説明したよ
うな処理、及び図14で説明したような追い越し回避処理が行われる。即ち、画像処理部5からENB信号と共に出力される画像データをフレームメモリ制御部43を介して出力フレームメモリ3へ書き込み、有効領域判定部42から出力される出力有効情報と出力ライン情報に従い、出力フレームメモリ3へ書き込まれた画像データを読み出してデュアルポートメモリ41に記憶する。ここで、追い越し判定部44では、内部同期信号生成部6にて生成されたSVS信号と出力同期信号生成部7にて生成されたOVS信号との関係がCPU8から設定される出力判定閾値情報の条件を満足するかどうかの判定で追い越し発生の有無を判断し、追い越し検知情報としてフレームメモリ制御部43へ出力する。フレームメモリ制御部43では、追い越し判定部44にて追い越しの発生が予測された場合には、図14で説明したような追い越し回避処理を行うこととなる。デュアルポートメモリ41に記憶された画像データは、OHS信号からOHSTART期間経過後にOCLK信号に同期して読み出されて出力される。有効領域判定部42では、出力同期信号から表示部9へ表示するための画像データを出力フレームメモリ3から読み出すタイミングの判定を行い、出力有効情報とライン情報としてフレームメモリ制御部44へ与える。これにより内部同期信号に同期して処理された画像データの出力同期信号への同期化が行われる。
うな処理、及び図14で説明したような追い越し回避処理が行われる。即ち、画像処理部5からENB信号と共に出力される画像データをフレームメモリ制御部43を介して出力フレームメモリ3へ書き込み、有効領域判定部42から出力される出力有効情報と出力ライン情報に従い、出力フレームメモリ3へ書き込まれた画像データを読み出してデュアルポートメモリ41に記憶する。ここで、追い越し判定部44では、内部同期信号生成部6にて生成されたSVS信号と出力同期信号生成部7にて生成されたOVS信号との関係がCPU8から設定される出力判定閾値情報の条件を満足するかどうかの判定で追い越し発生の有無を判断し、追い越し検知情報としてフレームメモリ制御部43へ出力する。フレームメモリ制御部43では、追い越し判定部44にて追い越しの発生が予測された場合には、図14で説明したような追い越し回避処理を行うこととなる。デュアルポートメモリ41に記憶された画像データは、OHS信号からOHSTART期間経過後にOCLK信号に同期して読み出されて出力される。有効領域判定部42では、出力同期信号から表示部9へ表示するための画像データを出力フレームメモリ3から読み出すタイミングの判定を行い、出力有効情報とライン情報としてフレームメモリ制御部44へ与える。これにより内部同期信号に同期して処理された画像データの出力同期信号への同期化が行われる。
図1に戻ると、以上に説明したように、入力フレームメモリ1へは、入力されるIVS信号とIVS信号に同期化されたSVS信号のタイミングで1フレーム毎の書き込みと読み出しが行われ、IVS信号とSVS信号との関係は持続されるため入力信号処理部2において追い越しの発生を予測する回路は不要であるが、出力フレームメモリ2へは、SVS信号と、SVS信号とは非同期の関係にあるOVS信号のタイミングでそれぞれ1フレーム毎の書き込みと読み出しが行われるため、出力信号処理部4において追い越しの発生を予測する回路が必要となる。ところが、入力フレームメモリ1から読み出す画像データにおいて追い越しが発生し得るケースがある。本実施の形態において重要な部分なので、入力フレームメモリ1から読み出す画像データにおいて追い越しが発生するケースについて、図15乃至図17に具体的な例を挙げて説明する。
図15において、入力される画像データは720ラインの情報を有する画像データである。内部同期信号生成部6では1080ラインを処理できるタイミングの同期信号を生成する。図15−(A)は入力された画像データを画像処理部5にて等倍処理或いは縮小処理される場合の様子を示す図である。図15−(B)は入力された画像データを画像処理部5にて4倍に拡大処理される場合の様子を示す図である。
画像処理部5にて等倍処理或いは縮小処理される場合、図9及び図11で示したように、画像処理部5からはREQ信号が連続して入力信号処理部2に出力される。図15−(A)に示すように、入力される画像データはIVS信号の周期で720ライン分の画像データが入力されて入力フレームメモリ1に書き込まれる(細い実線)。一方読み出しのプロセスにおいてはSVS信号の周期で発生する1080ライン分のSHS信号の1ラインから720ラインまでの期間で、入力された720ライン分の画像データが読み出されることとなる(太い実線)。ここでSVS信号は、入力される画像データがL1ラインとなった時点で発行され、この関係を保ってSVS信号が発行されるため入力フレームメモリ1から読み出した画像データにおいて追い越しは発生しない。
次に、画像処理部5にて4倍に拡大処理される場合、図10に示したように、SHS信号の4回に1回の割合で画像処理部5からREQ信号が入力信号処理部2に対して出力される。即ち、内部同期信号生成部6にて生成される1080回のSHS信号に対して270ライン分のREQ信号が画像処理部5から入力信号処理部2に対して出力される。これにより図15−(B)に太い実線で示すように、入力フレームメモリ1からはSVS信号の周期で270ライン分の画像データが読み出され、画像処理部5へACT信号と共に出力されることとなる。すなわち、等倍処理をする状態に比べて、拡大処理においては読み
出しの速度が遅くなる。画像処理部5では、入力信号処理部2からACT信号と共に出力される270ライン分の画像データから1080ライン分の画像データを生成して出力することとなる。ここで、図15−(A)と同様に入力される画像データがL1ラインとなった時点でSVS信号が発行される場合、入力フレームメモリ1から読み出した画像データのXラインにおいて、毎フレームで追い越しが発生してしまうこととなる。即ち、図1で示したような画像信号処理装置においては、同期しているタイミングでフレームメモリへの書き込みと読み出しを行う場合でも、スケーリング率によって追い越しの発生するタイミングが変わり、追い越しが発生してしまうこととなる。図16は、図15に示したタイミングで追い越しの発生する範囲を図示したものである。画像処理部5にて等倍処理或いは縮小処理される場合、図16−(A)に示すグレーの範囲で入力フレームメモリ1への書き込みが行われた場合、追い越しが発生する。即ち、入力される画像データが1ラインからLXラインまでの範囲でSVS信号が生成された場合、追い越しが発生する。ここで、LXの値は次のように求めることができる。IVS期間に360ラインから1080ラインまで変化する直線(細い実線)を書くと、LXの値は入力フレームメモリ1からの読み出しが720ラインとなる時点での細い実線上の点から1080までの範囲と等価となる。即ちLXの値は次式で求めることができる。
出しの速度が遅くなる。画像処理部5では、入力信号処理部2からACT信号と共に出力される270ライン分の画像データから1080ライン分の画像データを生成して出力することとなる。ここで、図15−(A)と同様に入力される画像データがL1ラインとなった時点でSVS信号が発行される場合、入力フレームメモリ1から読み出した画像データのXラインにおいて、毎フレームで追い越しが発生してしまうこととなる。即ち、図1で示したような画像信号処理装置においては、同期しているタイミングでフレームメモリへの書き込みと読み出しを行う場合でも、スケーリング率によって追い越しの発生するタイミングが変わり、追い越しが発生してしまうこととなる。図16は、図15に示したタイミングで追い越しの発生する範囲を図示したものである。画像処理部5にて等倍処理或いは縮小処理される場合、図16−(A)に示すグレーの範囲で入力フレームメモリ1への書き込みが行われた場合、追い越しが発生する。即ち、入力される画像データが1ラインからLXラインまでの範囲でSVS信号が生成された場合、追い越しが発生する。ここで、LXの値は次のように求めることができる。IVS期間に360ラインから1080ラインまで変化する直線(細い実線)を書くと、LXの値は入力フレームメモリ1からの読み出しが720ラインとなる時点での細い実線上の点から1080までの範囲と等価となる。即ちLXの値は次式で求めることができる。
画像処理部5にて拡大処理される場合、図15−(B)に示したようにスケーリング率によって入力フレームメモリ1からの読み出し速度が変化することとなるが、入力フレームメモリ1への書き込み速度と読み出し速度が同じになるまでは、スケーリング率に応じて次式で求めることができる。
また、図15−(B)のように4倍に拡大される場合、追い越しの発生する範囲は図16−(B)に示すグレーの範囲となり、入力される画像データが720ラインからLYライン(ここでは270ライン)までの範囲でSVS信号が生成された場合に追い越しが発生する。ここでLYの値は次式で求めることができる。
図17は、式(2)と式(3)に従い、スケーリング率に応じて追い越しの発生するタイミングが変わる様子、及びSVS信号を発生するタイミングの一例を示したものであり、グレーに塗りつぶされた範囲が追い越しの発生する範囲である。図17から分かるように、画像処理部5にて等倍処理或いは縮小処理される場合、入力されるIHS信号が1ラインから240ラインまでの間の時に追い越しが発生する。次に、画像処理部5にて拡大処理されて入力フレームメモリ1からの画像データの読み出し速度が緩やかになり、入力フレームメモリ1への書き込み速度と入力フレームメモリ1からの読み出し速度が同じになるまでは、1ラインを下限とし、追い越しの発生する範囲が狭まっていく。更に拡大率が大きくなり、入力フレームメモリ1への書き込み速度よりも入力フレームメモリ1からの読み出し速度が遅くなると、720ラインを上限に追い越しの発生する範囲は広がっていくこととなる。
このように、スケーリング率に応じて追い越しの発生するタイミングが変わってしまう。これによる追い越しの発生を回避するため本実施例ではスケーリング率を考慮してSVS信号の位相を調整している。
再び図1に戻ると、内部同期信号生成部6は、図17に示すようにグレーに塗りつぶされた追い越しの発生する範囲を避けてSVS信号を生成することとなる。図2に示した本実施例での内部同期信号生成部6にて、内部同期信号(SVS,SHS,SCLK)の生成される様子について説明する。まずPLL64では、外部から入力される基準クロック信号をCPU8から設定される内部タイミング情報に含まれるクロックタイミング情報に従って逓倍することでSCLK信号を生成する。内部水平同期信号生成部61では、CPU8から設定される内部タイミング情報に含まれる水平タイミング情報に従ってSCLK信号を分周することで、SHS信号を周期的に生成する。入力水平同期信号カウント部62では、入力されるIHS信号の発生回数を計数して出力する。その計数値はIVS信号により“0”に初期化される。内部垂直タイミング調整部(1)63では、CPU8から設定されるスケーリング率情報と、内部タイミング情報に含まれる垂直タイミング情報とから、図17に示すようにSVS信号を生成する際のIHS信号の計数値を求め、内部垂直同期信号生成部65へ出力する。図17に示した例では、内部垂直タイミング調整部(1)63には垂直タイミング情報として入力される画像データのライン数(720)が設定され、その値をスケーリング率に応じて除算して内部垂直同期信号生成部65へ出力するものとする。即ちスケーリング率が2倍に設定されるまでは“360”の値を出力し、2倍から3倍までの範囲では“720”を“3”で除した“240”の値を出力する。このように内部垂直タイミング調整部(1)63は単純な除算器で構成することができ、これにより図17でグレーに塗りつぶされた追い越しの発生する範囲を避けてSVS信号を生成することが可能となる。内部垂直信号同期生成部65では、内部垂直タイミング調整部(1)63から出力される値と入力水平同期信号カウント部62での計数値が揃った時に、内部水平同期信号生成部61にて生成されるSHS信号に同期してSVS信号を出力することとなる。
以上に説明したように、CPU8により設定されるスケーリング率情報に応じて入力フレームメモリ1から読み出される画像データのタイミングが変わるような場合において、CPU8により設定されるスケーリング率情報に応じて図17に示すように内部同期信号生成部6にて生成されるSVS信号の発生タイミングを変えることで、追い越しの発生を回避することが可能となる。
(実施例2)
実施例1では、図1に示される画像信号処理装置の構成例において、SVS信号が入力されるIVS信号に同期して生成され、IVS信号のタイミングで入力された1フレーム分の画像データを入力フレームメモリ1へ書き込み、書き込まれた1フレーム分の画像データをSVS信号のタイミングで読み出すというように、同期化されたタイミングで1フレーム毎の書き込みと読み出しが行われるようなケースを示した。特にそのようなケースにおいても、スケーリング率に応じてメモリからの読み出しタイミングが変わることで追い越しが発生する様子について説明を行い、SVS信号の発生タイミングを調整することで追い越しの発生を回避する構成について説明を行った。
実施例1では、図1に示される画像信号処理装置の構成例において、SVS信号が入力されるIVS信号に同期して生成され、IVS信号のタイミングで入力された1フレーム分の画像データを入力フレームメモリ1へ書き込み、書き込まれた1フレーム分の画像データをSVS信号のタイミングで読み出すというように、同期化されたタイミングで1フレーム毎の書き込みと読み出しが行われるようなケースを示した。特にそのようなケースにおいても、スケーリング率に応じてメモリからの読み出しタイミングが変わることで追い越しが発生する様子について説明を行い、SVS信号の発生タイミングを調整することで追い越しの発生を回避する構成について説明を行った。
ここでSVS信号は出力同期信号生成部7にて生成されるOVS信号に同期して生成することも可能である。このようなケースにおいても、スケーリング率によって追い越しの発生するタイミングが変化するため、スケーリング率に応じて追い越しが発生し得る。
本実施例では、SVS信号を出力同期信号生成部7にて生成されるOVS信号に同期して生成する場合において、SVS信号の発生タイミングを調整することで追い越しの発生
を回避する構成の例を示す。
を回避する構成の例を示す。
図3は、本実施例での画像信号処理装置の一構成例を示したものである。図3において、内部同期信号生成部6は出力同期信号生成部7にて生成される同期信号(OVS,OHS)からSVS信号を生成して出力する。本例においては、入力されるIVS信号とSVS信号とは非同期となるため、入力信号処理部2では図14で説明したような追い越し回避処理が行われることとなる。
図18に、本実施例での入力信号処理部2の一構成例を示す。図18において、24は、入力される同期信号と内部同期信号生成部6にて生成された内部同期信号、及びCPU8から設定される入力判定閾値情報に従い、入力フレームメモリ1から読み出された画像データにおいて追い越しが発生するか否かの判定を行う追い越し判定部である。追い越し判定部24では、内部同期信号生成部6にて生成されたSVS信号と出力同期信号生成部7にて生成されたOVS信号との関係がCPU8から設定される入力判定閾値情報の条件を満足するかどうかの判定で追い越し発生の有無を判断し、追い越し検知情報としてフレームメモリ制御部23へ出力する。フレームメモリ制御部23では、追い越し判定部24にて追い越しの発生が予測された場合には、図14で説明したような追い越し回避処理を行うこととなる。図18で示した入力信号処理部2におけるそれ以外の構成に関しては、図12で説明した実施例1での入力信号処理部2と同じものとなる。
次に、出力フレームメモリ3へは、内部同期信号生成部6にて生成されたSVS信号と出力同期信号生成部7にて生成されたOVS信号とのタイミングでそれぞれ1フレーム毎の書き込みと読み出しが行われ、SVS信号とOVS信号とは同期関係が保たれるため、本例での出力信号処理部4においては、図19に示すように、図13で示した実施例1での出力信号処理部4の構成例に対して追い越し判定部44が不要となる。ところが、出力フレームメモリ3から読み出す画像データにおいて追い越しが発生し得るケースがある。出力フレームメモリ3から読み出す画像データにおいて追い越しが発生するケースについて、図20乃至図22に具体的な例を挙げて説明する。
図20において、表示部9へ出力される画像データは720ラインの情報を有する画像データである。内部同期信号生成部6では1080ラインを処理できるタイミングの同期信号が生成される。図20−(A)は入力された画像データを画像処理部5にて等倍処理或いは拡大処理される場合の様子を示す図である。図20−(B)は入力された画像データを画像処理部5にて1/4倍に縮小処理される場合の様子を示す図である。
画像処理部5にて等倍処理或いは拡大処理される場合、図9及び図10で示したように、画像処理部5からは画像データがENB信号と共にSHS信号のタイミングで連続して出力信号処理部4に出力される。従って図20−(A)に示すように、画像処理部5から出力される画像データはSVS信号の周期で発生する1080ライン分のSHS信号の1ラインから720ラインまでの期間で720ライン分の画像データが出力フレームメモリ3に書き込まれ(太い実線)る。一方、読み出しプロセスにおいてはOVS信号の周期で720ライン分の画像データが読み出されることとなる(細い実線)。ここでSVS信号は、表示部9へ出力される画像データがL1ラインとなった時点で発行され、この関係を保ってSVS信号が発行されるため出力フレームメモリ3から読み出した画像データにおいて追い越しは発生しない。
次に、画像処理部5にて1/4倍に縮小処理される場合、図11に示したように、SHS信号の4回に1回の割合で画像処理部5からENB信号と共に画像データが出力信号処理部4に対して出力される。即ち画像処理部5では、図20−(B)に太い実線で示すように、入力信号処理部2から出力される1080ライン分の画像データから270ライン
分の画像データを生成して出力信号処理部4に出力する。これに応じて出力信号処理部4ではSVS信号の周期で270ライン分の画像データを出力フレームメモリ3へ書き込むこととなる。ここで、図20−(A)と同様に表示部9へ出力される画像データがL1ラインとなった時点でSVS信号が発行される場合、出力フレームメモリ3から読み出した画像データのXラインにおいて、毎フレームで追い越しが発生してしまうこととなる。即ち、スケーリング率によって書き込みの速度が変わることで追い越しの発生するタイミングが変わり、同期しているタイミングでフレームメモリへの書き込みと読み出しが行われるにも関わらず、追い越しが発生してしまうこととなる。図21は、図20に示したタイミングで追い越しの発生する範囲を図示したものである。画像処理部5にて等倍処理或いは拡大処理される場合、図21−(A)に示すグレーの範囲で出力フレームメモリ3からの読み出しが行われた場合、追い越しが発生する。即ち、表示部9へ出力される画像データが1ラインからLXラインまでの範囲でSVS信号が生成された場合、追い越しが発生する。ここで、LXの値は出力フレームメモリ3への書き込み速度と読み出し速度が同じになるまでは、スケーリング率に応じて次式で求めることができる。
分の画像データを生成して出力信号処理部4に出力する。これに応じて出力信号処理部4ではSVS信号の周期で270ライン分の画像データを出力フレームメモリ3へ書き込むこととなる。ここで、図20−(A)と同様に表示部9へ出力される画像データがL1ラインとなった時点でSVS信号が発行される場合、出力フレームメモリ3から読み出した画像データのXラインにおいて、毎フレームで追い越しが発生してしまうこととなる。即ち、スケーリング率によって書き込みの速度が変わることで追い越しの発生するタイミングが変わり、同期しているタイミングでフレームメモリへの書き込みと読み出しが行われるにも関わらず、追い越しが発生してしまうこととなる。図21は、図20に示したタイミングで追い越しの発生する範囲を図示したものである。画像処理部5にて等倍処理或いは拡大処理される場合、図21−(A)に示すグレーの範囲で出力フレームメモリ3からの読み出しが行われた場合、追い越しが発生する。即ち、表示部9へ出力される画像データが1ラインからLXラインまでの範囲でSVS信号が生成された場合、追い越しが発生する。ここで、LXの値は出力フレームメモリ3への書き込み速度と読み出し速度が同じになるまでは、スケーリング率に応じて次式で求めることができる。
ここで式(4)は、実施例1で示した式(2)に対し、スケーリング率を逆数で処理したものと等価となる。
次に、図20−(B)のように1/4倍に縮小される場合、追い越しの発生する範囲は図21−(B)に示すグレーの範囲となり、表示部9へ出力される画像データが720ラインからLYライン(ここでは270ライン)までの範囲でSVS信号が生成された場合に追い越しが発生する。ここでLYの値は次式で求めることができる。
ここで式(5)は、実施例1で示した式(3)に対し、スケーリング率を逆数で処理したものと等価となる。
図22は、式(4)と式(5)に従い、スケーリング率に応じて追い越しの発生するタイミングが変わる様子、及びSVS信号を発生するタイミングの一例を示したものであり、グレーに塗りつぶされた範囲が追い越しの発生する範囲である。図22から分かるように、画像処理部5にて等倍処理或いは拡大処理される場合、表示部9へ出力されるOHS信号が1ラインから240ラインまでの間の時に追い越しが発生する。次に、画像処理部5にて縮小処理されて出力フレームメモリ3への画像データの書き込み速度が緩やかになり、出力フレームメモリ3への書き込み速度と出力フレームメモリ3からの読み出し速度が同じになるまでは、1ラインを下限とし、追い越しの発生する範囲が狭まっていく。更に縮小率が大きくなり、出力フレームメモリ3からの読み出し速度よりも出力フレームメモリ3への書き込み速度が遅くなると、720ラインを上限に追い越し発生する範囲は広がっていくこととなる。
このように、スケーリング率に応じて追い越しの発生するタイミングが変わってしまう。本実施例では、スケーリング率を考慮してSVS信号の位相を調整することで追い越しの発生を回避している。
再び図3に戻ると、内部同期信号生成部6は、図22に示すようにグレーに塗りつぶさ
れた追い越しの発生する範囲を避けてSVS信号を生成することとなる。図4に示した本実施例での内部同期信号生成部6にて、内部同期信号(SVS,SHS,SCLK)の生成される様子について説明する。出力水平同期信号カウント部66では、出力同期信号生成部7にて生成されたOHS信号の発生回数を計数して出力する。その計数値はOVS信号により“0”に初期化される。内部垂直タイミング調整部(2)67では、CPU8から設定されるスケーリング率情報と、内部タイミング情報に含まれる垂直タイミング情報とから、図22に示すようにSVS信号を生成する際のOHS信号の計数値を求め、内部垂直同期信号生成部65へ出力する。図22に示した例では、内部垂直タイミング調整部(2)67には垂直タイミング情報として入力される画像データのライン数(720)が設定され、その値をスケーリング率に応じて乗算して内部垂直同期信号生成部65へ出力するものとする。即ちスケーリング率が1/2倍に設定されるまでは“360”の値を出力し、1/2倍から1/3倍までの範囲では“720”に“1/3”を掛けた“240”の値を出力する。このように内部垂直タイミング調整部(2)67は単純な乗算器で構成することができ、これにより図22でグレーに塗りつぶされた追い越しの発生する範囲を避けてSVS信号を生成することが可能となる。内部垂直信号同期生成部65では、内部垂直タイミング調整部(2)67から出力される値と出力水平同期信号カウント部66での計数値が揃った時に、内部水平同期信号生成部61にて生成されるSHS信号に同期してSVS信号を出力することとなる。これによりOVS信号に対するSVS信号の相対的な位相差が調整されて追い越しが回避される。
れた追い越しの発生する範囲を避けてSVS信号を生成することとなる。図4に示した本実施例での内部同期信号生成部6にて、内部同期信号(SVS,SHS,SCLK)の生成される様子について説明する。出力水平同期信号カウント部66では、出力同期信号生成部7にて生成されたOHS信号の発生回数を計数して出力する。その計数値はOVS信号により“0”に初期化される。内部垂直タイミング調整部(2)67では、CPU8から設定されるスケーリング率情報と、内部タイミング情報に含まれる垂直タイミング情報とから、図22に示すようにSVS信号を生成する際のOHS信号の計数値を求め、内部垂直同期信号生成部65へ出力する。図22に示した例では、内部垂直タイミング調整部(2)67には垂直タイミング情報として入力される画像データのライン数(720)が設定され、その値をスケーリング率に応じて乗算して内部垂直同期信号生成部65へ出力するものとする。即ちスケーリング率が1/2倍に設定されるまでは“360”の値を出力し、1/2倍から1/3倍までの範囲では“720”に“1/3”を掛けた“240”の値を出力する。このように内部垂直タイミング調整部(2)67は単純な乗算器で構成することができ、これにより図22でグレーに塗りつぶされた追い越しの発生する範囲を避けてSVS信号を生成することが可能となる。内部垂直信号同期生成部65では、内部垂直タイミング調整部(2)67から出力される値と出力水平同期信号カウント部66での計数値が揃った時に、内部水平同期信号生成部61にて生成されるSHS信号に同期してSVS信号を出力することとなる。これによりOVS信号に対するSVS信号の相対的な位相差が調整されて追い越しが回避される。
以上に説明したように、OVS信号に同期してSVS信号を生成する場合においても、CPU8により設定されるスケーリング率情報に応じて画像処理部5から出力される画像データのタイミングが変わり、追い越しの発生するタイミングが変わることとなるが、CPU8により設定されるスケーリング率情報に応じて図22に示すように内部同期信号生成部6にて生成されるSVS信号の発生タイミングを変えることで、追い越しの発生を回避することが可能となる。
(実施例3)
実施例1及び実施例2では、同期したタイミングでフレームメモリから1フレーム分の画像データの書き込みと読み出しを行う際にも、画像処理部5で行われる解像度変換処理によって追い越しの発生するタイミングが変わってしまい、追い越しが発生する様子について説明を行い、更にSVS信号の発生タイミングを調整することで追い越しの発生を回避する方法について説明を行った。
実施例1及び実施例2では、同期したタイミングでフレームメモリから1フレーム分の画像データの書き込みと読み出しを行う際にも、画像処理部5で行われる解像度変換処理によって追い越しの発生するタイミングが変わってしまい、追い越しが発生する様子について説明を行い、更にSVS信号の発生タイミングを調整することで追い越しの発生を回避する方法について説明を行った。
ところが、追い越しの発生するタイミングが変わる要因は、画像処理部5で行われる解像度変換処理以外にも存在する。
本実施例では、入力されるIVS信号に同期してSVS信号を生成する場合において、入力される画像データの取り込む領域によって追い越しの発生するタイミングが変化する様子について説明を行い、更にSVS信号の発生タイミングを調整することで追い越しの発生を回避する方法について説明を行う。
まず、入力される画像データの取り込む領域によって追い越しの発生するタイミングが変化する様子について、図15乃至図16及び図23乃至図25に具体的な例を挙げて説明する。
図15−(B)では、入力された画像データが画像処理部5にて4倍に拡大処理される場合に追い越しが発生する様子を示し、その際の追い越しの発生する範囲を図16−(B)に示した。ここで、図15−(B)及び図16−(B)に示したタイミングは、入力された1ラインから270ラインまでの画像データを画像処理部5にて4倍に拡大処理する
場合のものである。入力された451ラインから720ラインまでの画像データを画像処理部5にて4倍に拡大処理する場合、入力フレームメモリ1から読み出される画像データは図23に太い実線で示すように451ラインから720ラインまでの画像データを読み出すこととなる。ここで入力フレームメモリ1に対しては、451ラインから720ラインまでの画像データを書き込むとしても、1ラインから720ラインまでの画像データを書き込み、読み出す際に451ラインから720ラインまでの画像データを読み出すとしても、図23に示したタイミングは同じとなる。この時の追い越しの発生する範囲は図24に示すグレーの範囲となる。即ち、入力される画像データが1ラインから450ラインまでの範囲でSVS信号が生成された場合、追い越しが発生する。このように入力される画像データの取り込む領域によって追い越しの発生するタイミングが変化することとなり、その様子を図25に示す。図25は、入力される画像データの取り込む領域に応じて追い越しの発生するタイミングが変わる様子、及びSVS信号を発生するタイミングの一例を示したものであり、グレーに塗りつぶされた範囲が追い越しの発生する範囲である。図25から分かるように追い越しの発生するタイミングは、入力される画像データの取り込み開始ラインに応じてシフトすることとなる。
場合のものである。入力された451ラインから720ラインまでの画像データを画像処理部5にて4倍に拡大処理する場合、入力フレームメモリ1から読み出される画像データは図23に太い実線で示すように451ラインから720ラインまでの画像データを読み出すこととなる。ここで入力フレームメモリ1に対しては、451ラインから720ラインまでの画像データを書き込むとしても、1ラインから720ラインまでの画像データを書き込み、読み出す際に451ラインから720ラインまでの画像データを読み出すとしても、図23に示したタイミングは同じとなる。この時の追い越しの発生する範囲は図24に示すグレーの範囲となる。即ち、入力される画像データが1ラインから450ラインまでの範囲でSVS信号が生成された場合、追い越しが発生する。このように入力される画像データの取り込む領域によって追い越しの発生するタイミングが変化することとなり、その様子を図25に示す。図25は、入力される画像データの取り込む領域に応じて追い越しの発生するタイミングが変わる様子、及びSVS信号を発生するタイミングの一例を示したものであり、グレーに塗りつぶされた範囲が追い越しの発生する範囲である。図25から分かるように追い越しの発生するタイミングは、入力される画像データの取り込み開始ラインに応じてシフトすることとなる。
具体的には、入力フレームメモリ1への書き込みのタイミングを規定する書き込みタイミング信号であるIVSと読み出しのタイミングを規定する読み出しタイミング信号であるSVSが図23のような状態にある場合、読み出し開始位置が451ラインであれば追い越しは発生しないが、読み出し開始位置が1ラインであれば追い越しが発生してしまう。すなわち所定の位置(例えば1ライン)を規定位置にとって、その位置と読み出し開始位置の差が異なる2つの状態において、一方の状態では追い越しが発生しないように書き込みタイミング規定信号と読み出しタイミング規定信号の位相差が設定されていたとしても、他方の状態では同じ位相差では追い越しが発生し得る。これは読み出し終了位置と規定位置との差で見ても同様である。
このように、入力される画像データの取り込む領域に応じて追い越しの発生するタイミングが変わってしまう場合であっても、入力される画像データの取り込む領域を考慮してSVS信号を生成することで追い越しを回避することができる。
図5に示した本実施例での画像信号処理装置の構成例において、入力される画像データの取り込む領域に応じてSVS信号の発生タイミングが調整される様子について説明を行う。
図5では、図1で示した実施例1での画像信号処理装置の構成例に対し、内部同期信号生成部6へはCPU8から設定されるスケーリング率に代えて入力有効領域情報が入力され、内部同期信号生成部6では、図25に示すようにグレーに塗りつぶされた追い越しの発生する範囲を避けてSVS信号を生成することとなる。図5で示した画像信号処理装置におけるそれ以外の構成に関しては、図1で説明した実施例1での画像信号処理装置の構成例と同じものとなる。
次に、図6に示した本実施例での内部同期信号生成部6にて、内部同期信号(SVS,SHS,SCLK)の生成される様子について説明する。内部垂直タイミング調整部(3)68では、CPU8から設定される入力有効領域情報と、内部タイミング情報に含まれる垂直タイミング情報とから、図25に示すようにSVS信号を生成する際のIHS信号の計数値を求め、内部垂直同期信号生成部65へ出力する。図25に示した例では、内部垂直タイミング調整部(3)68には垂直タイミング情報として“180”が設定され、その値に入力有効領域情報から求めた、入力される画像データの取り込み開始ラインを加算し、内部垂直同期信号生成部65へ出力するものとする。即ち入力される画像データの取り込み開始ラインが“10”の場合には“190”の値を出力し、“20”の場合には
“200”の値を出力する。このように内部垂直タイミング調整部(3)68は単純な加減算器で構成され、これにより図25でグレーに塗りつぶされた追い越しの発生する範囲を避けてSVS信号を生成することが可能となる。内部垂直信号同期生成部65では、内部垂直タイミング調整部(3)68から出力される値と入力水平同期信号カウント部62での計数値が揃った時に、内部水平同期信号生成部61にて生成されるSHS信号に同期してSVS信号を出力することとなる。図6で示した内部同期信号生成部6におけるそれ以外の構成に関しては、図2で説明した実施例1での内部同期信号生成部6の構成例と同じものとなる。
“200”の値を出力する。このように内部垂直タイミング調整部(3)68は単純な加減算器で構成され、これにより図25でグレーに塗りつぶされた追い越しの発生する範囲を避けてSVS信号を生成することが可能となる。内部垂直信号同期生成部65では、内部垂直タイミング調整部(3)68から出力される値と入力水平同期信号カウント部62での計数値が揃った時に、内部水平同期信号生成部61にて生成されるSHS信号に同期してSVS信号を出力することとなる。図6で示した内部同期信号生成部6におけるそれ以外の構成に関しては、図2で説明した実施例1での内部同期信号生成部6の構成例と同じものとなる。
以上に説明したように、入力される画像データの取り込む領域によって追い越しの発生するタイミングが変化するような場合において、入力される画像データの取り込む領域に応じて図25に示すように内部同期信号生成部6にて生成されるSVS信号の発生タイミングを変えることで、追い越しの発生を回避することが可能となる。ここで本例では、内部同期信号生成部6にて入力される画像データの取り込む領域に応じてSVS信号の発生タイミングを変えるとしたが、実施例1で説明したようにスケーリング率によって追い越しの発生するタイミングが変化することも考慮し、予めCPU8により設定されるスケーリング率情報に応じて図17に示すように内部同期信号生成部6にて生成されるSVS信号の発生タイミングの値を求め、その値に対して更に入力される画像データの取り込む領域に応じたSVS信号の発生タイミングの調整を行うことで、より正確に追い越しの発生を回避することが可能となる。
(実施例4)
実施例3では、入力されるIVS信号に同期してSVS信号を生成する場合において、入力される画像データの取り込む領域によって追い越しの発生するタイミングが変化する様子について説明を行い、更にSVS信号の発生タイミングを調整することで追い越しの発生を回避する方法について説明を行った。
実施例3では、入力されるIVS信号に同期してSVS信号を生成する場合において、入力される画像データの取り込む領域によって追い越しの発生するタイミングが変化する様子について説明を行い、更にSVS信号の発生タイミングを調整することで追い越しの発生を回避する方法について説明を行った。
本実施例では、SVS信号を出力同期信号生成部7にて生成されるOVS信号に同期して生成する場合において、画像処理部5にて処理された画像データの表示部9での表示位置によって追い越しの発生するタイミングが変化する様子について説明を行い、更にSVS信号の発生タイミングを調整することで追い越しの発生を回避する手段について説明を行う。
まず、画像処理部5にて処理された画像データの表示部9での表示位置によって追い越しの発生するタイミングが変化する様子について、図20乃至図21及び図26乃至図28に具体的な例を挙げて説明する。
図20−(B)では、入力された画像データが画像処理部5にて1/4倍に縮小処理される場合に追い越しが発生する様子を示し、その際の追い越しの発生する範囲を図21−(B)に示した。ここで、図20−(B)及び図21−(B)に示したタイミングは、入力された1080ラインの画像データを画像処理部5にて1/4倍に縮小処理し、画像処理部5にて縮小処理された270ラインの画像データを表示部9での1ラインから270ラインまでの範囲に表示する場合のものである。画像処理部5にて縮小処理された270ラインの画像データを表示部9での451ラインから720ラインまでの範囲に表示する場合、画像処理部5からは図26に太い実線で示すように451ラインから720ラインまでの画像データが出力されて出力フレームメモリ3へ書き込まれることとなり、出力フレームメモリ3からは表示部9へ出力されるOHS信号が451ラインから720ラインとなる間で画像データが読み出されて、表示部9へ出力されることとなる。この時の追い越しの発生する範囲は図27に示すグレーの範囲となる。即ち、表示部9へ出力される画像データが1ラインから450ラインまでの範囲でSVS信号が生成された場合、追い越
しが発生する。このように画像処理部5にて処理された画像データの表示部9での表示位置によって出力フレームメモリ3から画像データの読み出されるタイミングが変わることとなり、結果として追い越しの発生するタイミングが変化することとなる。その様子を図28に示す。図28は、画像処理部5にて処理された画像データの表示部9での表示位置に応じて追い越しの発生するタイミングが変わる様子、及びSVS信号を発生するタイミングの一例を示したものであり、グレーに塗りつぶされた範囲が追い越しの発生する範囲である。図28から分かるように追い越しの発生するタイミングは、画像処理部5にて処理された画像データの表示部9での表示位置に応じてシフトすることとなる。
しが発生する。このように画像処理部5にて処理された画像データの表示部9での表示位置によって出力フレームメモリ3から画像データの読み出されるタイミングが変わることとなり、結果として追い越しの発生するタイミングが変化することとなる。その様子を図28に示す。図28は、画像処理部5にて処理された画像データの表示部9での表示位置に応じて追い越しの発生するタイミングが変わる様子、及びSVS信号を発生するタイミングの一例を示したものであり、グレーに塗りつぶされた範囲が追い越しの発生する範囲である。図28から分かるように追い越しの発生するタイミングは、画像処理部5にて処理された画像データの表示部9での表示位置に応じてシフトすることとなる。
具体的には、出力フレームメモリ3への書き込みのタイミングを規定する書き込みタイミング信号であるSVSと読み出しのタイミングを規定する読み出しタイミング信号であるOVSが図23のような状態にある場合、書き込み開始位置が451ラインであれば追い越しは発生しないが、書き込み開始位置が1ラインであれば追い越しが発生してしまう。すなわち所定の位置(例えば1ライン)を規定位置にとって、その位置と書き込み開始位置の差が異なる2つの状態において、一方の状態では追い越しが発生しないように書き込みタイミング規定信号と読み出しタイミング規定信号の位相差が設定されていたとしても、他方の状態では同じ位相差では追い越しが発生し得る。これは書き込み終了位置と規定位置との差で見ても同様である。
このように、画像処理部5にて処理された画像データの表示部9での表示位置に応じて追い越しの発生するタイミングが変わってしまうが、画像処理部5にて処理された画像データの表示部9での表示位置(メモリへの書き込み開始位置もしくは書き込み終了位置)を考慮してSVS信号を生成することで追い越しを回避することができる。
図7に示した本実施例での画像信号処理装置の構成例において、入力される画像データの取り込む領域に応じてSVS信号の発生タイミングが調整される様子について説明を行う。
図7では、図3で示した実施例2での画像信号処理装置の構成例に対し、内部同期信号生成部6へはCPU8から設定されるスケーリング率に代えて表示領域情報が入力され、内部同期信号生成部6では、図28に示すようにグレーに塗りつぶされた追い越しの発生する範囲を避けてSVS信号を生成することとなる。図7で示した画像信号処理装置におけるそれ以外の構成に関しては、図3で説明した実施例2での画像信号処理装置の構成例と同じものとなる。
次に、図8に示した本実施例での内部同期信号生成部6にて、内部同期信号(SVS,SHS,SCLK)の生成される様子について説明する。内部垂直タイミング調整部(4)69では、CPU8から設定される表示領域情報と、内部タイミング情報に含まれる垂直タイミング情報とから、図28に示すようにSVS信号を生成する際のOHS信号の計数値を求め、内部垂直同期信号生成部65へ出力する。図28に示した例では、内部垂直タイミング調整部(4)69には垂直タイミング情報として“180”が設定され、その値に表示領域情報から求めた、画像処理部5にて処理された画像データの表示部9での表示開始ラインを加算し、内部垂直同期信号生成部65へ出力するものとする。即ち画像処理部5にて処理された画像データの表示部9での表示開始ラインが“10”の場合には“190”の値を出力し、“20”の場合には“200”の値を出力する。このように内部垂直タイミング調整部(4)69は単純な加減算器で構成され、これにより図28でグレーに塗りつぶされた追い越しの発生する範囲を避けてSVS信号を生成することが可能となる。内部垂直同期信号生成部65では、内部垂直タイミング調整部(4)69から出力される値と出力水平同期信号カウント部66での計数値が揃った時に、内部水平同期信号生成部61にて生成されるSHS信号に同期してSVS信号を出力することとなる。図8
で示した内部同期信号生成部6におけるそれ以外の構成に関しては、図4で説明した実施例2での内部同期信号生成部6の構成例と同じものとなる。
で示した内部同期信号生成部6におけるそれ以外の構成に関しては、図4で説明した実施例2での内部同期信号生成部6の構成例と同じものとなる。
以上に説明したように、画像処理部5にて処理された画像データの表示部9での表示位置によって追い越しの発生するタイミングが変化するような場合において、画像処理部5にて処理された画像データの表示部9での表示位置に応じて図28に示すように内部同期信号生成部6にて生成されるSVS信号の発生タイミングを変えることで、追い越しの発生を回避することが可能となる。ここで本例では、内部同期信号生成部6にて画像処理部5にて処理された画像データの表示部9での表示位置に応じてSVS信号の発生タイミングを変えるとしたが、実施例2で説明したようにスケーリング率によって追い越しの発生するタイミングが変化することも考慮し、予めCPU8により設定されるスケーリング率情報に応じて図22に示すように内部同期信号生成部6にて生成されるSVS信号の発生タイミングの値を求め、その値に対して更に画像処理部5にて処理された画像データの表示部9での表示位置に応じたSVS信号の発生タイミングの調整を行うことで、より正確に追い越しの発生を回避することが可能となる。
なお以上述べた各実施例においては、スケーリング率を読み出しの速度もしくは書き込みの速度を示す情報として用い、また有効領域や表示領域を読み出し開始位置と規定位置との差もしくは読み出し終了位置と規定位置との差もしくは書き込み開始位置と規定位置との差もしくは書き込み終了位置と規定位置との差を示す情報として用いた。上記速度や上記差を示すことができる値としては、直接的もしくは間接的にそれらを示すことができればよいので種々の情報を用いることができる。
1 入力フレームメモリ
2 入力信号処理部
3 出力フレームメモリ
4 出力信号処理部
5 画像処理部
6 内部同期信号生成部
7 出力同期信号生成部
8 CPU
9 表示部
21,41 デュアルポートメモリ
22,42 有効領域判定部
23,43 フレームメモリ制御部
24,44 追い越し判定部
61 内部水平同期信号生成部
62 入力水平同期信号カウント部
63,67,68,69 内部垂直タイミング調整部
64 PLL
65 内部垂直同期信号生成部
66 出力水平同期信号カウント部
2 入力信号処理部
3 出力フレームメモリ
4 出力信号処理部
5 画像処理部
6 内部同期信号生成部
7 出力同期信号生成部
8 CPU
9 表示部
21,41 デュアルポートメモリ
22,42 有効領域判定部
23,43 フレームメモリ制御部
24,44 追い越し判定部
61 内部水平同期信号生成部
62 入力水平同期信号カウント部
63,67,68,69 内部垂直タイミング調整部
64 PLL
65 内部垂直同期信号生成部
66 出力水平同期信号カウント部
Claims (8)
- 信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、
該調整回路は、前記メモリからの信号の読み出しの速度が異なる2つの状態において、前記相対的な位相差を異ならせることで、該2つの状態の両方において前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間での追い越しが発生しないように調整する回路であることを特徴とするタイミング制御装置。 - 信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、
該調整回路は、前記メモリにおける信号の書き込みの速度が異なる2つの状態において、前記相対的な位相差を異ならせることで、該2つの状態の両方において前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間での追い越しが発生しないように調整する回路であることを特徴とするタイミング制御装置。 - 信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、
該調整回路は、前記メモリにおける信号の書き込み開始位置もしくは書き込み終了位置と前記メモリにおける所定の規定位置との差が異なる2つの状態において、前記相対的な位相差を異ならせることで、該2つの状態の両方において前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間での追い越しが発生しないように調整する回路であることを特徴とするタイミング制御装置。 - 信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、
該調整回路は、前記メモリからの信号の読み出し開始位置もしくは読み出し終了位置と前記メモリにおける所定の規定位置との差が異なる2つの状態において、前記相対的な位相差を異ならせることで、該2つの状態の両方において前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間での追い越しが発生しないように調整する回路であることを特徴とするタイミング制御装置。 - 請求項1乃至4のいずれかに記載のタイミング制御装置と、前記書き込みタイミング規定信号に同期した前記メモリへの信号の書き込みと前記読み出しタイミング規定信号に同期した前記メモリからの信号の読み出しとを行う制御回路とを有する信号処理装置。
- 更に前記メモリを有する請求項5に記載の信号処理装置。
- 前記信号が画像信号である請求項5もしくは6に記載の信号処理装置。
- 請求項7に記載の信号処理装置と、該信号処理装置が出力する画像信号に基づく表示を行う表示部とを有する画像表示装置。
Priority Applications (1)
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JP2005086795A JP2006267663A (ja) | 2005-03-24 | 2005-03-24 | タイミング制御装置及び信号処理装置 |
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Application Number | Priority Date | Filing Date | Title |
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JP2005086795A JP2006267663A (ja) | 2005-03-24 | 2005-03-24 | タイミング制御装置及び信号処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006267663A true JP2006267663A (ja) | 2006-10-05 |
Family
ID=37203706
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Application Number | Title | Priority Date | Filing Date |
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JP2005086795A Withdrawn JP2006267663A (ja) | 2005-03-24 | 2005-03-24 | タイミング制御装置及び信号処理装置 |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102385743A (zh) * | 2010-08-30 | 2012-03-21 | 富士通半导体股份有限公司 | 图像处理装置、图像处理方法和调度装置 |
WO2015064169A1 (ja) * | 2013-10-28 | 2015-05-07 | ソニー株式会社 | 画像処理装置、画像処理方法およびプログラム |
JP2015125411A (ja) * | 2013-12-27 | 2015-07-06 | キヤノン株式会社 | 映像処理装置 |
-
2005
- 2005-03-24 JP JP2005086795A patent/JP2006267663A/ja not_active Withdrawn
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102385743A (zh) * | 2010-08-30 | 2012-03-21 | 富士通半导体股份有限公司 | 图像处理装置、图像处理方法和调度装置 |
US8648934B2 (en) | 2010-08-30 | 2014-02-11 | Fujitsu Semiconductor Limited | Image processing apparatus, image processing method and scheduling apparatus |
WO2015064169A1 (ja) * | 2013-10-28 | 2015-05-07 | ソニー株式会社 | 画像処理装置、画像処理方法およびプログラム |
US20160293073A1 (en) * | 2013-10-28 | 2016-10-06 | Sony Corporation | Image processing apparatus, image processing method, and program |
JPWO2015064169A1 (ja) * | 2013-10-28 | 2017-03-09 | ソニーセミコンダクタソリューションズ株式会社 | 画像処理装置、画像処理方法およびプログラム |
EP3065126A4 (en) * | 2013-10-28 | 2017-06-21 | Sony Semiconductor Solutions Corporation | Image processing device, image processing method, and program |
US10810916B2 (en) | 2013-10-28 | 2020-10-20 | Sony Semiconductor Solutions Corporation | Image processing apparatus and image processing method |
JP2015125411A (ja) * | 2013-12-27 | 2015-07-06 | キヤノン株式会社 | 映像処理装置 |
US10212316B2 (en) | 2013-12-27 | 2019-02-19 | Canon Kabushiki Kaisha | Video processing apparatus |
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