JP2006236388A - Memory module and data processing system - Google Patents

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JP2006236388A JP2006146173A JP2006146173A JP2006236388A JP 2006236388 A JP2006236388 A JP 2006236388A JP 2006146173 A JP2006146173 A JP 2006146173A JP 2006146173 A JP2006146173 A JP 2006146173A JP 2006236388 A JP2006236388 A JP 2006236388A
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Yoshinobu Nakagome
Yoji Nishio
Takashi Sato
儀延 中込
高史 佐藤
洋二 西尾
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Renesas Technology Corp
株式会社ルネサステクノロジ
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Abstract

<P>PROBLEM TO BE SOLVED: To easily realize necessary function and performance such as a protocol for high-speed memory access without incorporating any complex input/output circuit or control circuit for high-speed operation in a mounted memory. <P>SOLUTION: A memory module (MODc) is provided with input/output terminals (IPO0-IPO15), to which a control signal based on a protocol control configuration is supplied, a protocol converter (23) connected to the input/output terminals for mutually converting different access control configurations, and SDRAM devices (M0-M15) connected to the input/output terminals via the protocol converter for working based on the access control configuration different from the protocol control configuration. The protocol converter has register buffers (RBUFc0-RBUFc15) each having a parallel-serial conversion function, converts serial data fed from the input/output terminals to the SDRAM devices into parallel data, and converts parallel data fed from the SDRAM devices to the input/output terminals into serial data. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、メモリモジュール及びそれを用いたデータ処理システムに係り、殊に、メモリモジュールの高速インタフェース技術に関し、例えばSDRAM(Synchronous Dynamic Random Access Memory:シンクロナス・ダイナミック・ランダム・アクセス・メモリ)を用いた高速メモリモジュールに適用して有効な技術に関するものである。 The present invention relates to a memory module and the data processing system using the same, particularly, it relates to high-speed interface technology of the memory modules, for example, SDRAM: use the (Synchronous Dynamic Random Access Memory Synchronous Dynamic Random Access Memory) applied to high-speed memory modules had a technique effectively.

近年、マイクロプロセッサの高性能化にともなって、主記憶についても高速化の要求が高まってきている。 In recent years, with the high performance of the microprocessor, there has been an increasing demand for high-speed also for the main memory. 特にマルチメデイアパソコンなど大量の画像データの入出力を高速に行うシステムにおいて特に高速の主記憶に対する要求は高まる一方である。 Particularly required which is one growing, particularly for high-speed main memory in a system that performs input and output of large amount of image data such as multimedia personal computers at high speed. これに伴い、主記憶に用いられているDRAM(Dynamic Random Access Memory:ダイナミック・ランダム・アクセス・メモリ)に関しては、ファーストページモードから、より高速なデータ転送が可能なEDO(Extended Data-OUT)ページモード品への移行が進み、最近ではシステムクロックに同期してDRAM内部をパイプライン動作させる事により100MHz程度のデータ転送率を実現したSDRAMも主記憶に使われ始めている。 Accordingly, DRAM used in the main memory: For (Dynamic Random Access Memory Dynamic Random Access Memory), a fast page mode, which can faster data transfer EDO (Extended Data-OUT) page transition to mode article advances have recently begun to use the SDRAM even main memory which realizes a data rate of about 100MHz by which pipeline operation of the DRAM in synchronism with the system clock.

一方、DRAMの応用分野は多岐にわたっており、ゲーム機などのように数個程度を使うものから、ワークステーションなどのように数1000個使うシステムなど、様々なニーズに対応する必要が生じている。 On the other hand, application field of DRAM is diverse, from those using several pieces, such as a game machine, such as a system using several thousands, such as a workstation, must respond to various needs have occurred. 大容量を実装する場合にはメモリバスを複数設け、並列化する事によりシステムとしてデータ転送速度を上げる事が可能である。 In the case of mounting a large capacity is provided a plurality of memory buses, it is possible to increase the data transfer rate as the system by which parallelization. しかし、その場合、メモリシステムを構成する増設単位は大きくなり、小容量のメモリしか必要としないシステムには適さないという問題があった。 However, in that case, additional units constituting the memory system is increased, there is a problem that is not suitable for systems that require only a small amount of memory.

小さな増設単位でも高いデータ転送速度を得るために、Rambus(ランバス)DRAM (以下RDRAMと略す)と呼ばれる新しい高速DRAMも提案され、一部小容量システムに使われている。 In order to obtain a high data rate even a small expansion units, also new fast DRAM called Rambus (Rambus) DRAM (hereinafter referred to as RDRAM) been proposed and used for some small capacity system. これは、入出力回路とメモリバスを高速動作向けに新しくしたDRAMである。 This is the input and output circuit and the memory bus a newly the DRAM for high-speed operation for. すなわち、RDRAMは、コマンドによってアクセス制御されるプロトコル制御方式を採用するもので、予め決められた長さのパケットに読出しリクエストや書き込みリクエスト及びアドレス情報などを入れておき、それをRDRAMが解読してリード動作やライト動作を行う。 That, RDRAM is intended to adopt a protocol control scheme accessed controlled by command, previously put such read request or write request and address information on the length of the packet to a predetermined, it RDRAM is decrypted perform a read operation or write operation. RDRAMは、例えば図20に示されるように、プロセッサボードなどのマザーボード上のメモリバスIO0〜IO15に個々に搭載され、RDRAM単位でその動作が選択される。 RDRAM, for example, as shown in FIG. 20, individually mounted on the memory bus IO0~IO15 on the motherboard, such as the processor board, the operation is selected by the RDRAM units. 前記パケットに入れられた制御情報とリード又はライトのデータ情報は同一バス上に伝達される。 Data information of the control information and the read or write encased in the packet is transmitted on the same bus. このようなプロトコル制御方式によるRDRAMは、500Mバイト/秒のような高速でデータの入出力を行うことができる。 RDRAM by such protocol control scheme is capable of performing input and output of data at high speed, such as 500M bytes / sec.

尚、RDRAMについて記載された文献の例としては、500Mbyte/sec Data-Rate 512Kbits x9 DRAM Using a Novel I/O Interface (1992 Symposium on VLSI Circuits Digest of Technical Papers, pp.66-67)、日経エレクトロニクス(日経BP社1992.3.30発行 No.550)第197〜209頁がある。 Incidentally, examples of literatures cited for RDRAM, 500Mbyte / sec Data-Rate 512Kbits x9 DRAM Using a Novel I / O Interface (1992 Symposium on VLSI Circuits Digest of Technical Papers, pp.66-67), Nikkei Electronics ( Nikkei BP 1992.3.30 issue No.550) there is pp. 197-209.

このような背景のもと、種々のシステムによってDRAMへの要求仕様は異なったものになりつつある。 Under such a background, the required specification of the DRAM by a variety of system is becoming to be different. したがって、ある世代のDRAMに対して、極めて多くの品種を開発する必要が生じている。 Therefore, the DRAM of a certain generation, is a need to develop a very large number of varieties has occurred. これによって、開発コストの上昇、品種構成に応じた製造面での対応、性能の異なる種々の製品をテステイングするためのオーバヘッドなど、色々な問題が生じると予想される。 Thus, an increase in development cost, corresponding in terms of production in accordance with the product mix, including overhead for Tesuteingu a variety of different products in performance is expected with a variety of problems.

こうした状況下、パソコンやワークステーションなどDRAMが用いられるシステムの大半はメモリチップを複数個搭載したモジュール(メモリモジュール)の形で実装されており、メモリ単体の性能よりもメモリモジュールの性能が重要である。 Under these circumstances, the majority of system DRAM is used such as personal computers and work stations are implemented in the form of a module in which a plurality equipped with memory chips (memory module), the performance of the memory modules than the performance of the memory itself is important is there. したがって、全てのメモリの中に高速動作のための複雑な入出力回路などを取り込まなくとも、メモリモジュールで必要な機能、性能が実現できれば大半のシステムの要求に応じることができる、ということが本発明者によって明らかにされた。 Thus, even without incorporation of such complex output circuit for high-speed operation in all memory, necessary function in the memory module, can meet the demands of most systems if realized performance, that is the It was revealed by the inventors. 本発明者は、上記の観点から、高性能化若しくは高速化を実現するメモリモジュールについて検討した。 The present inventors, in view of the above, was examined memory modules for realizing a high performance or speed.

前記SDRAMを用いて高速メモリモジュールを構成する場合には次の問題点のあることが本発明者によって明らかにされた。 That there is a following problem in the case of constituting a high-speed memory modules by using the SDRAM is revealed by the present inventors. すなわち、現状のSDRAMを用いたジュールは、例えば図19に示されるように、プロセッサボードのようなマザーボード上の64ビットのようなメモリバスIO0〜IO63の所定の複数本の信号線毎に1個のSDRAMのデータ入出力端子を結合して64ビットのようなメモリバスとの間で並列的にデータの入出力が可能にされている。 That is, Joule using current SDRAM, for example, as shown in FIG. 19, one for each of a plurality of signal lines memory bus IO0~IO63 given as 64-bit on the motherboard, such as a processor board parallel data input and output to and from the memory bus is enabled, such as binding to the 64-bit data input and output terminals of the SDRAM. このように、複数のSDRAMを用いて所要バス幅のメモリバスとデータの入出力を行う構成では、SDRAM間におけるアクセスタイムなどの特性ばらつきを補償する回路手段がないと、高データ転送レートを実現することは困難である。 Thus, in the configuration in which the input and output of the memory bus and the data of the required bus width using a plurality of SDRAM, when no circuit means for compensating a variation in characteristics such as access time between the SDRAM, achieving high data transfer rate it is difficult to. また、データ入出力ビット数が×4構成のSDRAMを用いて64ビットバスに対応するには少なくとも16個のSDRAMが必要になり、メモリの増設単位が大きくなる。 Also, you need at least 16 SDRAM to a 64-bit bus with SDRAM number of data input and output bits × 4 configuration, unit of expansion of the memory is increased.

一方、RDRAMを用いて高速メモリモジュールを構成する場合には次の問題のあることが本発明者によって見出された。 Meanwhile, the when configuring a high-speed memory modules using RDRAM is a following problem has been found by the present inventors. 第1に、RDRAMは、それ固有のプロトコル制御回路を個々のメモリチップが保有するから、全てのRDRAMデバイスが一つのバスに共通接続される。 To a 1, RDRAM is it unique protocol control circuit individual memory chips from owned, all RDRAM devices are commonly connected to one bus. このため、デバイスの入出力容量を相当小さくしないと、バスの負荷容量成分が大きくなり過ぎ、例えば32個のRDRAMを実装するのも難しくなる。 Therefore, unless corresponding reduced output capacitance of the device, the load capacitance component of the bus becomes too large, it becomes difficult to implement for example 32 RDRAM.

第2に、RDRAMでは各デバイス毎に高精度のクロック同期機構、例えば高精度のPLL(Phase Locked Loop)又はDLL(Delayed Locked Loop)が必要であり、また、外部端子数の低減のために信号のビット幅を内部で6倍又は8倍にするように直並列変換を行う必要があり、内部バスのビット幅が大きく(例えば128ビット)、デバイスのチップサイズが大型化してします。 Second, high accuracy clock synchronization mechanism for each the RDRAM devices, for example, high-precision of a PLL (Phase Locked Loop) or DLL (Delayed Locked Loop) is required, also the signal in order to reduce the number of external terminals the need to do serial-parallel conversion to the 6-fold or 8-fold the bit width within the bit width of the internal bus is large (e.g. 128 bits), the chip size of the device will be large. 例えば同じ記憶容量のSDRAMに対して10〜15%程度チップが大型化する。 For example 10-15% approximately chips to the SDRAM of the same storage capacity becomes large.

第3に、バス幅に対するデータが全て一つのRDRAMデバイスから出力されるため、RDRAMでは一つのデバイスに消費電力が集中し、デバイスの冷却に特別な考慮を払わなければならないと予想される。 Third, since the data to the bus width is outputted from one of the RDRAM devices all, the power consumption is concentrated on a single device in RDRAM, it is not expected to be specially considered to cool the device.

第4には、RDRAMではアクテイブ電力を減らさないと周波数向上は難しい。 The fourth, not the difficult frequency improve reduce the Akuteibu power in RDRAM. システムに要求される性能向上に見合った低電力(低電圧化)を半導体集積回路の微細化技術でカバーするのは難しい。 Low power commensurate with the performance improvement that is required for the system (the low voltage) is difficult to cover in miniaturization technology for semiconductor integrated circuits.

第5には、高速になればなる程、実装系の電気特性の制約が大きく、実使用状態とテスト系の電気特性を整合させる工夫が必要になり、デバイステストのオーバヘッドが大きくなると予想される。 The fifth, as the made if a high speed, large constraints of the electrical characteristics of the mounting system, devised to match the electrical characteristics of the actual operating conditions and the test system is required, is expected to overhead device testing increases .

本発明は、上記事情に鑑みてなされたものであり、その目的は、アクセス動作の高速化を実現できるメモリモジュールを提供することにある。 The present invention has been made in view of the above circumstances, an object thereof is to provide a memory module that can achieve high-speed access operation.

本発明の別の目的は実装するメモリに高速動作のための複雑な入出力回路や制御回路を取り込まなくても、高速メモリアクセスの為のプロトコルなど必要な機能や性能を容易に実現することができるできるメモリモジュールを提供することにある。 Without incorporated complex input-output circuit and a control circuit for high-speed operation is another object in the memory to implement the present invention, is possible to easily realize the required functions and performance, such as protocols for high speed memory access to provide a memory module that can be.

本発明の更に別の目的は、マイクロプロセッサの高速化に追従してデータ処理速度を容易に向上させることができるデータ処理装置を提供することにある。 Still another object of the present invention is to provide a data processing apparatus capable of following the speed of microprocessors to improve the data processing speed easily.

本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。 The above and other objects and novel features of the present invention will be apparent from the following description and accompanying drawings of this specification.

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。 To briefly explain the summary of typical inventions among the inventions disclosed in the present application is as follows. すなわち、並列動作される複数個の半導体記憶装置が接続されたデータバスと外部データ入出力端子との間にレジスタバッファを設けてメモリモジュールを構成する。 That is, configuring the memory modules by providing a register buffer between the plurality of semiconductor memory devices connected data bus and the external data input and output terminals in parallel operation. メモリモジュールはプロセッサボードなどのマザーボードに実装され、当該マザーボード上のメモリコントローラとメモリモジュール内の半導体記憶装置との間でのデータのやりとりはレジスタバッファを介して行われる。 Memory modules are mounted on a motherboard, such as a processor board, exchange of data between the semiconductor memory device in the memory controller and the memory modules on the motherboard is performed through the register buffer.

これによれば、メモリモジュール内部と外部とのバス接続は前記レジスタバッファでバッファリングされるから、前記マザーボード上のデータバスとメモリモジュール上のデータバスとは分離される。 According to this, the bus connection between memory modules inside and outside because is buffered in the register buffer, it is separated from the data bus on the data bus and the memory modules on the motherboard. したがって、マザーボード上のデータバスからは前記レジスタ以降の配線負荷が見えなくなり、メモリコントローラが駆動すべき負荷を低減できる。 Thus, from the data bus on the motherboard it is no longer visible in the wiring load after said register, thereby reducing the load memory controller to be driven. これにより、メモリバス上のデータ転送周波数を向上させることが容易になる。 This makes it easy to improve the data transfer frequency on the memory bus. また、メモリモジュール上についても同様に信号線負荷が低減される。 Similarly, the signal line load also on the memory module is reduced. 従来のメモリモジュールをマザーボードに実装すると、マザーボード上のメモリバスをメモリモジュール内への負荷の大きな分岐を途中に多数有することになる。 Implementing a conventional memory module to the motherboard, it will have a large number of memory bus on the motherboard during a large branch of the load into the memory module. 上記によれば、メモリバス上におけるそのような負荷の分岐は実質的になくなる。 According to the above, a branch of such loads on the memory bus is substantially eliminated. したがって、メモリモジュール内のデータバス上では、分岐のない2地点間(Point-to-Point)のデータ伝送が可能になるため、メモリモジュール内の動作周波数の向上も比較的容易である。 Accordingly, on the data bus in the memory module, since it is possible to transmit data between two points without branching (Point-to-Point), improvement of the operating frequency of the memory module is relatively easy.

前記レジスタバッファを配線負荷の分離手段として位置付ける観点とは別の観点による本発明は、並列動作される複数個の半導体記憶装置が接続されたデータバスと外部端子との間に速度変換手段を設けてメモリモジュールを構成する。 The present invention according to another aspect of the register buffer and the viewpoint of positioning the separating means of the wiring load is provided with a speed conversion means between the plurality of semiconductor memory devices are connected with a data bus and an external terminal to be operated in parallel Te forming the memory module. 速度変換手段は、前記データバスから前記外部端子に与えるデータを所定ビット数単位で並列から直列に変換し、前記外部端子から前記データバスに与えるデータを所定ビット数単位で直列から並列に変換する。 Speed ​​conversion means, said converted from the data bus serially from the parallel data to be supplied to the external terminal in a predetermined number of bits unit, converts the data to be supplied to said data bus from said external terminals in parallel from the serial at a predetermined number of bits unit . 前記マザーボード上のメモリコントローラと半導体記憶装置との間でのデータのやりとりは前記速度変換手段を介して行われる。 Data exchange between the memory controller and the semiconductor memory device on the motherboard is performed through the speed conversion means. この速度変換手段によれば、マザーボード上のメモリバスの信号線数は、メモリモジュール内のデータバスの信号線数よりも少なくなる。 According to the speed conversion means, the number of signal lines of the memory bus on the motherboard is less than the number of signal lines of the data bus in the memory module. したがって、マザーボードのメモリバス上の信号周波数よりも低い動作周波数の半導体記憶装置を用いることができる。 Therefore, it is possible to use a semiconductor memory device of the lower operating frequency than the signal frequency of the memory bus on the motherboard. また、例えばマザーボードのメモリバスをRDRAMに対応した仕様とするとき、一つのバスあたりに実装できる記憶容量を一桁以上向上させることができる。 Further, for example, the memory bus of the motherboard when a specification corresponding to the RDRAM, the storage capacity that can be implemented per one bus can be improved by an order of magnitude or more.

また、メモリモジュールのインターフェースとは異なる制御手法でメモリモジュール内の半導体記憶装置を制御可能にする為の、プロトコル制御手段を追加してメモリモジュールを構成する。 Further, in order to enable control of the semiconductor memory device in the memory module at a different control method from the memory module interface, by adding a protocol control unit in a memory module. これにより、メモリモジュール内のバスのアクセス制御仕様(メモリアクセスプロトコル)を、前記メモリバスのアクセス制御仕様と相異させることができる。 Thus, the bus access control specification in the memory module (Memory Access Protocol), can be different from the access control specification of the memory bus. したがって、速度変換手段とプロトコル制御手段の具体的な処理内容次第では、EDODRAM、SDRAMなど汎用の半導体記憶装置を用いながら、メモリルモジュールではRDRAMやSyncLinkDRAMなどに適用されるプロトコルで動作させることができる。 Therefore, depending on specific processing contents of the speed conversion means and the protocol control means, EDODRAM, while using a general-purpose semiconductor storage device such as a SDRAM, the memory Le module can be operated in a protocol that is applied to a RDRAM or SyncLinkDRAM . これにより、メモリモジュールに実装する半導体記憶装置毎に、プロトコルデコーダや内外の位相同期の為のPLL、DLLなどの複雑な制御手段を搭載する必要がなくなる。 Thus, each semiconductor memory device mounted on the memory module, the protocol decoders and out of phase synchronization PLL for, is necessary to mount a complicated control means, such as DLL eliminated. したがって、EDODRAM,SDRAM,RDRAM,SyclinkDRAMなど多種の半導体記憶装置を品種展開しなくとも、外部とのインタフェース仕様が異なる種々のメモリモジュールを容易に提供することができる。 Therefore, EDODRAM, SDRAM, RDRAM, without expand varieties semiconductor memory device of a large etc. SyclinkDRAM, it is possible to provide various memory module interface specification with an external are different easily. これは、各種仕様のメモリモジュールの為の半導体メモリを開発するコストの削減にもなる。 This is also to reduce the cost to develop a semiconductor memory for the memory modules of various specifications.

また、今後、データ転送の高速化のために位相変調、振幅変調、更にはQPSK(Quadrature Phase Shift Keying:直交位相変調)に代表されるような多値変調などにより多重化された信号伝送が行なわれる場合を想定すると、メモリモジュールにそのためのエンコーダ/デコーダ手段(変復調手段)を搭載することができる。 In the future, the phase modulation for faster data transfer, amplitude modulation, even QPSK: multiplexed signal transmission performed by such multi-level modulation such as typified by (Quadrature Phase Shift Keying quadrature phase modulation) assuming that it is possible to mount the encoder / decoder unit for that purpose, the memory module (modulation and demodulation means). これにより、各半導体記憶装置毎に、変復調の為の複雑な信号処理回路を設ける必要がなくなる。 Thus, each semiconductor memory device eliminates the need for a complicated signal processing circuit for modulation and demodulation.

更に、前記速度変換手段やプロトコル制御手段は、半導体記憶装置とは別の半導体集積回路で形成することができる。 Furthermore, the rate converting means and the protocol control unit can be formed in another semiconductor integrated circuit is a semiconductor memory device. したがって、速度変換手段やプロトコル制御手段は、半導体記憶装置とは異なるプロセスで形成できるため、より高速のCMOS論理プロセス、バイポーラプロセス、化合物半導体プロセスなど、マザーボードのメモリバス上でのデータ伝送に最適な半導体プロセスを使用することができる。 Accordingly, the speed conversion means and protocol control means, it is possible to form in a different process from the semiconductor memory device, a faster CMOS logic process, bipolar process, such as a compound semiconductor process, ideal for data transmission on the memory bus of the motherboard it can be used a semiconductor process.

また、メモリコントローラとの間のデータ伝送に光伝送を用いれば、超高速のデータ伝送が可能である。 Further, the use of optical transmission in the data transmission between the memory controller, it is possible to transmit ultra high-speed data. これを考慮する時、外部からの光信号を電気信号に変換し、メモリモジュール内部の電気信号を光信号に変換して外部に出力する光電変換手段をメモリモジュールに搭載することができる。 When considering this, it is possible to convert an optical signal from the outside into an electrical signal, mounting the photoelectric conversion means for outputting to the outside by converting electric signals of the internal memory module to an optical signal to the memory module. メモリモジュール上にハーフミラーを設ければ光ファイバーによるバス結合が可能である。 By providing the half mirror on the memory module are possible bus coupled by an optical fiber. 光の伝走路は大気中であってもよい。 Den runway of light may be in the air. 光の場合にはモメモリジュールの挿入による信号劣化が少ないため、一つの伝走路に接続できるメモリモジュールの数を飛躍的に増大させることが可能である。 Because less signal degradation due to the insertion of the mode memory module in the case of light, it is possible to dramatically increase the number of memory modules that can be connected to one transfer track.

上記で開示された発明のうち代表的なものによって得られる効果を整理すれば下記の通りである。 In summary the effect obtained by the representative ones of the inventions disclosed above is as follows.

すなわち、マザーボード上のデータバスとメモリモジュール上のデータバスがレジスタバッファで分離されるため、マザーボード上のデータバスの負荷が最小になり、マザーボード上、メモリモジュール上ともに、より高いデータ転送速度を達成することが可能となる。 That is, achieved because the data bus on the data bus and the memory modules on the motherboard are separated by the register buffer, the load of the data bus on the motherboard is minimized, on the motherboard, both on the memory module, a higher data transfer rates it is possible to become.

メモリコントローラとメモリのデータバス幅を一致させなくともデータのやりとりが可能になり、メモリコントローラのデータバス幅を小さくして高速で動作させ、一方メモリモジュール上のデータバス幅を大きくして低速で動作させることが可能となる。 Without to match the data bus width of the memory controller and the memory allows data exchange, to reduce the data bus width of the memory controller to operate at high speed, whereas by increasing the width of the data bus on the memory module at a low speed it is possible to operate. これにより、例えばメモリコントローラのピン数を削減することができる。 Thus, it is possible to for example reduce the number of pins of the memory controller.

モリチップの読み出し、書き込み、アドレス指定などの制御法をコントローラからの制御法と変えることができるため、見掛け上異なる仕様のメモリモジュールを構成することができる。 Morichippu read, write, it is possible to change a control method of a control method such as addressing the controller, it is possible to configure the memory module apparently different specifications. これにより、各種メモリモジュール用の半導体記憶装置の品種の数を少なくすることができる。 Thus, it is possible to reduce the number of varieties of the semiconductor memory device for various memory modules. また、メモリチップ設計やテストに最適な仕様を選ぶことができるため、メモリモジュールのコストを低減することができる。 Further, it is possible to choose the most suitable for the memory chip design and testing, it is possible to reduce the cost of the memory module.

上記より、メモリモジュールに搭載すべき半導体記憶装置の入出力仕様に制約されずに、高速化に特化したインターフェース仕様でメモリコントローラあるいはマザーボードを設計することができ、これにより、設計の自由度が向上してデータ処理システムの性能向上を図り易くなる。 From the above, without being constrained to the input and output specification of the semiconductor memory device to be mounted on a memory module, it is possible to design a memory controller or motherboard interface specification specific to speed, thereby, the degree of freedom in design easily achieving the performance improvement of a data processing system with improved.

《レジスタバッファと速度変換》 "Register buffer and the speed conversion"
先ず最初にレジスタバッファを用いて速度変換を行うようにしたメモリモジュールを説明する。 First the memory modules to perform speed conversion will be described with reference to the register buffer.

図1には本発明に係るメモリモジュールの一例ブロック図が示される。 An example block diagram of a memory module according to the present invention is shown in FIG. 1. メモリモジュールMODaは、ガラスエポキシ樹脂基板の表面に所要の配線パターンが形成されて成るような配線基板2に、例えば8個のSDRAMデバイス(半導体記憶装置)M0〜M7、コンバータ3,4、クロックドライバ5、及び制御信号バッファ(タイミング制御回路)6が実装されて、構成される。 Memory module MODa is the wiring substrate 2, such as the required wiring pattern on the surface of a glass epoxy resin substrate, which are formed, for example, eight SDRAM device (semiconductor memory device) M0 to M7, converters 3 and 4, the clock driver 5, and a control signal buffer (timing control circuit) 6 is mounted, configured.

前記SDRAMデバイスM0〜M7は並列データ入出力ビット数が夫々8ビット(×8)とされる。 The SDRAM device M0~M7 the number of parallel data input and output bits are respectively 8-bit (× 8). 7Lで示されるものは下位32ビットのモジュールデータバス、7Hで示されるものは上位32ビットのモジュールデータバスである。 Is one represented by 7L lower 32 bits of the module data bus, those represented by the 7H is a module data buses of the upper 32 bits. 4個のSDRAMデバイスM0〜M3の各々のデータ入出力端子はモジュールデータバス7Lの信号線に1対1対応で結合され、4個のSDRAMデバイスM4〜M7の各々のデータ入出力端子は前記モジュールデータバス7Hの信号線に1対1対応で結合される。 Each of the four data input terminals of the SDRAM devices M0~M3 are combined in one-to-one correspondence to the signal line of the module data bus 7L, four of said modules each data input and output terminals of the SDRAM device M4~M7 They are combined in one-to-one correspondence to the signal lines of the data bus 7H. 図1においてMDQ0〜MDQ63は8個のSDRAMデバイスM0〜M7全部のデータ入出力端子を意味する。 In Figure 1 MDQ0~MDQ63 means eight SDRAM devices M0~M7 all data input and output terminals.

メモリモジュールMODaのデータ入出力端子DQ0〜DQ15,DQ16〜DQ31は合計32ビットとされる。 Data input-output terminal DQ0~DQ15 memory module MODa, DQ16~DQ31 is a total of 32 bits. 前記コンバータ3は下位側16ビットのデータ入出力端子DQ0〜DQ15と前記下位32ビットのモジュールデータバス7Lとの間でデータの直列・並列変換を行う。 It said converter 3 performs serial-parallel conversion of data to and from the module data bus 7L of the lower 32 bits and lower 16 bits of the data input-output terminals DQ0-DQ15. 同様に、前記コンバータ4は上位16ビットのデータ入出力端子DQ16〜DQ31と前記上位32ビットのモジュールデータバス7Hとの間でデータの直列・並列変換を行う。 Similarly, the converter 4 performs serial-parallel conversion of the data between the upper 16 bits of the data input-output terminal DQ16~DQ31 and the upper 32 bits of the module data bus 7H. 図1の例では、コンバータ3,4は、モジュールデータバス7L,7H(MDQ0〜MDQ63)とデータ入出力端子DQ0〜DQ31との間の速度変換手段を実現する。 In the example of FIG. 1, the converter 3 and 4, to achieve a speed conversion means between the module data bus 7L, and 7H (MDQ0~MDQ63) and data input-output terminal DQ0-DQ31.

前記制御信号バッファ6は、外部から供給されるアクセス制御情報8を入力し、内部動作に合わせて内部アクセス制御情報9を各SDRAMデバイスM0〜M7に並列に供給する。 The control signal buffer 6 receives the access control information 8 externally supplied in parallel to each SDRAM device M0~M7 internal access control information 9 in accordance with the internal operation. 外部アクセス制御情報8は、チップセレクト信号/CS1、ロウアドレスストローブ信号/RAS1、カラムアドレスストローブ信号/CAS1、及びライトイネーブル信号/WE1によって代表されるアクセス制御信号と、アドレス信号Address−1とを含む。 External access control information 8 includes a chip select signal / CS1, a row address strobe signal / RAS1, a column address strobe signal / CAS1, and an access control signal represented by the write enable signal / WE1, the address signal Address-1 . 内部アクセス制御情報9は、チップセレクト信号/CS2、ロウアドレスストローブ信号/RAS2、カラムアドレスストローブ信号/CAS2、及びライトイネーブル信号/WE2よって代表されるアクセス制御信号と、アドレス信号Address−2とを含む。 Internal access control information 9 includes an access control signal chip select signal / CS2, row address strobe signal / RAS2, thus the column address strobe signal / CAS2, and the write enable signal / WE2 represented, and the address signal Address-2 .

前記クロックドライバ5は外部から供給されるクロック信号CLK1を入力して内部クロック信号CLK2を生成する。 The clock driver 5 generates the internal clock signal CLK2 to the input clock signal CLK1 supplied from the outside. クロックドライバ5から出力されるクロック信号CLK2の一つは帰還され、PLL(又はDLL)10を介して内部クロック信号CLK2を外部クロック信号CLK1に位相同期させる。 One clock signal CLK2 outputted from the clock driver 5 is fed back, PLL (or DLL) to phase synchronize the internal clock signal CLK2 to the external clock signal CLK1 through 10. 内部クロック信号CLK2は外部クロック信号CLK1と実質的に同一のクロック信号と見なすことができる。 The internal clock signal CLK2 may be regarded as the external clock signal CLK1 substantially the same clock signal. 前記内部クロック信号CLK2は、前記SDRAMデバイスM0〜M7、コンバータ3,4及び制御信号バッファ6に供給され、それらの動作基準クロック信号とされる。 Said internal clock signal CLK2, the SDRAM devices M0 to M7, is fed to the converter 3, 4 and the control signal buffer 6, are their operation reference clock signal.

ここで前記SDRAMデバイスM0〜M7それ自体の機能について簡単に説明する。 Here it will be briefly described functions of the SDRAM device M0~M7 itself. 前記アクセス制御信号/CS2,/RAS2,/CAS2,/WE2及びアドレス信号Address−2はクロック信号CLK2の立ち上がりエッジで参照される。 It said access control signal / CS2, / RAS2, / CAS2, / WE2 and address signals Address-2 are referred to by the rising edge of the clock signal CLK2. 信号/CS2はそのローレベルによってコマンド入力サイクルを開始する。 Signal / CS2 initiates a command input cycle by the low level. コマンド入力サイクルによって始めてその他のアクセス制御信号及びアドレス信号が参照可能にされる。 Other access control signals and address signals are to be referenced beginning with the command input cycle. コマンドサイクルでは、信号/RAS2,/CAS2,/WE2及びアドレス信号Address−2の一部のレベルの組み合わせが解読され、その解読結果に従ってSDRAMの動作内容が決定される。 In command cycles, signal / RAS2, / CAS2, / WE2, and combinations of some level of the address signal Address-2 is decoded in accordance with the decoding result is operation content of SDRAM is determined. 例えば、/RAS2=“L”,/CAS2=“H”,/WE2=“H”の組み合わせは、ロウアドレスストローブ・バンクアクティブコマンドとされ、ロウアドレス系に対する動作が行われる。 For example, / RAS2 = "L", / CAS2 = "H", the combination of / WE2 = "H", the row address strobe bank active command, operation for a row address system is performed. /RAS2=“H”,/CAS2=“L”,/WE2=“H”の組み合わせは、カラムアドレスリードコマンドとされ、ロウアドレス系動作の後にカラムアドレス系を介するリード動作を指示する。 / RAS2 = "H", / CAS2 = "L", the combination of / WE2 = "H", is a column address read command for instructing a read operation via a column address system after the row address system operation. /RAS2=“H”,/CAS2=“L”,/WE2=“L”の組み合わせは、カラムアドレスライトコマンドとされ、ロウアドレス系動作の後にカラムアドレス系を介するライト動作を指示する。 / RAS2 = "H", / CAS2 = "L", the combination of / WE2 = "L", is a column address write command for instructing a write operation through a column address system after the row address system operation.

この例では、メモリモジュールMODaに対する外部からのアクセス制御形態は、SDRAMデバイスに対するアクセス制御形態と基本的に同じとされる。 In this example, the access control mode from external to the memory module MODa is an access control mode is basically the same as for the SDRAM device. 但し、外部とメモリモジュール1との間のデータ転送速度を上げるため、メモリモジュール1は、クロック信号CLK1(=CLK2)の立ち上がりと立ち下がりの両方のクロックエッジに同期してデータの入出力(書き込みと読み出し)を行うDDR(Double Data-Rate:ダブルデータレート)形式のSDRAMの制御仕様を有する。 However, to increase the data transfer rate between the external memory module 1, the memory module 1 in synchronization with input and output of data to the rising and both clock falling edges of the clock signal CLK1 (= CLK2) (write performing a read) DDR (Double data-rate: having a SDRAM control specification of the double data rate) format. 一方、SDRAMデバイスM0〜M7は、前述の通り、クロック信号CLK2の立ち上がりエッジのみに同期して動作するSDR(Single Data-Rate:シングルデータレート)形式のSDRAMの制御仕様で動作される。 On the other hand, SDRAM device M0~M7, as described above, SDR operating in synchronization only with the rising edge of the clock signal CLK2: is operated by the control specifications (Single Data-Rate Single Data Rate) format SDRAM.

前記メモリモジュールMODaの外部データ入出力端子DQ0〜DQ31は32ビット(メモリモジュール1が搭載されるマザーボード上のメモリバスのデータバス幅が32ビット)であるのに対し、メモリモジュールMODa上のモジュールデータバス7L,7Hのバス幅は全体で64ビットである。 While the external data input and output terminals DQ0~DQ31 memory module MODa is 32-bit (data bus width of the memory bus on the motherboard memory module 1 is mounted is 32 bits), the module data on the memory module MODa bus 7L, the bus width of 7H is total 64 bits. マザーボードのメモリバス上でのデータ転送周波数は、メモリモジュールMODaのモジュールデータバス上でのデータ転送周波数の2倍とされる。 Data transfer frequency on the memory bus of the motherboard is twice the data transfer frequency on the module data bus of the memory module MODa. これにより、データバス全体のデータ転送レート(データ転送周波数×データバスのビット幅)は、マザーボード上のメモリバスとメモリモジュールMODa上のモジュールデータバスとの間で一致する。 Thus, the data bus overall data transfer rate (data transfer frequency × data bus bit width) is consistent with the module data bus on the memory bus and memory module MODa on the motherboard.

図2には前記メモリモジュールMODaのチップ配列と配線の概略を示す。 The Figure 2 shows a schematic of a chip arrangement and wiring of the memory module MODa. 図2に示される配線はその一部が省略されているが、実際には図1と同じように形成されている。 Although part wiring shown in FIG. 2 is omitted, in practice are formed in the same manner as FIG. 図2の例では、SDRAMデバイスM0〜M7、コンバータ3,4、クロックドライバ5、及び制御信号バッファ6は夫々別々に半導体集積回路化されている。 In the example of FIG. 2, SDRAM devices M0 to M7, converters 3 and 4, the clock driver 5, and a control signal buffer 6 are respectively separately semiconductor integrated circuit. 図2においてVDD及びVDDQは電源端子、VSS及びVSSQは接地端子である。 VDD and VDDQ 2 power supply terminal, VSS and VSSQ are ground terminals. 特に電源端子VDDQ及び接地端子VSSQはデータ出力バッファへの給電に専用化された端子である。 In particular power terminal VDDQ and ground terminal VSSQ is a terminal dedicated to the supply of power to the data output buffer.

図3には前記コンバータ3の一例が示される。 The Figure 3 an example of the converter 3 is shown. 例えば1ビットの外部データ入出力端子DQ0はSDRAMデバイスM0の2ビットのデータ入出力端子MDQ0,MDQ1に対応され、それらの間にはレジスタバッファRBUFa0が配置されている。 For example 1 bit external data input and output terminals DQ0 is corresponding to the data input terminal MDQ0, MDQ1 of 2-bit SDRAM devices M0, between them are arranged the register buffer RBUFa0. その他のデータ入出力端DQ1〜DQ15に関しても同様のレジスタバッファRBUFa1〜RBUFa15が配置されている。 Are arranged similar register buffer RBUFa1~RBUFa15 also for other data input and output ends DQ1~DQ15. 各レジスタバッファRBUFa0〜RBUFa15の構成は相互に同一である。 Configuration of the register buffer RBUFa0~RBUFa15 are identical to each other.

前記レジスタバッファRBUFa0〜RBUFa15は並直変換機能を有する。 It said register buffer RBUFa0~RBUFa15 has parallel-serial conversion function. 詳細な構成が例示されたレジスタバッファRBUFa0において、B1で示されるものは、データ入出力端子DQ0に結合された入力バッファである。 In register buffer RBUFa0 the detailed configuration is illustrated, those represented by B1, an input buffer coupled to the data input-output terminal DQ0. 前記入力バッファB1の出力には2個の入力レジスタREG1,REG3が結合され、入力レジスタREG1の出力は出力ゲートBC1を介してデータ入出力端子MDQ0に接続され、同様に、入力レジスタREG3の出力は出力ゲートBC3を介してデータ入出力端子MDQ0に接続される。 Wherein the two input registers REG1, REG3 coupled to the output of the input buffer B1, the output of the input register REG1 is connected to the data input terminal MDQ0 through the output gate BC1, likewise, the output of the input register REG3 is via an output gate BC3 is connected to the data input-output terminal MDQ0.

図3においてBC5で示されるものは前記データ入出力端子DQ0に結合された出力バッファである。 Is one represented by the BC5 an output buffer coupled to the data input terminals DQ0 3. 出力バッファBC5とデータ入出力端子MDQ0との間には、入力バッファB2、出力レジスタREG2及び出力ゲートBC2が直列配置され、出力バッファBC5とデータ入出力端子MDQ1との間には、入力バッファB3、出力レジスタREG4及び出力ゲートBC4が直列配置されている。 Between the output buffer BC5 and data input-output terminal MDQ0, input buffer B2, output register REG2, and the output gate BC2 are arranged in series, between the output buffer BC5 and data input-output terminal MDQ1, the input buffer B3, output register REG4 and output gate BC4 are arranged in series. 前記レジスタREG1〜REG4及び出力バッファBC1〜BC5は、タイミングジェネレータTGENから出力される制御信号φ1R,φ2W,fai2R,φ1−1W,φ1−1R,φ1−2W,φ1−2Rによってラッチ動作と出力動作が制御される。 It said register REG1~REG4 and output buffer BC1~BC5 the control signal φ1R output from the timing generator TGEN, φ2W, fai2R, φ1-1W, φ1-1R, φ1-2W, latch and output operations by φ1-2R It is controlled. 前記タイミングジェネレータTGENは制御信号バッファ6から供給される制御信号とクロック信号CLK2に基づいてそれら制御信号を生成する。 The timing generator TGEN generates them control signal based on the control signal and the clock signal CLK2 supplied from the control signal buffer 6. タイミングジェネレータTGENによる制御内容は後で詳述する。 Control by the timing generator TGEN will be described in detail later. 特に図示はしないが、コンバータ4も上記と同様に構成されている。 In particular although not shown, the converter 4 is also configured in the same manner as described above.

図4には前記メモリモジュールMODaを用いたプロセッサボードPCBの部分的なシステム構成図が示される。 In Figure 4 a partial system block diagram of a processor board PCB with the memory module MODa is shown. パーソナルコンピュータではプロセッサボードをPCボードとも称する。 In the personal computer referred to a processor board with PC board. プロセッサボードやPCボードのような回路をマザーボードとも称する。 It referred to the circuit, such as processor board and the PC board with the motherboard.

マザーボードPCBはマイクロプロセッサMPUを中心に構成され、マイクロプロセッサMPUが結合されたCPUバス(システムバス)11には代表的に示されたメモリコントローラBCONTが結合されている。 Motherboard PCB is constructed around a microprocessor MPU, memory controller BCONT is coupled, as representatively shown in CPU bus (system bus) 11 to the microprocessor MPU are coupled. メモリコントローラBCONTは、メモリバス12、周辺バス13、グラフィックバス14などの動作速度の異なるバスをCPUバス1にインタフェースするためのバスアクセス制御を行うコントローラである。 Memory controller BCONT is a memory bus 12, peripheral bus 13, a controller for performing bus access control for interfacing the operating speed different buses such as a graphic bus 14 to the CPU bus 1. 前記メモリコントローラBCONTはバスコントローラ或いはインタフェースコントローラとも称される。 The memory controller BCONT is also called the bus controller or interface controller. グラフィックバス14にはグラフィックアクセラレータのようなグラフィックコントローラGCONTが結合されている。 The graphics bus 14 graphic controller GCONT is coupled, such as a graphic accelerator. 周辺バス13には図示を省略するIDE(Integrated Device Electronics)コントローラなどが接続されている。 Such as IDE (Integrated Device Electronics) controller not shown is connected to the peripheral bus 13. メモリバス12には複数個の前記メモリモジュールMODaが結合されている。 A plurality of said memory modules MODa coupled to the memory bus 12. マイクロプロセッサMPUは前記複数個のメモリモジュールMODaをメインメモリとしてワーク領域やデータの一時記憶領域に利用する。 The microprocessor MPU utilizes the plurality of memory modules MODa the temporary storage area of ​​the work area and the data as the main memory. この例に従えば、マイクロプロセッサMPUがメインメモリに割り当てられたアドレス空間をアクセスする時、メモリコントローラBCONTは、前記アクセス制御情報をメモリバス12に出力すると共に、書き込み動作では書き込みデータをメモリバス12に出力し、読出し動作ではメモリバス12に読出されたデータを取り込んでマイクロプロセッサMPUに与える。 According to this example, when accessing the address space the microprocessor MPU is assigned to the main memory, the memory controller BCONT is configured to output the access control information to the memory bus 12, memory bus 12 to write data in the write operation output to, give the microprocessor MPU takes in the data read out to the memory bus 12 in a read operation. 複数個のメモリモジュールMODaに対するチップ選択信号/CS1はメモリモジュール毎に固有の信号とされ、前記メモリコントローラBCONTから出力される。 Chip select signal / CS1 for a plurality of memory modules MODa is a unique signal for each memory module, output from the memory controller BCONT.

図5にはメモリモジュールMODaのアクセス動作タイミングの一例が示される。 The Figure 5 an example of the access operation timing of the memory module MODa is shown. 図5において、メモリコントローラBCONTは、最初、時刻t0に同期させて、/CS1=“L”、/RAS1=“L”、/CAS1=“H”、/WE=“H”によってモジュールアクティブコマンドを発行すると共に、ロウアドレス信号RAiを出力する。 5, the memory controller BCONT initially, in synchronization with the time t0, / CS1 = "L", / RAS1 = "L", / CAS1 = "H", the module active command by / WE = "H" issued while, outputs a row address signal RAi. メモリモジュールMODaの制御信号バッファ6は、時刻t0において、前記/CS1=“L”、/RAS1=“L”、/CAS1=“H”、/WE=“H”を、クロック信号CLK2(CLK1)の立ち上がりエッジで参照する。 Control signal buffer 6 of the memory module MODa at time t0, the / CS1 = "L", / RAS1 = "L", / CAS1 = "H", / WE = a "H", the clock signal CLK2 (CLK1) referred to in the rising edge. 制御信号バッファ6はこれに応答して、/CS2=“L”、/RAS2=“L”、/CAS2=“H”、/WE=“H”によってメモリチップアクティブコマンドとロウアドレス信号RAiをアクセス制御情報9としてSDRAMデバイスM0〜M7に並列的に出力する。 Control signal buffer 6 in response to this, / CS2 = "L", / RAS2 = "L", / CAS2 = "H", / WE = "H" access memory chip active command and a row address signal RAi by parallel outputs to the SDRAM devices M0~M7 as control information 9. SDRAMデバイスM0〜M7は、時刻t1に、メモリチップアクティブコマンドを認識して、ロウアドレス系の動作を開始する。 SDRAM devices M0~M7 is the time t1, recognizes the memory chip active command, starts the operation of the row address system.

次にメモリコントローラBCONTは、時刻t2に同期させて、/CS1=“L”、/RAS1=“H”、/CAS1=“L”、/WE=“L”によりモジュールライトコマンドを発行すると共に、カラムアドレス信号CAiを出力する。 Then the memory controller BCONT is in synchronization with the time t2, / CS1 = "L", / RAS1 = "H", / CAS1 = "L", the / WE = "L" issues a module write command, and it outputs a column address signal CAi. 更にメモリコントローラBCONTは、書き込みデータD(i),D(i+1)を出力する。 Furthermore the memory controller BCONT outputs the write data D (i), D (i + 1). このとき、メモリコントローラBCONTによるデータD(i),D(i+1)の転送は、前記ダブルデータレート形式で、クロック信号CLK1の立ち上がり(時刻t2)及び立ち下がり(時刻t3)に同期して行われる。 At this time, the data by the memory controller BCONT D (i), the transfer of D (i + 1), said at double data rate format, in synchronization with the rising edge of the clock signal CLK1 (at time t2) and falling (time t3) It takes place. メモリモジュールMODaの制御信号バッファ6は、時刻t4において、前記メモリモジュールライトコマンドをクロック信号CLK2(CLK1)の立ち上がりエッジで参照し、これに応答して、/CS2=“L”、/RAS2=“H”、/CAS2=“L”、/WE=“L”によりメモリチップライトコマンドとカラムアドレス信号CAiをアクセス制御情報9としてSDRAMデバイスM0〜M7に並列的に出力する。 Control signal buffer 6 of the memory module MODa at time t4, the memory module write command reference at the rising edge of the clock signal CLK2 (CLK1), in response to this, / CS2 = "L", / RAS2 = " H ", / CAS2 =" L ", / WE =" L "by parallel outputs to the SDRAM devices M0~M7 memory chip write command and a column address signal CAi as access control information 9. また、制御信号バッファ6は、前記メモリチップライトコマンドに応答して、コンバータ3,4にライトデータD(i),D(i+1)の直列・並列変換動作を指示する。 The control signal buffer 6, in response to said memory chip write command, the write data D converters 3, 4 (i), and instructs the serial-parallel conversion operation of D (i + 1). これにより、データ入出力端子DQ0〜DQ31に直列的に与えられたデータD(i),D(i+1)は、64ビットの並列データとして時刻t4にモジュールデータバス7L,7Hに供給され、SDRAMデバイスM0〜M7のデータ入出力端子MDQ0〜MDQ63を介して並列的に8個のSDRAMデバイスM0〜M7に書き込まれる。 Thus, the data applied to data input terminal DQ0~DQ31 in series D (i), D (i + 1) is supplied module data bus 7L, the 7H at time t4 as 64-bit parallel data, parallel written into eight SDRAM devices M0 to M7 through the data input-output terminal MDQ0~MDQ63 SDRAM devices M0 to M7.

ここで前記直列・並列変換動作を更に説明する。 Now it is further described the serial-parallel conversion operation. 例えば端子DQ0に最初に供給されるデータD(i)0はクロック信号CLK2(CLK1)の立ち上がりに同期してレジスタREG1に格納され、後続のデータD(i+1)0はクロック信号CLK2(CLK1)の立ち下がりに同期してレジスタREG3に取り込まれる。 For example, the data D (i) 0 that is initially supplied to the terminal DQ0 is stored in synchronization with the rising edge of the clock signal CLK2 (CLK1) in the register REG1, subsequent data D (i + 1) 0 is a clock signal CLK2 (CLK1 falling in synchronization is incorporated into the register REG3 of). そしてクロック信号CLK2の次の立ち上がりに同期して双方のレジスタREG1,REG3の出力が開かれて、データD(i)0,D(i+1)0が端子MDQ0,MDQ1に向けて並列出力される。 And in the next synchronization with the rising output of both registers REG1, REG3 clock signal CLK2 is opened, the data D (i) 0, D (i + 1) 0 is parallel output to the terminal MDQ0, MDQ1 that. その他の端子DQ1〜DQ31に与えられるデータに関しても同じように直列・並列変換される。 Also in series-parallel conversion in the same way with respect to data supplied to the other terminal DQ1~DQ31.

書き込みの後、図5の例では同一ロウアドレスに対するリード動作が行われる。 After the writing, the read operation for the same row address in the example of FIG. 5 is carried out. 即ち、メモリコントローラBCONTは、時刻t5に同期させて、/CS1=“L”、/RAS1=“H”、/CAS1=“L”、/WE=“H”によりモジュールリードコマンドを発行すると共に、カラムアドレス信号CAjを出力する。 That is, the memory controller BCONT is in synchronization with the time t5, / CS1 = "L", / RAS1 = "H", / CAS1 = "L", issues a module read command by / WE = "H", and it outputs a column address signal CAj. メモリモジュールMODaの制御信号バッファ6は、クロック信号CLK2(CLK1)の立ち上がりエッジに同期する時刻t5に、前記モジュールリードコマンドを参照する。 Control signal buffer 6 of the memory module MODa is time t5 in synchronism with the rising edge of the clock signal CLK2 (CLK1), referring to the module read command. 制御信号バッファ6はこれに応答して、/CS2=“L”、/RAS2=“H”、/CAS2=“L”、/WE=“H”によってメモリチップリードコマンドとカラムアドレス信号CAjをアクセス制御情報9としてSDRAMデバイスM0〜M7に並列的に出力する。 Control signal buffer 6 in response to this, / CS2 = "L", / RAS2 = "H", / CAS2 = "L", / WE = access memory chip read command and the column address signal CAj by "H" parallel outputs to the SDRAM devices M0~M7 as control information 9. SDRAMデバイスM0〜M7は、時刻t6に、メモリチップリードコマンドを認識して、カラムアドレス系の動作を開始する。 SDRAM devices M0~M7 is the time t6, recognizes the memory chip read command, starts the operation of the column address system. カラムアドレス系の動作の結果、時刻t7にSDRAMデバイスM0〜M7のデータ入出力端子MDQ0〜MDQ63からモジュールデータバス7L,7HにリードデータD(j),D(j+1)が並列的に出力される。 Result of the operation of the column address system, the module data bus 7L from the data input-output terminal MDQ0~MDQ63 SDRAM devices M0~M7 to time t7, the lead 7H data D (j), D (j + 1) is parallel outputs It is. この出力動作に同期して、制御信号バッファ6は、前記コンバータ3,4にリードデータD(j),D(j+1)の並列・直列変換動作を指示する。 In synchronism with this output operation, the control signal buffer 6, the read data D (j) to the converter 3, 4, and instructs the parallel-to-serial conversion operation of D (j + 1). これにより、モジュールデータバス7L,7H上の並列データD(j),D(j+1)は32ビットづつデータ入出力端子DQ0〜DQ31から直列的に出力される。 Thus, the module data bus 7L, parallel data D on 7H (j), D (j + 1) is output from the 32 bits at the data input-output terminal DQ0~DQ31 serially. この出力動作は、前記ダブルデータレート形式により、クロック信号CLK1の立ち上がりエッジ(時刻t8)及び立ち下がりエッジ(時刻t9)の双方に同期して行われる。 This output operation is by the double data rate format, is performed in synchronization with both rising edge of the clock signal CLK1 (time t8) and a falling edge (time t9).

ここで前記並列・直列変換動作を更に説明する。 Now it is further described the parallel-to-serial conversion operation. SDRAMデバイスM0〜M7のデータ入出力端子MDQ0〜MDQ63から並列的に64ビットのデータがモジュールデータバス7L,7Hに読出されたとき、例えば、データ入出力端子MDQ0,MDQ1から並列出力されたデータD(j)0,D(j+1)0は、クロック信号CLK2(CLK1)の立ち上がりに同期してレジスタREG2,REG4に並列的にラッチされる。 Parallel 64-bit data from the data input-output terminal MDQ0~MDQ63 SDRAM devices M0~M7 modules data bus 7L, when read in 7H, for example, the data input-output terminal MDQ0, parallel output from the MDQ1 data D (j) 0, D (j + 1) 0 is parallel latches in synchronization with the rising edge of the clock signal CLK2 (CLK1) in the register REG2, REG4. そしてクロック信号CLK2の次の立ち上がりに同期してレジスタREG2のデータD(j)0がデータ入出力端子DQ0から出力され、これに続くクロック信号CLK2の立ち下がりに同期してレジスタREG4のデータD(j+1)0がデータ入出力端子DQ0から出力される。 The clock data D (j) 0 of the next in synchronization with the rise register REG2 of the signal CLK2 is outputted from the data input-output terminal DQ0, the subsequent data D falling in synchronism with the register REG4 of the clock signal CLK2 ( j + 1) 0 is outputted from the data input-output terminal DQ0. その他の端子MDQ1〜MDQ63から供給されるデータに関しても同じように並列・直列変換される。 Even for data which is supplied from the other terminal MDQ1~MDQ63 are parallel-to-serial conversion in the same way.

以上説明した図1のメモリモジュールMODaによれば、コンバータ3,4は外部からの書き込みデータに対しては直列・並列変換を行い、外部への読出しデータに対しては並列・直列変換を行い、内外のデータ転送レートに対する速度変換手段としての機能を有する。 According to the memory module MODa in FIG. 1 described above, the converter 3 and 4 performs a serial-parallel conversion for writing data from the outside, performs a parallel-to-serial conversion for read data to the outside, functions as a speed converting means for internal and external data transfer rate. したがって、メモリモジュールMODaの入出力は高速だがメモリバス12のバス幅は小さく、一方メモリモジュールMODaのモジュールデータバス7L,7Hに対してはそれよりも低速でバス幅が広い構成を実現することができる。 Therefore, input and output of the memory module MODa bus width but high-speed memory bus 12 is small, whereas the module data bus 7L memory module MODa, be bus width at a lower speed than that for 7H to realize a wide configuration it can. したがって、マザーボードPCBのメモリバス上の信号周波数よりも低い動作周波数のSDRAMデバイスM0〜M7を用いることができる。 Therefore, it is possible to use the SDRAM devices M0~M7 the lower operating frequency than the signal frequency of the memory bus on the motherboard PCB. 更に、メモリコントローラBCONTのピン数(パッケージの外部端子数)の削減にも役立つ。 Moreover, also help to reduce the number of pins of the memory controller BCONT (number of external terminals of the package).

前記マザーボードPCB上のメモリコントローラBCONTとメモリモジュールMODa内のSDRAMデバイスM0〜M7との間でのデータのやりとりはレジスタバッファRBUFa0〜RBUFa15を介して行われる。 Data exchange between the SDRAM devices M0~M7 in the memory controller BCONT and memory modules MODa on the motherboard PCB is through the register buffer RBUFa0~RBUFa15. これによれば、メモリモジュールMODaの内部と外部とのバス接続は前記レジスタバッファRBUFa0〜RBUFa15でバッファリングされるから、前記マザーボードPCB上のデータバスとメモリモジュールMODa上のモジュールデータバス7L,7Hとは分離される。 According to this, because the bus connection between the inside and the outside of the memory module MODa is buffered in the register buffer RBUFa0~RBUFa15, module data bus 7L on the data bus and the memory module MODa on the motherboard PCB, and 7H They are separated. したがって、マザーボードPCB上のデータバスからは前記レジスタバッファRBUFa0〜RBUFa15以降の配線負荷が見えなくなり、メモリコントローラBCONTが駆動すべき負荷を低減できる。 Thus, from the data bus on the motherboard PCB disappeared the wiring load the register buffer RBUFa0~RBUFa15 later, can reduce the load to be driven memory controller BCONT is. これにより、メモリバス12上のデータ転送周波数を向上させることが容易になる。 This makes it easy to improve the data transfer frequency on the memory bus 12. すなわち、メモリモジュールMODaの入出力容量成分を最小化することができる。 That is, it is possible to minimize the output capacitance component of the memory module MODa.

また、メモリモジュールMODaのモジュールデータバス7L,7H上についても同様に信号線負荷が低減される。 Moreover, module data bus 7L memory module MODa, likewise the signal line load also above 7H is reduced. 例えば図19に示されるような従来のメモリモジュールをプロセッサボードに実装すると、プロセッサボード上のメモリバスにメモリモジュール内への負荷の大きな分岐を途中に多数有することになる。 For example, a conventional memory module as shown in Figure 19 mounted on a processor board will have a number in the middle of the large branch of the load into the memory module to the memory bus on the processor board. レジスタバッファRBUFa0〜RBUFa15を有する上記メモリモジュールMODaの場合には、メモリバス12上におけるそのような負荷の分岐は実質的になくなる。 In the case of the memory modules MODa with register buffer RBUFa0~RBUFa15 the branches of such loads in the memory bus 12 on the substantially eliminated. したがって、メモリモジュールMODa内のモジュールデータバス7L,7H上では、分岐のない2地点間のデータ伝送が可能になるため、メモリモジュールMODa内の動作周波数の向上も比較的容易になる。 Thus, the module data bus 7L in the memory module MODa, than on 7H, since it is possible to transmit data between two points unbranched, improvement of the operating frequency of the memory module MODa also becomes relatively easy.

図6には図1に対して記憶容量を倍増したメモリモジュールMODbの例が示される。 In Figure 6 of the memory modules MODb which doubled the storage capacity for Figure 1 is shown. このメモリモジュールMODbは、SDRAMデバイスM0a〜M7aとM0b〜M7bを有し、8個のSDRAMデバイスM0a〜M7aはチップ選択信号/CS2aによってコマンドサイクルが指示され、SDRAMデバイスM0b〜M7bはチップ選択信号/CS2bによってコマンドサイクルが指示される。 The memory module MODb has a SDRAM device M0a~M7a and M0b~M7b, 8 pieces of SDRAM devices M0a~M7a command cycle is indicated by the chip selection signal / CS2a, SDRAM devices M0b~M7b the chip selection signal / command cycle is indicated by CS2b. チップ選択信号/CS2a,/CS2bは、外部から供給されるチップ選択信号/CS1a,/CS1bに対応され、チップ選択信号/CS1a,/CS1bは選択的に何れか一方がイネーブルにされる。 Chip select signal / CS2a, / CS2b the chip selection signal / CS1a supplied from the outside, are associated to / CS1b, chip select signal / CS1a, / CS1b has either selectively be enabled. これにより、図1の例ではメモリモジュール上に8個のSDRAMデバイスが搭載されていたのに対して、図6のメモリモジュールは2倍の16個のSDRAMデバイスを搭載して利用することができる。 Thus, in the example of FIG. 1 with respect to the eight SDRAM devices on the memory module has been installed, the memory modules of Figure 6 may be utilized by mounting a 16 SDRAM devices twice . 尚、図6では配線などの図示を部分的に省略してあるが、上記相違点以外の構成は図1と同じである。 Although are omitted partially shown from wiring 6, other configurations difference is the same as FIG.

この構成においてモジュールデータバス7L,7Hの負荷成分(配線抵抗及び寄生容量成分)は増えるが、外部データ入出力端子DQ0〜DQ31とモジュールデータバス7L,7Hとの間には前記コンバータ3,4が配置されているので、コンバータ3,4に含まれる前記レジスタバッファの作用により、SDRAMデバイスを2倍搭載した図6の構成でも、外部データ入出力端子DQ0〜DQ31から見たときの電気特性は図1のメモリモジュールMODaと実質的に同じである。 Module data bus 7L In this configuration, a load component (wiring resistance and parasitic capacitance components) of 7H is increased, the external data input and output terminals DQ0~DQ31 and the module data bus 7L, said converter 3 and 4 between the 7H since it is arranged, by the action of the register buffer included in the converter 3 and 4, the electrical characteristic diagram when in the configuration of FIG. 6 equipped doubling the SDRAM device, viewed from the external data input and output terminal DQ0~DQ31 1 is a memory module MODa substantially the same. この例ではメモリモジュールMODb上のモジュールデータバスに2組みのSDRAMデバイスを接続しているが、これに限らず、さらに多数組のSDRAMデバイスを接続しても構わない。 In this example it connects the two sets of SDRAM devices to the module data bus on the memory module MODB, not limited thereto, but may be further connected to multiple sets of SDRAM devices.

《レジスタバッファとプロトコル変換》 "Register buffer and the protocol conversion"
次に、レジスタバッファを用いた速度変換と共にプロトコル変換を行うようにしたメモリモジュールを説明する。 Next, the memory module to perform the protocol conversion with the speed conversion using the register buffer.

図7にはRDRAMの代わりにSDRAMを用いてRambus(ランバス)などのプロトコル制御方式に準拠させたメモリモジュールの一例が示される。 The Figure 7 an example of a memory module that is compliant with the protocol control method such as Rambus (Rambus) using SDRAM instead of RDRAM is shown. 同図に示されるメモリモジュールMODcは、ガラスエポキシ樹脂基板の表面に所要の配線パターンが形成されて成るような配線基板22に、例えば16個のSDRAMデバイス(半導体記憶装置)M0〜M15及びプロトコルコンバータ23が実装されて成る。 Memory module MODc shown in the same drawing, the wiring substrate 22 such as a required wiring pattern on the surface of a glass epoxy resin substrate, which are formed, for example, 16 SDRAM devices (semiconductor memory device) M0 to M15 and protocols Converter 23, which are implemented. プロトコルコンバータ23は、特に制限されないが、1個の半導体集積回路として構成される。 Protocol converter 23 is not particularly limited, configured as a single semiconductor integrated circuit. 前記プロトコルコンバータ23は、クロックドライバ25、プロトコル制御回路26、並直変換機能を有するレジスタバッファRFUF0〜RBUF15、入出力ゲートIOG0〜IOG15及びタイミングジェネレータ28などを有する。 The protocol converter 23 includes a clock driver 25, the protocol control circuit 26, the register buffer RFUF0~RBUF15 having parallel-serial conversion function, the input and output gates IOG0~IOG15 and timing generator 28.

前記SDRAMデバイスM0〜M15は並列データ入出力ビット数が夫々4ビット(×4)とされる。 The SDRAM device M0~M15 the number of parallel data input and output bits are respectively 4-bit (× 4). 27で示されるものは64ビットのモジュールデータバスである。 Those represented by 27 is the 64-bit module data bus. 前記16個のSDRAMデバイスM0〜M15のデータ入出力端子MDQ0〜MDQ63はモジュールデータバス27の信号線に1対1対応で結合されている。 Data input-output terminal MDQ0~MDQ63 of the 16 SDRAM devices M0~M15 are coupled in one-to-one correspondence to the signal line of the module data bus 27.

IOP0〜IOP15はメモリモジュールMODcの16個の入出力端子である。 IOP0~IOP15 is a 16 input and output terminals of the memory module MODc. 前記レジスタバッファRBUFc0及び入出力ゲートIOG0は、入出力端子IOP0と前記SDRAMデバイスM0の4ビットのデータ入出力端子MDQ0〜MDQ3との間に配置されている。 Said register buffer RBUFc0 and output gate IOG0 is disposed between the input and output terminals IOP0 the data input-output terminal MDQ0~MDQ3 of 4 bits of the SDRAM device M0. その他のレジスタバッファRBUF1〜RBUF15と入出力ゲートIOG1〜IOG15も同様に、入出力端子IOP1〜IOP15と前記SDRAMデバイスM1〜M15とに対応して配置されている。 Similarly output gate IOG1~IOG15 the other register buffer RBUF1~RBUF15, are arranged corresponding to the input and output terminals IOP1~IOP15 and the SDRAM devices M1 to M15. 更にレジスタバッファRBUF0〜RBUF15は64ビットのコマンドバス29を介してプロトコル制御回路26に接続されている。 Furthermore register buffer RBUF0~RBUF15 is connected via a 64-bit command bus 29 to the protocol control circuit 26.

図7において代表的にその詳細が示された入出力ゲートIOG0において、入出力端子IOP0に直列的に与えられたデータは、入力バッファBC19を介して、順次入力レジスタREG11,REG13,REG15,REG17にラッチされ、4ビット単位で出力ゲートBC11,BC13,BC15,BC17を介して出力される。 Typically in output gate IOG0 whose details are shown in FIG. 7, the data provided in series to the input-output terminal IOP0 via the input buffer BC19, sequentially input register REG11, REG13, REG15, to REG17 It is latched and outputted through the output gate BC11, BC13, BC15, BC17 in 4-bit units. 一方、入出力ゲートIOG0から並列的に出力される4ビットのデータは出力レジスタREG12,REG14,REG16,REG18に並列的にラッチされ、ラッチされたデータは出力ゲートBC12,BC14,BC16,BC18を介して順次直列的に出力バッファBC20から入出力端子IOP0に与えられる。 On the other hand, 4-bit data parallel output from the input and output gate IOG0 are parallel latched into the output register REG12, REG14, REG16, REG18, latched data via an output gate BC12, BC14, BC16, BC18 It is given to the input-output terminal IOP0 from sequentially serially output buffer BC20 Te. その他のレジスタバッファRBUF1〜RBUF15も同様に構成される。 Other register buffer RBUF1~RBUF15 similarly constructed. このように構成されたレジスタバッファRBUF0〜RBUF15は、入出力端子IOP0〜IOP15から入力される16ビットのデータを4組の直列データ毎に64ビットの並列データに変換して、コマンドバス29や入出力ゲートIOG0〜IOG15に与える。 Register buffer RBUF0~RBUF15 thus configured converts the 16-bit data inputted from the input-output terminal IOP0~IOP15 every four sets of serial data in 64-bit parallel data, command bus 29 and input give to the output gate IOG0~IOG15. また、レジスタバッファRBUF0〜RBUF15は、入出力ゲートIOG0〜IOG15から与えられる64ビットの並列データを16ビット単位の4組のデータに直列変換して、入出力端子IOP0〜IOP15から外部に出力させる。 The register buffer RBUF0~RBUF15 is to serial conversion of parallel data of 64 bits provided from the input and output gate IOG0~IOG15 the four sets of data of 16 bits, is output from the output terminal IOP0~IOP15 outside. この例において、レジスタバッファRBUF0〜RBUF15は、モジュールデータバス27及びコマンドバス29と入出力端子IOP0〜IOP15との間の速度変換手段を実現する。 In this example, the register buffer RBUF0~RBUF15 realizes the speed conversion means between the module data bus 27 and the command bus 29 and the input-output terminal IOP0~IOP15.

メモリモジュールMODcに対する外部からのアクセス制御形態は、Rambus(ランバス)に代表されるようなプロトコル制御形態とされ、SDRAMデバイスに対するアクセス制御形態とは相違される。 Access control mode from external to the memory module MODc is a protocol control form as typified by Rambus (Rambus), it is different from the access control mode for the SDRAM device. 前記プロトコル制御回路26は入出力端子IOP0〜IOP15から供給されるコマンドパケットに含まれている読出しリクエストや書き込みリクエスト及びアドレス情報を解読して監視し、自らの動作が選択されたことをその解読結果から認識すると、当該解読結果を用いて、前記SDRAMデバイスM0〜M125に対するアクセス制御情報9を出力する。 Said protocol control circuit 26 monitors and decodes the read request or write request and the address information included in the command packet supplied from the output terminal IOP0~IOP15, the decoding result that their operation is selected When recognized, by using the decoding result, and outputs the access control information 9 for the SDRAM device M0~M125. このアクセス制御情報9は、図1と同様のSDRAMデバイスにおけるシングルデータ転送レートに対応されるアクセス制御信号及びアドレス信号である。 The access control information 9 is an access control signals and address signals corresponding to the single data transfer rate in the same SDRAM device and FIG. 前記コマンドパケットが書き込みリクエストの場合、当該コマンドパケットの後に続く書き込みデータは入出力端子IOP0〜IOP15から入力される。 If the command packet is a write request, write data following of the command packet is input from the input-output terminal IOP0~IOP15.

前記クロックドライバ25は外部から供給されるクロック信号CLK1を入力して内部クロック信号CLK2を生成する。 The clock driver 25 generates an internal clock signal CLK2 to the input clock signal CLK1 supplied from the outside. この例では内部クロック信号CLK2は外部クロック信号CLK1に対して2分周されている。 Internal clock signal CLK2 in this example is divided by two with respect to the external clock signal CLK1. 前記内部クロック信号CLK2は、前記SDRAMデバイスM0〜M15及びプロトコル制御回路26などに供給され、それらの動作基準クロック信号とされる。 It said internal clock signal CLK2, the supplied like SDRAM devices M0~M15 and protocol control circuit 26, are their operation reference clock signal. 前記SDRAMデバイスM0〜M15の機能は図1で説明した内容と同じである。 Function of the SDRAM device M0~M15 are the same as those described in FIG.

前記タイミングジェネレータ28は、クロックドライバ25から前記クロック信号CLK1,CLK2を入力すると共に、SDRAMデバイスM0〜M15への外部データ入出力動作の指示をプロトコル制御回路26から入力して、前記レジスタバッファRBUFc0〜RBUFc15及び入出力ゲートIOG0〜IOG15の制御信号を生成する。 The timing generator 28, and inputs the clock signals CLK1, CLK2 from the clock driver 25, and inputs an instruction to the external data input and output operations to the SDRAM devices M0~M15 from the protocol control circuit 26, the register buffer RBUFc0~ RBUFc15 and generates a control signal input and output gates IOG0~IOG15. 図7において前記制御信号は、入力制御信号φ10W、ラッチ制御信号φ10−1W,φ10−2W,φ10−3W,φ10−4W、ゲート出力信号φ11W、ゲート出力信号φ13R,ラッチ制御信号φ12R、ゲート出力信号φ12−1R,φ12−2R,φ12−3R,φ12−4Rとされる。 It said control signal in FIG. 7, the input control signal Fai10W, latch control signal φ10-1W, φ10-2W, φ10-3W, φ10-4W, gate output signal Fai11W, the gate output signal Fai13R, latch control signal Fai12R, the gate output signal φ12-1R, φ12-2R, φ12-3R, are φ12-4R. 特に、プロトコル制御回路26は、入出力端子IOP0〜IOP15から供給されるコマンドパケットを常に監視しなければならないため、スタンバイ状態でもレジスタバッファRBUFc0〜RBUFc15は直列・並列変換動作を怠ることはない。 In particular, the protocol control circuit 26, because it is always must monitor the command packet supplied from the output terminal IOP0~IOP15, register buffer RBUFc0~RBUFc15 in standby state is not able to neglect the serial-parallel conversion operation.

前記メモリモジュールMODcも例えば図4に示されるようなマザーボードPCBに適用することができる。 The memory module MODc can be applied to the motherboard PCB as shown in FIG. 4, for example. 特にこの場合、前記メモリバス12はメモリモジュールMODcの入出力端子IOP0〜IOP15をメモリコントローラBCONTにインタフェースされると共にクロック信号CLK1をメモリモジュールMODcに供給するための信号線を有すれば充分とされる。 Particularly, in this case, the memory bus 12 is sufficiently if it has a signal line for supplying a clock signal CLK1 while being interface output terminals IOP0~IOP15 memory module MODc to the memory controller BCONT the memory module MODc . また、メモリコントローラBCONTは、Rambus(ランバス)に代表されるようなプロトコル制御方式でメモリモジュールMODcをアクセス制御する機能を有する。 Further, the memory controller BCONT has a function of controlling access to the memory module MODc protocol control scheme as typified by Rambus (Rambus). 換言すれば、メモリバス12にRDRAMを実装したメモリモジュールを接続することも可能である。 In other words, it is also possible to connect a memory module that implements the RDRAM to the memory bus 12.

図8にはメモリモジュールMODcのアクセス動作タイミングの一例が示される。 The Figure 8 an example of the access operation timing of the memory module MODc is shown. 図8において、メモリコントローラBCONTは、時刻t0〜t1の期間にモジュールライトコマンドのようなコマンドパケットをクロック信号CLK1に同期してメモリバス12に出力する。 8, the memory controller BCONT is synchronized command packets, such as module write command in the period of time t0~t1 the clock signal CLK1 is output to the memory bus 12. その後、規定のタイミングに従って時刻t2〜t3の期間にクロック信号CLK1に同期してモジュール書き込みデータをメモリバス12に出力する。 Then outputs the module writes data to the memory bus 12 in synchronism with the period of time t2~t3 accordance with the timing specified in the clock signal CLK1.

プロトコル制御方式によるアクセスをサポートするメモリモジュールMODcは、メモリバス12上のコマンドパケットを監視する。 Memory module MODc that supports access by protocol control method monitors a command packet on the memory bus 12. すなわち、入出力端子IOP0〜IOP15から供給される情報をレジスタバッファRBUFc0〜RBUFc15で並列信号に変換し、コマンドバス29を介してプロトコル制御回路26に供給している。 In other words, it converts the information supplied from the input and output terminal IOP0~IOP15 into parallel signals in the register buffer RBUFc0~RBUFc15, and supplies to the protocol control circuit 26 via the command bus 29. プロトコル制御回路26は、それによって与えられる情報を解読し、自らのアクセスが指定されたかを判定する。 Protocol control circuit 26 decodes the information provided by it, determines whether the own access specified. コマンドパケットには、メモリアクセスモードを指定する情報と共にロウアドレス及びカラムアドレス情報などメモリサイクルに必要なアクセス制御情報が含まれている。 The command packet includes access control information required for memory cycles, such as the row address and the column address information together with information specifying the memory access mode.

例えば、プロトコル制御回路26が、前記時刻t0〜t1の期間に供給されたコマンドパケットによりメモリモジュールMODcの動作が指示されていることを認識すると、当該プロトコル制御回路26は、コマンドパケットの解読結果に従って、時刻t2に同期させ、/CS2=“L”、/RAS2=“L”、/CAS2=“H”、/WE=“H”によってメモリチップアクティブコマンドとロウアドレス信号RAiをアクセス制御情報9としてSDRAMデバイスM0〜M7に並列的に出力する。 For example, the protocol control circuit 26, when the supplied command packet to the period of the time t0~t1 operation of the memory module MODc recognizes that it is indicated, the protocol control circuit 26, in accordance with the decoding result of the command packet synchronizes the time t2, / CS2 = "L", / RAS2 = "L", / CAS2 = "H", the / WE = "H" memory chip active command and a row address signal RAi by the access control information 9 parallel outputs to the SDRAM devices M0 to M7. SDRAMデバイスM0〜M7は、クロック信号CLK2の立ち上がりエッジに同期して時刻t2に、メモリチップアクティブコマンドを認識し、ロウアドレス系の動作を開始する。 SDRAM devices M0~M7 is the time t2 in synchronism with the rising edge of the clock signal CLK2, recognize the memory chip active command, starts the operation of the row address system.

その後、プロトコル制御回路26は、前記コマンドパケットの解読結果に従って、時刻t4に同期させて、/CS2=“L”、/RAS2=“H”、/CAS2=“L”、/WE=“L”と、カラムアドレス信号CAiをアクセス制御情報9としてSDRAMデバイスM0〜M15に並列的に出力する。 Then, the protocol control circuit 26, in accordance with the decoding result of the command packet, in synchronization with the time t4, / CS2 = "L", / RAS2 = "H", / CAS2 = "L", / WE = "L" If, parallel outputs to the SDRAM devices M0~M15 column address signals CAi as access control information 9. このとき、レジスタバッファRBUFc0〜RBUFc15は、メモリコントローラBCONTが時刻t2〜t3の期間に直列的に出力した書き込みデータD(i),D(i+1),D(i+2),D(i+3)を64ビットの並列データに変換し、モジュールデータバス27に供給している。 At this time, the register buffer RBUFc0~RBUFc15 the period serially outputting the write data D in the memory controller BCONT the time t2~t3 (i), D (i + 1), D (i + 2), D (i +3) was converted into 64-bit parallel data, and supplies to the module data bus 27. これにより、SDRAMデバイスM0〜M15には、データ入出力端子MDQ0〜MDQ63を介して64ビットのデータD(i),D(i+1),D(i+2),D(i+3)が書き込まれる。 Thus, the SDRAM devices M0 to M15, via the data input-output terminal MDQ0~MDQ63 64-bit data D (i), D (i + 1), D (i + 2), D (i + 3) It is written.

書き込みの後、図8の例では同一ロウアドレスに対するリード動作が行われる。 After the writing, the read operation for the same row address in the example of FIG. 8 are performed. 即ち、メモリコントローラBCONTは、時刻t5〜t6に期間にクロック信号CLK1に同期して供給されるモジュールリードコマンドとしてのパケットコマンドによってその動作が指示されていることを認識すると、当該コマンドパケットの解読結果に従い、時刻t7に同期させて、/CS2=“L”、/RAS1=“H”、/CAS1=“L”、/WE=“H”によりメモリチップリードコマンドを出力すると共に、前記解読結果から得られたカラムアドレス信号CAjをSDRAMデバイスM0〜M15に並列的に出力する。 That is, the memory controller BCONT, when recognizing that the operation is instructed during the time t5~t6 by the packet commands as a module read command is supplied in synchronization with the clock signal CLK1, the result of decoding the command packet according, in synchronization with the time t7, / CS2 = "L", / RAS1 = "H", / CAS1 = "L", / WE = by "H" and outputs a memory chip read command, from the decoding result the resulting column address signals CAj to output in parallel to the SDRAM devices M0 to M15. SDRAMデバイスM0〜M15は、それに応答し、クロック信号CLK2の立ち上がりエッジに同期する時刻t7に、メモリチップリードコマンドを認識して、カラムアドレス系の動作を開始する。 SDRAM devices M0~M15 responds thereto, at time t7 to synchronize with the rising edge of the clock signal CLK2, recognizes the memory chip read command, starts the operation of the column address system. カラムアドレス系の動作の結果、時刻t8にSDRAMデバイスM0〜M15のデータ入出力端子MDQ0〜MDQ63からモジュールデータバス27にリードデータD(j),D(j+1),D(j+2),D(j+3)が並列的に出力される。 Result of the operation of the column address system, leads to time t8 from the data input-output terminal MDQ0~MDQ63 SDRAM devices M0~M15 the module data bus 27 data D (j), D (j + 1), D (j + 2) , D (j + 3) is output in parallel. この出力動作に同期して、プロトコル制御回路26は、前記レジスタバッファRBUFc0〜RBUFc15にリードデータD(j),D(j+1),D(j+2),D(j+3)の並列・直列変換動作を指示する。 In synchronism with this output operation, the protocol control circuit 26, the parallel of the register buffer RBUFc0~RBUFc15 the read data D (j), D (j + 1), D (j + 2), D (j + 3) - to indicate the series conversion operation. これにより、モジュールデータバス27上の並列データD(j),D(j+1),D(j+2),D(j+3)は16ビットづつ入出力端子IOP0〜IOP15から直列的に出力される。 Thus, parallel data D on the module data bus 27 (j), D (j + 1), D (j + 2), D (j + 3) is serially from 16 bits each input-output terminal IOP0~IOP15 is output. この出力動作は、前記ダブルデータレート形式と同じように、クロック信号CLK1の立ち上がりエッジ及び立ち下がりエッジの双方に同期して行われる。 This output operation is the same as the double data rate format, is performed in synchronization with both rising and falling edges of the clock signal CLK1.

このように、上記メモリモジュールMODcは、データの直列・並列/並列・直列変換機構を構成するレジスタバッファRBUFc0〜RBUFc15とプロトコル制御回路26等を有するプロトコルコンバータ23を含むから、RDRAMの代わりにSDRAMデバイスを用いてRambus(ランバス)に準拠するようなアクセスプロトコルをサポートすることができる。 Thus, the memory module MODc, since includes a register buffer RBUFc0~RBUFc15 and protocol control circuit protocol converter 23 having a 26 or the like to form a series-parallel / parallel-to-serial conversion mechanism of data, SDRAM devices instead of RDRAM it can support access protocols such as to comply with Rambus (Rambus) with. 上記以外のメモリ仕様とモジュール仕様の組み合わせについても同様に実現することが可能である。 It can be realized similarly for the combination of the memory specifications and module specifications other than the above. したがって、メモリモジュールMODcに実装するSDRAMデバイスのような半導体記憶装置毎に、プロトコルデコーダや内外の位相同期の為のPLL、DLLなどの複雑な制御手段を搭載する必要はない。 Thus, each semiconductor memory device such as SDRAM devices implementing the memory modules MoDCs, protocol decoders and out of phase synchronization PLL for, it is not necessary to mount a complicated control means, such as DLL. よって、EDODRAM,SDRAM,RDRAM,SyclinkDRAMなど多種の半導体記憶装置を品種展開しなくとも、外部とのインタフェース仕様の異なる種々のメモリモジュールを容易に提供することができる。 Therefore, EDODRAM, SDRAM, RDRAM, without expand varieties semiconductor memory device of a large etc. SyclinkDRAM, it is possible to provide various memory modules having different interface specifications between the external easily. これは、各種仕様のメモリモジュールの為の半導体メモリを開発するコストを削減可能にする。 This makes it possible to reduce the cost of developing a semiconductor memory for the memory modules of various specifications.

また、データの直列・並列/並列・直列変換機構を構成するレジスタバッファRBUFc0〜RBUFc15とプロトコル制御回路26等を有するプロトコルコンバータ23は、SDRAMデバイスM0〜M15とは別の半導体集積回路で形成することができる。 The register buffer RBUFc0~RBUFc15 and protocol control circuit protocol converter 23 having a 26 or the like to form a series-parallel / parallel-to-serial conversion mechanism of data, be formed of another semiconductor integrated circuit and SDRAM devices M0~M15 can. プロトコルコンバータ23は、SDRAMデバイスM0〜M15とは異なるプロセスで形成できるため、より高速のCMOS論理プロセス、バイポーラプロセス、化合物半導体プロセスなど、マザーボードPCBのメモリバス上でのデータ伝送に最適な半導体プロセスを使用することができる。 Protocol converter 23, it is possible to form in a different process from the SDRAM devices M0 to M15, faster CMOS logic process, bipolar process, such as a compound semiconductor process, the optimum semiconductor processes for data transmission on the memory bus of the motherboard PCB it can be used.

《速度変換アダプタ》 "Speed ​​conversion adapter"
前記速度変換技術はメモリバス上にも適用することができる。 The speed conversion technique can be applied to the memory bus. 例えば、図9に例示されるように、メモリコントローラBCONTとメモリバス12との接続を速度変換アダプタ30を介して行う。 For example, as illustrated in Figure 9 is performed via a speed conversion adapter 30 to connect the memory controller BCONT and the memory bus 12. 速度変換アダプタ30は、前記コンバータ3,4と同じようにレジスタバッファを用いた速度変換手段を備える。 Speed ​​conversion adapter 30 is provided with a speed conversion means using just as the register buffer and the converter 3,4. メモリコントローラBCONTと速度変換アダプタ30との間は16ビットのデータバス31に接続される。 Between the memory controller BCONT and speed conversion adapter 30 is connected to the data bus 31 of 16 bits. 速度変換アダプタ30はデータバス31に直列的に伝達される16ビットのデータを32ビットのデータサイズに並列変換して32ビットのデータバス32に供給し、データバス32の32ビットデータを16ビットに直列変換してデータバス31に直列的に伝達する。 Speed ​​conversion adapter 30 supplies the 16-bit data to be transmitted serially to the 32-bit data size parallel conversion to 32-bit data bus 32 to the data bus 31, 16-bit 32-bit data of the data bus 32 serially transmitted to the data bus 31 to serial conversion into. データバス32には例えば前記メモリモジュールMODaが複数個結合されている。 Is for example the memory module MODa are plurality coupled to the data bus 32.

メモリコントローラBCONTの動作周波数(4×fMHz)はメモリモジュールMODa(1)〜MODa(n)の動作周波数(2×fMHz)の2倍とされる。 Operating frequency of the memory controller BCONT (4 × fMHz) is twice the memory module MODa (1) ~MODa (n) of the operating frequency (2 × fMHz). 前述の説明から明らかなように、メモリモジュールMODaに搭載されているSDRAMデバイスM0〜M7の2倍の周波数でメモリモジュールMODaの入出力動作が行われる。 As apparent from the foregoing description, input-output operation of the memory module MODa is performed at twice the frequency of the SDRAM devices M0~M7 mounted on the memory module MODa. 従って、図9の例では、メモリコントローラBCONTの入出力の動作周波数はSDRAMデバイスM0〜M7の動作周波数(f)の4倍になる。 Thus, in the example of FIG. 9, the operating frequency of the output of the memory controller BCONT is four times the operating frequency of the SDRAM devices M0 to M7 (f). このようなシステム構成により、メモリコントローラBCONTは高速に動作するが、そのピン数を減らすことができる。 Such a system configuration, the memory controller BCONT is operated at high speed, it is possible to reduce the number of its pins.

図10の例はメモリバス12の間に速度変換アダプタ30を介在させた例であり、前段のメモリバス12Bは16ビットのデータバス31を備え、後段のメモリバス12Aは32ビットのデータバス32を備える。 Example of FIG. 10 shows an example in which is interposed a speed conversion adapter 30 between the memory bus 12, the front stage of the memory bus 12B has a data bus 31 of 16 bits, the subsequent memory bus 12A has 32-bit data bus 32 equipped with a. 速度変換アダプタ30の機能は図9と同じである。 Function of the speed conversion adapter 30 is the same as FIG. 前段のメモリバス12Bには前記メモリモジュールMODaが複数個結合されている。 The memory module MODa is plurality coupled to the front stage of the memory bus 12B. 前記メモリバス12BにはメモリモジュールMODaaとメモリデバイスMEMが結合されている。 Memory module MODaa and the memory device MEM is coupled to the memory bus 12B. メモリモジュールMODaaは前記メモリモジュールMODaに対して入出力データが16ビットにされた点が相違される。 Memory module MODaa is the input data to the memory module MODa are differences that are 16-bit. メモリデバイスMEMはデータ入出力ビット数が16ビットのSDRAM等の半導体メモリである。 The memory device MEM is a semiconductor memory such as a data input and output bit number is 16 bits SDRAM.

このシステム構成によれば、小容量だが高速に動作するメモリチップやメモリモジュールをメモリバス12Bに接続し、大容量だが速度の遅いメモリモジュールをメモリバス12Aに接続して、システムに最適な性能(アクセス速度、メモリ容量)を達成することができる。 According to this system configuration, by connecting but small capacity to connect the memory chips or memory modules operating at high speed memory bus 12B, the but large slow memory modules speed memory bus 12A, the system for optimal performance ( access speed, it is possible to achieve a memory capacity).

前記速度変換アダプタ30を採用したシステムは、MODb,MODcなどその他のメモリモジュールにも適用できることは言うまでもない。 System employing the speed conversion adapter 30, MODB, can of course be applied to other memory modules, such as MoDCs.

《メモリモジュールの外部インタフェース方式》 "The external interface system of the memory module"
図11には外部インタフェースを光で行うようにしたメモリモジュールの一例が示される。 One example of a memory module that is to perform external interface with light is shown in FIG. 11. 図11に示されるメモリモジュールMODdは図1のメモリモジュールMODaに対して外部インタフェース信号を光とした点が相違される。 Memory module MODd shown in FIG. 11 that has an external interface signal light is different from the memory module MODa in FIG. すなわち、前記コンバータ3,4、クロックドライバ5及び制御信号バッファ6の外部インタフェース部分に光電変換回路3L,4L,5L,6Lが配置されている。 That is, the converter 3 and 4, the photoelectric conversion circuit 3L, 4L, 5L, 6L are disposed outside the interface portion of the clock driver 5 and the control signal buffer 6. 前記光電変換回路3L,4L,5L,6Lは、ハーフミラー40を介して光バス41に接続される。 The photoelectric conversion circuit 3L, 4L, 5L, 6L is connected to the optical bus 41 via the half mirror 40. 8Lはアクセス制御情報8を伝達する光ファイバ、LDQ0〜LDQ7はデータを伝達する光ファイバ、LCLKはクロック信号CLK1を伝達する光ファイバである。 8L is an optical fiber for transmitting the access control information 8, LDQ0~LDQ7 is an optical fiber for transmitting optical fiber for transmitting the data, LCLK is a clock signal CLK1.

光電変換回路3AL,4Lはピンフォトダイオード有する光レシーバと、フォトダイオードを有する光トランスミッタとを有する。 The photoelectric conversion circuit 3AL, 4L has a light receiver having a pin photodiode, and an optical transmitter having a photodiode. 光電変換回路5L,6Lはピンフォトダイオード有する光レシーバを備える。 The photoelectric conversion circuit 5L, 6L includes a light receiver having pin photodiode. 尚、図1と同一回路ブロックには同一符号を付してその詳細な説明は省略する。 Incidentally, the detailed description is omitted denote the same circuit block and FIG.

図12にはメモリモジュールMODdを用いたシステム構成例が示される。 The 12 system configuration example using the memory module MODd is shown. 前記メモリコントローラBCONTと光バス41との接続は入出力アダプタ42を介して行われる。 The connection between the memory controller BCONT and optical bus 41 is performed via the input and output adapters 42. 入出力アダプタ42は、前述と同様の速度変換機能を有するコンバータと光電変換回路の機能を有する。 O adapter 42 has a function of the converter and the photoelectric conversion circuit having the above and similar rate conversion function. メモリモジュールMODdへのデータ書き込みに際しては、入出力アダプタ42から送られる光信号の一部を所定のメモリモジュールMODdに取り込む。 Upon writing data to the memory module MODD captures a portion of the optical signal transmitted from the input-output adapter 42 in a predetermined memory module MODD. メモリモジュールMODdからのデータ読み出しに際しては、メモリモジュールMODdからの光をハーフミラー40で反射させて入出力アダプタ42の送信する。 In the data read from the memory module MODD, the light from the memory module MODD is reflected by the half mirror 40 transmits the input and output adapters 42.

ハーフミラー40は、この例のようにメモリモジュールMODd上に搭載しなくとも、マザーボード上に設置して、反射した光がメモリモジュール内の光電変換回路の受光/発光部分に照射されるように配置してもよい。 Half mirror 40, without mounted on a memory module MODd as in this example, was placed on the motherboard, arranged as reflected light enters a light receiving / emitting portion of the photoelectric conversion circuit of the memory module it may be. また、プロセッサボード上の光の伝送媒体としては、光ファイバ41でも良いが、コンピュータの主記憶のように伝送距離が短く、光の強度の劣化が問題ない場合には、空中を伝送させてもよい。 The transfer medium of the light on the processor board, but may be an optical fiber 41, the transmission distance as the main memory of a computer is short, if the deterioration of the intensity of the light is no problem, even if transmitted through the air good.

このように、プロセッサボード上を光で伝送した場合、光は電気に比べて信号の減衰や劣化が少ないため従来の電気によるバス接続に比べて飛躍的に多数のメモリモジュールMODdを実装することが可能になる。 Thus, when transmitted on processor board with light, the light may implement dramatically number of memory modules MODd compared to the bus connection by conventional electrical for small signal attenuation and degradation as compared to an electric possible to become. また、光同士は相互干渉がなく、また、他の電気信号との間の干渉もないため、メモリバスから他の信号にノイズが載ったり、あるいは逆に、他の信号からノイズを受けて誤動作するような危険性を少なくすることができる。 Further, the light each other without mutual interference, also, since there is no interference with other electrical signals, or noise from the memory bus to other signals listed, or, conversely, erroneous operation in response to noise from other signals it is possible to reduce the risk, such as. また、従来のバスではマザーボード上の配線のインダクタンスがアンテナのように働き、電磁波を外部に放出する問題が起きやすかったが、光伝送とすることにより、そうした問題も回避することができる。 Further, in the conventional bus acts like a inductance antenna wiring on the motherboard, although the problem of releasing the electromagnetic waves to the outside is likely to occur, by the optical transmission, it is possible to avoid such problems.

図13には外部インタフェースを多値変調信号で行うようにしたメモリモジュールの一例が示される。 One example of a memory module that is to perform external interface multilevel modulation signal is shown in Figure 13. 図13に示されるメモリモジュールMODeは図1のメモリモジュールMODaに対して外部インタフェース信号を多値変調信号とした点が相違される。 Memory modules MODe shown in FIG. 13 that has an external interface signal to a multi-level modulation signal is different from the memory module MODa in FIG. すなわち、前記コンバータ3,4の外部インタフェース部分に多値変復調回路3S,4Sが配置されている。 That is, the multi-level modulation and demodulation circuit 3S, 4S is disposed outside the interface portion of the converter 3,4. 多値変復調方式には例えばQPSK等を採用できる。 The multi-level modulation and demodulation scheme may be employed, for example, QPSK or the like. メモリバス51に含まれるデータバスSDQ0〜SDQ15には多値変調信号が伝送される。 The data bus SDQ0~SDQ15 contained in the memory bus 51 level modulation signal is transmitted. これにより、各半導体記憶装置毎に、変復調の為の複雑な信号処理回路を設ける必要はない。 Thus, each semiconductor memory device, it is not necessary to provide a complicated signal processing circuit for modulation and demodulation. 尚、図1と同一回路ブロックには同一符号を付してその詳細な説明は省略する。 Incidentally, the detailed description is omitted denote the same circuit block and FIG.

図14にはメモリモジュールMODeを用いたシステム構成例が示される。 Example system configuration using the memory module MODe is shown in Figure 14. 前記メモリコントローラBCONTとメモリバス51との接続は入出力アダプタ52を介して行われる。 The connection between the memory controller BCONT and the memory bus 51 is performed via the input and output adapters 52. 入出力アダプタ52は、前述と同様の速度変換機能を有するコンバータと多値変復調回路の機能を有する。 O adapter 52 has the function of the converter and the multi-level demodulation circuit having the above and similar rate conversion function. メモリモジュールMODeへのデータ書き込みに際しては、入出力アダプタ52から送られる変調信号は多値変復調回路3S,4Sで復調されてコンバータに取り込まれる。 In the data writing to the memory module MODe, modulated signal sent from the input and output adapters 52 is taken into the converter is demodulated by the multi-level modulation and demodulation circuit 3S, 4S. メモリモジュールMODeからのデータ読み出しに際しては、コンバータ3,4の出力が多値変復調回路3S,4Sで変調されてメモリバス51に供給される。 In the data read from the memory module MODe, the output of the converter 3, 4 is supplied is modulated by multilevel demodulation circuit 3S, 4S to the memory bus 51.

マザーボード上を多値変調信号でデータ伝送した場合、通常のデジタル信号に比べて伝送信号の周波数スペクトラムを狭めることが可能となる。 If the data has been transmitted on the motherboard multilevel modulation signal, it becomes possible to narrow the frequency spectrum of the transmission signal as compared with normal digital signal. 例えば正弦波に近い伝送波形を用いることも可能になる。 For example it becomes possible to use a transmission waveform close to a sine wave. したがって、同じメモリバスを用いても、波形制御がやり易くなり高い周波数まで伝送することが可能となる。 Therefore, even using the same memory bus, it is possible to transmit up to a high frequency becomes facilitate waveform control.

《コンバータと冗長メモリデバイス》 "Converter and the redundant memory device"
図15には冗長メモリデバイスを有するメモリモジュールMODfの一例が示される。 One example of a memory module MODf having redundant memory device is shown in Figure 15. 基本的な構成は図1と同じであり、1個のSDRAMデバイスM8を余計に搭載している。 The basic structure is the same as FIG. 1, and extra mounting one SDRAM device M8. そして、9個のSDRAMデバイスM0〜M8の内のどの8個を前記モジュールデータバス7L,7Hに接続するかを選択するセレクタ61が設けられ、前記セレクタ61による選択動作を決定する為の救済アドレス情報が設定される冗長プログラム回路60及び救済アドレス判定回路62が設けられている。 Then, nine which eight said module data bus 7L of the SDRAM devices M0~M8, the selector 61 for selecting whether to connect to 7H are provided, save address to determine the selecting operation of the selector 61 information redundant program circuit 60 and the relief address judging circuit 62 is provided is set. 冗長プログラム回路60は、救済すべきアドレス(不良ビットのアドレス)情報がプログラマブルに設定されると共に、その救済アドレスにおいて不良を有するSDRAMデバイスの番号情報(No.0〜No.7)がプログラマブルに設定される。 Redundant program circuit 60, the address to be relieved (address of the defective bit) information is set in the programmable, setting number information of the SDRAM device having defective in its repair address (Nanba0~nanba7) is programmable It is. 一つの不良アドレスに対して不良SDRAMデバイスの数は1個に制限される。 Number of bad SDRAM devices for one defective address is limited to one. 冗長プログラム回路60はヒューズプログラム回路又は電気的に書き込み可能な揮発性半導体メモリによって構成することができる。 Redundant program circuit 60 can be constituted by a fuse program circuit or electrically writable volatile semiconductor memory.

前記救済アドレス判定回路62は、制御信号バッファ6に供給されるアドレス情報Address−1と前記冗長プログラム回路60に設定された救済すべきアドレスとを比較する。 Wherein the redundant address determination circuit 62 compares the address to be relieved that the address information Address-1 supplied to the control signal buffer 6 is set to the redundant program circuit 60. 比較結果が一致の場合には、当該救済すべきアドレスと対の不良SDRAMデバイスの番号に相当するSDRAMデバイスをセレクタ61によってコンバータ3,4から切り離し、これに代えてSDRAMデバイスM8がセレクタ61によってコンバータ3,4に接続される。 If the comparison result is match, disconnect from the converter 3, 4 by the selector 61 to SDRAM devices corresponding to the number of the defective SDRAM device address pair to be the relief converter by SDRAM device M8 selectors 61 instead of this It is connected to 3,4. 前記セレクタ61、冗長プログラム回路60、救済アドレス判定回路62、コンバータ3,4、及び図15には図示を省略したクロックドライバ5は、1個の半導体集積回路化されている。 The selector 61, the redundant program circuit 60, the relief address determination circuit 62, the converter 3, 4, and a clock driver 5, not shown in FIG. 15 is one semiconductor integrated circuit. その他の構成は図1と同じであるからその詳細な説明は省略する。 A detailed description since other configurations are same as FIG. 1 are omitted.

前記冗長プログラム回路60の初期状態においてセレクタ61による選択状態は図16のようにされる。 Selected by the selector 61 in the initial state of the redundant program circuit 60 is as shown in Figure 16. SDRAMデバイスM0〜M7の不良アドレスと不良デバイス番号に応じて冗長プログラム回路60がプログラムされる。 Redundant program circuit 60 is programmed in accordance with the defective address and the defective device number of SDRAM devices M0 to M7. 例えば、図17に例示されるように、あるアクセスアドレスに関する不良SDRAMデバイスがM4であるとき、セレクタ61は当該SDRAMデバイスM4をモジュールデータバス7Lから切り離し、これに代えてSDRAMデバイスM8をモジュールデータバス7Lに接続する。 For example, as illustrated in Figure 17, when defective SDRAM device about an access address is M4, the selector 61 disconnects the SDRAM device M4 from the module data bus 7L, module data bus SDRAM devices M8 Alternatively to connect to the 7L.

これにより、不良のメモリチップを用いてメモリモジュールの良品を提供できる。 Thus, it is possible to provide a non-defective memory module using the defective memory chips. これらはメモリチップの入出力がそのままモジュールの入出力端子に接続されている従来のメモリモジュールでは実現できない。 These can not be realized with conventional memory module input and output of the memory chip is directly connected to the input and output terminals of the module.

《コンバータとECC》 "Converter and ECC"
図18にはECC回路を有するメモリモジュールの一例が示される。 One example of a memory module having an ECC circuit is shown in Figure 18. 基本的な構成は図1と同じであり、ECC回路70とSDRAMデバイスM8を余計に搭載している。 The basic structure is the same as FIG. 1, and extra ECC circuitry 70 and the SDRAM devices M8. ECC回路はコンバータ3,4とモジュールデータバスとの間に配置される。 ECC circuit is disposed between the converter 3 and 4 and the module data bus. ECC回路は、コンバータ3,4を通って並列化された64ビットのデータに対する誤り訂正コードを生成する。 ECC circuit generates an error correction code for 64 bits of data parallelized through the converter 3,4. 生成された誤り訂正コードはSDRAMデバイスM8に格納される。 The generated error correction code is stored in the SDRAM device M8. 読出し動作時において、ECC回路70は、SDRAMデバイスM8から読出された前記誤り訂正コードを用いて、前記SDRAMデバイスM0〜M7から読出されたデータの誤り検出及び訂正を行い、その結果をコンバータ3,4に与える。 During the read operation, ECC circuit 70 uses the error correction code read from the SDRAM device M8, performs error detection and correction of data read from the SDRAM device M0 to M7, the converter 3 and the results, give to 4.

これにより、信頼性の高いメモリモジュールを提供することができる。 Thus, it is possible to provide a highly reliable memory module. これらはメモリチップの入出力がそのままモジュールの入出力端子に接続されている従来のメモリモジュールでは実現できない。 These can not be realized with conventional memory module input and output of the memory chip is directly connected to the input and output terminals of the module.

以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。 Although the present invention made by the inventor has been specifically explained based on examples, but the present invention is not limited thereto but can naturally be modified in various manners without departing from the gist thereof. 例えばメモリモジュールに利用する半導体記憶装置それ自体の種類は上記の例に限定されず適宜変更可能である。 For example, a semiconductor memory device which type of itself to use in the memory module may be changed as appropriate without being limited to the above example. メモリモジュールの入出力端子のビット数、メモリモジュールに実装する半導体記憶装置の数も適宜変更可能である。 The number of bits of the input and output terminals of the memory modules, the number of the semiconductor memory device mounted on the memory module can also be appropriately changed. また、マザーボード上の入出力インターフェースはCMOS、GTL(Gunning Transceiver Logic)、TTL等の何れの形式であっても本発明は適用可能である。 Further, input-output interface of the motherboard CMOS, GTL (Gunning Transceiver Logic), but the present invention be in any form of TTL and the like are applicable. SSTL(Stub Series Terminated Transceiver Logic)インターフェースの場合にはモジュールの入出力端子とコンバータ3,4との間にスタブ抵抗を配すればよい。 SSTL (Stub Series Terminated Transceiver Logic) may Haisure stub resistor between the input and output terminals and the converter 3 and 4 of the module in the case of the interface. また、本発明は、パーソナルコンピュータやワークステーションのメモリモジュールなどに広く適用することができる。 Further, the present invention can be widely applied to a personal computer or workstation memory module.

本発明に係るメモリモジュールの一例を示すブロック図である。 Is a block diagram showing an example of a memory module according to the present invention. 図1に示されるメモリモジュールのチップ配列と配線の概略を示す説明図である。 It is an explanatory view schematically showing a chip arrangement and wiring of the memory modules shown in Figure 1. 図1に示されるメモリモジュールに含まれるコンバータの一例を示す論理回路図である。 A logic circuit diagram showing an example of a converter included in the memory module shown in FIG. 図1に示されるメモリモジュールを用いたデータ処理システムの部分的なシステム構成図である。 It is a partial system block diagram of a data processing system using the memory modules shown in Figure 1. 図1に示されるメモリモジュールのアクセス動作タイミングの一例を示すタイミングチャートである。 Is a timing chart showing an example of the access operation timing of the memory modules shown in Figure 1. 図1に示されるメモリモジュールに対して記憶容量を倍増したメモリモジュールのブロック図である。 Is a block diagram of a memory module doubled the storage capacity for the memory module shown in FIG. RDRAMの代わりにSDRAMを用いて構成されたプロトコル制御方式のメモリモジュールのブロック図である。 Is a block diagram of a memory module protocol control scheme constructed using SDRAM instead of RDRAM. 図7に示されるメモリモジュールのアクセス動作タイミングの一例を示すタイミングチャートである。 Is a timing chart showing an example of the access operation timing of the memory module shown in FIG. 速度変換アダプタを採用したマザーボードの一例を示すブロック図である。 Is a block diagram showing an example of a board to implement speed conversion adapter. 速度変換アダプタを採用した更に別のマザーボードの一例を示すブロック図である。 Further adopted speed conversion adapter is a block diagram showing an example of another motherboard. 外部インタフェースを光で行うようにしたメモリモジュールの一例を示すブロック図である。 The external interface is a block diagram showing an example of a memory module to perform a light. 図11に示されたメモリモジュールを用いたマザーボードの一例を示すブロック図である。 Is a block diagram showing an example of a motherboard with a memory module shown in FIG. 11. 外部インタフェースを多値変調信号で行うようにしたメモリモジュールの一例を示すブロック図である。 The external interface is a block diagram showing an example of a memory module to perform multi-level modulation signal. 図13のメモリモジュールを用いたマザーボードの一例を示すブロック図である。 Is a block diagram showing an example of a motherboard with a memory module of Figure 13. 冗長メモリデバイスを有するメモリモジュールの一例を示すブロック図である。 Is a block diagram showing an example of a memory module having a redundant memory device. 図15のメモリモジュールの正規のメモリデバイスに欠陥が無い場合におけるメモリデバイスと外部データ入出力端子との接続態様を示すブロック図である。 It is a block diagram showing a connection mode of the memory device and the external data input and output terminals when there is no defect in the regular memory devices in the memory module of Figure 15. 図15のメモリモジュールの正規のメモリデバイスに欠陥がある場合におけるメモリデバイスと外部データ入出力端子との接続態様の一例を示すブロック図である。 Is a block diagram showing an example of connection between the memory device and the external data input and output terminals in a case where there is a defect in the memory module normal memory device of FIG. ECC回路を有するメモリモジュールの一例を示すブロック図である。 Is a block diagram showing an example of a memory module having an ECC circuit. SDRAMデバイスのデータ入出力端子を対応するメモリバスに直接接続する形式のメモリモジュールを概念的に示した説明図である。 Is an explanatory drawing that conceptually shows the format memory module that connects directly to the data input and output terminals of the SDRAM devices into the appropriate memory bus. RDRAMデバイスをメモリバスに接続した状態を示す説明図である。 The RDRAM devices is an explanatory diagram showing a state of connecting to the memory bus.

符号の説明 DESCRIPTION OF SYMBOLS

MODa メモリモジュール M0〜M7 SDRAMデバイス 2 回路基板 3,4 コンバータ 5 クロックドライバ 6 制御信号バッファ 7L,7H モジュールデータバス DQ0〜DQ15 データ入出力端子 CLK1,CLK2 クロック信号 RBUFa1〜RBUFa15 レジスタバッファ MDQ0〜MDQ63 SDRAMデバイスのデータ入出力端子 MPU マイクロプロセッサ BCONT メモリコントローラ 11 CPUバス 12 メモリバス PCB プロセッサボード MODb メモリモジュール M0a,M0b〜M7a,M76b SDRAMデバイス MODc メモリモジュール M0〜M15 SDRAMデバイス 26 プロトコル制御回路 27 モジュールデータバス IOG1〜IOG15 入出力ゲート RBUFc1〜RBUF MODa memory modules M0 to M7 SDRAM device 2 circuit board 3, 4 converter 5 clock driver 6 control signal buffer 7L, 7H module data bus DQ0~DQ15 data input terminal CLK1, CLK2 clock signal RBUFa1~RBUFa15 register buffer MDQ0~MDQ63 SDRAM devices the data input-output terminal MPU microprocessor BCONT memory controller 11 CPU bus 12 memory bus PCB processor board MODb memory module M0a, M0b~M7a, M76b SDRAM device MODc memory modules M0 to M15 SDRAM devices 26 protocol control circuit 27 module data bus IOG1~ IOG15 input and output gate RBUFc1~RBUF c15 レジスタバッファ 29 コマンドバス 30 速度変換アダプタ 12A,12B メモリバス MODd メモリモジュール 3L,4L,5L,6L 光電変換回路 41 光バス 42 入出力アダプタ MODe メモリモジュール 3S,4S 多値変復調回路 MODf メモリモジュール 60 冗長プログラム回路 61 セレクタ 62 アドレス判定回路 MODg メモリモジュール 70 ECC回路 c15 register buffer 29 command bus 30 rate conversion adapter 12A, 12B memory bus MODd memory module 3L, 4L, 5L, 6L photoelectric conversion circuit 41 optical bus 42 O adapter MODe memory module 3S, 4S multilevel modulation and demodulation circuit MODf memory module 60 Redundant The program circuit 61 selector 62 address determination circuit MODg memory module 70 ECC circuit

Claims (9)

  1. 配線基板と、 And the wiring board,
    前記配線基板に設けられた複数個の外部端子と、 A plurality of external terminals provided on the circuit board,
    前記外部端子に接続された変換手段と、 And converting means connected to said external terminal,
    前記配線基板に設けられ、前記変換手段を介して前記外部端子と接続された複数個の半導体記憶装置と、を有し、 Wherein provided on the wiring substrate, anda plurality of semiconductor memory device which is connected to the external terminal via the conversion means,
    前記外部端子には、第一のアクセス形態に基づく制御信号が供給され、 Wherein the external terminal, the control signal based on the first access mode is supplied,
    複数個の前記半導体記憶装置は、前記第一のアクセス形態とは異なる第二のアクセス形態に基づき動作するメモリモジュール。 A plurality of the semiconductor memory device, a memory module that operates based on different second access mode to the first access mode.
  2. 前記変換手段は、異なるアクセス形態を相互に変換する手段である請求項1記載のメモリモジュール。 And the converting means, the memory module according to claim 1, wherein the means for converting the different access forms mutually.
  3. 前記第一のアクセス形態は、プロトコル制御方式である請求項2記載のメモリモジュール。 It said first access mode, the memory module according to claim 2, wherein a protocol control method.
  4. 前記変換手段は、前記複数個の外部端子から入力され前記複数個の半導体記憶装置へ供給される情報を所定ビット数単位で直列から並列に変換し、前記複数個の半導体記憶装置から出力され前記複数個の外部端子へ供給される情報を所定ビット数単位で並列から直列に変換するバッファ手段を有する請求項2記載のメモリモジュール。 And the converting means, the information that is inputted from a plurality of external terminals provided to the plurality of semiconductor memory device converted from serial to parallel at a predetermined number of bits unit, output from the plurality of semiconductor memory device wherein memory module according to claim 2, comprising a buffer means for converting the parallel information to be supplied to a plurality of external terminals at a predetermined bit number of units in series.
  5. マイクロプロセッサと、 And a microprocessor,
    前記マイクロプロセッサに結合されたメモリコントローラと、 A memory controller coupled to said microprocessor,
    メモリバスにより前記メモリコントローラと結合された第一のメモリモジュールとを含み、 And a first memory module coupled to the memory controller by a memory bus,
    前記メモリコントローラは、前記メモリバスを介して第一のアクセス形態により前記第一のメモリモジュールを制御し、 The memory controller controls the first memory module of the first access mode via the memory bus,
    前記第一のメモリモジュールは、 Wherein the first memory module is
    配線基板と、 And the wiring board,
    前記配線基板に設けられた複数個の外部端子と、 A plurality of external terminals provided on the circuit board,
    前記外部端子に接続された変換手段と、 And converting means connected to said external terminal,
    前記配線基板に設けられ、前記変換手段を介して前記外部端子と接続された複数個の半導体記憶装置と、を有し、 Wherein provided on the wiring substrate, anda plurality of semiconductor memory device which is connected to the external terminal via the conversion means,
    前記外部端子には、前記第一のアクセス形態に基づく制御信号が供給され、 Wherein the external terminal, the control signal based on the first access mode is supplied,
    複数個の前記半導体記憶装置は、前記第一のアクセス形態とは異なる第二のアクセス形態に基づき動作するデータ処理システム。 A plurality of the semiconductor memory device, a data processing system that operates on the basis of the different second access mode to the first access mode.
  6. 前記変換手段は、異なるアクセス形態を相互に変換する手段である請求項5記載のデータ処理システム。 And the converting means, the data processing system of claim 5 wherein the means for converting the different access forms mutually.
  7. 前記第一のアクセス形態は、プロトコル制御方式である請求項6記載のデータ処理システム。 Said first access mode, the data processing system of claim 6, wherein a protocol control method.
  8. 前記変換手段は、前記複数個の外部端子から入力され前記複数個の半導体記憶装置へ供給される情報を所定ビット数単位で直列から並列に変換し、前記複数個の半導体記憶装置から出力され前記複数個の外部端子へ供給される情報を所定ビット数単位で並列から直列に変換するバッファ手段を有する請求項6記載のデータ処理システム。 And the converting means, the information that is inputted from a plurality of external terminals provided to the plurality of semiconductor memory device converted from serial to parallel at a predetermined number of bits unit, output from the plurality of semiconductor memory device wherein data processing system according to claim 6, further comprising a buffer means for converting the series of information to be supplied to a plurality of external terminals from parallel at a predetermined number of bits unit.
  9. 前記メモリコントローラと結合された第二のメモリモジュールをさらに含み、 前記メモリコントローラは、前記メモリバスを介して第一のアクセス形態により前記第二のメモリモジュールを制御し、 Wherein further comprising a second memory module coupled to the memory controller, the memory controller controls the second memory module by the first access mode via the memory bus,
    前記第二のメモリモジュールは、 It said second memory modules,
    配線基板と、 And the wiring board,
    前記配線基板に設けられた複数個の外部端子と、 A plurality of external terminals provided on the circuit board,
    前記配線基板に設けられ、前記外部端子と接続された複数個の半導体記憶装置と、を有し、 Provided on the wiring substrate, anda plurality of semiconductor memory device which is connected to the external terminal,
    前記外部端子には、前記第一のアクセス形態に基づく制御信号が供給され、 Wherein the external terminal, the control signal based on the first access mode is supplied,
    複数個の前記半導体記憶装置は、前記第一のアクセス形態に基づき動作する請求項5記載のデータ処理システム。 A plurality of the semiconductor memory device, the data processing system of claim 5, wherein operating on the basis of the first access mode.
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