JP2006203935A - 送信装置、受信装置およびそれらの方法 - Google Patents
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Abstract
【課題】通信プロトコルを基に通信を行う際の通信処理を簡単かつ安価な構成で高速化できるコンピュータを提供することを目的とする。
【解決手段】ＡＶインタフェース３４を介して入力したＡＶデータをＡＶバッファ回路１８に格納した後に、パケット処理部３５において、例えば３２Ｋバイトのジャンボパケットデータを生成する。ＰＣＩバスインタフェース３２は、ジャンボパケットデータの送信処理に必要なデータをＣＰＵ２１に出力し、ＣＰＵ２１がヘッダデータＨＤ１を生成する。そして、パケット処理部３５において、ヘッダデータＨＤ１を基に、ジャンボパケットデータを分割して最大１５１８バイトのイーサネットパケットデータを生成してＭＡＣ回路３１から送信する。
【選択図】 図１
【解決手段】ＡＶインタフェース３４を介して入力したＡＶデータをＡＶバッファ回路１８に格納した後に、パケット処理部３５において、例えば３２Ｋバイトのジャンボパケットデータを生成する。ＰＣＩバスインタフェース３２は、ジャンボパケットデータの送信処理に必要なデータをＣＰＵ２１に出力し、ＣＰＵ２１がヘッダデータＨＤ１を生成する。そして、パケット処理部３５において、ヘッダデータＨＤ１を基に、ジャンボパケットデータを分割して最大１５１８バイトのイーサネットパケットデータを生成してＭＡＣ回路３１から送信する。
【選択図】 図１
Description
本発明は、ＴＣＰ／ＩＰなどの通信プロトコルを基に通信を行う送信装置、受信装置およびそれらの方法に関する。
インタフェース通信を行うためのプロトコルとして、ＴＣＰ／ＩＰ(Transmission Control Protocol/Internet Protocol) がある。
ＴＣＰ／ＩＰは、元々ＵＮＩＸ（登録商標）においてソフトウェアで実装されていた経緯があり、現在でもソフトウェアによる処理が主を占めている。
近年、データ量の大きなＡＶ(Audio Visual)データが、ＴＣＰ／ＩＰを用いてネットワーク上を転送されるようになり、ＴＣＰ／ＩＰ処理を高速化したいという要請がある。
従来では、高速処理可能なＣＰＵ(Central Processing Unit) を用いることで、このような要請に応えている。
ＴＣＰ／ＩＰは、元々ＵＮＩＸ（登録商標）においてソフトウェアで実装されていた経緯があり、現在でもソフトウェアによる処理が主を占めている。
近年、データ量の大きなＡＶ(Audio Visual)データが、ＴＣＰ／ＩＰを用いてネットワーク上を転送されるようになり、ＴＣＰ／ＩＰ処理を高速化したいという要請がある。
従来では、高速処理可能なＣＰＵ(Central Processing Unit) を用いることで、このような要請に応えている。
しかしながら、高速処理可能なＣＰＵは、高価であるという問題がある。
また、現在、ＮＩＣ(Network Interface Card)へのインタフェースは、汎用性を考慮して、ＰＣＩ(Peripheral Component Interconnect) バスに接続されている。
ＰＣＩバスは、殆どＰＣ(Personal Computer) で採用されている３２ビット／３３Ｍ規格のものであるが、この場合、ＣＰＵによるＴＣＰ／ＩＰの処理能力が向上しても、転送速度がボトルネックになり、パーフォーマンスを向上することが困難となる。しかしながら、より高速なＰＣＩバス(６４ビット/６４Ｍ規格等)を採用すると、現状では非常に高価なものになる、という問題がある。
同様の問題は、ＵＤＰ(User Datagram Protocol) などのその他の通信プロトコルを用いる場合にもある。
また、現在、ＮＩＣ(Network Interface Card)へのインタフェースは、汎用性を考慮して、ＰＣＩ(Peripheral Component Interconnect) バスに接続されている。
ＰＣＩバスは、殆どＰＣ(Personal Computer) で採用されている３２ビット／３３Ｍ規格のものであるが、この場合、ＣＰＵによるＴＣＰ／ＩＰの処理能力が向上しても、転送速度がボトルネックになり、パーフォーマンスを向上することが困難となる。しかしながら、より高速なＰＣＩバス(６４ビット/６４Ｍ規格等)を採用すると、現状では非常に高価なものになる、という問題がある。
同様の問題は、ＵＤＰ(User Datagram Protocol) などのその他の通信プロトコルを用いる場合にもある。
本発明は、上述した従来技術の問題点を解決するために、通信プロトコルを基に通信を行う際の通信処理を簡単かつ安価な構成で高速化できる送信装置、受信装置およびそれらの方法を提供することを目的とする。
本発明によれば、TCP/IPによりネットワーク上にコンテンツデータを送信する送信装置において、TCP/IP処理を行う演算回路に上記コンテンツデータの送信処理に必要なデータを出力するインターフェースと、上記コンテンツデータを分割して複数の分割データを生成する処理部とを有し、上記送信処理に必要なデータが上記インターフェースを介して入力された上記演算回路によるTCP/IP処理によって生成されたTCPヘッダーを基にして、上記複数の分割データにそれぞれ付与するTCPヘッダーを上記処理部により生成することで、TCP/IP処理を高速化する、ことを特徴とする送信装置が提供される。
好ましくは、上記分割データに付与されるTCPヘッダーのフィールドのうち、少なくともチェックサムは上記処理部による演算により生成されることを特徴とする。
また本発明によれば、TCP/IPによりネットワーク上の複数に分割されたコンテンツデータを受信する受信装置において、TCP/IP処理を行う演算回路に上記コンテンツデータの受信処理に必要なデータを出力するインターフェースと、上記複数に分割されたコンテンツデータを合成して合成データを生成する処理部とを有し、上記処理部は、上記複数に分割されたコンテンツデータに付与されているTCPヘッダーを基にして合成データ用TCPヘッダーを生成し、上記合成データ用TCPヘッダーを上記インターフェースを介して上記演算回路に入力し、上記演算回路は上記合成データ用TCPヘッダーに基づいてTCP/IP処理することによってTCP/IP処理を高速化する、ことを特徴とする受信装置が提供される。
本発明によれば、TCP/IPによりネットワーク上にコンテンツデータを送信する送信方法において、上記コンテンツデータの送信処理に必要なデータを入力し、上記入力された送信処理に必要なコンテンツデータを、TCP/IP処理してTCPヘッダーを生成し、上記コンテンツデータを分割して複数の分割データを生成するとき、上記生成したTCPヘッダーを基にして上記複数の分割データにそれぞれ付与するTCPヘッダーを生成することで、TCP/IP処理を高速化する、ことを特徴とする送信方法が提供される。
好ましくは、上記分割データに付与されるTCPヘッダーのフィールドのうち、少なくともチェックサムは演算により生成されることを特徴とする。
また本発明によれば、TCP/IPによりネットワーク上の複数に分割されたコンテンツデータを受信する受信方法において、上記複数に分割されたコンテンツデータを合成して合成データを生成する際、上記複数に分割されたコンテンツデータに付与されているTCPヘッダーを基にして合成データ用TCPヘッダーを生成し、上記合成データ用TCPヘッダーに基づいてTCP/IP処理することによってTCP/IP処理を高速化する、ことを特徴とする受信方法が提供される。
以上説明したように、本発明によれば、通信プロトコルを基に通信を行う際の通信処理を簡単かつ安価な構成で高速化できる送信装置、受信装置およびそれらの方法を提供することができる。
以下、本発明の実施の形態を添付図面を参照して説明する。
図１は、本実施形態の通信システム１の全体構成図である。
図１に示すように、通信システム１では、ネットワーク３にコンピュータ２が接続されている。
コンピュータ２は、ネットワーク３を介して、他のコンピュータと、ＡＶデータなどのデータをＴＣＰ／ＩＰなどの通信プロトコルを基に送受信する。
ここで、コンピュータ２またはその一部が本発明の送信装置および受信装置に対応している。
図１は、本実施形態の通信システム１の全体構成図である。
図１に示すように、通信システム１では、ネットワーク３にコンピュータ２が接続されている。
コンピュータ２は、ネットワーク３を介して、他のコンピュータと、ＡＶデータなどのデータをＴＣＰ／ＩＰなどの通信プロトコルを基に送受信する。
ここで、コンピュータ２またはその一部が本発明の送信装置および受信装置に対応している。
図１に示すように、コンピュータ２は、例えば、コネクタ１５、パルストランス１６、物理層回路１７、ＡＶバッファ回路１８、送受信バッファ回路１９、ＰＣＩバスコントローラ回路２０、ＣＰＵ２１およびデータ処理回路２２を有する。
ここで、ＡＶバッファ回路１８が本発明の入出力用記憶回路、送受信バッファ回路１９が本発明の送信用記憶回路および受信用記憶回路、ＣＰＵ２１が本発明の演算回路に対応している。
ここで、ＡＶバッファ回路１８が本発明の入出力用記憶回路、送受信バッファ回路１９が本発明の送信用記憶回路および受信用記憶回路、ＣＰＵ２１が本発明の演算回路に対応している。
コネクタ１５は、例えば、ＲＪ−４５型であり、ネットワーク３に接続された通信線に接続されている。
ネットワーク３を介してコンピュータ２が送受信するパケットデータは、パルストランス１６を経由してコネクタ１５から出力される。
物理層回路１７は、例えば、イーサネット（登録商標）規格に基づいて、ネットワーク３を介してコンピュータ２が送受信するパケットデータ（イーサネットパケット）の信号の変調および復調などの処理を行う。
ＡＶバッファ回路１８は、コンピュータ２の外部の画像・音声再生装置などの画像・音声処理装置との間で入出力するＡＶデータを記憶するＳＤ−ＲＡＭ(Synchronous Dynamic-Random Access Memory) である。
ネットワーク３を介してコンピュータ２が送受信するパケットデータは、パルストランス１６を経由してコネクタ１５から出力される。
物理層回路１７は、例えば、イーサネット（登録商標）規格に基づいて、ネットワーク３を介してコンピュータ２が送受信するパケットデータ（イーサネットパケット）の信号の変調および復調などの処理を行う。
ＡＶバッファ回路１８は、コンピュータ２の外部の画像・音声再生装置などの画像・音声処理装置との間で入出力するＡＶデータを記憶するＳＤ−ＲＡＭ(Synchronous Dynamic-Random Access Memory) である。
送受信バッファ回路１９は、物理層回路１７からネットワーク３に対して送受信するパケットデータ（イーサネットパケット）を記憶するＲＡＭである。
ＰＣＩバスコントローラ回路２０は、ＣＰＵ２１とデータ処理回路２２との間に配設されたＰＣＩバスを介したデータ伝送を制御する。
ＰＣＩバスコントローラ回路２０は、ＣＰＵ２１とデータ処理回路２２との間に配設されたＰＣＩバスを介したデータ伝送を制御する。
ＣＰＵ２１は、アプリケーションを実行すると共に、所定の通信プログラムを基に、パケットデータの送受信に係わるＴＣＰ／ＩＰ処理を行う。
ＣＰＵ２１は、パケットデータに含まれるＡＶデータ自体の処理は行わず、パケットデータに含まれるヘッダデータ（制御データ）に係わる処理を行う。
具体的には、ＣＰＵ２１は、ネットワーク３を介して通信先のコンピュータにパケットデータを配送するためのＩＰ処理、パケット伝送中に異常が発生した場合に異常を知らせるＩＣＭＰ(Internet Control Message Protocol) 処理、ＩＰアドレスとＭＡＣ(Media Access Control)アドレスの変換を行うＡＲＰ(Address Resolution Protocol) 処理、通信を行っているプログラムを識別してポートを割り当てるコネクション型のＴＣＰ処理などを行う。
ＣＰＵ２１は、パケットデータに含まれるＡＶデータ自体の処理は行わず、パケットデータに含まれるヘッダデータ（制御データ）に係わる処理を行う。
具体的には、ＣＰＵ２１は、ネットワーク３を介して通信先のコンピュータにパケットデータを配送するためのＩＰ処理、パケット伝送中に異常が発生した場合に異常を知らせるＩＣＭＰ(Internet Control Message Protocol) 処理、ＩＰアドレスとＭＡＣ(Media Access Control)アドレスの変換を行うＡＲＰ(Address Resolution Protocol) 処理、通信を行っているプログラムを識別してポートを割り当てるコネクション型のＴＣＰ処理などを行う。
データ処理回路２２は、コンピュータ２が送受信するパケットデータの合成および分割処理、並びに、コンピュータ２によるパケットデータの送受信処理のうちＣＰＵ２１によってプログラムを基に行われる処理以外の処理を行うハードウェアである。
図１に示すように、データ処理回路２２は、例えば、ＳＤ−ＲＡＭコントローラ３０、ＭＡＣ回路３１、ＰＣＩバスインタフェース３２、レジスタ３３、ＡＶインタフェース３４およびパケット処理部３５を有する。
ここで、ＰＣＩバスインタフェース３２が本発明の演算回路入出力用インタフェースに対応し、パケット処理部３５が本発明のデータ生成回路、データ分割回路、データ合成分割回路に対応し、ＭＡＣ回路３１、物理層回路１７、パルストランス１６およびコネクタ１５が本発明の送信用インタフェースに対応している。
ここで、ＰＣＩバスインタフェース３２が本発明の演算回路入出力用インタフェースに対応し、パケット処理部３５が本発明のデータ生成回路、データ分割回路、データ合成分割回路に対応し、ＭＡＣ回路３１、物理層回路１７、パルストランス１６およびコネクタ１５が本発明の送信用インタフェースに対応している。
ＳＤ−ＲＡＭコントローラ３０は、ＡＶバッファ回路１８および送受信バッファ回路１９と、パルストランス３１、ＡＶインタフェース３４およびパケット処理部との間のデータ転送を制御する。
ＭＡＣ回路３１は、物理層回路１７との間で入出力するパケットデータのＭＡＣ処理を行う。
ＰＣＩバスインタフェース３２は、レジスタ３３およびパケット処理部３５と、ＰＣＩバスコントローラ回路２０との間で入出力するデータのインタフェースを行う。
ＭＡＣ回路３１は、物理層回路１７との間で入出力するパケットデータのＭＡＣ処理を行う。
ＰＣＩバスインタフェース３２は、レジスタ３３およびパケット処理部３５と、ＰＣＩバスコントローラ回路２０との間で入出力するデータのインタフェースを行う。
レジスタ３３は、ＰＣＩバスインタフェース３２を介して入出力するデータ、並びに、ＭＡＣ回路３１およびパケット処理部３５による処理対象データおよび処理結果データを記憶する。
ＡＶインタフェース３４は、コンピュータ２の外部の画像・音声処理装置との間でＡＶデータの入出力を行うインタフェースである。
ＡＶインタフェース３４は、コンピュータ２の外部の画像・音声処理装置との間でＡＶデータの入出力を行うインタフェースである。
パケット処理部３５は、送信時に、ＡＶバッファ回路１８からＡＶデータを読み出して、当該ＡＶデータ（本発明の第１のコンテンツデータ）をデータ部に格納した図２（Ａ）に示す例えば３２Ｋバイトのサイズのジャンボパケットデータ（本発明の第１のモジュールデータ）を生成する。
また、パケット処理部３５は、送信時に、ジャンボパケットデータＪＰＤの送信処理に必要なデータを、ＰＣＩバスインタフェース３２からＣＰＵ２１に出力する。
パケット処理部３５は、送信時に、ＣＰＵ２１から入力したヘッダデータＨＤ１（本発明の第１の制御データ）を基に、後述するように生成されたパケットデータＰＤの送信に用いるヘッダデータＨＤ２（本発明の第２の制御データ）を生成する。
また、パケット処理部３５は、送信時に、ジャンボパケットデータＪＰＤの送信処理に必要なデータを、ＰＣＩバスインタフェース３２からＣＰＵ２１に出力する。
パケット処理部３５は、送信時に、ＣＰＵ２１から入力したヘッダデータＨＤ１（本発明の第１の制御データ）を基に、後述するように生成されたパケットデータＰＤの送信に用いるヘッダデータＨＤ２（本発明の第２の制御データ）を生成する。
このとき、パケット処理部３５は、例えば、図３に示すように、ヘッダデータＨＤ１のＩＰヘッダデータのサービスタイプ、生存時間データ、送信元アドレスおよび宛先アドレスをそのまま用いて（コピーして）ヘッダデータＨＤ２のＩＰヘッダデータを生成する。
また、パケット処理部３５は、例えば、図４に示すように、ヘッダデータＨＤ１のＴＣＰヘッダデータの送信元ポート番号データ、宛先ポート番号データおよび、ウインドウデータをそのまま用いてヘッダデータＨＤ２のＴＣＰヘッダデータを生成する。
また、パケット処理部３５は、送信時に、ジャンボパケットデータＪＰＤに含まれるＡＶデータを分割し、当該分割によって得られたＡＶデータ（本発明の第２のコンテンツデータ）とヘッダデータＨＤ２とを各々が含む図２（Ｂ）に示すパケット長最大１５１８バイトのパケットデータＰＤ（イーサネットパケットデータ、本発明の第２のモジュールデータ）を生成する。
また、パケット処理部３５は、送信時に、ヘッダデータＨＤ１，ＨＤ２のＩＰヘッダのチェックサムデータ、並びにＴＣＰヘッダのチェックサムデータ、シーケンス番号および確認応答番号の生成処理を行う。
また、パケット処理部３５は、例えば、図４に示すように、ヘッダデータＨＤ１のＴＣＰヘッダデータの送信元ポート番号データ、宛先ポート番号データおよび、ウインドウデータをそのまま用いてヘッダデータＨＤ２のＴＣＰヘッダデータを生成する。
また、パケット処理部３５は、送信時に、ジャンボパケットデータＪＰＤに含まれるＡＶデータを分割し、当該分割によって得られたＡＶデータ（本発明の第２のコンテンツデータ）とヘッダデータＨＤ２とを各々が含む図２（Ｂ）に示すパケット長最大１５１８バイトのパケットデータＰＤ（イーサネットパケットデータ、本発明の第２のモジュールデータ）を生成する。
また、パケット処理部３５は、送信時に、ヘッダデータＨＤ１，ＨＤ２のＩＰヘッダのチェックサムデータ、並びにＴＣＰヘッダのチェックサムデータ、シーケンス番号および確認応答番号の生成処理を行う。
また、パケット処理部３５は、受信時に、送受信バッファ回路１９から読み出した受信された複数のパケットデータＰＤを合成してジャンボパケットデータＪＰＤを生成する。
このとき、パケット処理部３５は、例えば、図３に示すように、ヘッダデータＨＤ２のＩＰヘッダデータのサービスタイプ、生存時間データ、送信元アドレスおよび宛先アドレスをそのまま用いてヘッダデータＨＤ１のＩＰヘッダデータを生成する。
また、パケット処理部３５は、例えば、図４に示すように、ヘッダデータＨＤ２のＴＣＰヘッダデータの送信元ポート番号データ、宛先ポート番号データおよび、ウインドウデータをそのまま用いてヘッダデータＨＤ１のＴＣＰヘッダデータを生成する。
また、パケット処理部３５は、受信時に、ヘッダデータＨＤ１のＩＰヘッダデータのチェックサムデータ、並びにＴＣＰヘッダのチェックサムデータ、シーケンス番号および確認応答番号の生成処理を行う。
また、パケット処理部３５は、受信時に、パケットデータＰＤに含まれるヘッダデータＨＤ２のＩＰヘッダデータおよびＴＣＰヘッダデータ内のチェックサムデータ、並びにＡＶデータを用いたチェックサム演算を行う。
このとき、パケット処理部３５は、例えば、図３に示すように、ヘッダデータＨＤ２のＩＰヘッダデータのサービスタイプ、生存時間データ、送信元アドレスおよび宛先アドレスをそのまま用いてヘッダデータＨＤ１のＩＰヘッダデータを生成する。
また、パケット処理部３５は、例えば、図４に示すように、ヘッダデータＨＤ２のＴＣＰヘッダデータの送信元ポート番号データ、宛先ポート番号データおよび、ウインドウデータをそのまま用いてヘッダデータＨＤ１のＴＣＰヘッダデータを生成する。
また、パケット処理部３５は、受信時に、ヘッダデータＨＤ１のＩＰヘッダデータのチェックサムデータ、並びにＴＣＰヘッダのチェックサムデータ、シーケンス番号および確認応答番号の生成処理を行う。
また、パケット処理部３５は、受信時に、パケットデータＰＤに含まれるヘッダデータＨＤ２のＩＰヘッダデータおよびＴＣＰヘッダデータ内のチェックサムデータ、並びにＡＶデータを用いたチェックサム演算を行う。
また、パケット処理部３５は、受信時に、ジャンボパケットデータＪＰＤの受信処理に必要なデータ、例えば、パケットデータＰＤのヘッダデータＨＤ２から取得された送信元アドレス、宛先アドレスおよびサイズデータなどを、ＰＣＩバスインタフェース３２からＰＣＩバスコントローラ回路２０を介してＣＰＵ２１に出力する。
また、パケット処理部３５は、受信時に、ＣＰＵ２１から入力したＴＣＰ／ＩＰ処理の結果基に、ジャンボパケットデータＪＰＤを分割してパケットデータＰＤを生成する。
また、パケット処理部３５は、受信時に、ＣＰＵ２１から入力したＴＣＰ／ＩＰ処理の結果基に、ジャンボパケットデータＪＰＤを分割してパケットデータＰＤを生成する。
以下、図１に示すコンピュータ２の動作例を説明する。
〔第１の動作例〕
当該動作例では、コンピュータ２が、ネットワーク３を介してパケットデータを送信する場合を説明する。
図５は、当該動作例を説明するためのフローチャートである。
以下、図５に示す各ステップについて説明する。
ステップＳＴ１：
ＳＤ−ＲＡＭコントローラ３０の制御に基づいて、画像・音声処理装置から出力されたＡＶデータが、ＡＶインタフェース３４を介して、ＡＶバッファ回路１８に書き込まれる。
〔第１の動作例〕
当該動作例では、コンピュータ２が、ネットワーク３を介してパケットデータを送信する場合を説明する。
図５は、当該動作例を説明するためのフローチャートである。
以下、図５に示す各ステップについて説明する。
ステップＳＴ１：
ＳＤ−ＲＡＭコントローラ３０の制御に基づいて、画像・音声処理装置から出力されたＡＶデータが、ＡＶインタフェース３４を介して、ＡＶバッファ回路１８に書き込まれる。
ステップＳＴ２：
パケット処理部３５が、ＡＶバッファ回路１８からステップＳＴ１で書き込まれたＡＶデータを読み出して、当該ＡＶデータを格納した図２（Ａ）に示すジャンボパケットデータＪＰＤを生成する。
パケット処理部３５が、ＡＶバッファ回路１８からステップＳＴ１で書き込まれたＡＶデータを読み出して、当該ＡＶデータを格納した図２（Ａ）に示すジャンボパケットデータＪＰＤを生成する。
ステップＳＴ３：
パケット処理部３５が、ステップＳＴ２で生成したジャンボパケットデータＪＰＤの送信処理に必要なデータを、ＰＣＩバスインタフェース３２からＰＣＩバスコントローラ回路２０を介してＣＰＵ２１に出力する。また、必要に応じて、レジスタ３３に記憶されたデータも、ＰＣＩバスインタフェース３２を介してＣＰＵ２１に出力される。
ＣＰＵ２１は、パケット処理部３５から入力したデータを用いて、ジャンボパケットデータＪＰＤを送信するためのＴＣＰ／ＩＰ処理を行い、ヘッダデータＨＤ１を生成する。
そして、ＣＰＵ２１は、ＰＣＩバスコントローラ回路２０を介して、ヘッダデータＨＤ１をＰＣＩバスインタフェース３２に出力する。
パケット処理部３５が、ステップＳＴ２で生成したジャンボパケットデータＪＰＤの送信処理に必要なデータを、ＰＣＩバスインタフェース３２からＰＣＩバスコントローラ回路２０を介してＣＰＵ２１に出力する。また、必要に応じて、レジスタ３３に記憶されたデータも、ＰＣＩバスインタフェース３２を介してＣＰＵ２１に出力される。
ＣＰＵ２１は、パケット処理部３５から入力したデータを用いて、ジャンボパケットデータＪＰＤを送信するためのＴＣＰ／ＩＰ処理を行い、ヘッダデータＨＤ１を生成する。
そして、ＣＰＵ２１は、ＰＣＩバスコントローラ回路２０を介して、ヘッダデータＨＤ１をＰＣＩバスインタフェース３２に出力する。
ステップＳＴ４：
パケット処理部３５が、ＣＰＵ２１から入力したヘッダデータＨＤ１を基に、パケットデータＰＤの送信に用いるヘッダデータＨＤ２を生成する。
そして、パケット処理部３５が、ジャンボパケットデータＪＰＤに含まれるＡＶデータを分割し、当該分割によって得られたＡＶデータとヘッダデータＨＤ２とを各々が含むパケットデータＰＤを生成する。
パケット処理部３５が、ＣＰＵ２１から入力したヘッダデータＨＤ１を基に、パケットデータＰＤの送信に用いるヘッダデータＨＤ２を生成する。
そして、パケット処理部３５が、ジャンボパケットデータＪＰＤに含まれるＡＶデータを分割し、当該分割によって得られたＡＶデータとヘッダデータＨＤ２とを各々が含むパケットデータＰＤを生成する。
ステップＳＴ５：
パケット処理部３５が、ステップＳＴ４で生成したパケットデータＰＤを、ＳＤ−ＲＡＭコントローラ３０の制御に従って、送受信バッファ回路１９に書き込む。
パケット処理部３５が、ステップＳＴ４で生成したパケットデータＰＤを、ＳＤ−ＲＡＭコントローラ３０の制御に従って、送受信バッファ回路１９に書き込む。
ステップＳＴ６：
ＳＤ−ＲＡＭコントローラ３０の制御に従って、送受信バッファ回路１９から、パケットデータＰＤが読み出される。
そして、当該パケットデータＰＤが、ＭＡＣ回路３１によるＭＡＣ処理、物理層回路１７に物理層処理、並びにパルストランス１６を経由して、コネクタ１５からネットワーク３に送信される。
ＳＤ−ＲＡＭコントローラ３０の制御に従って、送受信バッファ回路１９から、パケットデータＰＤが読み出される。
そして、当該パケットデータＰＤが、ＭＡＣ回路３１によるＭＡＣ処理、物理層回路１７に物理層処理、並びにパルストランス１６を経由して、コネクタ１５からネットワーク３に送信される。
〔第２の動作例〕
当該動作例では、コンピュータ２が、ネットワーク３を介してパケットデータを受信する場合を説明する。
図６は、当該動作例を説明するためのフローチャートである。
以下、図６に示す各ステップについて説明する。
ステップＳＴ１１：
ネットワーク３を伝送するパケットデータＰＤが、コネクタ１５で受信され、パルストランス１６、並びに物理層回路１７による物理層処理を経て、ＭＡＣ回路３１に入力される。
そして、当該パケットデータＰＤが、ＭＡＣ回路３１によるＭＡＣ処理を経て、送受信バッファ回路１９に書き込まれる。
当該動作例では、コンピュータ２が、ネットワーク３を介してパケットデータを受信する場合を説明する。
図６は、当該動作例を説明するためのフローチャートである。
以下、図６に示す各ステップについて説明する。
ステップＳＴ１１：
ネットワーク３を伝送するパケットデータＰＤが、コネクタ１５で受信され、パルストランス１６、並びに物理層回路１７による物理層処理を経て、ＭＡＣ回路３１に入力される。
そして、当該パケットデータＰＤが、ＭＡＣ回路３１によるＭＡＣ処理を経て、送受信バッファ回路１９に書き込まれる。
ステップＳＴ１２：
ＳＤ−ＲＡＭコントローラ３０の制御に従って、送受信バッファ回路１９から、複数のパケットデータＰＤが読み出されてパケット処理部３５に出力される。
ＳＤ−ＲＡＭコントローラ３０の制御に従って、送受信バッファ回路１９から、複数のパケットデータＰＤが読み出されてパケット処理部３５に出力される。
ステップＳＴ１３：
パケット処理部３５が、ステップＳＴ１２で読み出された複数のパケットデータＰＤを合成してジャンボパケットデータＪＰＤを生成する。
そして、パケット処理部３５が、ジャンボパケットデータＪＰＤの受信処理に必要なデータ、例えば、パケットデータＰＤのヘッダデータＨＤ２から取得された送信元アドレス、宛先アドレスおよびサイズデータなどを、ＰＣＩバスインタフェース３２からＰＣＩバスコントローラ回路２０を介してＣＰＵ２１に出力する。また、必要に応じて、レジスタ３３に記憶されたデータも、ＰＣＩバスインタフェース３２を介してＣＰＵ２１に出力される。
そして、ＣＰＵ２１が、パケット処理部３５から入力したデータを基に、ジャンボパケットデータＪＰＤの受信するためのＴＣＰ／ＩＰ処理を行い、その結果をＰＣＩバスコントローラ回路２０およびＰＣＩバスインタフェース３２を介してパケット処理部３５に出力する。
パケット処理部３５が、ステップＳＴ１２で読み出された複数のパケットデータＰＤを合成してジャンボパケットデータＪＰＤを生成する。
そして、パケット処理部３５が、ジャンボパケットデータＪＰＤの受信処理に必要なデータ、例えば、パケットデータＰＤのヘッダデータＨＤ２から取得された送信元アドレス、宛先アドレスおよびサイズデータなどを、ＰＣＩバスインタフェース３２からＰＣＩバスコントローラ回路２０を介してＣＰＵ２１に出力する。また、必要に応じて、レジスタ３３に記憶されたデータも、ＰＣＩバスインタフェース３２を介してＣＰＵ２１に出力される。
そして、ＣＰＵ２１が、パケット処理部３５から入力したデータを基に、ジャンボパケットデータＪＰＤの受信するためのＴＣＰ／ＩＰ処理を行い、その結果をＰＣＩバスコントローラ回路２０およびＰＣＩバスインタフェース３２を介してパケット処理部３５に出力する。
ステップＳＴ１４：
パケット処理部３５が、ステップＳＴ１３で入力したＣＰＵ２１の処理結果を基に、ジャンボパケットデータＪＰＤを分割してパケットデータＰＤを生成する。
パケット処理部３５が、ステップＳＴ１３で入力したＣＰＵ２１の処理結果を基に、ジャンボパケットデータＪＰＤを分割してパケットデータＰＤを生成する。
ステップＳＴ１５：
パケット処理部３５が、ＳＤ−ＲＡＭコントローラ３０の制御に従って、ステップＳＴ１４で生成したパケットデータＰＤをＡＶバッファ回路１８に書き込む。
当該パケットデータＰＤは、ＳＤ−ＲＡＭコントローラ３０の制御に従って、ＡＶバッファ回路１８から読み出され、ＡＶインタフェース３４を介して画像・音声処理装置に出力される。
パケット処理部３５が、ＳＤ−ＲＡＭコントローラ３０の制御に従って、ステップＳＴ１４で生成したパケットデータＰＤをＡＶバッファ回路１８に書き込む。
当該パケットデータＰＤは、ＳＤ−ＲＡＭコントローラ３０の制御に従って、ＡＶバッファ回路１８から読み出され、ＡＶインタフェース３４を介して画像・音声処理装置に出力される。
以上説明したように、コンピュータ２では、コンピュータ２にデータ処理回路２２を組み込み、データ処理回路２２において、複数のパケットデータＰＤからなるジャンボパケットデータＪＰＤの生成を行い、当該ジャンパケットデータＪＰＤの送受信処理（ＴＣＰ／ＩＰ処理）をＣＰＵ２１に行わせる。そのため、上記複数のパケットデータＰＤの送受信処理をＣＰＵ２１で行う場合に比べて、ＣＰＵ２１の処理負担を軽減できる。
また、このとき、ＣＰＵ２１とデータ処理回路２２との間ではヘッダデータやレジスタデータなどのデータ量の小さなデータのみを伝送し、データ処理回路２２においてハードウェアによりＴＣＰ／ＩＰ処理の一部を高速に行うことで、従来のＰＣＩバスをそのまま用いると共にＣＰＵ２１を高速化することなく、ＴＣＰ／ＩＰ処理を高速化できる。
その結果、コンピュータ２の構成を、簡単かつ安価なものにできる。
また、このとき、ＣＰＵ２１とデータ処理回路２２との間ではヘッダデータやレジスタデータなどのデータ量の小さなデータのみを伝送し、データ処理回路２２においてハードウェアによりＴＣＰ／ＩＰ処理の一部を高速に行うことで、従来のＰＣＩバスをそのまま用いると共にＣＰＵ２１を高速化することなく、ＴＣＰ／ＩＰ処理を高速化できる。
その結果、コンピュータ２の構成を、簡単かつ安価なものにできる。
本発明は上述した実施形態には限定されない。
例えば、上述した実施形態では、コンピュータ２が通信プロトコルとしてＴＣＰ／ＩＰを用いた場合を例示したが、ＵＤＰなどのその他の通信プロトコルを用いた場合にも本発明は適用できる。
例えば、上述した実施形態では、コンピュータ２が通信プロトコルとしてＴＣＰ／ＩＰを用いた場合を例示したが、ＵＤＰなどのその他の通信プロトコルを用いた場合にも本発明は適用できる。
１…通信システム、２…コンピュータ、３…ネットワーク、１５…コネクタ、１６…パルストランス、１７…物理層回路、１８…ＡＶバッファ回路、１９…送受信バッファ回路、２０…ＰＣＩバスコントローラ回路、２１…ＣＰＵ、３０…ＳＤ−ＲＡＭコントローラ、３１…ＭＡＣ回路、３２…ＰＣＩバスインタフェース、３３…レジスタ、３４…ＡＶインタフェース、３５…パケット処理部
Claims (6)
- TCP/IPによりネットワーク上にコンテンツデータを送信する送信装置において、
TCP/IP処理を行う演算回路に上記コンテンツデータの送信処理に必要なデータを出力するインターフェースと、
上記コンテンツデータを分割して複数の分割データを生成する処理部と
を有し、
上記送信処理に必要なデータが上記インターフェースを介して入力された上記演算回路によるTCP/IP処理によって生成されたTCPヘッダーを基にして、上記複数の分割データにそれぞれ付与するTCPヘッダーを上記処理部により生成することで、TCP/IP処理を高速化する、
ことを特徴とする送信装置。 - 上記分割データに付与されるTCPヘッダーのフィールドのうち、少なくともチェックサムは上記処理部による演算により生成されることを特徴とする、
請求項１に記載の送信装置。 - TCP/IPによりネットワーク上の複数に分割されたコンテンツデータを受信する受信装置において、
TCP/IP処理を行う演算回路に上記コンテンツデータの受信処理に必要なデータを出力するインターフェースと、
上記複数に分割されたコンテンツデータを合成して合成データを生成する処理部と
を有し、
上記処理部は、
上記複数に分割されたコンテンツデータに付与されているTCPヘッダーを基にして合成データ用TCPヘッダーを生成し、
上記合成データ用TCPヘッダーを上記インターフェースを介して上記演算回路に入力し、
上記演算回路は上記合成データ用TCPヘッダーに基づいてTCP/IP処理することによってTCP/IP処理を高速化する、
ことを特徴とする受信装置。 - TCP/IPによりネットワーク上にコンテンツデータを送信する送信方法において、
上記コンテンツデータの送信処理に必要なデータを入力し、
上記入力された送信処理に必要なコンテンツデータを、TCP/IP処理してTCPヘッダーを生成し、
上記コンテンツデータを分割して複数の分割データを生成するとき、上記生成したTCPヘッダーを基にして上記複数の分割データにそれぞれ付与するTCPヘッダーを生成することで、TCP/IP処理を高速化する、
ことを特徴とする送信方法。 - 上記分割データに付与されるTCPヘッダーのフィールドのうち、少なくともチェックサムは演算により生成されることを特徴とする、
請求項４に記載の送信方法。 - TCP/IPによりネットワーク上の複数に分割されたコンテンツデータを受信する受信方法において、
上記複数に分割されたコンテンツデータを合成して合成データを生成する際、
上記複数に分割されたコンテンツデータに付与されているTCPヘッダーを基にして合成データ用TCPヘッダーを生成し、
上記合成データ用TCPヘッダーに基づいてTCP/IP処理することによってTCP/IP処理を高速化する、
ことを特徴とする受信方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101480995B1 (ko) * | 2008-04-17 | 2015-01-09 | 에스케이플래닛 주식회사 | Ｂｃｍｃｓ 서비스 시스템에서 대용량 컨텐츠 송수신 장치및 방법 |
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2006
- 2006-03-13 JP JP2006068352A patent/JP4519090B2/ja not_active Expired - Fee Related
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