JP2006201821A - Signal processing circuit - Google Patents

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Yuji Hidaka
有治 日高
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Matsushita Electric Ind Co Ltd
松下電器産業株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To reduce the circuit scale of a median filter. <P>SOLUTION: A signal processing circuit configuring a median filter is configured of a pulse width modulating circuit 21, logical sum calculating circuits 29, 30, 31, 32, 33, 34, 35, 36, 37 and 38 for inputting a pulse width modulation signal, logical product calculating circuits 39, 40, 41, 42, 43, 44, 45, 46, 47 and 48 for inputting the pulse width modulation signal, unit delay circuits 25, 26, 27 and 28 and delay adjusting circuits 49, 50, 51, 52 and 53 among the arithmetic circuits. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、パルス幅変調信号(以下、PWM変調信号と称す)の特性を利用した最小値演算回路/最大値演算回路(以下、MIN演算回路/MAX演算回路と称す)、及び前記MIN演算回路/MAX演算回路を用いたメディアンフィルタ回路に関するものである。   The present invention relates to a minimum value arithmetic circuit / maximum value arithmetic circuit (hereinafter referred to as a MIN arithmetic circuit / MAX arithmetic circuit) using characteristics of a pulse width modulation signal (hereinafter referred to as a PWM modulation signal), and the MIN arithmetic circuit. The present invention relates to a median filter circuit using a / MAX arithmetic circuit.
線形フィルタで実現不可能な機能を有するフィルタとして、1971年にTukeyによって提案されたメディアンフィルタが広く知られている。メディアンフィルタは、非特許文献1で示されているように、エッジ保存と、インパルスノイズの除去、という線形フィルタでは実現不可能なフィルタ性能を有しているため、画像処理分野や、冗長センサシステム・パワーエレクトロニクスなど、様々な分野で開発・応用が行われている。   As a filter having a function that cannot be realized by a linear filter, a median filter proposed by Tukey in 1971 is widely known. As shown in Non-Patent Document 1, the median filter has a filter performance that cannot be realized by a linear filter such as edge preservation and impulse noise removal.・ Developed and applied in various fields such as power electronics.
例えば、図6(a)に示す入力信号54に対し、これをA/D変換するA/Dコンバータ55と、その出力56の低域成分のみを取り出すローパスフィルタ57と、その出力の低域成分信号58に対し、非線形処理を行うメディアンフィルタ59とを備え、非線形処理信号を出力するメディアンフィルタ回路において、メディアンフィルタ59は、入力端子58と、入力端子58より入力された入力信号と、遅延素子60,61,62,63により遅延させられた信号76,77,78,79の中から中央値を選択し出力する中央値選択回路99と、その中央値を出力する出力端子90とを備え、かつ、上記中央値選択回路99は、最大値と最小値の選別出力を行う演算器64,65,66,67,68,69,70,71,72,73、および該各演算器間の遅延調整に用いられる遅延回路74,75,80,81,82から構成されている。
棟安実治その他著,「非線形ディジタル信号処理」,朝倉書店,1999年,p.38−50
For example, an A / D converter 55 that A / D converts the input signal 54 shown in FIG. 6A, a low-pass filter 57 that extracts only a low-frequency component of the output 56, and a low-frequency component of the output The median filter 59 includes a median filter 59 that performs nonlinear processing on the signal 58, and outputs a nonlinear processed signal. The median filter 59 includes an input terminal 58, an input signal input from the input terminal 58, and a delay element. A median value selection circuit 99 that selects and outputs a median value from signals 76, 77, 78, and 79 delayed by 60, 61, 62, and 63, and an output terminal 90 that outputs the median value; Further, the median value selection circuit 99 includes computing units 64, 65, 66, 67, 68, 69, 70, 71, 72, 73 for performing a selection output of the maximum value and the minimum value. And a delay circuit 74,75,80,81,82 used for delay adjustment among the fine respective calculator.
Muneya Muneyasu et al., "Nonlinear digital signal processing", Asakura Shoten, 1999, p. 38-50
しかしながら、入力データをソートし降順に並べ替えた後中央値を出力するという複雑な処理過程を有しているメディアンフィルタは、そのハードウエア化を検討した場合、回路規模が非常に大きくなりコストアップにつながるという問題点があった。   However, the median filter, which has a complicated process of outputting the median value after sorting the input data and rearranging it in descending order, becomes very large in circuit scale when considering hardware implementation, and the cost increases. There was a problem that led to.
本発明はこのような課題を解決するためになされたもので、回路規模を削減できるメディアンフィルタ回路を提供することを目的とする。   The present invention has been made to solve such problems, and an object thereof is to provide a median filter circuit capable of reducing the circuit scale.
上記課題を解決するために、本発明の請求項1にかかるメディアンフィルタ回路は、入力信号をパルス幅変調信号に変換するパルス幅変調(以下、PWM変調と称す)回路と、ある時刻TにおけるPWM変調回路の出力を入力信号とし、該入力信号を時間τだけ遅延させる遅延素子をN(Nは2以上の偶数)個直列に接続し、前記入力信号と、前記各遅延素子の出力よりなる出力信号とを有する遅延回路と、前記各遅延回路から信号が出力される時刻(T,T−τ,T−2τ,・・・,T−Nτ)での複数のPWM変調信号を入力信号とし、そのうちのデューティ比の大きさが(N/2)+1番目の信号をPWM変調信号形式で出力する中央値選択回路と、前記中央値選択回路の出力を、前記PWM変調信号から復調するための復調回路と、を備えた、ことを特徴とするものである。
これにより、入力信号としてPWM変調信号を用いるメディアンフィルタ回路は、PWM変調信号を直接処理するMIN演算回路、およびPWM変調信号を直接処理するMAX演算回路より構成されるため、回路規模を削減することが可能である。
In order to solve the above problems, a median filter circuit according to claim 1 of the present invention includes a pulse width modulation (hereinafter referred to as PWM modulation) circuit that converts an input signal into a pulse width modulation signal, and a PWM at a certain time T. The output of the modulation circuit is used as an input signal, and N (N is an even number of 2 or more) delay elements for delaying the input signal by time τ are connected in series, and the output consisting of the input signal and the output of each delay element. A delay circuit having a signal and a plurality of PWM modulation signals at times (T, T-τ, T-2τ,..., T-Nτ) at which signals are output from the delay circuits, A median value selection circuit for outputting the (N / 2) + 1st signal having a duty ratio of (N / 2) in the PWM modulation signal format, and a demodulation for demodulating the output of the median value selection circuit from the PWM modulation signal. Circuit and For example was, it is characterized in.
As a result, the median filter circuit that uses the PWM modulation signal as the input signal is composed of a MIN operation circuit that directly processes the PWM modulation signal and a MAX operation circuit that directly processes the PWM modulation signal, thereby reducing the circuit scale. Is possible.
本発明の請求項2にかかるメディアンフィルタ回路は、前記中央値選択回路は、P個(P:2以上の整数)のPWM変調信号を入力信号とする論理積演算を行うことにより、入力信号のうちもっともデューティ比が小さい信号を最小値演算結果として出力する、複数の信号処理回路と、Q個(Q:2以上の整数)のPWM変調信号を入力信号とする論理和演算を行うことにより、入力信号のうちもっともデューティ比が大きな信号を最大値演算結果として出力する、複数の信号処理回路とを有する、ものとしたものである。
これにより、PWM変調信号を直接処理するMIN演算回路、およびPWM変調信号を直接処理するMAX演算回路を、構成することができ、上記メディアンフィルタ回路を構成できる。
In the median filter circuit according to claim 2 of the present invention, the median value selection circuit performs an AND operation using P (P: an integer of 2 or more) PWM modulation signals as input signals, so that the input signal By performing a logical OR operation using a plurality of signal processing circuits that output a signal having the smallest duty ratio as a minimum value calculation result and Q (Q: integer of 2 or more) PWM modulation signals as input signals, It has a plurality of signal processing circuits for outputting a signal having the largest duty ratio among the input signals as a maximum value calculation result.
As a result, a MIN arithmetic circuit that directly processes the PWM modulation signal and a MAX arithmetic circuit that directly processes the PWM modulation signal can be configured, and the median filter circuit can be configured.
本発明の請求項3にかかるメディアンフィルタ回路は、請求項2に記載のメディアンフィルタ回路において、前記複数の最小値演算用信号処理回路は、PWM変調した信号と、これを遅延させた信号とを入力とする2入力のAND回路よりなり、前記複数の最大値演算用信号処理回路は、PWM変調した信号と、これを遅延させた信号とを入力とする2入力のOR回路よりなる、ものである。
これにより、上記MIN演算回路及びMAX演算回路を構成することができ、上記メディアフィルタ回路を構成できる。
The median filter circuit according to a third aspect of the present invention is the median filter circuit according to the second aspect, wherein the plurality of minimum value calculation signal processing circuits include a PWM modulated signal and a signal obtained by delaying the PWM modulated signal. The plurality of maximum value calculation signal processing circuits are composed of a two-input OR circuit that receives a PWM-modulated signal and a delayed signal as inputs. is there.
Thereby, the MIN arithmetic circuit and the MAX arithmetic circuit can be configured, and the media filter circuit can be configured.
本発明の請求項4にかかるメディアンフィルタ回路は、請求項2に記載のメディアンフィルタ回路において、前記複数の最小値演算用信号処理回路は、PWM変調した信号と、これを遅延させた信号との計3個以上の信号を入力とするAND回路よりなり、前記複数の最大値演算用信号処理回路は、PWM変調した信号と、これを遅延させた信号との計3個以上の信号とを入力とするOR回路よりなる、ものである。
これにより、上記MIN演算回路及びMAX演算回路を構成することができ、上記メディアフィルタ回路を構成できる。
A median filter circuit according to a fourth aspect of the present invention is the median filter circuit according to the second aspect, wherein the plurality of minimum value calculation signal processing circuits include a PWM modulated signal and a signal obtained by delaying the PWM modulated signal. It consists of an AND circuit that inputs a total of three or more signals, and the plurality of maximum value calculation signal processing circuits inputs a total of three or more signals, a PWM-modulated signal and a delayed signal. It consists of an OR circuit.
Thereby, the MIN arithmetic circuit and the MAX arithmetic circuit can be configured, and the media filter circuit can be configured.
この発明にかかるメディアンフィルタ回路によれば、入力データをソートし降順に並べ替えた後中央値を出力するメディアンフィルタを、PWM変調信号を直接処理するMIN演算回路、およびPWM変調信号を直接処理するMAX演算回路で構成したから、回路規模を削減できる効果がある。   According to the median filter circuit of the present invention, the median filter that outputs the median value after the input data is sorted and sorted in descending order, the MIN arithmetic circuit that directly processes the PWM modulation signal, and the PWM modulation signal are directly processed. Since it is composed of a MAX arithmetic circuit, there is an effect that the circuit scale can be reduced.
(実施の形態1)
以下、本発明の実施の形態1によるメディアンフィルタ回路を図を参照して説明する。
図1(a)は、本発明の実施の形態1によるメディアンフィルタ回路を示す構成図である。
図1(b) は、該メディアンフィルタ回路におけるメディアンフィルタ23の詳細な構成を示すものである。
(Embodiment 1)
Hereinafter, a median filter circuit according to a first embodiment of the present invention will be described with reference to the drawings.
FIG. 1A is a configuration diagram showing a median filter circuit according to the first embodiment of the present invention.
FIG. 1B shows a detailed configuration of the median filter 23 in the median filter circuit.
本実施の形態1によるメディアンフィルタ回路は、PWM変調信号を入力とする信号処理回路として構成されるもので、図2に示す実施の形態2によるMIN演算回路3′と、図3に示す実施の形態3によるMAX演算回路7′とを組み合わせることによって構成されるものである。   The median filter circuit according to the first embodiment is configured as a signal processing circuit that receives a PWM modulation signal. The MIN arithmetic circuit 3 ′ according to the second embodiment shown in FIG. 2 and the implementation shown in FIG. This is configured by combining with the MAX arithmetic circuit 7 'according to the third embodiment.
図2は、本発明の実施の形態1による信号処理回路における、PWM変調信号を入力とする信号処理回路であって、最小値を求めるMIN演算回路3′を示す。   FIG. 2 shows a signal processing circuit that receives a PWM modulation signal in the signal processing circuit according to the first embodiment of the present invention, and shows a MIN operation circuit 3 ′ for obtaining a minimum value.
入力端子1,2よりPWM変調信号を入力し、AND演算回路3を用いてAND演算を行うことで、入力端子1,2より供給されるPWM変調信号のうち、論理High区間の小さな側の信号が選択され、結果、PWM変調信号形式でのMIN演算出力を、出力端子4より得ることができる。   By inputting a PWM modulation signal from the input terminals 1 and 2 and performing an AND operation using the AND operation circuit 3, a signal on the smaller side of the logical high interval among the PWM modulation signals supplied from the input terminals 1 and 2. As a result, the MIN calculation output in the PWM modulation signal format can be obtained from the output terminal 4.
図3は、本発明の実施の形態1による信号処理回路における、PWM変調信号を入力とする信号処理回路であって、最大値を求めるMAX演算回路7′を示す。   FIG. 3 shows a MAX processing circuit 7 ′ for obtaining a maximum value, which is a signal processing circuit that receives a PWM modulation signal in the signal processing circuit according to the first embodiment of the present invention.
入力端子5,6よりPWM変調信号を入力し、OR演算回路7を用いてOR演算を行うことで、入力端子5,6より供給されるPWM変調信号のうち、論理High区間の大きな側の信号が選択され、結果、PWM変調信号に対するMAX演算出力を、出力端子8より得ることができる。   By inputting a PWM modulation signal from the input terminals 5 and 6 and performing an OR operation using the OR operation circuit 7, among the PWM modulation signals supplied from the input terminals 5 and 6, a signal on the larger side of the logic high interval As a result, the MAX operation output for the PWM modulation signal can be obtained from the output terminal 8.
図4は、本発明の実施の形態1による信号処理回路における、図2に示したMIN演算回路であって、入力信号が3以上の複数の場合の並列最小値演算回路を示す。ここでは、4入力の場合を例示している。   FIG. 4 is a MIN operation circuit shown in FIG. 2 in the signal processing circuit according to the first embodiment of the present invention, and shows a parallel minimum value operation circuit in the case of a plurality of input signals of 3 or more. Here, the case of four inputs is illustrated.
入力端子9、10,11,12よりPWM変調信号を入力し、AND演算回路13を用いてAND演算を行うことで、入力端子9,10,11,12より供給されるPWM変調信号のうち、最も論理High区間の小さな側の信号が選択され、複数のPWM変調信号に対するMIN演算出力を、出力端子14より得ることができる。   Of the PWM modulation signals supplied from the input terminals 9, 10, 11, 12 by inputting a PWM modulation signal from the input terminals 9, 10, 11, 12 and performing an AND operation using the AND operation circuit 13, The signal on the side having the smallest logical high interval is selected, and the MIN operation output for a plurality of PWM modulation signals can be obtained from the output terminal 14.
図5は、本発明の実施の形態1による信号処理回路における、図3に示したMAX演算回路であって、入力信号が3以上の複数の場合の、並列最大値演算回路を構成するものであり、ここでは、4入力の場合を例にして、図5を用いて説明する。   FIG. 5 shows the MAX arithmetic circuit shown in FIG. 3 in the signal processing circuit according to the first embodiment of the present invention, which constitutes a parallel maximum value arithmetic circuit when there are a plurality of input signals of three or more. Yes, here, the case of four inputs will be described as an example with reference to FIG.
入力端子15,16,17,18よりPWM変調信号を入力し、OR演算回路19を用いてOR演算を行うことで、入力端子15,16,17,18より供給されるPWM変調信号のうち、最も論理High区間の大きな側の信号が選択され、複数のPWM変調信号に対するMAX演算出力を、出力端子20より得ることができる。   Of the PWM modulation signals supplied from the input terminals 15, 16, 17, 18 by inputting a PWM modulation signal from the input terminals 15, 16, 17, 18 and performing an OR operation using the OR operation circuit 19, The signal having the largest logical high section is selected, and the MAX operation output for a plurality of PWM modulation signals can be obtained from the output terminal 20.
次に、本実施の形態1によるメディアンフィルタ回路の動作について説明する。
図1(a) の回路において、入力信号は、PWM変調回路21によってPWM変調され、入力端子22を通じてメディアンフィルタ23に入力される。メディアンフィルタ23に入力されたPWM変調信号は、単位遅延回路25,26,27,28によって単位遅延された後、原信号22、および単位遅延信号25a,26a,27a,28aとしてソーティングの対象信号として利用される。
Next, the operation of the median filter circuit according to the first embodiment will be described.
In the circuit of FIG. 1A, the input signal is PWM modulated by the PWM modulation circuit 21 and input to the median filter 23 through the input terminal 22. The PWM modulation signal input to the median filter 23 is unit-delayed by the unit delay circuits 25, 26, 27, and 28, and is then subjected to sorting as the original signal 22 and the unit delay signals 25a, 26a, 27a, and 28a. Used.
上記入力原信号22、および単位遅延回路25,26,27,28により得られるPWM変調信号は、PWM変調信号に対して最大値演算回路(MAX演算回路)として機能するOR演算回路29、30、31,32、33,34,35、36,37,38、およびPWM変調信号に対して最小値演算回路(MIN演算回路)として機能するAND演算回路39,40,41,42,43,44、45、46,47,48によって降順にソートされ、その降順にソートされたうちの中央値、すなわち、PWM変調信号22、25、26,27,28の中で振幅の大きさが3番目の信号であるMEDIAN信号が、最終的に出力端子24より選択出力される。   The PWM modulation signals obtained by the input original signal 22 and the unit delay circuits 25, 26, 27, 28 are OR operation circuits 29, 30, which function as maximum value calculation circuits (MAX calculation circuits) with respect to the PWM modulation signals. AND operation circuits 39, 40, 41, 42, 43, 44 functioning as minimum value operation circuits (MIN operation circuits) with respect to 31, 32, 33, 34, 35, 36, 37, 38 and PWM modulation signals, The signals are sorted in descending order by 45, 46, 47, and 48, and the median value of the sorts in descending order, that is, the third amplitude signal among the PWM modulation signals 22, 25, 26, 27, and 28. The MEDIAN signal is finally output from the output terminal 24.
上記出力端子24より得られるPWM変調信号は、原信号に対するPWM変調信号形式でのメディアンフィルタ出力に相当するものであり、PWM変調信号形式からの復調を希望する場合は、ローパスフィルタ85を通してフィルタ出力54を得ることにより可能である。   The PWM modulation signal obtained from the output terminal 24 is equivalent to the median filter output in the PWM modulation signal format with respect to the original signal. When the demodulation from the PWM modulation signal format is desired, the filter output is passed through the low-pass filter 85. It is possible to obtain 54.
以上のような本実施の形態1によるメディアンフィルタ回路によれば、メディアンフィルタ回路を、AND演算回路よりなるMIN演算回路と、OR演算回路よりなるMAX演算回路の組みあわせを用いて構成したので、入力データをソートし降順に並べ替えた後中央値を出力するという複雑な処理過程をも、きわめて簡単な回路構成で実施することができ、これをハードウェア化した場合にも回路規模が非常に大きくなることがなく、このためコストアップを招くこともない、という効果が得られる。   According to the median filter circuit according to the first embodiment as described above, the median filter circuit is configured using a combination of a MIN operation circuit composed of an AND operation circuit and a MAX operation circuit composed of an OR operation circuit. The complex process of sorting the input data and rearranging it in descending order and then outputting the median value can be performed with a very simple circuit configuration. Even if this is implemented in hardware, the circuit scale is very large. There is an effect that the size is not increased, and thus the cost is not increased.
以上のような本発明によれば、従来技術と比較して少ない回路規模でメディアンフィルタをハードウエア化することが可能である。   According to the present invention as described above, it is possible to implement the median filter in hardware with a smaller circuit scale than in the prior art.
(a)は本発明の実施の形態1による、PWM変調信号の特性を利用したメディアンフィルタの回路図、(b)は該メディアンフィルタ回路におけるメディアンフィルタ23の詳細な構成を示す図。(A) is a circuit diagram of the median filter using the characteristic of the PWM modulation signal according to the first embodiment of the present invention, and (b) is a diagram showing a detailed configuration of the median filter 23 in the median filter circuit. 本発明の実施の形態1における、PWM変調信号の特性を利用したMIN演算回路の概念図。The conceptual diagram of the MIN calculating circuit using the characteristic of the PWM modulation signal in Embodiment 1 of this invention. 本発明の実施の形態1における、PWM変調信号の特性を利用したMAX演算回路の概念図。The conceptual diagram of the MAX arithmetic circuit using the characteristic of the PWM modulation signal in Embodiment 1 of this invention. 本発明の実施の形態1における、PWM変調信号の特性を利用した並列MIN演算回路の概念図。The conceptual diagram of the parallel MIN arithmetic circuit using the characteristic of the PWM modulation signal in Embodiment 1 of this invention. 本発明の実施の形態1における、PWM変調信号の特性を利用した並列MAX演算回路の概念図。The conceptual diagram of the parallel MAX calculating circuit using the characteristic of the PWM modulation signal in Embodiment 1 of this invention. (a)は従来例のメディアンフィルタの回路図、(b)は該メディアンフィルタ回路におけるメディアンフィルタの詳細な構成を示す図。(A) is a circuit diagram of the median filter of a prior art example, (b) is a figure which shows the detailed structure of the median filter in this median filter circuit.
符号の説明Explanation of symbols
1,2 PWM変調信号入力
3 AND演算回路
3′ MIN演算回路
4 PWM変調形式のMIN演算出力信号
5,6 PWM変調信号入力
7 OR演算回路
7′ MAX演算回路
8 PWM変調信号形式のMAX演算出力信号
9〜12 PWM変調信号入力
13 AND演算回路
14 PWM変調信号形式の並列MIN演算出力信号
15〜18 PWM変調信号入力
19 OR演算回路
20 PWM変調信号形式の並列MAX演算出力信号
54 フィルタ出力
85 ローパスフィルタ
21 PWM変調回路
23 メディアンフィルタ
22 入力端子
25,26,27,28 単位遅延回路
1 and 2 PWM modulation signal input 3 AND operation circuit 3 'MIN operation circuit 4 MIN operation output signal 5 and 6 in PWM modulation format 5 and 6 PWM modulation signal input 7 OR operation circuit 7' MAX operation circuit 8 MAX operation output in PWM modulation signal format Signals 9 to 12 PWM modulation signal input 13 AND operation circuit 14 Parallel MIN operation output signals 15 to 18 in PWM modulation signal format PWM modulation signal input 19 OR operation circuit 20 Parallel MAX operation output signal 54 in PWM modulation signal format Filter output
85 Low-pass filter 21 PWM modulation circuit
23 Median Filter 22 Input Terminals 25, 26, 27, 28 Unit Delay Circuit

Claims (4)

  1. 入力信号をパルス幅変調信号に変換するパルス幅変調(以下、PWM変調と称す)回路と、
    ある時刻TにおけるPWM変調回路の出力を入力信号とし、該入力信号を時間τだけ遅延させる遅延素子をN(Nは2以上の偶数)個直列に接続し、前記入力信号と、前記各遅延素子の出力よりなる出力信号とを有する遅延回路と、
    前記各遅延回路から信号が出力される時刻(T,T−τ,T−2τ,・・・,T−Nτ)での複数のPWM変調信号を入力信号とし、そのうちのデューティ比の大きさが(N/2)+1番目の信号をPWM変調信号形式で出力する中央値選択回路と、
    前記中央値選択回路の出力を、前記PWM変調信号から復調するための復調回路と、を備えた、
    ことを特徴とするメディアンフィルタ回路。
    A pulse width modulation (hereinafter referred to as PWM modulation) circuit for converting an input signal into a pulse width modulation signal;
    The output of the PWM modulation circuit at a certain time T is used as an input signal, and N (N is an even number of 2 or more) delay elements that delay the input signal by time τ are connected in series, and the input signal and each delay element A delay circuit having an output signal comprising:
    A plurality of PWM modulation signals at times (T, T-τ, T-2τ,..., T-Nτ) at which signals are output from the delay circuits are used as input signals, and the duty ratio of these signals is A median value selection circuit for outputting the (N / 2) + 1st signal in the PWM modulation signal format;
    A demodulation circuit for demodulating the output of the median value selection circuit from the PWM modulation signal;
    A median filter circuit characterized by that.
  2. 請求項1に記載のメディアンフィルタ回路において、
    前記中央値選択回路は、
    P個(P:2以上の整数)のPWM変調信号を入力信号とする論理積演算を行うことにより、入力信号のうちもっともデューティ比が小さい信号を最小値演算結果として出力する、複数の信号処理回路と、
    Q個(Q:2以上の整数)のPWM変調信号を入力信号とする論理和演算を行うことにより、入力信号のうちもっともデューティ比が大きな信号を最大値演算結果として出力する、複数の信号処理回路とを有する、
    ことを特徴とするメディアンフィルタ回路。
    The median filter circuit according to claim 1,
    The median value selection circuit includes:
    Multiple signal processing that outputs a signal having the smallest duty ratio among the input signals as a minimum value calculation result by performing an AND operation using P (P: integer of 2 or more) PWM modulation signals as input signals Circuit,
    Multiple signal processing that outputs the signal with the largest duty ratio among the input signals as the maximum value calculation result by performing a logical sum operation using Q (Q: integer of 2 or more) PWM modulation signals as input signals Having a circuit,
    A median filter circuit characterized by that.
  3. 請求項2に記載のメディアンフィルタ回路において、
    前記複数の最小値演算用信号処理回路は、PWM変調した信号と、これを遅延させた信号とを入力とする2入力のAND回路よりなり、
    前記複数の最大値演算用信号処理回路は、PWM変調した信号と、これを遅延させた信号とを入力とする2入力のOR回路よりなる、
    ことを特徴とするメディアンフィルタ回路。
    The median filter circuit according to claim 2, wherein
    The plurality of minimum value calculation signal processing circuits are composed of a two-input AND circuit having a PWM modulated signal and a delayed signal as inputs.
    The plurality of maximum value calculation signal processing circuits include a 2-input OR circuit that receives a PWM modulated signal and a signal obtained by delaying the PWM modulated signal.
    A median filter circuit characterized by that.
  4. 請求項2に記載のメディアンフィルタ回路において、
    前記複数の最小値演算用信号処理回路は、PWM変調した信号と、これを遅延させた信号との計3個以上の信号を入力とするAND回路よりなり、
    前記複数の最大値演算用信号処理回路は、PWM変調した信号と、これを遅延させた信号との計3個以上の信号とを入力とするOR回路よりなる、
    ことを特徴とするメディアンフィルタ回路。
    The median filter circuit according to claim 2, wherein
    The plurality of minimum value calculation signal processing circuits are composed of an AND circuit that inputs a total of three or more signals of a PWM modulated signal and a delayed signal thereof,
    The plurality of maximum value calculation signal processing circuits are composed of an OR circuit that receives a total of three or more signals of a PWM modulated signal and a signal obtained by delaying the PWM modulated signal,
    A median filter circuit characterized by that.
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* Cited by examiner, † Cited by third party
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JP2009094751A (en) * 2007-10-09 2009-04-30 Sony Corp Noise suppressing device, noise suppression method, noise suppression program, and imaging apparatus

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