JP2006196656A - Wiring board and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、配線板及び配線板の製造方法に関する。 The present invention relates to a wiring board and a method for manufacturing the wiring board.
近年の情報化社会の発展は目覚しく、民生機器ではパソコン、携帯電話などの小型化、軽量化、高性能化、高機能化が進められ、産業用機器としては無線基地局、光通信装置、サーバ、ルータなどのネットワーク関連機器など、大型、小型を問わず、同じように機能の向上が求められている。また、情報伝達量の増加に伴い、年々扱う信号の高周波化が進む傾向にあり、高速処理および高速伝送技術の開発が進められている。実装関係についてみると、LSIを中心に高機能化が進み、CPU、DSPや各種のメモリなど、あるいは機器に対応したシステムオンチップ(SoC)、システムインパッケージ(SiP)などの開発が盛んに行われており、半導体チップの機能は年々向上し、微細化、高集積化が進んでいる。このために、配線板(半導体チップ搭載基板、マザーボード)も、高周波化、高密度配線化、高機能化に対応してきている。 The development of the information society in recent years has been remarkable, and consumer devices have been reduced in size, weight, performance, and functionality, such as personal computers and mobile phones. Industrial equipment includes wireless base stations, optical communication devices, and servers. In addition, there is a demand for improvement in functions in the same way regardless of whether it is large or small, such as routers and other network-related devices. In addition, with the increase in the amount of information transmitted, the frequency of signals handled tends to increase year by year, and high-speed processing and high-speed transmission technology are being developed. With regard to mounting relations, high functionality has progressed mainly in LSI, and development of CPU, DSP, various memories, etc., system-on-chip (SoC), system-in-package (SiP), etc. corresponding to equipment has been actively conducted. The function of semiconductor chips is improving year by year, and miniaturization and high integration are progressing. For this reason, wiring boards (semiconductor chip mounting substrates, motherboards) have also responded to higher frequencies, higher density wiring, and higher functionality.
従来の配線板の配線の断面形状を図1に示すが、最小角をα、最大配線幅をM、最小配線幅をm、トップ幅をa、ボトム幅をb、ボトムから最大配線幅までの高さをy、ボトムからトップまでの配線高さをtとしたときに、b/M=1、y/t=0のような台形(図1(a))、a/M=1、y/t=1のような逆台形(図1(b))、m/M=1のような矩形(図1(c))に分類できる。台形はサブトラクティブ法によって、逆台形または矩形はアディティブ法によって形成されることが多い。中でも配線の断面形状を矩形にする特許出願は多く、例えば特許文献1、特許文献2、特許文献3などを挙げることができる。
FIG. 1 shows a cross-sectional shape of a conventional wiring board. The minimum angle is α, the maximum wiring width is M, the minimum wiring width is m, the top width is a, the bottom width is b, and the bottom to the maximum wiring width is shown. When the height is y and the wiring height from the bottom to the top is t, a trapezoid such as b / M = 1 and y / t = 0 (FIG. 1A), a / M = 1, y It can be classified into an inverted trapezoidal shape such as / t = 1 (FIG. 1B) and a rectangular shape such as m / M = 1 (FIG. 1C). Trapezoids are often formed by the subtractive method, and inverted trapezoids or rectangles are often formed by the additive method. Among them, there are many patent applications in which the cross-sectional shape of the wiring is rectangular, and examples thereof include
これらの配線形状(台形、逆台形、矩形)にはいずれも図1に示すように必ず最小角αが直角または鋭角になる箇所が存在する。高密度配線化に伴い、特にL/S=20μm/20μm以下、すなわちMが20μm以下になる場合には、配線の直角または鋭角の部分に電界が集中して、耐電食性が低下する問題があることがわかってきた。本発明の目的は、上記従来技術の問題点を改善するためになされたものであり、その目的は、高密度配線化に伴い、L/S=20μm/20μm以下、すなわちMが20μm以下になる場合でも、耐電食性が良好な配線板(マザーボード、半導体チップ搭載基板)及びそれらの製造方法を提供することである。 In any of these wiring shapes (trapezoid, inverted trapezoid, rectangle), there is always a portion where the minimum angle α is a right angle or an acute angle as shown in FIG. With the increase in wiring density, particularly when L / S = 20 μm / 20 μm or less, that is, when M is 20 μm or less, there is a problem that the electric corrosion concentration is reduced due to the concentration of the electric field at a right angle or acute angle portion of the wiring. I understand that. The object of the present invention is to improve the above-described problems of the prior art, and the object is to achieve L / S = 20 μm / 20 μm or less, that is, M becomes 20 μm or less as the wiring density becomes higher. Even in such a case, it is to provide a wiring board (motherboard, semiconductor chip mounting substrate) having good electric corrosion resistance and a manufacturing method thereof.
上記目的を達成するために、本発明は次のように構成される。
(1)絶縁層と、その上に配線を有する配線板において、配線の最大配線幅をM、配線のボトム幅をb、配線のボトムから最大配線幅までの高さをy、配線のボトムからトップまでの配線高さをtとしたときに、0.1≦b/M<1で、かつ0.1≦y/t≦0.9となる配線を有することを特徴とする配線板。
(2)前記Mが、M≦20μmである項(1)に記載の配線板。
(3)前記配線のトップ部分の形状が円弧状である項(1)又は(2)に記載の配線板。
(4)絶縁層を形成する工程と、その上に配線を形成する配線板の製造方法において、配線の最大配線幅をM、配線のボトム幅をb、配線のボトムから最大配線幅までの高さをy、配線のボトムからトップまでの配線高さをtとしたときに、0.1≦b/M<1で、かつ0.1≦y/t≦0.9となる配線を形成することを特徴とする配線板の製造方法。
(5)前記Mが、M≦20μmである項(4)に記載の配線板の製造方法。
(6)前記配線のトップ部分の形状が円弧状である項(4)又は(5)に記載の配線板の製造方法。
(7)前記配線を形成する工程が、ポジ型レジストを用いて配線を形成する工程である項(4)〜(6)いずれかに記載の配線板の製造方法。
(8)前記配線を形成する工程が、めっきにより配線を形成する工程である項(4)〜(7)いずれかに記載の配線板の製造方法。
In order to achieve the above object, the present invention is configured as follows.
(1) In a wiring board having an insulating layer and wiring thereon, the maximum wiring width of the wiring is M, the bottom width of the wiring is b, the height from the bottom of the wiring to the maximum wiring width is y, and from the bottom of the wiring A wiring board having a wiring satisfying 0.1 ≦ b / M <1 and 0.1 ≦ y / t ≦ 0.9, where t is a wiring height to the top.
(2) The wiring board according to item (1), wherein M is M ≦ 20 μm.
(3) The wiring board according to item (1) or (2), wherein a shape of a top portion of the wiring is an arc shape.
(4) In the step of forming the insulating layer and the method of manufacturing the wiring board on which the wiring is formed, the maximum wiring width of the wiring is M, the bottom width of the wiring is b, and the height from the bottom of the wiring to the maximum wiring width is high. When the height is y and the wiring height from the bottom to the top of the wiring is t, a wiring that satisfies 0.1 ≦ b / M <1 and 0.1 ≦ y / t ≦ 0.9 is formed. A method for manufacturing a wiring board.
(5) The method for manufacturing a wiring board according to item (4), wherein M is M ≦ 20 μm.
(6) The method for manufacturing a wiring board according to item (4) or (5), wherein a shape of a top portion of the wiring is an arc shape.
(7) The method for manufacturing a wiring board according to any one of Items (4) to (6), wherein the step of forming the wiring is a step of forming the wiring using a positive resist.
(8) The method for manufacturing a wiring board according to any one of Items (4) to (7), wherein the step of forming the wiring is a step of forming the wiring by plating.
本発明により、特にL/S=20μm/20μm以下、すなわちMが20μm以下になる場合でも、耐電食性が良好な配線板(マザーボード、半導体チップ搭載基板)及びそれらの製造方法を提供することができる。 According to the present invention, particularly when L / S = 20 μm / 20 μm or less, that is, when M is 20 μm or less, it is possible to provide a wiring board (motherboard, semiconductor chip mounting substrate) having good electric corrosion resistance and a method for manufacturing them. .
以下、図面を用いて本発明の実施の形態を説明する。なお、配線板として、半導体チップ搭載基板を一例として説明するが、特に限定されるものではない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In addition, although a semiconductor chip mounting substrate is described as an example of the wiring board, it is not particularly limited.
(配線の断面形状)
本発明の配線板の配線断面形状は、最大配線幅をM、ボトム幅をb、ボトムから最大配線幅までの高さをy、ボトムからトップまでの配線高さをtとしたときに、0.1≦b/M<1であり、かつ0.1≦y/t≦0.9であることが好ましい。さらに0.5≦b/M<1がより好ましく、また0.2≦y/t≦0.8となることがさらに好ましい。b/Mが0.1未満では配線形状が逆三角形状に近くなり、配線が剥離しやすくなる傾向がある。また、y/tが、0.05である図2(a)に示したように、y/tが0.1未満では、配線形状が台形に近くなり、y/tが、0.95である図2(b)に示したように、y/tが0.9より大きくなると配線形状が逆台形に近くなる。これらの場合も、図2(a)及び(b)に示すように厳密的には最小角αを鈍角にすることは可能であるが、実質的な角βは鋭角とみなせる。従ってこのような実質的な鋭角の部分に電界が集中して耐電食性が低下するため、好ましくない。また、図3(a)に示したようにyよりも上のtまでの部分を配線のトップ部分119と定義すると、トップ部分は円弧状であることが好ましい。また、L/S=20μm/20μmレベルの高密度配線化を行ううえで、最大配線幅のMは、M≦20μmであることが好ましく、経済性、効率性の点から、配線は、銅配線であることが好ましい。
(Cross sectional shape of wiring)
The wiring cross-sectional shape of the wiring board of the present invention is 0 when the maximum wiring width is M, the bottom width is b, the height from the bottom to the maximum wiring width is y, and the wiring height from the bottom to the top is t. It is preferable that 1 ≦ b / M <1 and 0.1 ≦ y / t ≦ 0.9. Further, 0.5 ≦ b / M <1 is more preferable, and 0.2 ≦ y / t ≦ 0.8 is more preferable. When b / M is less than 0.1, the wiring shape is close to an inverted triangle, and the wiring tends to be easily peeled off. Further, as shown in FIG. 2A where y / t is 0.05, when y / t is less than 0.1, the wiring shape is close to a trapezoid, and y / t is 0.95. As shown in FIG. 2B, when y / t is larger than 0.9, the wiring shape becomes close to an inverted trapezoid. In these cases, as shown in FIGS. 2A and 2B, the minimum angle α can be strictly made obtuse, but the substantial angle β can be regarded as an acute angle. Accordingly, the electric field concentrates on such a substantially acute angle portion and the electric corrosion resistance decreases, which is not preferable. Further, when the portion up to t above y is defined as the wiring top portion 119 as shown in FIG. 3A, the top portion is preferably arcuate. In addition, when performing high-density wiring at L / S = 20 μm / 20 μm level, the maximum wiring width M is preferably M ≦ 20 μm. From the viewpoint of economy and efficiency, the wiring is made of copper wiring. It is preferable that
(半導体チップ搭載基板)
図4に、本発明の半導体チップ搭載基板の一実施例(片面ビルドアップ層2層)の断面模式図を示す。ここでは、絶縁層104を片面にのみ形成した実施形態で説明するが、必要に応じて図5に示すように絶縁層104は両面に形成しても良い。本発明の半導体チップ搭載基板は、図4に示すように、半導体チップが搭載される側の絶縁層であるコア基板100上に、半導体チップ接続端子(不図示)及び第1の層間接続端子101を含む第1の配線106aが形成される。コア基板100の反対側には、第2の層間接続端子103を含む第2の配線106bが形成され、第1の層間接続端子と第2の層間接続端子は、コア基板100の第1の層間接続用バイアホール(以下、第1のバイアホールという。)102を介して電気的に接続される。コア基板100の第2の配線を形成した側には、絶縁層104が形成され、絶縁層104上には第3の層間接続端子を含む第3の配線106cが形成され、第2の層間接続端子と第3の層間接続端子は、第2の層間接続用ブラインドバイアホール(以下、第2のバイアホールという。)108を介して電気的に接続される。
(Semiconductor chip mounting substrate)
In FIG. 4, the cross-sectional schematic diagram of one Example (2 single-sided buildup layers) of the semiconductor chip mounting substrate of this invention is shown. Here, an embodiment in which the
絶縁層104が複数形成される場合は、同様の構造を積層し、例えば、第3の配線106c中、第3の層間接続端子は次の絶縁層104の層間接続端子と、第3の層間接続用ブラインドバイアホール(以下、第3のバイアホールという。)105を介して電気的に接続される。最外層の絶縁層104上には、マザーボードと接続される外部接続端子107が形成される。基板の構成や各々の接続端子の配置等は特に制限されず、搭載する半導体チップや目的とする半導体パッケージを製造するために、適宜設計可能である。また、半導体チップ接続端子と第1の層間接続端子等を共用することも可能である。更に、最外層の絶縁層104上には、必要に応じてソルダレジスト等の絶縁被覆109を設けることもできる。
When a plurality of
(コア基板)
絶縁材であるコア基板100の材質は特に問わないが、有機基材、セラミック基材、シリコン基材、ガラス基材などが使用できる。有機基材としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できる。さらに熱硬化性の有機絶縁材料が主成分であることがより好ましい。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス(2−ヒドロキシエチル)イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、3量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。また、これらの樹脂をガラスクロスやガラス不織布などと一体になるように成型したものでもよい。
(Core substrate)
The material of the
熱膨張係数や絶縁性を考慮すると、セラミックや、ガラスを用いることが好ましい。ガラスのうち非感光性ガラスとしては、ソーダ石灰ガラス(成分例:SiO2 65〜75%、Al2O3 0.5〜4%、CaO 5〜15%、MgO 0.5〜4%、Na2O 10〜20%)、ホウ珪酸ガラス(成分例:SiO2 65〜80%、B2O3 5〜25%、Al2O3 1〜5%、CaO 5〜8%、MgO 0.5〜2%、Na2O 6〜14%、K2O 1〜6%)等が挙げられる。また、感光性ガラスとしてはLi2O−SiO2系結晶化ガラスに感光剤として金イオン及び銀イオンを含むものが挙げられる。コア基板100の厚さは100〜800μmの範囲であるのが、IVH形成性の点で好ましく、更に150〜500μmの範囲であるのがより好ましい。
In consideration of the thermal expansion coefficient and insulation, it is preferable to use ceramic or glass. Among the glass, non-photosensitive glass includes soda lime glass (component example: SiO 2 65 to 75%, Al 2 O 3 0.5 to 4%, CaO 5 to 15%, MgO 0.5 to 4%, Na 2 O 10-20%), borosilicate glass (component example: SiO 2 65-80%, B 2 O 3 5-25%, Al 2 O 3 1-5%, CaO 5-8%, MgO 0.5 ˜2%, Na 2 O 6-14%, K 2 O 1-6%) and the like. Also, it includes those containing gold ions and silver ions as a photosensitive agent into
(絶縁層)
絶縁層104は、絶縁材料からなるのが好ましい。絶縁材料としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できる。さらに熱硬化性の有機絶縁材料が主成分であることがより好ましい。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス(2−ヒドロキシエチル)イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、3量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。絶縁材料には充填材を添加しても良い。充填材としては、シリカ、タルク、水酸化アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。
(Insulating layer)
The insulating
絶縁層104の形成方法としては、ワニス状の絶縁材料をスピンコータ、コンマコータ、印刷等で形成した後、乾燥、硬化して形成することができる。また、フィルム状に予め形成し、プレスやラミネートでコア基板100に接着することもできる。絶縁材料によってはガラスクロスや不織布に材料を含浸させ、プリプレグ状にしてから接着して形成することもできる。さらに、金属箔にワニスを塗布し、乾燥後コア基板100に接着することもできる。
As a method for forming the insulating
(熱膨張係数)
半導体チップの熱膨張係数とコア基板100の熱膨張係数とが近似していて、かつコア基板100の熱膨張係数と絶縁層104の熱膨張係数とが近似していることが好ましい。さらに、半導体チップ、コア基板100、絶縁層104の各々の熱膨張係数をα1、α2、α3(ppm/℃)としたとき、α1≦α2≦α3であることがより好ましい。具体的には、コア基板100の熱膨張係数α2は、7〜13ppm/℃が好ましく、更に好ましくは9〜11ppm/℃である。絶縁層104の熱膨張係数α3は10〜40ppm/℃であるのが好ましく、更に好ましくは10〜20ppm/℃である。
(Coefficient of thermal expansion)
Preferably, the thermal expansion coefficient of the semiconductor chip and the thermal expansion coefficient of the
(ヤング率)
絶縁層104のヤング率は、1〜5GPaであるのが熱ストレスに対する応力緩和の点で好ましい。絶縁層104中の充填材は、絶縁層104の熱膨張係数が10〜40ppm/℃、ヤング率が1〜5GPaになるように添加量を適宜調整して添加するのが好ましい。
(Young's modulus)
The Young's modulus of the insulating
(表面の平均粗さ)
コア基板100及び絶縁層104等の絶縁材の表面の平均粗さ(Ra)は、Ra≦1.0μmであることが好ましく、特に0.01μm≦Ra≦1.0μmが高速電気信号の伝達特性の面からより好ましく、更に0.01μm≦Ra≦0.4μmであることが特に好ましい。Ra>1.0μmでは形成する配線の幅変動が大きく、また、高速電気信号の減衰が大きくなる傾向がある。Ra<0.01μmでは、ピール強度が十分に得られなくなるという傾向がある。同様に配線表面の平均粗さ(Ra)も、Ra≦1.0μmであることが好ましく、更に0.01μm≦Ra≦0.4μmであることがより好ましい。すなわち、前記コア基板100と前記第1の配線106aとの界面、前記コア基板100と前記第2の配線106bとの界面、前記第2の配線106bと前記絶縁層104の界面、前記絶縁層104と前記第3の配線106cとの界面は、少なくともいずれか1つの界面の凹凸が、Ra≦1.0μmであるのが好ましい。特に0.01μm≦Ra≦1.0μmが好ましく、更に0.01μm≦Ra≦0.4μmであることがより好ましい。また、絶縁層の表面の平均粗さ(Ra)と配線表面の平均粗さ(Ra)は、ともにRa≦1.0μmであるのが特に好ましい。
(Average surface roughness)
The average roughness (Ra) of the surface of the insulating material such as the
(半導体チップ搭載基板の製造方法)
半導体チップ搭載基板は、以下の製造方法の組み合わせで製造することができる。製造工程の順番は、本発明の目的を逸脱しない範囲では、特に限定しない。
(Manufacturing method of semiconductor chip mounting substrate)
The semiconductor chip mounting substrate can be manufactured by a combination of the following manufacturing methods. The order of the manufacturing process is not particularly limited as long as it does not depart from the object of the present invention.
(配線形成方法)
配線の形成方法としては、コア基板100表面または絶縁層104上に金属箔を形成し、更にエッチングレジストを形成し、金属箔の不要な箇所をエッチングで除去する方法(サブトラクト法)、めっきレジストを形成し、コア基板100表面または絶縁層104上の必要な箇所にのみめっきにより配線を形成する方法(アディティブ法)、コア基板100表面または絶縁層104上に薄い金属層(シード層)を形成し、更にめっきレジストを形成し、その後、電気めっきで必要な配線を形成した後、薄い金属層をエッチングで除去する方法(セミアディティブ法)がある。配線の形成方法はいずれの方法を用いても良いが、M≦20μmの微細配線を本発明の配線形状に形成するためには、セミアディティブ法がより好ましい。また、配線形成に用いるエッチングレジスト又はめっきレジストは、ポジ型、ネガ型いずれでも可能であるが、ポジ型レジストのほうが本発明の配線形状形成が容易であり、好ましい。
(Wiring formation method)
As a method of forming the wiring, a metal foil is formed on the surface of the
(セミアディティブ法におけるシード層の形成)
セミアディティブ法による配線形成の場合、コア基板100表面または絶縁層104上にシード層を形成する方法は、蒸着またはめっきによる方法と、金属箔を貼り合わせる方法がある。
(Formation of seed layer in semi-additive process)
In the case of wiring formation by the semi-additive method, there are a method of forming a seed layer on the surface of the
(蒸着またはめっきによるシード層の形成)
コア基板100表面または絶縁層104上に蒸着またはめっきによってシード層を形成することができる。例えば、シード層として、スパッタリングにより下地金属と薄膜銅層を形成する場合、薄膜銅層を形成するために使用されるスパッタリング装置は、2極スパッタ、3極スパッタ、4極スパッタ、マグネトロンスパッタ、ミラートロンスパッタ等を用いることができる。スパッタに用いるターゲットは、密着を確保するために、例えばCr、Ni、Co、Pd、Zr、Ni/Cr、Ni/Cu等の金属を下地金属として用い、5〜50nmスパッタリングする。その後、銅をターゲットにして200〜500nmスパッタリングしてシード層を形成できる。また、コア基板100表面または絶縁層104上にめっき銅を、0.5〜3μm無電解銅めっきを行い形成することもできる。
(Formation of seed layer by vapor deposition or plating)
A seed layer can be formed on the surface of the
(金属箔を貼り合わせる方法)
コア基板100または絶縁層104に接着機能がある場合は、金属箔をプレスやラミネートによって貼り合わせることによりシード層を形成することもできる。しかし、薄い金属層を直接貼り合わせるのは非常に困難であるため、厚い金属箔を張り合わせた後にエッチング等により薄くする方法や、キャリア付金属箔を貼り合わせた後にキャリア層を除去する方法などがある。例えば前者としてはキャリア銅/ニッケル/薄膜銅の三層銅箔があり、キャリア銅をアルカリエッチング液で、ニッケルをニッケルエッチング液で除去し、後者としてはアルミ、銅、絶縁樹脂などをキャリアとしたピーラブル銅箔などが使用でき、5μm以下のシード層を形成できる。また、厚み9〜18μmの銅箔を貼り付け、5μm以下になるように、エッチングにより均一に薄くし、シード層を形成してもかまわない。
(Method of bonding metal foil)
In the case where the
(セミアディティブ法による配線形成)
前述の方法で形成されたシード層上に、めっきレジストを必要なパターンに形成し、シード層を介して電気めっきにより配線を形成する。その後、めっきレジストを剥離し、最後にシード層をエッチング等により除去し、配線が形成できる。
(Wiring formation by semi-additive method)
A plating resist is formed in a necessary pattern on the seed layer formed by the above-described method, and wiring is formed by electroplating through the seed layer. Thereafter, the plating resist is peeled off, and finally the seed layer is removed by etching or the like to form a wiring.
(めっきレジストの断面形状)
セミアディティブ法におけるめっきレジスト118は、現像後の断面形状が台形または三角形になることが好ましい(図6では絶縁層104上のシード層は不図示)。めっきレジスト118の断面形状が、矩形の場合は図6(a)に示すように配線の断面形状も矩形となり、また、めっきレジスト118の断面形状が、逆台形の場合は図6(b)に示すように配線の断面形状がb/M=1、y/t=0のような台形となり、いずれも本発明の趣旨に反して好ましくない。めっきレジスト118の断面形状を台形または三角形にすることで、配線の断面形状を0.1≦b/M<1かつ0.1≦y/t≦1にすることができ、更に0.1≦b/M<1かつ0.1≦y/t≦0.9にすることが可能となる。このような断面形状を有するめっきレジスト118ならばポジ型、ネガ型いずれも問わないが、ポジ型レジストのほうがネガ型よりも形成が容易であり、好ましい。
(Cross sectional shape of plating resist)
The plating resist 118 in the semi-additive method preferably has a trapezoidal or triangular cross-sectional shape after development (the seed layer on the insulating
(配線の電気めっき)
めっきレジスト118の断面形状を台形または三角形にするだけでは、図6(c)に示すようにその後のめっきによっては配線の断面形状が0.1≦b/M<1かつy/t=1のような逆台形の配線形状も形成できるが、これでは最小角αが鋭角となってしまい、好ましくない。しかし、セミアディティブ法の場合、配線を電気めっきで形成するので、光沢剤と平滑剤を適宜に添加して、電流密度を調整することにより、配線のトップ部分を円弧状にすることができ、図6(d)に示すように0.1≦b/M<1かつ0.1≦y/t≦0.9にすることが可能となる。また、配線形成後にソフトエッチング等を行い、配線のトップ部分を図3(a)に示すような円弧状にしてもよい。いずれの場合も、最小角αのいずれも鈍角にすることが可能であり、好ましい。電気めっきの種類については一般的に使用されるものを使用すればよく、特に限定しないが、配線を形成するためには、めっき金属として銅を使用するのが好ましい。よって本発明の配線板においては、配線のトップ部分が円弧状であることが好ましく、また本発明の配線板の製造方法においては、配線のトップ部分を円弧状に形成する配線形成工程を含むことが好ましい。
(Electroplating of wiring)
If only the cross-sectional shape of the plating resist 118 is trapezoidal or triangular, the cross-sectional shape of the wiring is 0.1 ≦ b / M <1 and y / t = 1 depending on the subsequent plating as shown in FIG. 6C. Although such an inverted trapezoidal wiring shape can be formed, this is not preferable because the minimum angle α becomes an acute angle. However, in the case of the semi-additive method, since the wiring is formed by electroplating, the top part of the wiring can be formed in an arc shape by adding a brightener and a smoothing agent as appropriate and adjusting the current density. As shown in FIG. 6D, it is possible to satisfy 0.1 ≦ b / M <1 and 0.1 ≦ y / t ≦ 0.9. Alternatively, soft etching or the like may be performed after forming the wiring so that the top portion of the wiring has an arc shape as shown in FIG. In any case, any of the minimum angles α can be an obtuse angle, which is preferable. What is necessary is just to use what is generally used about the kind of electroplating, Although it does not specifically limit, In order to form wiring, it is preferable to use copper as a plating metal. Therefore, in the wiring board of the present invention, it is preferable that the top portion of the wiring has an arc shape, and the manufacturing method of the wiring board of the present invention includes a wiring forming step of forming the top portion of the wiring in an arc shape. Is preferred.
(アディティブ法による配線形成)
アディティブ法による配線形成の場合もセミアディティブ法と同様、コア基板100または絶縁層104上の必要な箇所にのみ、めっきを行うことで形成されるが、アディティブ法で使用されるめっきは通常、無電解めっきが使用される。例えば、コア基板100に無電解めっき用触媒を付着させた後、めっきが行われない表面部分にめっきレジスト118を形成して、無電解めっき液に浸漬し、めっきレジスト118に覆われていない箇所にのみ、無電解めっきを行い配線を形成する。無電解めっきの場合は平坦性が大きく、配線のトップを円弧状にすることが、電気めっきと比べやや困難である。従ってめっきレジスト118の断面形状を台形または三角形にすると、配線の断面形状が0.1≦b/M<1かつ0.9<y/t≦1のような逆台形の配線形状が形成され易い。従って、配線の断面形状を、0.1≦b/M<1かつ0.1≦y/t≦0.9にするために、配線形成後、ソフトエッチング等を行い、配線のトップ部分を円弧状にしてもよい。
(Wiring formation by additive method)
In the case of the wiring formation by the additive method, as in the case of the semi-additive method, it is formed by performing plating only on necessary portions on the
(配線の配置)
配線の配置は特に問わないが、図7に示したように(内層配線、層間接続端子等は省略)、半導体チップ接続端子より内側に外部接続端子を形成したファン−インタイプや、図8に示したような半導体チップ接続端子の外側に外部接続端子を形成したファン−アウトタイプ、またはこれらを組み合わせたタイプでもよい。図9に、ファン−インタイプ半導体チップ搭載基板の平面図を、図10にファン−アウトタイプ半導体チップ搭載基板の平面図を示した。なお、半導体チップ接続端子16の形状は、ワイヤボンド接続やフリップチップ接続などが、可能であれば、特に問わない。また、ファン−アウト、ファン−インどちらのタイプでも、ワイヤボンド接続やフリップチップ接続などは、可能である。さらに必要に応じて、半導体チップと電気的に接続されないダミーパターン21(図10参照)を形成してもかまわない。ダミーパターンの形状や配置も特には問わないが、半導体搭載領域に均一に配置するのが好ましい。これによって、ダイボンド接着剤で半導体チップを搭載する際に、ボイドが発生しにくくなり、信頼性を向上できる。
(Wiring arrangement)
The wiring arrangement is not particularly limited, but as shown in FIG. 7 (inner layer wiring, interlayer connection terminals, etc. are omitted), a fan-in type in which external connection terminals are formed inside the semiconductor chip connection terminals, or FIG. A fan-out type in which external connection terminals are formed outside the semiconductor chip connection terminals as shown, or a combination of these may be used. FIG. 9 is a plan view of the fan-in type semiconductor chip mounting substrate, and FIG. 10 is a plan view of the fan-out type semiconductor chip mounting substrate. The shape of the semiconductor
(基板の構成)
基板の構成も特に問わないが、図7または図8に示すように少なくとも半導体チップが搭載される側には半導体チップ接続端子(ワイヤボンド端子等)、その反対面にはマザーボードと電気的に接続される外部接続続端子(はんだボール等が搭載される箇所)及びそれらを繋ぐ展開配線、層間接続端子等から構成される。
(Substrate structure)
The structure of the substrate is not particularly limited. As shown in FIG. 7 or FIG. 8, at least a semiconductor chip connection terminal (wire bond terminal or the like) is mounted on the side where the semiconductor chip is mounted, and the opposite surface is electrically connected to the motherboard. External connection connecting terminals (locations where solder balls or the like are mounted), developed wirings connecting them, interlayer connection terminals, and the like.
(バイアホール)
本発明の半導体チップ搭載基板は、複数の配線層を有するため、各層の配線を電気的に接続するためのバイアホールを設けることができる。バイアホールは、コア基板100または絶縁層104に接続用の穴を設け、この穴を導電性ペーストやめっき等で充填し形成できる。穴の加工方法としては、パンチやドリルなどの機械加工、レーザ加工、薬液による化学エッチング加工、プラズマを用いたドライエッチング法などがある。
(Bahia Hall)
Since the semiconductor chip mounting substrate of the present invention has a plurality of wiring layers, via holes for electrically connecting the wirings of the respective layers can be provided. The via hole can be formed by providing a connection hole in the
(デスミア)
前述の方法により形成されたバイアホールのスミア除去としては、ドライ処理またはウェット処理を用いることができる。ドライ処理としては、プラズマ処理、逆スパッタリング処理、イオンガン処理が使用できる。さらに、プラズマ処理には大気圧プラズマ処理、真空プラズマ処理、RIE処理があり、必要に応じて選択できる。これらの処理に使用するガスとしては、窒素、酸素、アルゴン、フレオン(CF4)、またはこれらの混合ガスが好ましい。ウェット処理にはクロム酸塩、過マンガン酸塩等の酸化剤を用いることができる。
(Desmear)
As the smear removal of the via hole formed by the above-described method, a dry process or a wet process can be used. As the dry treatment, plasma treatment, reverse sputtering treatment, or ion gun treatment can be used. Furthermore, plasma processing includes atmospheric pressure plasma processing, vacuum plasma processing, and RIE processing, which can be selected as necessary. As a gas used for these treatments, nitrogen, oxygen, argon, freon (CF 4 ), or a mixed gas thereof is preferable. An oxidizing agent such as chromate or permanganate can be used for the wet treatment.
(層間接続)
層間接続の方法としては、前述のバイアホールによる方法以外に、予め絶縁層104に導電性ペーストやめっきなどで導電層を形成し、この絶縁層をコア基板100にプレスやラミネート等で積層する方法などもある。
(Interlayer connection)
As a method for interlayer connection, in addition to the above-described method using via holes, a method in which a conductive layer is formed in advance on the insulating
(絶縁被覆の形成)
半導体チップ搭載基板の外部接続端子側には絶縁被覆を形成することができる。パターン形成は、ワニス状の材料であれば印刷で行うことも可能であるが、より精度を確保するためには、感光性のソルダレジスト、カバーレイフィルム、フィルム状レジストを用いるのが好ましい。材質としては、エポキシ系、ポリイミド系、エポキシアクリレート系、フルオレン系の材料を用いることができる。
(Formation of insulation coating)
An insulating coating can be formed on the external connection terminal side of the semiconductor chip mounting substrate. The pattern can be formed by printing if it is a varnish-like material, but it is preferable to use a photosensitive solder resist, a coverlay film, or a film-like resist in order to ensure higher accuracy. As a material, an epoxy-based material, a polyimide-based material, an epoxy acrylate-based material, or a fluorene-based material can be used.
このような絶縁被覆は硬化時の収縮があるため、片面だけに形成すると基板に大きな反りを生じやすい。そこで、必要に応じて半導体チップ搭載基板の両面に絶縁被覆を形成することもできる。さらに、反りは絶縁被覆の厚みによって変化するため、両面の絶縁被覆の厚みは、反りが発生しないように調整することがより好ましい。その場合、予備検討を行い、両面の絶縁被覆の厚みを決定することが好ましい。また、薄型の半導体パッケージとするには、絶縁被覆の厚みが50μm以下であることが好ましく、30μm以下がより好ましい。 Since such an insulating coating has shrinkage at the time of curing, if it is formed only on one side, a large warp tends to occur on the substrate. Therefore, an insulating coating can be formed on both surfaces of the semiconductor chip mounting substrate as necessary. Furthermore, since the warpage varies depending on the thickness of the insulating coating, it is more preferable to adjust the thickness of the insulating coating on both sides so that no warpage occurs. In that case, it is preferable to conduct preliminary examination and determine the thicknesses of the insulating coatings on both sides. In order to obtain a thin semiconductor package, the thickness of the insulating coating is preferably 50 μm or less, and more preferably 30 μm or less.
(配線のめっき)
配線の必要な部分にニッケル、金めっきを順次施すことができる。さらに必要に応じてニッケル、パラジウム、金めっきとしても良い。これらのめっきは、配線の半導体チップ接続端子と、マザーボードまたは他の半導体パッケージと電気的に接続するための外部接続端子に施されるのが一般的である。このめっきは、無電解めっき、または電気めっきのどちらを用いてもよい。
(Plating of wiring)
Nickel and gold plating can be sequentially applied to necessary portions of the wiring. Furthermore, nickel, palladium, or gold plating may be used as necessary. These platings are generally applied to semiconductor chip connection terminals of wiring and external connection terminals for electrical connection with a mother board or other semiconductor package. For this plating, either electroless plating or electroplating may be used.
(半導体チップ搭載基板の製造方法)
このような半導体チップ搭載基板は、以下のような工程で製造することができる。図11の(a)〜(g)に、本発明の半導体チップ搭載基板の製造方法の実施形態の一例を断面模式図で示した。ただし、製造工程の順番は、本発明の目的を逸脱しない範囲では、特に限定しない。
(Manufacturing method of semiconductor chip mounting substrate)
Such a semiconductor chip mounting substrate can be manufactured by the following processes. FIGS. 11A to 11G are schematic cross-sectional views showing an example of an embodiment of a method for manufacturing a semiconductor chip mounting substrate according to the present invention. However, the order of the manufacturing process is not particularly limited as long as it does not depart from the object of the present invention.
(工程a)
(工程a)は、図11(a)に示したようにコア基板100上に第1の配線106aを作製する工程である。例えば片面に銅層が形成されたコア基板100に第1の配線形状にエッチングレジストを形成し、塩化銅や塩化鉄などのエッチング液を用いて配線を作製することができる。基板上に銅層を作製するには、スパッタリング、蒸着、めっき等により薄膜を形成した後、電気銅めっきで膜厚を所望の厚みまでめっきすることにより、銅層を得ることができる。
(Process a)
(Step a) is a step of forming the first wiring 106a on the
なお、第1の配線106aは、第1の層間接続端子101及び半導体チップ接続端子(半導体チップと電気的に接続される部分)を含んでおり、微細配線の形成方法としてはセミアディティブ法を用いても良い。 Note that the first wiring 106a includes the first interlayer connection terminal 101 and the semiconductor chip connection terminal (portion electrically connected to the semiconductor chip), and a semi-additive method is used as a method for forming the fine wiring. May be.
(工程b)
(工程b)は、図11(b)に示したように、前記第1の層間接続端子101と、後述する第2の配線とを接続するための第1の層間接続用IVH102(バイアホール)を形成する工程である。
(Process b)
In step (b), as shown in FIG. 11B, a first interlayer connection IVH 102 (via hole) for connecting the first interlayer connection terminal 101 and a second wiring described later. Is a step of forming.
バイアホールの形成は、コア基板100が非感光性基材の場合、レーザ光を用いることができる。非感光性基材としては、前述した非感光性ガラスなどが挙げられるが、これに限定したものではない。この場合、使用するレーザ光は限定されるものではなく、CO2レーザ、YAGレーザ、エキシマレーザ等を用いることができる。また、コア基板100が感光性基材の場合、バイアホール以外の領域をマスクし、バイアホール部に紫外光を照射する。なお感光性基材としては、前述した感光性ガラスなどが挙げられるが、これに限定したものではない。この場合、紫外光を照射後、熱処理とエッチングによりバイアホールを形成する。また、コア基板100が、有機溶剤等の薬液による化学エッチング加工が可能な基材の場合は、化学エッチングによってバイアホールを形成することもできる。形成されたバイアホールは層間を電気的に接続するために、導電性のペーストやめっきなどで充填して層間接続のための導電層を形成することができる。
The via hole can be formed by using laser light when the
(工程c)
(工程c)は、図11(c)に示したように、コア基板100の第1の配線106aと反対側の面に第2の配線106bを形成する工程である。コア基板100の第1の配線と反対の面に(工程a)と同様に銅層を形成し、その銅層を必要な配線形状にエッチングレジストを形成し、塩化銅や塩化鉄等のエッチング液を用いて第2の配線106bを形成する。銅層の形成方法としては、(工程a)と同様にスパッタリング、蒸着、無電解めっきなどで銅薄膜を形成した後、電気銅めっきを用いて所望の厚みまで銅めっきすることにより銅層が得られる。なお、第2の配線は第2の層間接続端子103を含んでおり、微細配線の形成方法としてはセミアディティブ法を用いても良い。
(Process c)
(Step c) is a step of forming the second wiring 106b on the surface of the
(工程d)
(工程d)は、図11(d)に示すように前記第2の配線を形成した面に絶縁層104(ビルドアップ層)を形成する工程である。まず、第2の配線106b表面を、脱脂処理または硫酸洗浄を行う。酸性あるいはアルカリ性あるいは酸化剤を含む水溶液に浸漬し、銅配線表面のRa(平均粗さ)が、0.01〜1.0μmとなるように処理を行う。酸化剤を含む水溶液に浸漬した場合は、さらに、還元剤を含む水溶液に浸漬し、前記酸化銅皮膜を還元処理することによって、銅配線表面のRa(平均粗さ)が、0.01〜1.0μmとなるように処理を行う。さらに、銅、スズ、クロム、ニッケル、亜鉛、アルミニウム、コバルト、金、白金、銀、パラジウムから選択される金属または前記金属を含む合金を無電解めっき、電気めっき、置換反応、スプレー噴霧、塗布する等の方法によって、配線表面のRaが0.01〜1.0μmとなるように処理を行う。その表面上にSi−O−Si結合を有する化合物を形成し、続いてカップリング剤もしくは密着性改良剤を少なくとも一種以上含む溶液による処理を行い第2の配線表面に極薄の絶縁膜を形成する。
(Process d)
(Step d) is a step of forming an insulating layer 104 (build-up layer) on the surface on which the second wiring is formed as shown in FIG. First, the surface of the second wiring 106b is degreased or washed with sulfuric acid. It is immersed in an aqueous solution containing an acid, an alkali or an oxidizing agent, and a treatment is performed so that the Ra (average roughness) of the copper wiring surface is 0.01 to 1.0 μm. When immersed in an aqueous solution containing an oxidizing agent, the surface of the copper wiring surface is reduced to 0.01 to 1 by further immersion in an aqueous solution containing a reducing agent and reducing the copper oxide film. Processing is carried out so that the thickness becomes 0.0 μm. Furthermore, a metal selected from copper, tin, chromium, nickel, zinc, aluminum, cobalt, gold, platinum, silver, palladium or an alloy containing the metal is electrolessly plated, electroplated, substitution reaction, spray sprayed, applied. By such a method, the surface of the wiring surface is processed to have a Ra of 0.01 to 1.0 μm. A compound having a Si—O—Si bond is formed on the surface, followed by treatment with a solution containing at least one coupling agent or adhesion improver to form a very thin insulating film on the second wiring surface. To do.
次に、コア基板100表面及び第2の配線106b表面に、絶縁層104を形成する。絶縁層104の絶縁材料としては、前記したように熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できるが、熱硬化性材料を主成分とするのが好ましい。ワニス状の材料の場合、印刷やスピンコートで、またはフィルム状の絶縁材料の場合、ラミネートやプレスなどの手法を用いて絶縁層104を得ることができる。絶縁材料が熱硬化性材料を含む場合は、さらに加熱硬化させることが望ましい。
Next, the insulating
(工程e)
(工程e)は、図11(e)に示したように、前記絶縁層104に第2の層間接続用のIVH(バイアホール)108を形成する工程であり、バイアホールの形成手段としては、一般的なレーザ穴あけ装置を使用することができる。レーザ穴あけ機で用いられるレーザの種類はCO2レーザ、YAGレーザ、エキシマレーザ等を用いることができるが、CO2レーザが生産性及び穴品質の点で好ましい。また、IVH径が30μm未満の場合は、レーザ光を絞ることが可能なYAGレーザが適している。また、絶縁層104が有機溶剤等の薬液による化学エッチング加工が可能な材料の場合は、化学エッチングによってバイアホールを形成することもできる。
(Process e)
(Step e) is a step of forming a second interlayer connection IVH (via hole) 108 in the insulating
(工程f)
(工程f)は、図11(f)に示したように、前記第2のバイアホールが形成された絶縁層104上に、第3の配線106cを形成する工程である。またL/S=20μm/20μm以下の微細な配線を形成するプロセスとしては、前記したセミアディティブ法が好ましい。絶縁層104上に、蒸着またはめっきによる方法や金属箔を貼り合わせる方法などにより、シード層を形成する。次に、前述の方法で形成されたシード層上にめっきレジストを形成する。めっきレジストの形成方法としては、ワニス状のレジスト材料をスピンコータ、ディップコータ、コンマコータ、印刷等で形成した後、乾燥、硬化して形成することができる。また、フィルム状のレジスト材料をプレスやラミネートで接着することもできる。次に、露光波長を調整して露光し、現像することによって、断面形状が台形または三角形になるめっきレジスト像を形成する。次に、シード層を介して電気銅めっきにより配線を形成する。電気銅めっきにおいて、光沢剤と平滑剤を適宜に添加して、電流密度を調整することにより、配線のトップ部分を円弧状にすることができ、図6(d)に示すように0.1≦b/M<1かつ0.1≦y/t≦0.9にすることが可能となる。その後、めっきレジストを剥離し、最後にシード層をエッチング等により除去し、微細な配線が形成できる。配線のトップ部分を円弧状にするのは前述した電気銅めっきのみでなく、前述したシード層のエッチング時または配線形成後にソフトエッチング等を行うことでも可能である。
(Process f)
(Step f) is a step of forming the third wiring 106c on the insulating
(工程d)から(工程f)までを繰り返して、図11(g)に示すように絶縁層104を2層以上作製してもよい。この場合、最外の絶縁層104に形成された層間接続端子が、外部接続端子107となる。
By repeating steps (d) to (f), two or more
(工程g)
(工程g)は、図11(g)に示したように、外部接続端子以外の配線等を保護するための絶縁被覆109を形成する工程である。絶縁被覆材としては、ソルダレジストが一般的に用いられ、熱硬化型や紫外線硬化型のものが使用できるが、レジスト形状を精度良く仕上げることができる紫外線硬化型のものが好ましい。
(Process g)
(Step g) is a step of forming an insulating
(半導体チップ搭載基板の形状)
半導体チップ搭載基板22の形状は、特に問わないが、図12に示したようなフレーム形状にすることが好ましい。半導体チップ搭載基板の形状をこのようにすることで、半導体パッケージの組立てを効率よく行うことができる。以下、好ましいフレーム形状について詳細に説明する。
(Shape of semiconductor chip mounting substrate)
The shape of the semiconductor
図12に示したように、半導体パッケージ領域13(1個の半導体パッケージとなる部分)を行及び列に各々複数個等間隔で格子状に配置したブロック23を形成する。さらに、このようなブロックを複数個行及び列に形成する。図12では、2個のブロックしか記載していないが、必要に応じて、ブロックも格子状に配置してもよい。ここで、半導体パッケージ領域間のスペース部の幅は、50〜500μmが好ましく、100〜300μmがより好ましい。さらに、後に半導体パッケージを切断するときに使用するダイサーのブレード幅と同じにするのが最も好ましい。
As shown in FIG. 12, a
このように半導体パッケージ領域を配置することで、半導体チップ搭載基板の有効利用が可能になる。また、半導体チップ搭載基板の端部には、位置決めのマーク等11を形成することが好ましく、貫通穴によるピン穴であることがより好ましい。ピン穴の形状や配置は、形成方法や半導体パッケージの組立て装置に合うように選択すればよい。
By arranging the semiconductor package region in this way, the semiconductor chip mounting substrate can be effectively used. Further, a
さらに、前記半導体パッケージ領域間のスペース部や前記ブロックの外側には補強パターン24を形成することが好ましい。補強パターンは、別途作製し半導体チップ搭載基板と貼り合わせてもよいが、半導体パッケージ領域に形成される配線と同時に形成された金属パターンであることが好ましく、さらに、その表面には、配線と同様のニッケル、金などのめっきが施すか、絶縁被覆をすることがより好ましい。補強パターンが、このような金属の場合は、電気めっきの際のめっきリードとして利用することも可能である。また、ブロックの外側には、ダイサーで切断する際の切断位置合わせマーク25を形成することが好ましい。このようにして、フレーム形状の半導体チップ搭載基板を作製することができる。
Furthermore, it is preferable to form a reinforcing
(半導体パッケージ)
図7に、本発明のフリップチップタイプ半導体パッケージの実施形態の一例を断面模式図で示す。図7に示したように本発明の半導体パッケージは、上記本発明の半導体チップ搭載基板に、さらに半導体チップ111が搭載されているもので、半導体チップと半導体チップ接続端子とを接続バンプ112を用いてフリップチップ接続することによって電気的に接続して得ることができる。
(Semiconductor package)
FIG. 7 is a schematic sectional view showing an example of an embodiment of the flip chip type semiconductor package of the present invention. As shown in FIG. 7, the semiconductor package of the present invention is such that the semiconductor chip 111 is further mounted on the semiconductor chip mounting substrate of the present invention, and the connection bumps 112 are used to connect the semiconductor chip and the semiconductor chip connection terminals. Then, it can be obtained by electrical connection by flip-chip connection.
さらに、これらの半導体パッケージには、図示するように、半導体チップと半導体チップ搭載基板の間をアンダーフィル材113で封止することが好ましい。アンダーフィル材の熱膨張係数は、半導体チップ及びコア基板100の熱膨張係数と近似していることが好ましいがこれに限定したものではない。さらに好ましくは(半導体チップの熱膨張係数)≦(アンダーフィル材の熱膨張係数)≦(コア基板の熱膨張係数)である。さらに、半導体チップの搭載には異方導電性フィルム(ACF)や導電性粒子を含まない接着フィルム(NCF)を用いて行うこともできる。この場合は、アンダーフィル材で封止する必要がないため、より好ましい。さらに、半導体チップを搭載する際に超音波を併用すれば、電気的な接続が低温でしかも短時間で行えるため特に好ましい。
Further, in these semiconductor packages, it is preferable to seal between the semiconductor chip and the semiconductor chip mounting substrate with an underfill material 113 as shown in the figure. The thermal expansion coefficient of the underfill material is preferably close to the thermal expansion coefficient of the semiconductor chip and the
また、図8には、ワイヤボンドタイプ半導体パッケージの実施形態の断面図を示す。半導体チップの搭載には、一般のダイボンドペーストも使用できるが、ダイボンドフィルム117を用いるのがより好ましい。半導体チップと半導体チップ接続端子との電気的な接続は金ワイヤ115を用いたワイヤボンドで行うことができる。半導体チップの封止は、半導体用封止樹脂116をトランスファモールドで行うことができる。その場合、半導体チップの少なくともフェース面を半導体用封止樹脂で封止するが、封止領域は、必要な部分だけを封止しても良いが、図8のように半導体パッケージ領域全体を封止するのが、より好ましい。これは、半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載基板において、基板と封止樹脂を同時にダイサー等で切断する場合、特に有効な方法である。
FIG. 8 shows a cross-sectional view of an embodiment of a wire bond type semiconductor package. Although a general die bond paste can be used for mounting the semiconductor chip, it is more preferable to use a
また、マザーボードとの電気的な接続を行うために、外部接続端子には、例えば、はんだボール114を搭載することができる。はんだボールには、共晶はんだやPbフリーはんだを用いることができる。はんだボールを外部接続端子に固着する方法としては、N2リフロー装置を用いることができるが、これに限定したものではない。 For example, solder balls 114 can be mounted on the external connection terminals for electrical connection with the motherboard. For the solder balls, eutectic solder or Pb-free solder can be used. As a method for fixing the solder balls to the external connection terminals, an N 2 reflow device can be used, but the method is not limited to this.
半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載基板においては、最後に、ダイサー等を用いて個々の半導体パッケージに切断する。 In a semiconductor chip mounting substrate in which a plurality of semiconductor package regions are arranged in rows and columns, the semiconductor package region is finally cut into individual semiconductor packages using a dicer or the like.
次に、実施例を挙げて本発明を説明するが、本発明はこれら実施例に限定されるものではない。なお、耐電食性評価を行うことで比較例と比較するため、実施例および比較例の基板として、半導体チップ搭載用基板ではなく、耐電食性評価用基板を使用した。
(実施例1)
(工程a)
図13(a)に示すように、コア基板100として0.4mm厚のソーダガラス基板(熱膨張係数11ppm/℃)を用意して、絶縁層104を次のように形成した。すなわち、シアネ―トエステル系樹脂組成物の絶縁ワニスを用いて、スピンコート法で、条件1500rpmで、ガラス基板上に塗布し、厚み20μmの絶縁層104を形成した後、常温(25℃)から6℃/minの昇温速度で230℃まで加熱し、230℃で80分間保持することにより熱硬化し、15μmの絶縁層104を形成した。
Next, although an Example is given and this invention is demonstrated, this invention is not limited to these Examples. In addition, in order to compare with a comparative example by performing electrical corrosion resistance evaluation, the board | substrate for electrical corrosion resistance evaluation was used instead of the board | substrate for semiconductor chip mounting as a board | substrate of an Example and a comparative example.
Example 1
(Process a)
As shown in FIG. 13A, a 0.4 mm thick soda glass substrate (thermal expansion coefficient 11 ppm / ° C.) was prepared as the
(工程b)
図13(b)に示すように、第1の配線形成のために、スパッタリングにより、シード層となる下地金属Ni層20nm(不図示)を形成し、さらに薄膜銅層200nm(不図示)を形成した。スパッタリングは、日本真空技術株式会社製MLH−6315を用いて以下に示した条件1で行った。
条件1
(ニッケル)
電流:5.0A
電流:350V
アルゴン流量:35SCCM
圧力:5×10−3Torr(4.9×10−2Pa)
成膜速度:0.3nm/秒
(銅)
電流:3.5A
電圧:500V
アルゴン流量:35SCCM
圧力:5×10−3Torr(4.9×10−2Pa)
成膜速度:5nm/秒
(Process b)
As shown in FIG. 13B, for forming the first wiring, a base
(nickel)
Current: 5.0A
Current: 350V
Argon flow rate: 35 SCCM
Pressure: 5 × 10 −3 Torr (4.9 × 10 −2 Pa)
Deposition rate: 0.3 nm / second (copper)
Current: 3.5A
Voltage: 500V
Argon flow rate: 35 SCCM
Pressure: 5 × 10 −3 Torr (4.9 × 10 −2 Pa)
Deposition rate: 5 nm / second
次に、ポジ型のめっきレジストPMER P−LA900PM(東京応化工業株式会社製、商品名)を用いスピンコート法で、シード層上に、膜厚10μmのめっきレジスト層を形成した。1000mJ/cm2の条件で露光し、PMER現像液P−7Gを用いて23℃で6分間浸漬揺動し、図14(a)に示したように、真上から観察してL/S=14μm/6μmであり、断面形状が台形であるレジストパターンを形成した。その後、図14(b)に示したように、硫酸銅めっき液を用いてパターン電気銅めっきを約5μm行った。めっきレジストの剥離は、メチルエチルケトンを用いて室温(25℃)で1分間浸漬し除去した。シード層のクイックエッチングには、CPE−700(三菱瓦斯化学株式会社製、商品名)の5倍希釈液を用いて、30℃で30秒間浸漬揺動することにより、これらをエッチング除去し、図14(c)に示したように、真上から観察してL/S=10μm/10μmのくし型配線106を形成した。
Next, a 10 μm-thick plating resist layer was formed on the seed layer by spin coating using a positive type plating resist PMER P-LA900PM (trade name, manufactured by Tokyo Ohka Kogyo Co., Ltd.). Exposure is performed at 1000 mJ / cm 2 , and immersion rocking is performed for 6 minutes at 23 ° C. using PMER developer P-7G. As shown in FIG. 14A, L / S = A resist pattern having a trapezoidal cross section of 14 μm / 6 μm was formed. Then, as shown in FIG.14 (b), pattern electrolytic copper plating was performed about 5 micrometers using the copper sulfate plating solution. The plating resist was removed by dipping for 1 minute at room temperature (25 ° C.) using methyl ethyl ketone. For quick etching of the seed layer, a 5-fold diluted solution of CPE-700 (manufactured by Mitsubishi Gas Chemical Co., Ltd., trade name) is used for etching removal by immersing and shaking at 30 ° C. for 30 seconds. As shown in FIG. 14C, the comb-shaped
(工程c)
図13(c)に示すように、(工程b)で形成した配線106側の面に、シランカップリング剤処理をして配線表面にシランカップリング剤を含んだ皮膜(不図示)を形成した後、この後、(工程a)を再度繰り返し、絶縁層104をさらに一層形成し、図15に示すようなくし型配線106をもつ耐電食性評価用基板を作製した。
(Process c)
As shown in FIG. 13C, a film (not shown) containing a silane coupling agent was formed on the surface of the wiring by performing a silane coupling agent treatment on the surface of the
(比較例1)
(工程b)で、シード層を実施例と同様に形成した後、硫酸銅めっき液を用いてパネル電気銅めっきを約5μm行った。次にネガ型のエッチングレジストPMER N−HC40(東京応化工業株式会社製、商品名)を用いスピンコート法で、電気銅めっき上に膜厚3μmのエッチングレジスト層を形成した。100mJ/cm2の条件で露光し、PMER現像液N−A5を用いて23℃で2分間浸漬揺動し、図16(a)に示したように、真上から観察してL/S=12μm/8μmのエッチングレジスト120を形成した。その後、図16(b)に示したように、塩化第二鉄エッチング液を用いて電気銅めっき121をエッチングしてから、PMER剥離液NSに60℃、1分間浸漬してエッチングレジスト120を除去して、図16(c)に示したように、真上から観察してL/S=10μm/10μmのくし型配線106を形成した。それ以外の工程は、実施例1と同様にして図15に示すような、くし型配線106をもつ耐電食性評価用基板を作製した。
(Comparative Example 1)
After forming the seed layer in the same manner as in the example in (Step b), panel electrolytic copper plating was performed using a copper sulfate plating solution by about 5 μm. Next, an etching resist layer having a thickness of 3 μm was formed on the electrolytic copper plating by spin coating using a negative etching resist PMER N-HC40 (trade name, manufactured by Tokyo Ohka Kogyo Co., Ltd.). Exposure was performed at 100 mJ / cm 2 , and immersion rocking was performed for 2 minutes at 23 ° C. using PMER developer N-A5. As shown in FIG. 16A, L / S = An etching resist 120 of 12 μm / 8 μm was formed. Thereafter, as shown in FIG. 16B, after etching the electrolytic copper plating 121 using a ferric chloride etching solution, the etching resist 120 is removed by dipping in the PMER stripping solution NS at 60 ° C. for 1 minute. Then, as shown in FIG. 16C, the comb-shaped
以上のように作製した実施例1、比較例1の各1個の耐電食性評価用基板のサンプルを切断してから、配線106の断面を観察して配線の寸法測定を行うとともに、実施例1、比較例1の各22個のサンプルを使用して、配線106間の耐電食性試験を行った。耐電食性試験の試験条件は85℃/85%RH、DC5V印加とし、100時間ごとにサンプルを取り出して絶縁抵抗値を測定し、109Ω以下をNGとした。耐電食性試験の結果を表1に示した。また図3に配線106の断面形状を示した。図3(a)が、実施例1であり、図3(b)が、比較例1である。表2に、配線106の寸法測定結果を示した。
After cutting the sample of each of the electric corrosion resistance evaluation substrates of Example 1 and Comparative Example 1 manufactured as described above, the cross-section of the
表2に示したように実施例1、比較例1ともに最大配線幅Mは10μmであったが、実施例1の配線形状はb/M=0.6、y/t=0.6の円弧状であったのに対し、比較例1の配線形状はb/M=1、y/t=0の台形状であった。耐電食性試験結果は、実施例1では問題なかったが、比較例1では試験時間の経過とともにNG数が増加した。 As shown in Table 2, the maximum wiring width M was 10 μm in both Example 1 and Comparative Example 1, but the wiring shape in Example 1 was a circle of b / M = 0.6 and y / t = 0.6. In contrast to the arc shape, the wiring shape of Comparative Example 1 was a trapezoidal shape of b / M = 1 and y / t = 0. The results of the electric corrosion resistance test were not problematic in Example 1, but in Comparative Example 1, the number of NG increased with the passage of test time.
a.配線のトップ幅
b.配線のボトム幅
α.配線の最小角
β.配線の実質的な角
t.配線のボトムからトップまでの配線高さ
y.配線のボトムから最大配線幅までの高さ
M.配線の最大配線幅
m.配線の最小配線幅
L.配線のライン幅
S.配線のスペース幅
11.位置決めマーク(位置合わせ用ガイド穴)
13.半導体パッケージ領域
14.ダイボンドフィルム接着領域(フリップチップタイプ)
15.半導体チップ搭載領域(フリップチップタイプ)
16.半導体チップ接続端子
17.ダイボンドフィルム接着領域(ワイヤボンドタイプ)
18.半導体チップ搭載領域(ワイヤボンドタイプ)
19.外部接続端子
20.展開配線
21.ダミーパターン
22.半導体チップ搭載基板
23.ブロック
24.補強パターン
25.切断位置合わせマーク
100 コア基板
101 第1の層間接続端子
102 第1の層間接続用IVH(バイアホール)
103 第2の層間接続端子
104 絶縁層(ビルドアップ層)
105 第3の層間接続用IVH(バイアホール)
106 配線(くし型配線)
106a 第1の配線
106b 第2の配線
106c 第3の配線
107 外部接続端子
108 第2の層間接続用IVH(バイアホール)
109 絶縁被覆(ソルダレジスト)
111 半導体チップ
112 接続バンプ
113 アンダーフィル材
114 はんだボール
115 金ワイヤ
116 半導体用封止樹脂
117 ダイボンドフィルム
118 めっきレジスト
119 配線のトップ部分
120 エッチングレジスト
121 電気銅めっき
a. Top width of wiring b. Bottom width of wiring α. Minimum angle of wiring β. Substantial angle of wiring t. Wiring height from bottom to top of wiring y. Height from the bottom of the wiring to the maximum wiring width Maximum wiring width of wiring m. Minimum wiring width of wiring L.
13.
15. Semiconductor chip mounting area (flip chip type)
16. Semiconductor
18. Semiconductor chip mounting area (wire bond type)
19.
103 Second
105 Third layer connection IVH (via hole)
106 Wiring (comb type wiring)
106a 1st wiring 106b 2nd wiring 106c
109 Insulation coating (solder resist)
111 Semiconductor chip 112 Connection bump 113 Underfill material 114
Claims (8)
The method for manufacturing a wiring board according to any one of claims 4 to 7, wherein the step of forming the wiring is a step of forming the wiring by plating.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005006256A JP4609074B2 (en) | 2005-01-13 | 2005-01-13 | Wiring board and method of manufacturing wiring board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005006256A JP4609074B2 (en) | 2005-01-13 | 2005-01-13 | Wiring board and method of manufacturing wiring board |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006196656A true JP2006196656A (en) | 2006-07-27 |
JP4609074B2 JP4609074B2 (en) | 2011-01-12 |
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ID=36802495
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005006256A Expired - Fee Related JP4609074B2 (en) | 2005-01-13 | 2005-01-13 | Wiring board and method of manufacturing wiring board |
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Country | Link |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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RD03 | Notification of appointment of power of attorney |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
S531 | Written request for registration of change of domicile |
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|
S533 | Written request for registration of change of name |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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