JP2006171080A

JP2006171080A - Circuit board and liquid crystal display device

Info

Publication number: JP2006171080A
Application number: JP2004359766A
Authority: JP
Inventors: Masahiro Tada; 正浩多田
Original assignee: Toshiba Matsushita Display Technology Co Ltd
Current assignee: Japan Display Central Inc
Priority date: 2004-12-13
Filing date: 2004-12-13
Publication date: 2006-06-29

Abstract

<P>PROBLEM TO BE SOLVED: To provide an array board capable of always applying the necessary and sufficient minimum voltage for the operation to a driver circuit. <P>SOLUTION: A delay in the operation of the driver circuit 6 is detected and judged by a delay detection circuit 11. The power supply voltage to the driver circuit is selected by a power supply selection circuit 12 on the basis of the delay in the operation of the driver circuit 6 determined by the delay detection circuit 11. The necessary and sufficient minimum voltage for the operation of the driver circuit 6 can be always applied to the driver circuit 6 from the power supply selection circuit 12. The delay time of the driver circuit 6 can be kept constant. The generation of malfunction due to the delay in the operation of the driver circuit 6 is prevented. The increase in the power consumption arising from the use of the power supply voltage beyond the necessity or degradation of an element is prevented. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、透光性基板上に複数のスイッチング素子が設けられた回路基板および液晶表示装置に関する。 The present invention relates to a circuit board and a liquid crystal display device in which a plurality of switching elements are provided on a translucent substrate.

近年、例えばポリシリコンなどの多結晶シリコンや、アモルファスシリコンなどの非結晶シリコンは、ＣＶＤ（Chemical Vapor Deposition）法などによって、絶縁基板上に製膜が可能であることから、液晶表示装置への応用がなされている。 In recent years, for example, polycrystalline silicon such as polysilicon, and amorphous silicon such as amorphous silicon can be formed on an insulating substrate by CVD (Chemical Vapor Deposition) method. Has been made.

そして、この種の液晶表示装置は、この液晶表示装置の表示部である画素部用のスイッチング素子としての応用を始め、この種のスイッチング素子に多結晶シリコンを用いたものについては、さらに画素部用のスイッチング素子を動作させるドライバ回路への応用や、有機ＥＬ表示素子への応用が実用化されている（例えば、特許文献１参照。）。特に、このドライバ回路においては、消費電力の低減のために、駆動電圧を低下させる必要がある。
特開２００４−１４６０８２号公報 And this type of liquid crystal display device has begun to be applied as a switching element for a pixel portion which is a display portion of this liquid crystal display device. Application to a driver circuit that operates a switching element for use and application to an organic EL display element have been put into practical use (for example, see Patent Document 1). In particular, in this driver circuit, it is necessary to reduce the drive voltage in order to reduce power consumption.
JP 2004-146082 A

しかしながら、上述の液晶表示装置のドライバ回路を所定の周波数で駆動させるためには、このドライバ回路を構成するスイッチング素子にある一定以上の駆動電流を供給する必要がある。ところが、これらスイッチング素子の駆動電流は、電源電圧の低下や、温度の低下、素子の経時劣化などによって低下してしまい、また、これらスイッチング素子にはばらつきがある。 However, in order to drive the driver circuit of the above-described liquid crystal display device at a predetermined frequency, it is necessary to supply a certain or higher driving current to the switching elements constituting the driver circuit. However, the drive currents of these switching elements are decreased due to a decrease in power supply voltage, a decrease in temperature, deterioration with time of the elements, and the like, and these switching elements vary.

したがって、このような要因を加味し、ドライバ回路に対しては、駆動のために最小限必要な電圧よりも高めに電源電圧設定している。特に、このドライバ回路のスイッチング素子として多結晶シリコンを用いた場合には、このドライバ回路のスイッチング素子として結晶シリコンを用いた場合に比べ、素子特性のばらつきが大きく、温度変化に対する特性変動が大きいため、必要以上に消費電力が高くなってしまうという問題を有している。 Therefore, in consideration of these factors, the power supply voltage is set higher than the minimum voltage required for driving the driver circuit. In particular, when polycrystalline silicon is used as the switching element of this driver circuit, variation in element characteristics is large and characteristic variation with respect to temperature changes is larger than when crystalline silicon is used as the switching element of this driver circuit. There is a problem that power consumption becomes higher than necessary.

本発明は、このような点に鑑みなされたもので、動作に必要十分な最低限の電圧を常にドライバ回路に印加できる回路基板および液晶表示装置を提供することを目的とする。 The present invention has been made in view of these points, and an object of the present invention is to provide a circuit board and a liquid crystal display device that can always apply a minimum voltage necessary and sufficient for operation to a driver circuit.

本発明は、絶縁基板と、この絶縁基板上にマトリクス状に配設された複数のスイッチング素子と、これら複数のスイッチング素子を駆動させるドライバ回路と、このドライバ回路の動作の遅延が一定時間以上かを判断する遅延検出回路と、この遅延検出回路にて判断した前記ドライバ回路の動作の遅延に基づいて前記ドライバ回路への電源電圧を選択する電源選択回路や、遅延検出回路にて判断した前記ドライバ回路の動作の遅延に基づいて前記ドライバ回路への電源電圧を可変する可変電圧電源回路を具備したものである。 The present invention relates to an insulating substrate, a plurality of switching elements arranged in a matrix on the insulating substrate, a driver circuit for driving the plurality of switching elements, and a delay of operation of the driver circuit over a predetermined time. A delay detection circuit that determines the power supply voltage, a power supply selection circuit that selects a power supply voltage to the driver circuit based on a delay in the operation of the driver circuit determined by the delay detection circuit, and the driver that is determined by the delay detection circuit A variable voltage power supply circuit that varies a power supply voltage to the driver circuit based on a delay in the operation of the circuit is provided.

そして、絶縁基板上にマトリクス状に配設された複数のスイッチング素子を駆動させるドライバ回路の動作の遅延が一定時間以上かを遅延検出回路で判断し、この遅延検出回路にて判断したドライバ回路の動作の遅延に基づいて、ドライバ回路への電源電圧を電源選択回路にて選択したり、このドライバ回路への電源電圧を可変電圧電源回路にて可変したりするので、動作に必要十分な最低限の電圧を常にドライバ回路に印加できる。 Then, the delay detection circuit determines whether or not the delay of the operation of the driver circuit that drives the plurality of switching elements arranged in a matrix on the insulating substrate is longer than a certain time, and the driver circuit determined by the delay detection circuit Based on the operation delay, the power supply voltage to the driver circuit is selected by the power supply selection circuit, and the power supply voltage to this driver circuit is made variable by the variable voltage power supply circuit. Can always be applied to the driver circuit.

本発明によれば、ドライバ回路の動作の遅延が一定時間以上かを遅延検出回路で判断し、この遅延検出回路にて判断したドライバ回路の動作の遅延に基づいて、ドライバ回路への電源電圧を電源選択回路にて選択したり、このドライバ回路への電源電圧を可変電圧電源回路にて可変したりするので、動作に必要十分な最低限の電圧を常にドライバ回路に印加できる。 According to the present invention, the delay detection circuit determines whether the delay of the operation of the driver circuit is a predetermined time or more, and the power supply voltage to the driver circuit is determined based on the delay of the operation of the driver circuit determined by the delay detection circuit. Since the selection is made by the power supply selection circuit or the power supply voltage to the driver circuit is made variable by the variable voltage power supply circuit, the minimum voltage necessary and sufficient for the operation can always be applied to the driver circuit.

以下、本発明の液晶表示装置の第１の実施の形態の構成を図面を参照して説明する。 The configuration of the first embodiment of the liquid crystal display device of the present invention will be described below with reference to the drawings.

図１において、１は平面表示装置としての液晶表示装置であり、この液晶表示装置１は、薄膜トランジスタ（Thin Film Transistor:ＴＦＴ）方式の液晶表示素子としての液晶パネルである。そして、この液晶表示装置１は、回路基板としての電極基板であるアレイ基板２を備えている。このアレイ基板２は、トランジスタ回路であって、略透明な絶縁基板としての透光性基板であるガラス基板３を有している。このガラス基板３は、縦方向に長手方向を有する細長矩形平板状に形成されている。そして、このガラス基板３の一主面である表面上には、画像表示領域としての矩形状の液晶表示エリア４が形成されている。この液晶表示エリア４は、ガラス基板３の横方向に沿った幅寸法より小さな幅寸法を有する略正方形状に形成されている。そして、この液晶表示エリア４は、液晶表示が可能な領域であって、ガラス基板３の長手方向の一端寄りの位置に設けられている。 In FIG. 1, reference numeral 1 denotes a liquid crystal display device as a flat display device, and the liquid crystal display device 1 is a liquid crystal panel as a thin film transistor (TFT) type liquid crystal display element. The liquid crystal display device 1 includes an array substrate 2 that is an electrode substrate as a circuit substrate. The array substrate 2 is a transistor circuit and has a glass substrate 3 which is a light-transmitting substrate as a substantially transparent insulating substrate. The glass substrate 3 is formed in an elongated rectangular flat plate shape having a longitudinal direction in the longitudinal direction. A rectangular liquid crystal display area 4 as an image display area is formed on the surface that is one main surface of the glass substrate 3. The liquid crystal display area 4 is formed in a substantially square shape having a width dimension smaller than the width dimension along the horizontal direction of the glass substrate 3. The liquid crystal display area 4 is an area where liquid crystal display is possible, and is provided at a position near one end in the longitudinal direction of the glass substrate 3.

さらに、この液晶表示エリア４には、複数のスイッチング素子として薄膜トランジスタ５が設けられている。これら薄膜トランジスタ５は、液晶表示エリア４の縦方向および横方向のそれぞれに沿ったマトリクス状に設けられている。そして、これら薄膜トランジスタ５は、多結晶シリコンを活性層に用いた薄膜トランジスタ回路である。さらに、これら薄膜トランジスタ５のそれぞれのドレイン電極は、液晶表示エリア４にマトリクス状に設けられている図示しない画素電極に電気的に接続されている。 Further, the liquid crystal display area 4 is provided with thin film transistors 5 as a plurality of switching elements. The thin film transistors 5 are provided in a matrix along the vertical direction and the horizontal direction of the liquid crystal display area 4. These thin film transistors 5 are thin film transistor circuits using polycrystalline silicon as an active layer. Further, the drain electrodes of these thin film transistors 5 are electrically connected to pixel electrodes (not shown) provided in a matrix in the liquid crystal display area 4.

一方、ガラス基板３上には、液晶表示用のドライバ回路６が取り付けられている。このドライバ回路６は、表示素子用であって、液晶表示エリア４より上側のガラス基板３上に取り付けられている。そして、このドライバ回路６は、液晶表示エリア４の幅寸法に略等しい長手寸法を有する細長矩形状に形成されている。さらに、このドライバ回路６は、液晶表示エリア４の幅方向に長手方向を沿わせつつ、この液晶表示エリア４の上端縁に下端縁を平行に沿わせた状態で取り付けられている。また、このドライバ回路６は、液晶表示エリア４に設けられている各薄膜トランジスタ５を駆動させる駆動回路である。さらに、このドライバ回路６には、複数本、例えば４本の配線７を介して外部信号源８が電気的に接続されている。この外部信号源８は、ガラス基板３の外側に設けられている。 On the other hand, a driver circuit 6 for liquid crystal display is attached on the glass substrate 3. The driver circuit 6 is for a display element and is mounted on the glass substrate 3 above the liquid crystal display area 4. The driver circuit 6 is formed in an elongated rectangular shape having a longitudinal dimension substantially equal to the width dimension of the liquid crystal display area 4. Further, the driver circuit 6 is attached in a state where the lower end edge is parallel to the upper end edge of the liquid crystal display area 4 along the longitudinal direction in the width direction of the liquid crystal display area 4. The driver circuit 6 is a drive circuit that drives each thin film transistor 5 provided in the liquid crystal display area 4. Furthermore, an external signal source 8 is electrically connected to the driver circuit 6 via a plurality of, for example, four wires 7. The external signal source 8 is provided outside the glass substrate 3.

そして、このドライバ回路６よりもガラス基板３の長手方向の一端側には、このドライバ回路６の動作の遅延が一定時間以上かを判断する遅延検出回路11と、この遅延検出回路11にて判断したドライバ回路６の動作の遅延に基づいて電源電圧を選択する電源選択回路12とが取り付けられている。 A delay detection circuit 11 for determining whether or not the delay of the operation of the driver circuit 6 is longer than a predetermined time is provided on one end side in the longitudinal direction of the glass substrate 3 from the driver circuit 6. A power supply selection circuit 12 for selecting a power supply voltage based on the operation delay of the driver circuit 6 is attached.

ここで、遅延検出回路11は、ガラス基板３の横方向に沿った長手方向を有する細長矩形状に形成されており、このガラス基板３の幅方向の略中央部に設けられている。そして、この遅延検出回路11の入力側がドライバ回路６の出力側に電気的に接続されている。すなわち、この遅延検出回路11は、ドライバ回路６の動作の遅延が一定時間以上か否かを判定し、このドライバ回路６の動作の遅延時間が一定時間以上となった場合に、より電圧の高い電圧源を電源選択回路12で選択して、このドライバ回路６の動作の遅延時間を減少させる。逆に、この遅延検出回路11は、ドライバ回路６の動作の遅延時間が一定時間以下となった場合に、より電圧の低い電圧源を電源選択回路12で選択して、このドライバ回路６の動作の遅延時間を増加させる。言い換えると、この遅延検出回路11は、ドライバ回路６の出力を随時モニタし、電源選択回路12にて電源電圧を選択するフィードバックシステムを有している。 Here, the delay detection circuit 11 is formed in an elongated rectangular shape having a longitudinal direction along the horizontal direction of the glass substrate 3, and is provided at a substantially central portion in the width direction of the glass substrate 3. The input side of the delay detection circuit 11 is electrically connected to the output side of the driver circuit 6. That is, the delay detection circuit 11 determines whether or not the delay of the operation of the driver circuit 6 is longer than a certain time, and when the delay time of the operation of the driver circuit 6 becomes longer than a certain time, the voltage is higher. The voltage source is selected by the power source selection circuit 12, and the delay time of the operation of the driver circuit 6 is reduced. On the contrary, the delay detection circuit 11 selects a voltage source having a lower voltage by the power source selection circuit 12 when the delay time of the operation of the driver circuit 6 becomes a predetermined time or less, and operates the driver circuit 6. Increase the delay time. In other words, the delay detection circuit 11 has a feedback system that monitors the output of the driver circuit 6 as needed and selects the power supply voltage by the power supply selection circuit 12.

また、電源選択回路12は、ガラス基板３の横方向に沿った長手方向を有する細長矩形状に形成されている。そして、この電源選択回路12は、遅延検出回路11よりガラス基板３の幅方向の一側寄りに取り付けられている。そして、この電源選択回路12は、この電源選択回路12の入力側が遅延検出回路11の出力側に電気的に接続されているとともに、ドライバ回路６に電気的に接続されている。また、この電源選択回路12は、ガラス基板３の外側に設けられている外部電源13に複数本、例えば４本の配線14を介して電気的に接続されている。 The power source selection circuit 12 is formed in an elongated rectangular shape having a longitudinal direction along the lateral direction of the glass substrate 3. The power source selection circuit 12 is attached to one side of the glass substrate 3 in the width direction from the delay detection circuit 11. The power supply selection circuit 12 is electrically connected to the driver circuit 6 while the input side of the power supply selection circuit 12 is electrically connected to the output side of the delay detection circuit 11. The power source selection circuit 12 is electrically connected to an external power source 13 provided outside the glass substrate 3 via a plurality of, for example, four wires 14.

一方、アレイ基板２の液晶表示エリア４に対向して矩形平板状の図示しない対向基板が取り付けられている。そして、この対向基板とアレイ基板２の液晶表示エリア４との間には、液晶が介挿されて封止されて光変調層としての図示しない液晶層が形成されている。 On the other hand, a rectangular flat plate-like counter substrate (not shown) is attached to face the liquid crystal display area 4 of the array substrate 2. A liquid crystal layer (not shown) as a light modulation layer is formed between the counter substrate and the liquid crystal display area 4 of the array substrate 2 by interposing and sealing the liquid crystal.

次に、上記第１の実施の形態の作用効果を説明する。 Next, the function and effect of the first embodiment will be described.

まず、ドライバ回路６にて液晶表示エリア４の各薄膜トランジスタ５を駆動させて液晶表示させる。 First, the driver circuit 6 drives each thin film transistor 5 in the liquid crystal display area 4 to display a liquid crystal.

この状態で、このドライバ回路６の動作の遅延を遅延検出回路11で一定時間以上か否かを判定する。 In this state, the delay detection circuit 11 determines whether or not the delay of the operation of the driver circuit 6 is longer than a predetermined time.

このとき、この遅延検出回路11にてドライバ回路６の動作の遅延時間が一定時間以上と判断した場合には、より電圧の高い電圧源を電源選択回路12にて選択して、このより電圧の高い電圧源をドライバ回路６へと供給して、このドライバ回路６の動作の遅延時間を減少させる。 At this time, when the delay detection circuit 11 determines that the delay time of the operation of the driver circuit 6 is a predetermined time or more, the power source selection circuit 12 selects a voltage source having a higher voltage, A high voltage source is supplied to the driver circuit 6 to reduce the delay time of the operation of the driver circuit 6.

逆に、この遅延検出回路11にてドライバ回路６の動作の遅延時間が一定時間以下と判断した場合には、より電圧の低い電圧源を電源選択回路12にて選択して、このより電圧の低い電圧源をドライバ回路６へと供給して、このドライバ回路６の動作の遅延時間を増加させる。 On the contrary, when the delay detection circuit 11 determines that the delay time of the operation of the driver circuit 6 is equal to or less than a predetermined time, the power source selection circuit 12 selects a voltage source having a lower voltage, A low voltage source is supplied to the driver circuit 6 to increase the delay time of the operation of the driver circuit 6.

上述したように、上記第１の実施の形態によれば、ドライバ回路６の動作の遅延を遅延検出回路11にて検出して判断することによって、このドライバ回路６の遅延時間を一定に保つことができるから、このドライバ回路６の動作に必要十分な最低限の電圧を常にドライバ回路６に印加できる。よって、このドライバ回路６の動作の遅延による誤動作の発生を防止できるとともに、必要以上に電源電圧を使うことによって発生する消費電力の増加や素子の劣化を防止できる。 As described above, according to the first embodiment, the delay time of the driver circuit 6 is kept constant by detecting and determining the delay of the operation of the driver circuit 6 by the delay detection circuit 11. Therefore, the minimum voltage necessary and sufficient for the operation of the driver circuit 6 can always be applied to the driver circuit 6. Therefore, it is possible to prevent the malfunction due to the delay of the operation of the driver circuit 6, and it is possible to prevent the increase in power consumption and the deterioration of the element caused by using the power supply voltage more than necessary.

次に、図２に示す第２の実施の形態のように、電源選択回路12の代わりとして、ドライバ回路６の動作に必要最小限の電圧を印加して供給する内部電源回路としての可変電圧電源回路16を内蔵させて取り付けることもできる。この可変電圧電源回路16は、少なくとも可変可能な電源を出力する電源である。言い換えると、この可変電圧電源回路16は、遅延検出回路11にて判断したドライバ回路６の動作の遅延に基づいて、このドライバ回路６への電源電圧を選択する。さらに、この可変電圧電源回路16は、ガラス基板３の外側に設けられている外部電源13に１本の配線14を介して電気的に接続されている。 Next, as in the second embodiment shown in FIG. 2, a variable voltage power supply as an internal power supply circuit that supplies and supplies a minimum voltage necessary for the operation of the driver circuit 6 instead of the power supply selection circuit 12 The circuit 16 can be built in and attached. The variable voltage power supply circuit 16 is a power supply that outputs at least a variable power supply. In other words, the variable voltage power supply circuit 16 selects a power supply voltage to the driver circuit 6 based on the operation delay of the driver circuit 6 determined by the delay detection circuit 11. Further, the variable voltage power supply circuit 16 is electrically connected to an external power supply 13 provided outside the glass substrate 3 through a single wiring 14.

この結果、ドライバ回路６の動作の遅延を遅延検出回路11にて検出して判断して、可変電圧電源回路16にてドライバ回路６に供給する電圧源を可変して、このドライバ回路６の動作に必要最小限の電圧とすることによって、このドライバ回路６の遅延時間を一定に保つことができるから、上記第１の実施の形態と同様の作用効果を奏することができる。 As a result, the delay of the operation of the driver circuit 6 is detected and judged by the delay detection circuit 11, and the voltage source supplied to the driver circuit 6 is varied by the variable voltage power supply circuit 16 so that the operation of the driver circuit 6 is performed. Since the delay time of the driver circuit 6 can be kept constant by setting the minimum necessary voltage, it is possible to achieve the same effects as the first embodiment.

また、図３に示す第３の実施の形態のように、ドライバ回路６を複数、例えば３個に分割してユニット化し、これらユニット化されたドライバ回路６ごとにガラス基板３上に設置させることもできる。これらユニット化されたドライバ回路６は相互に電気的に接続されている。また、遅延検出回路11や可変電圧電源回路16のそれぞれを、ユニット化させたドライバ回路６に対応させて、複数、例えば３個ずつに分解してユニット化し、これらユニット化された遅延検出回路11および可変電圧電源回路16ごとにガラス基板３上に設置させる。さらに、これらユニット化された遅延検出回路11および可変電圧電源回路16は、相互に電気的に接続されている。 Further, as in the third embodiment shown in FIG. 3, the driver circuit 6 is divided into a plurality of, for example, three units to be unitized, and each unitized driver circuit 6 is installed on the glass substrate 3. You can also. These unitized driver circuits 6 are electrically connected to each other. Each of the delay detection circuit 11 and the variable voltage power supply circuit 16 is divided into a plurality of units, for example, three units, corresponding to the unitized driver circuit 6, and the unitized delay detection circuit 11 is divided into units. Each variable voltage power supply circuit 16 is installed on the glass substrate 3. Further, the unitized delay detection circuit 11 and variable voltage power supply circuit 16 are electrically connected to each other.

この結果、遅延検出回路11および可変電圧電源回路16のそれぞれに素子特性の分布や回路密度の構成の分布がある場合であっても、ドライバ回路６をユニット化するとともに、このドライバ回路６に対応させて遅延検出回路11および可変電圧電源回路16のそれぞれをユニット化することによって、これら遅延検出回路11および可変電圧電源回路16の素子特性の分布や回路密度の構成の分布にて生じる誤動作の発生をより確実に防止でき、ドライバ回路６の消費電力の増加や素子の劣化をより確実に防止できる。 As a result, even if each of the delay detection circuit 11 and the variable voltage power supply circuit 16 has a distribution of element characteristics and a distribution of circuit density, the driver circuit 6 is unitized and is compatible with the driver circuit 6. By making the delay detection circuit 11 and the variable voltage power supply circuit 16 as a unit, the occurrence of malfunctions caused by the distribution of element characteristics and circuit density configuration of the delay detection circuit 11 and the variable voltage power supply circuit 16 Can be prevented more reliably, and an increase in power consumption of the driver circuit 6 and deterioration of the elements can be more reliably prevented.

さらに、図４に示す第４の実施の形態のように、外部信号源８とドライバ回路６とを電気的に接続させる配線７と遅延検出回路11との間に、ドライバ回路６と同等に構成されたダミー回路18を取り付けることもできる。このダミー回路18は、ドライバ回路６と同等の設計ルールにて設計され、このドライバ回路６の動作と同じ動作をするように構成されている。また、このダミー回路18は、入力側が配線７に電気的に接続されており、出力側が遅延検出回路11の入力側に電気的に接続されている。そして、このダミー回路18は、液晶表示エリア４での液晶表示に直接寄与しない回路であって、ドライバ回路６とは別途に設けられている。さらに、このダミー回路18は、ドライバ回路６と同様の駆動方法で駆動され、このダミー回路18の動作の遅延が遅延検出回路11にて検出されて判断される。 Further, as in the fourth embodiment shown in FIG. 4, a configuration equivalent to that of the driver circuit 6 is provided between the wiring 7 for electrically connecting the external signal source 8 and the driver circuit 6 and the delay detection circuit 11. A dummy circuit 18 can be attached. The dummy circuit 18 is designed according to a design rule equivalent to that of the driver circuit 6 and is configured to perform the same operation as that of the driver circuit 6. The dummy circuit 18 has an input side electrically connected to the wiring 7 and an output side electrically connected to the input side of the delay detection circuit 11. The dummy circuit 18 is a circuit that does not directly contribute to the liquid crystal display in the liquid crystal display area 4, and is provided separately from the driver circuit 6. Further, the dummy circuit 18 is driven by the same driving method as that of the driver circuit 6, and the delay of the operation of the dummy circuit 18 is detected and judged by the delay detection circuit 11.

この結果、ガラス基板３上のドライバ回路６の近傍に遅延検出回路11を設置するための十分な領域がない場合であっても、このドライバ回路６と同等に動作するダミー回路18をドライバ回路６の近傍のガラス基板３上に設置する。よって、このドライバ回路６の動作の遅延の代わりに、ダミー回路18の動作の遅延を遅延検出回路11にて判断することによって、このドライバ回路６の動作の遅延を判断できる。また、遅延検出回路11によるドライバ回路６の周波数特性の変化や遅延などの発生を防止できる。 As a result, even if there is not a sufficient area for installing the delay detection circuit 11 in the vicinity of the driver circuit 6 on the glass substrate 3, the dummy circuit 18 that operates in the same manner as the driver circuit 6 is replaced with the driver circuit 6. Is placed on the glass substrate 3 in the vicinity of. Therefore, the delay of the operation of the driver circuit 6 can be determined by determining the delay of the operation of the dummy circuit 18 by the delay detection circuit 11 instead of the delay of the operation of the driver circuit 6. In addition, it is possible to prevent the delay detection circuit 11 from changing the frequency characteristics of the driver circuit 6 or generating a delay.

また、図５ないし図８に示す第５の実施の形態のように、排他的論理和回路21、３個のインバータ22,23,24、抵抗25および容量26にて遅延検出回路11を構成することもできる。そして、排他的論理和回路21は、一対の入力部としての入力端子31,32と一つの出力部としての出力端子33と有しており、これら一対の入力端子31,32のうちの一方の入力端子31が内部クロックであるドライバ回路６の出力側の信号端子に電気的に接続されている。 Further, as in the fifth embodiment shown in FIGS. 5 to 8, the delay detection circuit 11 is configured by the exclusive OR circuit 21, the three inverters 22, 23, 24, the resistor 25 and the capacitor 26. You can also. The exclusive OR circuit 21 has input terminals 31 and 32 as a pair of input units and an output terminal 33 as one output unit, and one of the pair of input terminals 31 and 32 is included. The input terminal 31 is electrically connected to a signal terminal on the output side of the driver circuit 6 which is an internal clock.

さらに、この排他的論理和回路21の他方の入力端子32は、偶数個、例えば２個のインバータ22,23が互いに直列に電気的に接続されて構成された遅延回路としてのインバータ回路である遅延素子34の出力側に電気的に接続されている。この遅延素子34の入力側は、ドライバ回路６の出力側の同一の信号端子に電気的に接続されている。そして、この遅延素子34は、排他的論理和回路21の入力段にあるから、入力に対して位相がずれるため、信号の立ち上がりと立ち下がりで２つのピーク波形が出力される。 Further, the other input terminal 32 of the exclusive OR circuit 21 is an inverter circuit as a delay circuit constituted by an even number, for example, two inverters 22 and 23 electrically connected in series with each other. It is electrically connected to the output side of the element 34. The input side of the delay element 34 is electrically connected to the same signal terminal on the output side of the driver circuit 6. Since the delay element 34 is in the input stage of the exclusive OR circuit 21, the phase is shifted with respect to the input, so that two peak waveforms are output at the rise and fall of the signal.

また、排他的論理和回路21の出力端子33には、順に抵抗25と容量26とが直列に接続されており、この容量26が接地されている。言い換えると、この排他的論理和回路21の出力端子33と容量26との間に抵抗25が電気的に接続されている。ここで、これら排他的論理和回路21、抵抗25および容量26によってローパスフィルタ35が構成されている。また、これら抵抗25と容量26との間の接点には、インバータ24の入力側が電気的に接続されている。このインバータ24は、抵抗25と容量26との間の接点を入力としている。さらに、このインバータ24の出力側は、可変電圧電源回路16の入力側に電気的に接続されている。ここで、このインバータ24は、ドライバ回路６の一部であってもよく、このドライバ回路６と同等の設計ルールで構成されこのドライバ回路６とは別の同等回路18などであってもよい。 In addition, a resistor 25 and a capacitor 26 are connected in series to the output terminal 33 of the exclusive OR circuit 21, and the capacitor 26 is grounded. In other words, the resistor 25 is electrically connected between the output terminal 33 of the exclusive OR circuit 21 and the capacitor 26. Here, the exclusive OR circuit 21, the resistor 25, and the capacitor 26 constitute a low-pass filter 35. Further, the input side of the inverter 24 is electrically connected to the contact between the resistor 25 and the capacitor 26. The inverter 24 has a contact between the resistor 25 and the capacitor 26 as an input. Further, the output side of the inverter 24 is electrically connected to the input side of the variable voltage power supply circuit 16. Here, the inverter 24 may be a part of the driver circuit 6 or may be an equivalent circuit 18 that is configured according to a design rule equivalent to the driver circuit 6 and is different from the driver circuit 6.

次に、上記第５の実施の形態の作用効果について説明する。 Next, the function and effect of the fifth embodiment will be described.

まず、ドライバ回路６の電流駆動能力が十分高い場合は、遅延素子34の各インバータ22,23による動作の遅延が無視できるため、図６に示すように、排他的論理和回路21の入力波形に位相差が発生せず、この排他的論理和回路21の出力がデューティ比０％に近いパルス波形となる。 First, when the current drive capability of the driver circuit 6 is sufficiently high, the delay of the operation by the inverters 22 and 23 of the delay element 34 can be ignored, so that the input waveform of the exclusive OR circuit 21 is as shown in FIG. No phase difference occurs, and the output of the exclusive OR circuit 21 has a pulse waveform close to 0% duty ratio.

これに対し、ドライバ回路６の電流駆動能力の低下に伴って、遅延素子34の各インバータ22,23の動作の遅延が発生し、位相ずれが９０°となった場合には、デューティ比５０％の波形となり、図７に示すように、さらに遅延が長くなり位相ずれが１８０°となった場合には、デューティ比１００％に近い波形となる。 On the other hand, when the current drive capability of the driver circuit 6 decreases, the operation of each of the inverters 22 and 23 of the delay element 34 is delayed, and when the phase shift is 90 °, the duty ratio is 50%. As shown in FIG. 7, when the delay is further increased and the phase shift is 180 °, the waveform is close to a duty ratio of 100%.

このとき、排他的論理和回路21の出力を、ローパスフィルタ35によって、このローパスフィルタ35を構成する抵抗25と容量26との積が信号数周期に対して十分に長い場合には平滑され、デューティ比に比例した電圧として出力される。この出力をインバータ24にて受けることによって、位相ずれが９０°以下の場合にｈｉｇｈ（高）として出力され、位相ずれが９０°以上の場合にｌｏｗ（低）として出力される。 At this time, the output of the exclusive OR circuit 21 is smoothed by the low-pass filter 35 when the product of the resistor 25 and the capacitor 26 constituting the low-pass filter 35 is sufficiently long with respect to the number of signals. It is output as a voltage proportional to the ratio. By receiving this output by the inverter 24, it is output as high (high) when the phase shift is 90 ° or less, and is output as low (low) when the phase shift is 90 ° or more.

さらに、図８に示すように、インバータ22,23にて動作を遅延させた場合のインバータの個数と検出される遅延量との関係から、遅延素子34を構成するインバータの個数が２個の場合には、インバータ１個当たりの遅延による位相ずれが９０°を境に出力が反転する。また、この遅延素子34を構成するインバータの個数が４個の場合には４５°となり、この遅延素子34を構成するインバータの個数が６個の場合には３０°となり、遅延素子34を構成するインバータの個数に反比例した遅延量を検出できる。したがって、この遅延素子34を構成するインバータの個数を調整することによって、遅延検出回路11にて検出する遅延時間を設定できる。 Further, as shown in FIG. 8, when the number of inverters constituting the delay element 34 is two from the relationship between the number of inverters when the operation is delayed by the inverters 22 and 23 and the detected delay amount. The output is inverted when the phase shift due to delay per inverter is 90 °. Further, when the number of inverters constituting the delay element 34 is four, the angle is 45 °, and when the number of inverters constituting the delay element 34 is six, the angle is 30 °. A delay amount inversely proportional to the number of inverters can be detected. Therefore, the delay time detected by the delay detection circuit 11 can be set by adjusting the number of inverters constituting the delay element 34.

ここで、図９に示す第６の実施の形態のように、偶数個、例えば４個のインバータ36,37,38,39を互いに直列に電気的に接続させて連ねた遅延素子34とすることもできる。また、図１０に示す第７の実施の形態のように、ドライバ回路６の一部を兼ねた遅延素子34とすることもできる。この遅延素子34はインバータで、この遅延素子34の出力側がドライバ回路６の出力側と排他的論理和回路21の他方の入力端子32とのそれぞれに電気的に接続されている。 Here, as in the sixth embodiment shown in FIG. 9, a delay element 34 in which an even number, for example, four inverters 36, 37, 38, 39 are electrically connected in series to each other is connected. You can also. Further, as in the seventh embodiment shown in FIG. 10, a delay element 34 that also serves as a part of the driver circuit 6 can be used. The delay element 34 is an inverter, and the output side of the delay element 34 is electrically connected to the output side of the driver circuit 6 and the other input terminal 32 of the exclusive OR circuit 21.

さらに、図１１に示す第８の実施の形態のように、内部電源回路となる可変電圧電源回路16をｐ型トランジスタ41および容量42で構成することもできる。このｐ型トランジスタ41は、スイッチング素子としてのｐ−ｃｈ型の薄膜トランジスタであって、一方の電極であるソース電極43が外部電源13に配線14を介して電気的に接続されている。また、このｐ型トランジスタ41は、他方の電極であるドレイン電極44が、配線14に電気的に接続されている。この配線14は接地されており、これらドレイン電極44と配線14の間に容量42の直列回路が電気的に取り付けられている。 Furthermore, as in the eighth embodiment shown in FIG. 11, the variable voltage power supply circuit 16 serving as an internal power supply circuit can be constituted by a p-type transistor 41 and a capacitor. The p-type transistor 41 is a p-ch type thin film transistor as a switching element, and a source electrode 43 as one electrode is electrically connected to the external power supply 13 via a wiring 14. In the p-type transistor 41, the drain electrode 44 which is the other electrode is electrically connected to the wiring 14. The wiring 14 is grounded, and a series circuit of a capacitor 42 is electrically attached between the drain electrode 44 and the wiring 14.

また、この容量42とｐ型トランジスタ41のドレイン電極44の間に内部電源線45の一端が電気的に接続されており、この内部電源線45の他端は、ドライバ回路６の入力側に電気的に接続されている。さらに、ｐ型トランジスタ41の制御電極としてのゲート電極46は、遅延検出回路11の出力側に電気的に接続されている。 One end of the internal power supply line 45 is electrically connected between the capacitor 42 and the drain electrode 44 of the p-type transistor 41, and the other end of the internal power supply line 45 is electrically connected to the input side of the driver circuit 6. Connected. Further, the gate electrode 46 as the control electrode of the p-type transistor 41 is electrically connected to the output side of the delay detection circuit 11.

この結果、ドライバ回路６が十分に高速で動作している場合には、遅延検出回路11の出力がｈｉｇｈ（高）となる。このとき、ｐ型トランジスタ41がｏｆｆ（オフ）となり、ドライバ回路６の電力消費によって容量42の電圧が低下し、可変電圧電源回路16の内部電源電圧が低下していく。予め決められた遅延時間になるまで、この可変電圧電源回路16の内部電源電圧が低下すると、遅延検出回路11の出力がｌｏｗ（低）となり、ｐ型トランジスタ41がｏｎ（オン）状態となって、容量42に外部電源13から電荷が供給され、可変電圧電源回路16の内部電源電圧が上昇する。このように、ドライバ回路６の一定の遅延時間を保ちつつ可変電圧電源回路16の内部電源電圧を必要十分な電圧まで低減できる。 As a result, when the driver circuit 6 is operating at a sufficiently high speed, the output of the delay detection circuit 11 becomes high (high). At this time, the p-type transistor 41 is turned off, and the voltage of the capacitor 42 decreases due to the power consumption of the driver circuit 6, and the internal power supply voltage of the variable voltage power supply circuit 16 decreases. When the internal power supply voltage of the variable voltage power supply circuit 16 is lowered until a predetermined delay time is reached, the output of the delay detection circuit 11 becomes low and the p-type transistor 41 is turned on. The electric charge is supplied to the capacitor 42 from the external power supply 13, and the internal power supply voltage of the variable voltage power supply circuit 16 is increased. In this way, the internal power supply voltage of the variable voltage power supply circuit 16 can be reduced to a necessary and sufficient voltage while maintaining a certain delay time of the driver circuit 6.

さらに、図１２に示す第９の実施の形態のように、可変電圧電源回路16のｐ型トランジスタ41の代わりにｎ型トランジスタ48を用いても、ｐ型トランジスタ41を用いた可変電圧電源回路16と同様に作用する構成にできる。このｎ型トランジスタ48は、スイッチング素子としてのｎ−ｃｈ型の薄膜トランジスタである。そして、このｎ型トランジスタ48の制御電極としてのゲート電極46は、インバータ49の出力側に電気的に接続されており、このインバータ49の入力側は、遅延検出回路11の出力側に電気的に接続されている。 Further, as in the ninth embodiment shown in FIG. 12, even if the n-type transistor 48 is used instead of the p-type transistor 41 of the variable voltage power supply circuit 16, the variable voltage power supply circuit 16 using the p-type transistor 41 is used. It can be configured to work in the same way as The n-type transistor 48 is an n-ch thin film transistor as a switching element. The gate electrode 46 as the control electrode of the n-type transistor 48 is electrically connected to the output side of the inverter 49, and the input side of the inverter 49 is electrically connected to the output side of the delay detection circuit 11. It is connected.

また、図１３に示す第１０の実施の形態のように、可変電圧電源回路16を、外部電源13をさらなる一定倍率で昇圧する回路である昇圧回路としてのフライングキャパシタ型のチャージポンプ51とすることもできる。このチャージポンプは、外部電源13を一旦昇圧してから可変電圧電源回路16のｐ型トランジスタ41および容量42に電源を供給する。 Further, as in the tenth embodiment shown in FIG. 13, the variable voltage power supply circuit 16 is a flying capacitor type charge pump 51 as a booster circuit which is a circuit for boosting the external power supply 13 at a further constant magnification. You can also. This charge pump boosts the external power supply 13 and then supplies power to the p-type transistor 41 and the capacitor 42 of the variable voltage power supply circuit 16.

具体的に、このチャージポンプ51は、ｐ型トランジスタ52、ｎ型トランジスタ53、インバータ54および容量55,56を備えている。ここで、ｐ型トランジスタ52はスイッチング素子としてのｐ−ｃｈ型の薄膜トランジスタであり、ｎ型トランジスタ53はスイッチング素子としてのｎ−ｃｈ型の薄膜トランジスタである。そして、ｐ型トランジスタ52の一方の電極であるソース電極61は、配線14を介して外部電源13に電気的に接続されている。また、このｐ型トランジスタ52の制御電極としてのゲート電極62は、インバータ54の出力側に電気的に接続されている。さらに、このｐ型トランジスタ52の他方の電極であるドレイン電極63は、ｎ型トランジスタ53の一方の電極であるソース電極64に電気的に接続されている。 Specifically, the charge pump 51 includes a p-type transistor 52, an n-type transistor 53, an inverter 54, and capacitors 55 and 56. Here, the p-type transistor 52 is a p-ch thin film transistor as a switching element, and the n-type transistor 53 is an n-ch thin film transistor as a switching element. The source electrode 61 that is one electrode of the p-type transistor 52 is electrically connected to the external power supply 13 through the wiring 14. A gate electrode 62 as a control electrode of the p-type transistor 52 is electrically connected to the output side of the inverter 54. Further, the drain electrode 63 which is the other electrode of the p-type transistor 52 is electrically connected to the source electrode 64 which is one electrode of the n-type transistor 53.

そして、このｎ型トランジスタ53の制御電極としてのゲート電極65は、インバータ54の出力側に電気的に接続されている。また、このｎ型トランジスタ53の他方の電極であるドレイン電極66は、可変電圧電源回路16のｐ型トランジスタ41のソース電極43に電気的に接続されている。さらに、このｎ型トランジスタ53のドレイン電極66とドライバ回路６の出力側との間に容量55の直列回路が取り付けられている。 A gate electrode 65 as a control electrode of the n-type transistor 53 is electrically connected to the output side of the inverter 54. The drain electrode 66 which is the other electrode of the n-type transistor 53 is electrically connected to the source electrode 43 of the p-type transistor 41 of the variable voltage power supply circuit 16. Further, a series circuit of a capacitor 55 is attached between the drain electrode 66 of the n-type transistor 53 and the output side of the driver circuit 6.

さらに、ｐ型トランジスタ52のドレイン電極63およびｎ型トランジスタ53のソース電極64の間と、インバータ54の入力側との間に容量56の直列回路が取り付けられている。また、ｐ型トランジスタ52のソース電極61とドライバ回路６の入力側との間にインバータ54が直列回路として取り付けられている。さらに、このインバータ54の入力側は、ドライバ回路６の出力側に接続されたクロック信号線67に電気的に接続されている。 Further, a series circuit of a capacitor 56 is attached between the drain electrode 63 of the p-type transistor 52 and the source electrode 64 of the n-type transistor 53 and between the input side of the inverter 54. An inverter 54 is attached as a series circuit between the source electrode 61 of the p-type transistor 52 and the input side of the driver circuit 6. Further, the input side of the inverter 54 is electrically connected to a clock signal line 67 connected to the output side of the driver circuit 6.

この結果、外部電源13を一旦チャージポンプ51にて昇圧してから可変電圧電源回路16のｐ型トランジスタ41および容量42に電源を供給することによって、外部電源13から供給される外部電源電圧が低下した場合であっても、ドライバ回路６の誤動作を少なくできる。 As a result, the external power supply 13 is boosted by the charge pump 51 and then the power is supplied to the p-type transistor 41 and the capacitor 42 of the variable voltage power supply circuit 16, thereby reducing the external power supply voltage supplied from the external power supply 13. Even in this case, the malfunction of the driver circuit 6 can be reduced.

また、図１４に示す第１１の実施の形態のように、外部電源13とドライバ回路６との間に可変電圧電源回路16として電荷分配型のスイッチドキャパシタ71を取り付けることもできる。このスイッチドキャパシタ71は、電荷分配手段であって、クロック発生手段としてのクロック信号発生回路72、インバータ73、ｎ型トランジスタ74,75および容量76,77を備えている。すなわち、このスイッチドキャパシタ71は、少なくとも２つ以上、例えば２つの容量76,77で電荷を分配する電荷分配型の回路である。そして、クロック信号発生回路72の入力側には、イネーブル端子が設けられている。このイネーブル端子は、遅延検出回路11の出力側とドライバ回路６の出力側とのそれぞれに並列して電気的に接続されている。また、このクロック発生信号回路72の出力側は、インバータ73の入力側に電気的に接続されている。 Further, as in the eleventh embodiment shown in FIG. 14, a charge distribution type switched capacitor 71 may be attached as the variable voltage power supply circuit 16 between the external power supply 13 and the driver circuit 6. The switched capacitor 71 is charge distribution means, and includes a clock signal generation circuit 72 as clock generation means, an inverter 73, n-type transistors 74 and 75, and capacitors 76 and 77. That is, the switched capacitor 71 is a charge distribution type circuit that distributes charges by at least two capacitors 76, 77, for example. An enable terminal is provided on the input side of the clock signal generation circuit 72. The enable terminal is electrically connected in parallel to the output side of the delay detection circuit 11 and the output side of the driver circuit 6. The output side of the clock generation signal circuit 72 is electrically connected to the input side of the inverter 73.

そして、このインバータ73の出力側は、ｎ型トランジスタ74のゲート電極81に電気的に接続されている。このｎ型トランジスタ74の一方のソースドレイン電極であるドレイン電極82は、外部電源13に電気的に接続されており、このｎ型トランジスタ74の他方のソースドレイン電極であるソース電極83は、ｎ型トランジスタ75の一方のソースドレイン電極であるドレイン電極84に電気的に接続されている。さらに、このｎ型トランジスタ75の他方のソースドレイン電極であるソース電極85は、ドライバ回路６の入力側に電気的に接続されている。また、このｎ型トランジスタ75のゲート電極86は、クロック信号発生回路72の出力側とインバータ73の入力側との間に電気的に接続されている。 The output side of the inverter 73 is electrically connected to the gate electrode 81 of the n-type transistor 74. The drain electrode 82 which is one source / drain electrode of the n-type transistor 74 is electrically connected to the external power supply 13, and the source electrode 83 which is the other source / drain electrode of the n-type transistor 74 is n-type. The transistor 75 is electrically connected to the drain electrode 84 which is one source / drain electrode. Further, the source electrode 85 which is the other source / drain electrode of the n-type transistor 75 is electrically connected to the input side of the driver circuit 6. The gate electrode 86 of the n-type transistor 75 is electrically connected between the output side of the clock signal generation circuit 72 and the input side of the inverter 73.

さらに、ｎ型トランジスタ74のソース電極83およびｎ型トランジスタ75のドレイン電極84の間と、ドライバ回路６の入力側と外部電源13との間に接続されて接地された配線14との間に容量76の直列回路が電気的に接続されている。また、この配線14とｎ型トランジスタ75のソース電極85と間に容量77の直列回路が電気的に接続されている。この容量77は、配線14の容量76よりドライバ回路６の入力側の位置に電気的に接続されている。 Further, there is a capacitance between the source electrode 83 of the n-type transistor 74 and the drain electrode 84 of the n-type transistor 75 and between the wiring 14 connected between the input side of the driver circuit 6 and the external power supply 13 and grounded. 76 series circuits are electrically connected. A series circuit of a capacitor 77 is electrically connected between the wiring 14 and the source electrode 85 of the n-type transistor 75. The capacitor 77 is electrically connected to a position on the input side of the driver circuit 6 from the capacitor 76 of the wiring 14.

この結果、外部電源13とドライバ回路６との間のスイッチドキャパシタ71が、遅延検出回路11からの信号によって動作し、この遅延検出回路11の信号の停止によって、クロック信号を遮断して電力の供給を停止させるので、上記第１の実施の形態と同様の作用効果を奏することができる。 As a result, the switched capacitor 71 between the external power supply 13 and the driver circuit 6 operates in response to a signal from the delay detection circuit 11, and the clock signal is cut off by stopping the signal of the delay detection circuit 11 to reduce the power. Since the supply is stopped, the same operational effects as those of the first embodiment can be obtained.

また、図１５に示す第１２の実施の形態のように、スイッチドキャパシタ71と外部電源13との間に、新たに定倍率で昇圧するチャージポンプ51を取り付けることもできる。スイッチドキャパシタ71のｎ型トランジスタ74のドレイン電極82は、チャージポンプ51のｎ型トランジスタ53のドレイン電極66と容量55との間に電気的に接続されている。そして、この容量55は、スイッチドキャパシタ71の容量76より外部電極13寄りの位置で配線14に電気的に接続されている。 Further, as in the twelfth embodiment shown in FIG. 15, a charge pump 51 that newly boosts the voltage at a constant magnification can be attached between the switched capacitor 71 and the external power supply 13. The drain electrode 82 of the n-type transistor 74 of the switched capacitor 71 is electrically connected between the drain electrode 66 of the n-type transistor 53 of the charge pump 51 and the capacitor 55. The capacitor 55 is electrically connected to the wiring 14 at a position closer to the external electrode 13 than the capacitor 76 of the switched capacitor 71.

この結果、外部電源13を一旦チャージポンプ51で一度昇圧してからスイッチドキャパシタ71に電源を供給することによって、外部電源13から供給される外部電源電圧が低下した場合であっても、ドライバ回路６の誤動作を少なくできるから、上記第１０の実施の形態と同様の作用効果を奏することができる。 As a result, even if the external power supply voltage supplied from the external power supply 13 is lowered by boosting the external power supply 13 once by the charge pump 51 and then supplying power to the switched capacitor 71, the driver circuit Since the malfunction of No. 6 can be reduced, the same operational effects as those of the tenth embodiment can be obtained.

さらに、図１６に示す第１３の実施の形態のように、遅延検出回路11を遅延時間の異なる２種類の第１の遅延検出回路91および第２の遅延検出回路92とすることもできる。これら第１の遅延検出回路91および第２の遅延検出回路92それぞれの入力側がドライバ回路６の出力側に電気的に接続されている。ここで、第２の遅延検出回路92は、第１の遅延検出回路91より遅延時間が短く設定されている。 Further, as in the thirteenth embodiment shown in FIG. 16, the delay detection circuit 11 can be replaced with two types of first delay detection circuit 91 and second delay detection circuit 92 having different delay times. The input sides of the first delay detection circuit 91 and the second delay detection circuit 92 are electrically connected to the output side of the driver circuit 6. Here, the delay time of the second delay detection circuit 92 is set shorter than that of the first delay detection circuit 91.

また、遅延時間が長い方の第１の遅延検出回路91の出力側は、アップダウンカウンタ93のアップカウント入力部としてのアップカウント入力端子94に電気的に接続されている。さらに、このアップダウンカウンタ93のダウンカウント入力部としてのダウンカウント入力端子95は、遅延時間が短い方の第２の遅延検出回路92の出力側に電気的に接続されている。そして、このアップダウンカウンタ93の出力側は、複数、例えば５個のスイッチング素子としてのｎ型トランジスタであるアナログスイッチ96それぞれの制御電極としてのゲート電極97に電気的に接続されている。 The output side of the first delay detection circuit 91 having the longer delay time is electrically connected to an upcount input terminal 94 as an upcount input section of the up / down counter 93. Further, a downcount input terminal 95 as a downcount input section of the up / down counter 93 is electrically connected to the output side of the second delay detection circuit 92 having a shorter delay time. The output side of the up / down counter 93 is electrically connected to a gate electrode 97 as a control electrode of each of the analog switches 96 which are n-type transistors as, for example, five switching elements.

これらアナログスイッチ96は、各電源に相当しており電源選択回路12として機能する。さらに、これらアナログスイッチ96は、これらアナログスイッチ96それぞれの一方の電極であるソース電極98は、外部電源13に並列に電気的に接続されている。また、これらアナログスイッチ96それぞれの他方の電極であるドレイン電極99は、互いに電気的に接続されてからドライバ回路６の入力側に電気的に接続されている。さらに、これらアナログスイッチ96へと供給される電源電圧は、第１の遅延検出回路91および第２の遅延検出回路92それぞれの出力に相当する遅延時間の上限と下限となるように選択されている。 These analog switches 96 correspond to the respective power supplies and function as the power supply selection circuit 12. Further, in these analog switches 96, a source electrode 98 which is one electrode of each of the analog switches 96 is electrically connected in parallel to the external power supply 13. Further, the drain electrode 99 which is the other electrode of each analog switch 96 is electrically connected to the input side of the driver circuit 6 after being electrically connected to each other. Further, the power supply voltage supplied to these analog switches 96 is selected to be the upper limit and the lower limit of the delay time corresponding to the outputs of the first delay detection circuit 91 and the second delay detection circuit 92, respectively. .

この結果、アップダウンカウンタ93から出力される値の増加に応じて、より高い電圧が供給可能なアナログスイッチ96が選択されてオンされ、このオンされたアナログスイッチ96にて供給可能な電圧が外部電源13からドライバ回路６へ供給されるので、上記第１の実施の形態と同様の作用効果を奏することができる。 As a result, as the value output from the up / down counter 93 increases, the analog switch 96 that can supply a higher voltage is selected and turned on, and the voltage that can be supplied by the turned on analog switch 96 is externally supplied. Since the power is supplied from the power supply 13 to the driver circuit 6, the same effects as those of the first embodiment can be obtained.

なお、上記各実施の形態では、アレイ基板２と対向基板の間に光変調層として液晶層を介挿させた液晶表示装置１について説明したが、例えば光変調層を液晶材料に代えて有機発光材料としてのエレクトロルミネッセンス（Electro Luminescence:ＥＬ）材料とした有機自己発光型表示装置、すなわちエレクトロルミネッセンス表示装置などの平面表示装置であっても対応させて用いることができる。 In each of the above-described embodiments, the liquid crystal display device 1 in which a liquid crystal layer is interposed as a light modulation layer between the array substrate 2 and the counter substrate has been described. However, for example, the light modulation layer is replaced with a liquid crystal material to emit organic light. An organic self-luminous display device using an electroluminescence (EL) material as a material, that is, a flat display device such as an electroluminescence display device, can be used correspondingly.

本発明の回路基板の第１の実施の形態を示す説明図である。It is explanatory drawing which shows 1st Embodiment of the circuit board of this invention. 本発明の回路基板の第２の実施の形態を示す説明図である。It is explanatory drawing which shows 2nd Embodiment of the circuit board of this invention. 本発明の回路基板の第３の実施の形態を示す説明図である。It is explanatory drawing which shows 3rd Embodiment of the circuit board of this invention. 本発明の回路基板の第４の実施の形態を示す説明図である。It is explanatory drawing which shows 4th Embodiment of the circuit board of this invention. 本発明の回路基板の遅延検出回路の第５の実施の形態を示す説明回路図である。It is explanatory drawing which shows 5th Embodiment of the delay detection circuit of the circuit board of this invention. 同上遅延検出回路のドライバ回路の電流駆動能力が十分高い場合の入出力波形を示す波形図である。It is a waveform diagram showing an input / output waveform when the current drive capability of the driver circuit of the delay detection circuit is sufficiently high. 同上遅延検出回路のドライバ回路の動作の遅延が長くなり位相ずれが１８０°となった場合の入出力波形を示す波形図である。It is a wave form diagram which shows an input / output waveform when the delay of operation | movement of the driver circuit of a delay detection circuit same as the above becomes long, and a phase shift becomes 180 degrees. 同上遅延検出回路のインバータの個数とインバータ１個当たりの位相ずれとの関係を示すグラフである。It is a graph which shows the relationship between the number of inverters of a delay detection circuit same as the above, and the phase shift per inverter. 本発明の回路基板の遅延検出回路の第６の実施の形態を示す説明回路図である。It is explanatory drawing which shows 6th Embodiment of the delay detection circuit of the circuit board of this invention. 本発明の回路基板の遅延検出回路の第７の実施の形態を示す説明回路図である。It is explanatory drawing which shows 7th Embodiment of the delay detection circuit of the circuit board of this invention. 本発明の回路基板の第８の実施の形態を示す説明図である。It is explanatory drawing which shows 8th Embodiment of the circuit board of this invention. 本発明の回路基板の第９の実施の形態を示す説明図である。It is explanatory drawing which shows 9th Embodiment of the circuit board of this invention. 本発明の回路基板の第１０の実施の形態を示す説明図である。It is explanatory drawing which shows 10th Embodiment of the circuit board of this invention. 本発明の回路基板の第１１の実施の形態を示す説明図である。It is explanatory drawing which shows 11th Embodiment of the circuit board of this invention. 本発明の回路基板の第１２の実施の形態を示す説明図である。It is explanatory drawing which shows 12th Embodiment of the circuit board of this invention. 本発明の回路基板の第１３の実施の形態を示す説明図である。It is explanatory drawing which shows 13th Embodiment of the circuit board of this invention.

Explanation of symbols

１液晶表示装置
２回路基板としてのアレイ基板
３絶縁基板としてのガラス基板
５スイッチング素子としての薄膜トランジスタ
６ドライバ回路
11 遅延検出回路
12 電源選択回路
13 外部電源
16 可変電圧電源回路
18 ダミー回路
21 排他的論理和回路
22,23 インバータ
31,32 入力部としての入力端子
33 出力部としての出力端子
34 遅延回路としてのインバータ回路である遅延素子
36,37,38,39 インバータ
41 スイッチング素子としてのｐ型トランジスタ
42 容量
43 一方の電極としてのソース電極
44 他方の電極としてのドレイン電極
46 制御電極としてのゲート電極
48 スイッチング素子としてのｎ型トランジスタ
51 昇圧回路としてのチャージポンプ
71 電荷分配手段としてのスイッチドキャパシタ
72 クロック発生回路としてのクロック信号発生回路
76 容量
77 容量
91 第１の遅延検出回路
92 第２の遅延検出回路
93 アップダウンカウンタ
94 アップカウント入力部としてのアップカウント入力端子
95 ダウンカウント入力部としてのダウンカウント入力端子
96 スイッチング素子としてのアナログスイッチ
97 制御電極としてのゲート電極 DESCRIPTION OF SYMBOLS 1 Liquid crystal display device 2 Array substrate as a circuit board 3 Glass substrate as an insulating substrate 5 Thin film transistor as a switching element 6 Driver circuit
11 Delay detection circuit
12 Power supply selection circuit
13 External power supply
16 Variable voltage power circuit
18 Dummy circuit
21 Exclusive OR circuit
22,23 Inverter
31,32 Input terminal as input section
33 Output terminal as output section
34 Delay elements that are inverter circuits as delay circuits
36,37,38,39 Inverter
41 p-type transistors as switching elements
42 capacity
43 Source electrode as one electrode
44 Drain electrode as the other electrode
46 Gate electrode as control electrode
48 n-type transistors as switching elements
51 Charge pump as booster circuit
71 Switched Capacitor as Charge Distribution Means
72 Clock signal generator as clock generator
76 capacity
77 capacity
91 First delay detection circuit
92 Second delay detection circuit
93 Up / down counter
94 Upcount input terminal as upcount input section
95 Downcount input pin as downcount input section
96 Analog switches as switching elements
97 Gate electrode as control electrode

Claims

An insulating substrate;
A plurality of switching elements arranged in a matrix on the insulating substrate;
A driver circuit for driving the plurality of switching elements;
A delay detection circuit for determining whether the delay of the operation of the driver circuit is a predetermined time or more;
A circuit board comprising: a power supply selection circuit that selects a power supply voltage to the driver circuit based on a delay in operation of the driver circuit determined by the delay detection circuit.

An insulating substrate;
A plurality of switching elements arranged in a matrix on the insulating substrate;
A driver circuit for driving the plurality of switching elements;
A delay detection circuit for determining whether the delay of the operation of the driver circuit is a predetermined time or more;
A circuit board comprising: a variable voltage power supply circuit configured to vary a power supply voltage to the driver circuit based on a delay in operation of the driver circuit determined by the delay detection circuit.

A dummy circuit that performs the same operation as that of the driver circuit is provided,
The circuit board according to claim 1, wherein the delay detection circuit determines whether an operation delay of the dummy circuit is equal to or longer than a predetermined time.

The delay detection circuit
An exclusive OR circuit having a pair of input units and an output unit, one of which is electrically connected to the output side of the driver circuit;
A delay circuit having an output side electrically connected to the other of the pair of input parts of the exclusive OR circuit and an input side electrically connected to the output side of the driver circuit. The circuit board according to any one of 1 to 3.

The circuit board according to claim 4, wherein the delay circuit is an inverter circuit having an even number of inverters electrically connected in series with each other.

With an external power supply,
The variable voltage power supply circuit has one electrode electrically connected to the external power supply, the other electrode electrically connected to the input side of the driver circuit, and the control electrode electrically connected to the output side of the delay detection circuit. 6. The switching element according to claim 1, and a capacitor electrically connected between the other electrode of the switching element and the input side of the driver circuit. Circuit board.

An external power supply,
The circuit board according to claim 1, further comprising: a booster circuit electrically connected between the external power supply and the variable voltage power supply circuit.

The variable voltage power supply circuit includes a clock generation circuit having an enable terminal electrically connected to the output side of the delay detection circuit, and is a charge distribution unit that distributes charges with at least two capacitors. The circuit board according to any one of 7 to 7.

The delay detection circuit includes a first delay detection circuit and a second delay detection circuit whose delay time is shorter than the delay time of the first delay detection circuit,
An up / down counter having an up count input section electrically connected to the output side of the first delay detection circuit, and a down count input section electrically connected to the output side of the second delay detection circuit;
The circuit board according to claim 1, further comprising a plurality of switching elements each having a control electrode electrically connected to an output side of the up / down counter.

A circuit board according to any one of claims 1 to 9,
A liquid crystal display device comprising: a counter substrate provided to face the circuit substrate; and a liquid crystal layer interposed between the counter substrate and the circuit substrate.