JP2006164368A - Ferroelectric storage device - Google Patents

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JP2006164368A
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JP2004352632A
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Inventor
Masaya Watanabe
賢哉 渡辺
Original Assignee
Seiko Epson Corp
セイコーエプソン株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a ferroelectric storage device having high reliability. <P>SOLUTION: The device comprises word lines WL, plate lines PL and bit lines BL connected to memory cells MC, a discharge transistor discharging the bit line BL to 0V, based on a discharge signal BL_DIS, a sense amplifier 40 for discriminating data held in the memory cell MC and outputting a discriminated result; and a latch circuit 60 provided between output nodes Q1, Q2 of the sense amplifier 40 and a data bus DB, wherein when data are read out, the plate line PL is set to voltage VCC from voltage of 0V, the latch circuit 60 latches output of the sense amplifier 40, based on a latch signal /SAE2, the discharge signal BL_DIS is set to active in the prescribed period after data latch of the latch circuit 60 is finished, the discharge transistor discharges the bit line BL to first bit line voltage in the prescribed period, based on the discharge signal BL_DIS. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、強誘電体記憶装置に関する。   The present invention relates to a ferroelectric memory device.
近年、情報記憶用キャパシタとして強誘電体キャパシタを用いる強誘電体メモリ(FeRAM:Ferroelectric Random Access Memory)が脚光を浴びている。この強誘電体メモリは、RFID(Radio Frequency Identification)システムのトランスポンダ側に搭載されるメモリなどとして広く用いられている。   In recent years, a ferroelectric memory (FeRAM: Ferroelectric Random Access Memory) using a ferroelectric capacitor as an information storage capacitor has attracted attention. This ferroelectric memory is widely used as a memory mounted on the transponder side of an RFID (Radio Frequency Identification) system.
強誘電体メモリのワード線やプレート線を駆動する駆動回路の実現手法としては種々の従来技術がある。例えば、メモリセルのデータ読み出しにおいて、破壊読み出しを行う場合、選択されたメモリセルの全てに一旦、論理“0”が書き込まれる。その後、再書き込みを行うことで元の保持データを復元する。メモリセルに論理“0”が書き込まれるとき、メモリセルに保持されているデータによって、強誘電体キャパシタに印加される電圧レベルが異なる。例えば、メモリセルに論理“0”が保持されている場合は、メモリセルに論理“1”が保持されている場合に比べて、読み出し時に強誘電体キャパシタに印加される電圧レベルが大きい。このため、各メモリセルで強誘電体キャパシタに印加される電圧のばらつきが生じる。この場合、強誘電体キャパシタのインプリントの状態が、各メモリセルで異なってしまうため、インプリントの対策を施すことが困難であった。
特開2002−15562号公報
There are various conventional techniques for realizing a drive circuit for driving a word line or a plate line of a ferroelectric memory. For example, when performing destructive reading in reading data from a memory cell, logic “0” is once written in all of the selected memory cells. Thereafter, the original retained data is restored by performing rewriting. When logic “0” is written in the memory cell, the voltage level applied to the ferroelectric capacitor differs depending on the data held in the memory cell. For example, when the logic “0” is held in the memory cell, the voltage level applied to the ferroelectric capacitor at the time of reading is larger than when the logic “1” is held in the memory cell. For this reason, variation in the voltage applied to the ferroelectric capacitor occurs in each memory cell. In this case, since the imprint state of the ferroelectric capacitor is different for each memory cell, it is difficult to take measures against imprint.
JP 2002-15562 A
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、信頼性の高い強誘電体記憶装置を提供することにある。   The present invention has been made in view of the above technical problems, and an object thereof is to provide a highly reliable ferroelectric memory device.
本発明は、強誘電体キャパシタを含むメモリセルと、前記メモリセルに接続されるワード線、プレート線及びビット線と、前記ワード線を駆動するワード線駆動回路と、前記プレート線を駆動するプレート線駆動回路と、前記ビット線に接続され、ディスチャージ信号に基づいて前記ビット線を第1ビット線電圧にディスチャージするディスチャージトランジスタと、その入力ノードが前記ビット線に接続され、前記メモリセルに保持されているデータを判定して、判定結果を出力するセンスアンプと、前記センスアンプの出力ノードとデータバスとの間に設けられたラッチ回路と、を含み前記プレート線駆動回路は、データ読み出しの際に、前記プレート線を第1プレート線電圧から前記第1プレート線電圧よりも高い第2プレート線電圧に設定し、前記ラッチ回路は、ラッチ信号に基づいて、前記センスアンプの出力をラッチし、前記ディスチャージ信号は、前記ラッチ回路のデータラッチが終了した後に所与の期間、アクティブに設定され、前記ディスチャージトランジスタは、前記ディスチャージ信号に基づいて前記ビット線を前記所与の期間、前記第1ビット線電圧にディスチャージする強誘電体記憶装置に関する。   The present invention provides a memory cell including a ferroelectric capacitor, a word line, a plate line and a bit line connected to the memory cell, a word line driving circuit for driving the word line, and a plate for driving the plate line. A line driving circuit; a discharge transistor connected to the bit line and discharging the bit line to a first bit line voltage based on a discharge signal; and an input node thereof connected to the bit line and held in the memory cell The plate line driving circuit includes a sense amplifier that determines the data being output and outputs a determination result; and a latch circuit provided between an output node of the sense amplifier and a data bus. And a second plate line voltage higher than the first plate line voltage from the first plate line voltage. The latch circuit latches the output of the sense amplifier based on a latch signal, and the discharge signal is set to be active for a given period after the data latch of the latch circuit ends, and the discharge The transistor relates to a ferroelectric memory device that discharges the bit line to the first bit line voltage for the given period based on the discharge signal.
これにより、前記所与の期間、複数の強誘電体キャパシタに対して、論理“0”を書き込むことができるので、強誘電体キャパシタのインプリントされる方向が統一される。即ち、強誘電体キャパシタに保持されているデータの内容にかかわらず、インプリントされる方向が同じため、インプリント対策が容易になる。   As a result, logic “0” can be written to a plurality of ferroelectric capacitors during the given period, so that the imprinting direction of the ferroelectric capacitors is unified. That is, the imprinting direction is the same regardless of the content of the data held in the ferroelectric capacitor, so that imprint countermeasures are facilitated.
また、本発明では、前記センスアンプは、センスアンプイネーブル信号に基づいて前記センスアンプのイネーブル・ディセーブルを制御するセンスアンプイネーブルトランジスタを含み、前記センスアンプイネーブル信号がアクティブに設定されている場合には、前記センスアンプはイネーブルに設定され、前記センスアンプイネーブル信号が非アクティブに設定されている場合には、前記センスアンプはディセーブルに設定され、前記センスアンプイネーブル信号は、前記ラッチ回路のデータラッチが終了した後に非アクティブに設定されるようにしてもよい。   In the present invention, the sense amplifier includes a sense amplifier enable transistor that controls enable / disable of the sense amplifier based on a sense amplifier enable signal, and the sense amplifier enable signal is set to be active. When the sense amplifier is set to enable and the sense amplifier enable signal is set to inactive, the sense amplifier is set to disable, and the sense amplifier enable signal is set to the data of the latch circuit. It may be set inactive after the latch is completed.
これにより、センスアンプが不要であるときにセンスアンプをディセーブルに設定できるので、消費電力の低減が可能である。   As a result, the sense amplifier can be disabled when the sense amplifier is not required, so that power consumption can be reduced.
また、本発明では、前記プレート線が前記第2プレート線電圧に設定されるタイミングよりも前のタイミングで前記センスアンプイネーブル信号がアクティブに設定され、前記センスアンプがイネーブルに設定されてもよい。   In the present invention, the sense amplifier enable signal may be set to active and the sense amplifier may be enabled at a timing before the timing at which the plate line is set to the second plate line voltage.
これによりセンスアンプの起動を速めることができる。   As a result, the activation of the sense amplifier can be accelerated.
また、本発明は、リファレンス電圧を発生するリファレンス電圧発生回路をさらに含み、前記センスアンプは、そのゲートが前記ビット線に接続され、そのソースが第2の電源に接続され、そのドレインが前記センスアンプの出力ノードと接続される第1の出力トランジスタと、そのドレインが前記第1の出力トランジスタのドレインと接続され、そのゲートには前記リファレンス電圧発生回路からの前記リファレンス電圧が入力される第2の出力トランジスタと、をさらに含み、前記リファレンス電圧は、論理“0”が書き込まれているリファレンスメモリセルに対して読み出し動作を行ったときに前記ビット線に発生する電圧に基づいて生成されるようにしてもよい。   The present invention further includes a reference voltage generating circuit for generating a reference voltage. The sense amplifier has a gate connected to the bit line, a source connected to a second power supply, and a drain connected to the sense. A first output transistor connected to the output node of the amplifier, a drain thereof is connected to a drain of the first output transistor, and a gate to which the reference voltage from the reference voltage generation circuit is input The reference voltage is generated based on a voltage generated in the bit line when a read operation is performed on a reference memory cell in which logic “0” is written. It may be.
これにより、リファレンスメモリセルに対して読み出し動作を行った場合に、リファレンスメモリセルの強誘電体キャパシタは分極反転しないため、分極反転による強誘電体キャパシタの疲労劣化を防止できる。   As a result, when a read operation is performed on the reference memory cell, the ferroelectric capacitor of the reference memory cell does not undergo polarization inversion, so that it is possible to prevent fatigue deterioration of the ferroelectric capacitor due to polarization inversion.
また、本発明では、前記センスアンプイネーブルトランジスタのソースは前記第2の電源より電源電圧の低い第1の電源に接続され、前記センスアンプイネーブルトランジスタのドレインは前記第2の出力トランジスタのソースに接続されてもよい。   In the present invention, the source of the sense amplifier enable transistor is connected to a first power supply having a power supply voltage lower than that of the second power supply, and the drain of the sense amplifier enable transistor is connected to the source of the second output transistor. May be.
また、本発明では、前記リファレンス電圧発生回路は、そのゲートが、前記リファレンスメモリセルに接続されたビット線に接続され、そのソースが前記第2の電源に接続され、そのドレインが前記リファレンス電圧発生回路の出力ノードと接続される第3の出力トランジスタと、そのソース及びゲートが前記リファレンス電圧発生回路の前記出力ノードと接続される第4の出力トランジスタと、を含むようにしてもよい。   In the present invention, the reference voltage generating circuit has a gate connected to a bit line connected to the reference memory cell, a source connected to the second power supply, and a drain connected to the reference voltage generating circuit. A third output transistor connected to the output node of the circuit and a fourth output transistor whose source and gate are connected to the output node of the reference voltage generation circuit may be included.
また、本発明は、前記センスアンプの出力と前記ラッチ回路との間に設けられ、前記センスアンプの出力と前記ラッチ回路の接続をオン・オフ制御する第1の読み出し用スイッチングトランジスタをさらに含み、前記第1の読み出し用スイッチングトランジスタは、前記ラッチ回路のデータラッチが終了した後にアクティブから非アクティブに設定される第1の読み出し信号に基づいて、前記センスアンプの出力と前記ラッチ回路を非接続にするようにしてもよい。   The present invention further includes a first read switching transistor that is provided between the output of the sense amplifier and the latch circuit and controls on / off of the connection between the output of the sense amplifier and the latch circuit, The first read switching transistor disconnects the output of the sense amplifier from the latch circuit based on a first read signal that is set from active to inactive after the data latch of the latch circuit is completed. You may make it do.
これにより、センスアンプとラッチ回路とを非接続にすることができるので、ラッチ回路にデータがラッチされた後に、ビット線をディスチャージしてもラッチ回路にラッチされているデータには影響しない。   Accordingly, since the sense amplifier and the latch circuit can be disconnected, even if the bit line is discharged after the data is latched in the latch circuit, the data latched in the latch circuit is not affected.
また、本発明は、前記ラッチ回路の出力と前記データバスとの間に設けられ、前記ラッチ回路の出力と前記データバスの接続をオン・オフ制御する第2の読み出し用スイッチングトランジスタをさらに含み、前記第2の読み出し用スイッチングトランジスタは、前記ラッチ回路のデータラッチが終了した後に非アクティブからアクティブに設定される第2の読み出し信号に基づいて前記ラッチ回路の出力と前記データバスを接続するようにしてもよい。   The present invention further includes a second read switching transistor that is provided between the output of the latch circuit and the data bus and controls on / off of the connection between the output of the latch circuit and the data bus, The second read switching transistor connects the output of the latch circuit and the data bus based on a second read signal that is set from inactive to active after the data latch of the latch circuit is completed. May be.
これにより、ラッチ回路にラッチされたデータがデータバスに出力されるため、再度同じアドレスのメモリセルからデータを読み出す場合、ラッチ回路のデータを読み出すことができる。即ち、強誘電体キャパシタに電圧を印加せずにデータを読み出せるので、強誘電体キャパシタの披露劣化を緩和することができる。   As a result, the data latched in the latch circuit is output to the data bus. Therefore, when the data is read again from the memory cell having the same address, the data in the latch circuit can be read. That is, since data can be read without applying a voltage to the ferroelectric capacitor, it is possible to mitigate the deterioration of the display of the ferroelectric capacitor.
また、本発明は、その入力が前記ラッチ回路の出力に接続され、その出力が前記ビット線に接続されるリライト回路をさらに含み、前記リライト回路は、前記ラッチ回路の出力に基づいて、前記ビット線に供給する電圧を前記第1ビット線電圧、又は前記第1ビット線電圧よりも高い第2ビット線電圧のいずれか一方に設定するようにしてもよい。   The present invention further includes a rewrite circuit whose input is connected to the output of the latch circuit and whose output is connected to the bit line, the rewrite circuit based on the output of the latch circuit. The voltage supplied to the line may be set to either the first bit line voltage or the second bit line voltage higher than the first bit line voltage.
これにより、ビット線をディスチャージし、センスアンプをディセーブルに設定しても、読み出しによって破壊されたデータを強誘電体キャパシタに再書き込みすることができる。   Thereby, even if the bit line is discharged and the sense amplifier is disabled, the data destroyed by the reading can be rewritten to the ferroelectric capacitor.
また、本発明では、前記リライト回路は、書き込みパルスがアクティブに設定された場合に、前記ラッチ回路の出力に基づいて、前記ビット線を前記第1又は第2ビット線電圧のいずれかに設定し、前記書き込みパルスは、前記ディスチャージ信号がアクティブに設定される前記所与の期間が経過した後に、アクティブに設定されるようにしてもよい。   In the present invention, the rewrite circuit sets the bit line to either the first bit line voltage or the second bit line voltage based on the output of the latch circuit when the write pulse is set to be active. The write pulse may be set to be active after the given period during which the discharge signal is set to be active.
これにより、所与の期間、論理“0”を書き込むための電圧が強誘電体キャパシタに印加され、確実に論理“0”が書き込まれた後に書き込みパルスがアクティブに設定される。即ち、論理“0”が書き込まれる際に印加される電圧の絶対値と、論理“1”が書き込まれる際に印加される電圧の絶対値が等しくなるため、強誘電体キャパシタはあまりインプリントされない。   As a result, a voltage for writing logic “0” is applied to the ferroelectric capacitor for a given period, and the write pulse is set to active after the logic “0” is reliably written. That is, since the absolute value of the voltage applied when the logic “0” is written is equal to the absolute value of the voltage applied when the logic “1” is written, the ferroelectric capacitor is not imprinted so much. .
また、本発明では、データ読み出しの際の再書き込みにおいて、前記ラッチ回路にラッチされているデータが論理“1”である場合には、前記リライト回路は、前記メモリセルが接続されている前記ビット線の電圧を、前記ラッチ回路の出力に基づいて前記第1ビット線電圧より高い第2ビット線電圧に設定するようにしてもよい。   In the present invention, when the data latched in the latch circuit is logic “1” in the rewrite at the time of data read, the rewrite circuit is configured to transmit the bit to which the memory cell is connected. The line voltage may be set to a second bit line voltage higher than the first bit line voltage based on the output of the latch circuit.
これにより、センスアンプをディセーブルに設定しても、再書き込みを行うことができる。   As a result, rewriting can be performed even if the sense amplifier is disabled.
本発明は、強誘電体キャパシタを含むメモリセルと、前記メモリセルに接続されるワード線、プレート線及びビット線と、その入力ノードが前記ビット線に接続され、前記メモリセルに保持されているデータを判定して、判定結果を出力するセンスアンプと、前記センスアンプの出力ノードとデータバスとの間に設けられたラッチ回路と、その入力が前記ラッチ回路の出力に接続され、その出力が前記ビット線に接続されるリライト回路と、を含み、データの読み出し動作において、前記ラッチ回路はラッチ信号に基づいて、前記センスアンプの出力をラッチし、前記リライト回路は、前記ラッチ回路の出力に基づいて、前記ビット線に供給する電圧を前記第1ビット線電圧又は前記第1ビット線電圧よりも高い第2ビット線電圧のいずれか一方に設定し、前記ラッチ回路のデータラッチが終了した後に所与の期間、アクティブに設定される書き込みパルスに基づいて、前記ビット線を前記第1又は第2ビット線電圧のいずれかに設定する強誘電体記憶装置に関する。   In the present invention, a memory cell including a ferroelectric capacitor, a word line, a plate line and a bit line connected to the memory cell, and an input node thereof are connected to the bit line and held in the memory cell. A sense amplifier that determines data and outputs a determination result, a latch circuit provided between an output node of the sense amplifier and a data bus, and an input thereof is connected to an output of the latch circuit. A rewrite circuit connected to the bit line, and in a data read operation, the latch circuit latches an output of the sense amplifier based on a latch signal, and the rewrite circuit outputs an output of the latch circuit. Based on whether the voltage supplied to the bit line is either the first bit line voltage or a second bit line voltage higher than the first bit line voltage. The bit line is set to one of the first and second bit line voltages based on a write pulse that is set to be active for a given period after the data latch of the latch circuit is completed. The present invention relates to a ferroelectric memory device.
これにより、ラッチ回路にデータがラッチされた後に、ビット線の電位を変更することができる。   Thus, the potential of the bit line can be changed after data is latched in the latch circuit.
また、本発明では、データの書き込み動作において、前記ラッチ回路は、前記ラッチ信号に基づいて、前記データバスからのデータをラッチし、前記リライト回路は、前記データバスからのデータをラッチした前記ラッチ回路の出力に基づいて、前記ビット線に供給する電圧を前記第1ビット線電圧又は前記第2ビット線電圧のいずれか一方に設定するようにしてもよい。   According to the present invention, in the data write operation, the latch circuit latches data from the data bus based on the latch signal, and the rewrite circuit latches the data from the data bus. Based on the output of the circuit, the voltage supplied to the bit line may be set to either the first bit line voltage or the second bit line voltage.
これにより、リライト回路は、データがラッチ回路にラッチされた後に、ラッチされたデータに基づいてビット線を第1又は第2のビット線電圧に設定することができる。   Thereby, the rewrite circuit can set the bit line to the first or second bit line voltage based on the latched data after the data is latched by the latch circuit.
また、本発明では、前記ビット線は、第1、第2のビット線を含み、前記メモリセルは、前記第1のビット線側に設けられた第1の強誘電体キャパシタ及び前記第2のビット線側に設けられた第2の強誘電体キャパシタを含み、前記センスアンプは、前記第1のビット線に接続された第1のセンスアンプと、前記第2のビット線に接続された第2のセンスアンプと、を含み、前記第1の強誘電体キャパシタに保持されているデータの反転データが、前記第2の強誘電体キャパシタに保持され、前記ラッチ回路は、前記データバスと接続される第1、第2の入力を含み、前記第1の入力には前記第1のセンスアンプの出力が接続され、前記第2の入力には前記第2のセンスアンプの出力が接続されるようにしてもよい。   In the present invention, the bit line includes first and second bit lines, and the memory cell includes a first ferroelectric capacitor provided on the first bit line side and the second ferroelectric capacitor. A second ferroelectric capacitor provided on a bit line side, wherein the sense amplifier includes a first sense amplifier connected to the first bit line and a second sense capacitor connected to the second bit line; Inverted data of the data held in the first ferroelectric capacitor is held in the second ferroelectric capacitor, and the latch circuit is connected to the data bus. The first input is connected to the output of the first sense amplifier, and the second input is connected to the output of the second sense amplifier. You may do it.
これにより、2T2C(2 Transistor 2 Capacitor)型の記憶装置の強誘電体キャパシタに対してもインプリント方向のばらつきを緩和することができる   As a result, variations in the imprint direction can be reduced even for the ferroelectric capacitor of the 2T2C (2 Transistor 2 Capacitor) type storage device.
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。   Hereinafter, an embodiment of the present invention will be described with reference to the drawings. The embodiments described below do not unduly limit the contents of the present invention described in the claims. Also, not all of the configurations described below are essential constituent requirements of the present invention. In the following drawings, the same reference numerals have the same meaning.
1.メモリセルMC
図1(A)に強誘電体記憶装置のメモリセルMCの構成例を示す。このメモリセルMCは、強誘電体キャパシタCSとN型(広義には第1導電型)のトランスファートランジスタWTRを含む。強誘電体キャパシタCSの一端にはノードNCが接続され、他端にはプレート線PLが接続される。トランスファートランジスタWTRのゲートにはワード線WLが接続され、ソースにはビット線BLが接続され、ドレインにはノードNCが接続される。なお本明細書では、便宜的に、トランジスタの電流経路のどちらか一方側をドレインと呼び、他方側をソースと呼ぶ。またメモリセルMCは図1(A)の構成に限定されない。例えば図1(A)のような1T1C(1 Transistor 1 Capacitor)型のみならず、2T2C(2 Transistor 2 Capacitor)型や、FET型等であってもよい。
1. Memory cell MC
FIG. 1A shows a configuration example of the memory cell MC of the ferroelectric memory device. Memory cell MC includes a ferroelectric capacitor CS and an N-type (first conductivity type in a broad sense) transfer transistor WTR. A node NC is connected to one end of the ferroelectric capacitor CS, and a plate line PL is connected to the other end. A word line WL is connected to the gate of the transfer transistor WTR, a bit line BL is connected to the source, and a node NC is connected to the drain. In this specification, for convenience, one side of the current path of the transistor is referred to as a drain and the other side is referred to as a source. Further, the memory cell MC is not limited to the structure of FIG. For example, not only a 1T1C (1 Transistor 1 Capacitor) type as shown in FIG. 1A but also a 2T2C (2 Transistor 2 Capacitor) type, an FET type, or the like may be used.
図1(B)に示すように、メモリセルMCに論理“1”を書き込む場合には、ワード線WLに選択電圧を印加し、ビット線BLにVCC(広義には第2ビット線電圧)の電圧を印加し、プレート線PLに0V(広義には第1プレート線電圧)を印加する。これにより図1(C)のヒステリシス特性のA1に示すように、強誘電体キャパシタCSの残留分極が「負」になる。このように残留分極が「負」である状態を、例えば論理“1”が記憶されている状態と定義できる。   As shown in FIG. 1B, when logic “1” is written in the memory cell MC, a selection voltage is applied to the word line WL, and VCC (second bit line voltage in a broad sense) is applied to the bit line BL. A voltage is applied, and 0 V (first plate line voltage in a broad sense) is applied to the plate line PL. As a result, the residual polarization of the ferroelectric capacitor CS becomes “negative” as indicated by A1 in the hysteresis characteristic of FIG. A state in which the remanent polarization is “negative” can be defined as a state in which logic “1” is stored, for example.
一方、メモリセルMCに論理“0”を書き込む場合には、ワード線WLに選択電圧を印加し、ビット線BLに0V(広義には第1ビット線電圧)を印加し、プレート線PLにVCC(広義には第2プレート線電圧、例えば5V)を印加する。これにより図1(C)のヒステリシス特性のA2に示すように、強誘電体キャパシタCSの残留分極が「正」になる。このように残留分極が「正」である状態を、例えば論理“0”が記憶されている状態と定義できる。   On the other hand, when writing logic “0” to the memory cell MC, a selection voltage is applied to the word line WL, 0V (first bit line voltage in a broad sense) is applied to the bit line BL, and VCC is applied to the plate line PL. (In a broad sense, a second plate line voltage, for example, 5 V) is applied. As a result, the residual polarization of the ferroelectric capacitor CS becomes “positive” as indicated by A2 in the hysteresis characteristic of FIG. A state in which the remanent polarization is “positive” can be defined as a state in which, for example, logic “0” is stored.
2.強誘電体記憶装置
2.1.全体構成
図2は、本実施形態に係る強誘電体記憶装置100を示す図である。強誘電体記憶装置100は、メモリセルMC、ワード線WL、プレート線PL、ビット線BL(広義には第1のビット線)、ビット線/BL(広義には第2のビット線)を含む。メモリセルMCは、強誘電体キャパシタCS1(広義には第1の強誘電体キャパシタ)、強誘電体キャパシタCS2(広義には第2の強誘電体キャパシタ)を含む。また、強誘電体記憶装置100は、ワード線WLを駆動するワード線駆動回路10と、プレート線PLを駆動するプレート線駆動回路20と、各ビット線BL、/BLに接続されたリライト回路30、31を含む。また、強誘電体記憶装置100は、各ビット線BL、/BLに接続されたセンスアンプ40、41と、各ビット線BL、/BLに設けられたディスチャージトランジスタDTRと、リファレンス電圧VREFを発生するリファレンス電圧発生回路50と、メモリセルMCに対して読み出し/書き込みを行うためのデータを一時的にラッチするラッチ回路60を含む。
2. Ferroelectric memory device 2.1. Overall Configuration FIG. 2 is a diagram showing a ferroelectric memory device 100 according to this embodiment. The ferroelectric memory device 100 includes a memory cell MC, a word line WL, a plate line PL, a bit line BL (first bit line in a broad sense), and a bit line / BL (second bit line in a broad sense). . The memory cell MC includes a ferroelectric capacitor CS1 (first ferroelectric capacitor in a broad sense) and a ferroelectric capacitor CS2 (second ferroelectric capacitor in a broad sense). In addition, the ferroelectric memory device 100 includes a word line driving circuit 10 that drives the word line WL, a plate line driving circuit 20 that drives the plate line PL, and a rewrite circuit 30 that is connected to the bit lines BL and / BL. , 31 are included. The ferroelectric memory device 100 generates sense amplifiers 40 and 41 connected to the bit lines BL and / BL, a discharge transistor DTR provided on the bit lines BL and / BL, and a reference voltage VREF. A reference voltage generation circuit 50 and a latch circuit 60 that temporarily latches data for reading / writing data from / to the memory cell MC are included.
また、各ビット線BL、/BLには、ビット線BL、/BLをグランドレベルの電圧(広義には第1ビット線電圧)にディスチャージするディスチャージトランジスタDTRが設けられている。ディスチャージトランジスタDTRのゲートにはディスチャージ信号BL_DISが入力され、ディスチャージ信号BL_DISがアクティブに設定されると、各ビット線BL、/BLはグランドレベルの電圧にディスチャージされる。   Each bit line BL, / BL is provided with a discharge transistor DTR for discharging the bit lines BL, / BL to a ground level voltage (first bit line voltage in a broad sense). When a discharge signal BL_DIS is input to the gate of the discharge transistor DTR and the discharge signal BL_DIS is set to be active, the bit lines BL and / BL are discharged to a ground level voltage.
また、各センスアンプ40、41は、トランジスタPTR1(広義には第1の出力トランジスタ)、トランジスタNTR1(広義には第2の出力トランジスタ)、イネーブルトランジスタETR(広義にはセンスアンプイネーブルトランジスタ)を含むが、これに限定されない。例えば、各センスアンプ40、41は、イネーブルトランジスタETRを省略する構成でも良い。センスアンプ40、41の入力ノードND2には、トランジスタPTR1のゲートと、ビット線BL又は/BLと、リライト回路30又は31の出力が接続される。トランジスタPTR1のソースには例えば電圧VCCを発生する電源(広義には第2の電源)が接続される。トランジスタPTR1のドレインとトランジスタNTR1のドレインはセンスアンプ40、41の出力ノードND1に接続され、出力ノードND1はラッチ回路60に接続される。   Each of the sense amplifiers 40 and 41 includes a transistor PTR1 (first output transistor in a broad sense), a transistor NTR1 (second output transistor in a broad sense), and an enable transistor ETR (sense amplifier enable transistor in a broad sense). However, it is not limited to this. For example, the sense amplifiers 40 and 41 may be configured to omit the enable transistor ETR. The gate of the transistor PTR1, the bit line BL or / BL, and the output of the rewrite circuit 30 or 31 are connected to the input node ND2 of the sense amplifiers 40 and 41. For example, a power source (second power source in a broad sense) that generates the voltage VCC is connected to the source of the transistor PTR1. The drain of the transistor PTR1 and the drain of the transistor NTR1 are connected to the output node ND1 of the sense amplifiers 40 and 41, and the output node ND1 is connected to the latch circuit 60.
また、トランジスタNTR1のゲートには、リファレンス電圧発生回路50から出力されるリファレンス電圧VREFが入力される。   The reference voltage VREF output from the reference voltage generation circuit 50 is input to the gate of the transistor NTR1.
また、イネーブルトランジスタETRのゲートにはセンスアンプイネーブル信号SAE1が入力される。センスアンプイネーブル信号SAE1がアクティブに設定されると、各センスアンプ40、41はイネーブルに設定される。なお、センスアンプイネーブルトランジスタETRのドレインはトランジスタNTR1のソースに接続され、センスアンプイネーブルトランジスタETRのソースは例えば0Vの電圧を発生する電源(広義には第1の電源)に接続される。   A sense amplifier enable signal SAE1 is input to the gate of the enable transistor ETR. When the sense amplifier enable signal SAE1 is set to active, the sense amplifiers 40 and 41 are set to enable. The drain of the sense amplifier enable transistor ETR is connected to the source of the transistor NTR1, and the source of the sense amplifier enable transistor ETR is connected to a power source (first power source in a broad sense) that generates a voltage of 0V, for example.
また、各センスアンプ40、41とラッチ回路60の入力との間には、読み出し用トランジスタRTR1(広義には、第1の読み出し用スイッチングトランジスタ)が設けられている。読み出し用トランジスタRTR1のゲートには読み出し信号R1(広義には、第1の読み出し信号)が入力され、読み出し信号R1が非アクティブに設定されると、ラッチ回路60の入力はセンスアンプ40、41の出力から電気的に切り離される。   A read transistor RTR1 (first read switching transistor in a broad sense) is provided between the sense amplifiers 40 and 41 and the input of the latch circuit 60. When the read signal R1 (first read signal in a broad sense) is input to the gate of the read transistor RTR1 and the read signal R1 is set inactive, the input of the latch circuit 60 is input to the sense amplifiers 40 and 41. Electrically disconnected from the output.
ラッチ回路60の入力ノードIN1、IN2は、センスアンプ40、41の出力ノードND1及びデータバスDBに接続される。なお、ラッチ回路60の入力ノードIN1、IN2とデータバスDBとの間には書き込みデータ用トランジスタRWTが設けられ、データバス接続信号Wがアクティブに設定されると、データバスDBとラッチ回路60の入力ノードIN1、IN2とが電気的に接続される。   The input nodes IN1 and IN2 of the latch circuit 60 are connected to the output node ND1 of the sense amplifiers 40 and 41 and the data bus DB. A write data transistor RWT is provided between the input nodes IN1 and IN2 of the latch circuit 60 and the data bus DB. When the data bus connection signal W is set to active, the data bus DB and the latch circuit 60 are connected to each other. Input nodes IN1 and IN2 are electrically connected.
ラッチ回路60は、ラッチ信号/SAE2を受け、ラッチ信号/SAE2がアクティブに設定された場合には、データバスDBからのデータ又はセンスアンプ40、41からのデータのいずれかをラッチし、ラッチしたデータをリライト回路30、31に出力する。また、ラッチ回路60とデータバスDBとの間に設けられた読み出し用トランジスタRTR2(広義には、第2の読み出し用スイッチングトランジスタ)のゲートには読み出し信号R2(広義には、第2の読み出し信号)が入力される。読み出し信号R2がアクティブに設定された場合には、ラッチ回路60はラッチしたデータをデータバスDBに出力する。   The latch circuit 60 receives the latch signal / SAE2, and when the latch signal / SAE2 is set to active, latches and latches either the data from the data bus DB or the data from the sense amplifiers 40 and 41. Data is output to the rewrite circuits 30 and 31. A read signal R2 (second read signal in a broad sense) is applied to the gate of a read transistor RTR2 (second read switching transistor in a broad sense) provided between the latch circuit 60 and the data bus DB. ) Is entered. When the read signal R2 is set to active, the latch circuit 60 outputs the latched data to the data bus DB.
リライト回路30、31は、書き込みパルスΦWを受け、書き込みパルスΦWがアクティブに設定された場合、ラッチ回路60から出力されたデータに基づいて、ビット線BL、/BLの電圧を0Vの電圧(広義には第1ビット線電圧)又は電圧VCC(広義には第2ビット線電圧)のいずれかに設定する。   The rewrite circuits 30 and 31 receive the write pulse ΦW, and when the write pulse ΦW is set to active, the voltage of the bit lines BL and / BL is set to 0V (in a broad sense) based on the data output from the latch circuit 60. Is set to either the first bit line voltage) or the voltage VCC (second bit line voltage in a broad sense).
なお、図2に示される構成は本実施形態の一例であり、これに限定されない。例えば、強誘電体記憶装置100は、ワード線駆動回路10、プレート線駆動回路20、ディスチャージトランジスタDTRが省略された構成でも良い。なお、図2では1つのメモリセルMCに関して図示されているが、説明の簡略化のためであり、これに限定されない。強誘電体記憶装置100は、複数のメモリが配列された構成でも良いし、複数のビット線BL、複数のワード線WL、複数のプレート線PLで構成されても良い。   The configuration shown in FIG. 2 is an example of the present embodiment, and the present invention is not limited to this. For example, the ferroelectric memory device 100 may have a configuration in which the word line driving circuit 10, the plate line driving circuit 20, and the discharge transistor DTR are omitted. Although FIG. 2 illustrates one memory cell MC, it is for the sake of simplification of the description and is not limited to this. The ferroelectric memory device 100 may have a configuration in which a plurality of memories are arranged, or may include a plurality of bit lines BL, a plurality of word lines WL, and a plurality of plate lines PL.
また、図2の強誘電体記憶装置100は、一つのメモリセルMCに2つのトランスファートランジスタWTR及び2つの強誘電体キャパシタCS1、CS2を含む構成(2T2Cとも言う)であるが、これに限定されない。メモリセルMCが1T1Cで構成された強誘電体記憶装置に対しても、本実施形態に係る発明は適用することができる。また、本実施形態に係る発明は、リファレンスメモリセルについても適用すうことができる。   The ferroelectric memory device 100 of FIG. 2 has a configuration (also referred to as 2T2C) including two transfer transistors WTR and two ferroelectric capacitors CS1 and CS2 in one memory cell MC, but is not limited thereto. . The invention according to this embodiment can also be applied to a ferroelectric memory device in which the memory cell MC is composed of 1T1C. The invention according to this embodiment can also be applied to reference memory cells.
2.2.動作
2.2.1.読み出し
図3は、図2の強誘電体記憶装置100の読み出し動作を説明するためのタイミング波形図である。データを読み出す対象となるメモリセルMCを選択するためにワード線WLがワード線駆動回路10によって駆動される。具体的には、ワード線WLの電位は、図3のB1のタイミングで立ち上がり、B2で示すタイミングで立ち下がる。
2.2. Operation 2.2.1. Read FIG. 3 is a timing waveform chart for explaining the read operation of the ferroelectric memory device 100 of FIG. The word line WL is driven by the word line driving circuit 10 to select the memory cell MC from which data is to be read. Specifically, the potential of the word line WL rises at the timing B1 in FIG. 3 and falls at the timing indicated by B2.
ワード線WLの電位の立ち上がりに伴って、ディスチャージ信号BL_DISは、B3で示すタイミングでハイレベルの電圧からローレベルの電圧に立ち下がり、センスアンプイネーブル信号SAE1は、B4で示すタイミングでローレベルの電圧からハイレベルの電圧に立ち上がる。なお、ディスチャージ信号BL_DISは、B5のタイミングでローレベルの電圧からハイレベルの電圧に立ち上がり、センスアンプイネーブル信号SAE1はB6のタイミングでハイレベルの電圧からローレベルの電圧に立ち下がる。即ち、T1の期間、ディスチャージ信号BL_DISは非アクティブに設定されるので、T1の期間ではビット線BL、/BLはディスチャージされない。また、T1の期間でセンスアンプイネーブル信号SAE1がアクティブに設定されるので、センスアンプイネーブルトランジスタETRがオンとなり、センスアンプ40、41がT1の期間、イネーブル状態となる。   As the potential of the word line WL rises, the discharge signal BL_DIS falls from the high level voltage to the low level voltage at the timing indicated by B3, and the sense amplifier enable signal SAE1 becomes the low level voltage at the timing indicated by B4. To rise to a high level voltage. The discharge signal BL_DIS rises from a low level voltage to a high level voltage at the timing B5, and the sense amplifier enable signal SAE1 falls from a high level voltage to a low level voltage at the timing B6. That is, since the discharge signal BL_DIS is set inactive during the period T1, the bit lines BL and / BL are not discharged during the period T1. Further, since the sense amplifier enable signal SAE1 is set active during the period T1, the sense amplifier enable transistor ETR is turned on, and the sense amplifiers 40 and 41 are enabled during the period T1.
ワード線WLの電位が立ち上がった後、B7のタイミングでプレート線PLの電位が例えばプレート線駆動回路20によって立ち上げられ、電圧VCCに設定される。このようにプレート線PLの電位が設定されると、B8又はB9に示すようにビット線BL及び/BLの電位が立ち上がる。   After the potential of the word line WL rises, the potential of the plate line PL is raised by, for example, the plate line driving circuit 20 at the timing B7 and set to the voltage VCC. When the potential of the plate line PL is set in this way, the potentials of the bit lines BL and / BL rise as shown by B8 or B9.
ここで、例えばメモリセルMCの強誘電体キャパシタCS1に論理“1”が書き込まれてあり、強誘電体キャパシタCS2に論理“0”が書き込まれてあるとする。この場合、ビット線BLの電位はB8に示すように立ち上がり、ビット線/BLの電位はB9に示すように立ち上がる。このとき、T1の期間で図2のセンスアンプ40、41がイネーブルに設定さているので、センスアンプ40、41は、ビット線BL、/BLの電圧レベルを検出して、強誘電体キャパシタCS1、CS2に格納されているデータを判定し、その判定結果を図2のラッチ回路60に出力する。ラッチ回路60は、ラッチ信号/SAE2にに基づいてセンスアンプ40、41の出力をラッチする。これにより、データの読み出しが行われたことになる。   Here, for example, it is assumed that logic “1” is written in the ferroelectric capacitor CS1 of the memory cell MC and logic “0” is written in the ferroelectric capacitor CS2. In this case, the potential of the bit line BL rises as indicated by B8, and the potential of the bit line / BL rises as indicated by B9. At this time, since the sense amplifiers 40 and 41 in FIG. 2 are enabled during the period of T1, the sense amplifiers 40 and 41 detect the voltage levels of the bit lines BL and / BL, and the ferroelectric capacitors CS1 and The data stored in CS2 is determined, and the determination result is output to latch circuit 60 in FIG. The latch circuit 60 latches the outputs of the sense amplifiers 40 and 41 based on the latch signal / SAE2. As a result, data is read out.
その後、B5のタイミングでディスチャージ信号BL_DISがアクティブに設定されるため、ビット線BL及び/BLの電位は、それぞれB10及びB11のタイミングで0Vに立ち下がる。即ちビット線BL、/BLはB12のタイミングで電圧VCCに立ち上がるので、T2の期間において、ビット線BL及び/BLは0Vの電圧に設定されることになる。一方、プレート線PLは、T2の期間においても電圧VCCに設定されている。つまり、メモリセルMCの強誘電体キャパシタCS1、CS2は、C1及びC2に示されるように、T2の期間において正極側に電圧VCCが印加されるので、各強誘電体キャパシタCS1、CS2は図1(B)の通り、論理“0”が書き込まれることになる。   Thereafter, since the discharge signal BL_DIS is set to active at the timing of B5, the potentials of the bit lines BL and / BL fall to 0V at the timings of B10 and B11, respectively. That is, since the bit lines BL and / BL rise to the voltage VCC at the timing of B12, the bit lines BL and / BL are set to a voltage of 0 V in the period T2. On the other hand, the plate line PL is set to the voltage VCC also during the period T2. That is, the ferroelectric capacitors CS1 and CS2 of the memory cell MC are applied with the voltage VCC on the positive electrode side during the period T2, as indicated by C1 and C2. As shown in (B), logic “0” is written.
その後、ビット線BLは、B12のタイミングで立ち上がり、B14のタイミングで立ち下がる。これにより、ビット線BLは、T3の期間(広義には、所与の期間)、電圧VCCに設定される。このビット線BLの電位の制御は、リライト回路30、31によって行われる。リライト回路30、31は、書き込みパルスΦWと、ラッチ回路60の出力に基づいてビット線BL、/BLの電位を設定する。例えば、強誘電体キャパシタCS1には論理“1”が格納されていたため、強誘電体キャパシタCS1に接続されるビット線BLに対して論理“1”がラッチ回路60にラッチされている。即ち、書き込みパルスΦWがB15のタイミングで立ち上がると、それに応じてビット線BLがB12のタイミングで立ち上がり、書き込みパルスΦWがB16のタイミングで立ち下がると、それに応じてビット線BLがB14のタイミングで立ち下がる。即ち、T3の期間、アクティブに設定された書き込みパルスΦWに基づいて、ビット線BLはT3の期間、電圧VCCに設定される。   Thereafter, the bit line BL rises at the timing of B12 and falls at the timing of B14. Thereby, the bit line BL is set to the voltage VCC during the period T3 (a given period in a broad sense). The rewrite circuits 30 and 31 control the potential of the bit line BL. The rewrite circuits 30 and 31 set the potentials of the bit lines BL and / BL based on the write pulse ΦW and the output of the latch circuit 60. For example, since the logic “1” is stored in the ferroelectric capacitor CS1, the logic “1” is latched in the latch circuit 60 for the bit line BL connected to the ferroelectric capacitor CS1. That is, when the write pulse ΦW rises at the timing of B15, the bit line BL rises at the timing of B12 accordingly, and when the write pulse ΦW falls at the timing of B16, the bit line BL rises at the timing of B14 accordingly. Go down. That is, the bit line BL is set to the voltage VCC during the period T3 based on the write pulse ΦW that is set active during the period T3.
なお、プレート線PLがB17のタイミングで立ち下がり、ディスチャージ信号BL_DISがB18のタイミングで立ち下がる。これにより、ビット線BLに接続される強誘電体キャパシタCS1には論理“1”が書き込まれることになる。即ち、破壊読み出しによりT1の期間で論理“0”に書き換えられた強誘電体キャパシタCS1は、T3の期間で論理“1”に再書き込みされる。   The plate line PL falls at the timing B17, and the discharge signal BL_DIS falls at the timing B18. As a result, logic “1” is written in the ferroelectric capacitor CS1 connected to the bit line BL. That is, the ferroelectric capacitor CS1 rewritten to the logic “0” in the period T1 by destructive reading is rewritten to the logic “1” in the period T3.
強誘電体キャパシタCS2については、元々格納されていたデータが論理“0”であるため、T3の期間で論理“1”を書き込む必要がないので、B13に示されるようにビット線/BLは0Vの電圧に維持される。   As for the ferroelectric capacitor CS2, since the originally stored data is logic “0”, it is not necessary to write logic “1” in the period T3. Therefore, as shown in B13, the bit line / BL is set to 0V. Maintained at a voltage of.
また、ディスチャージ信号BL_DISは、T3の期間が経過した後、B19のタイミングでアクティブに設定される。   Further, the discharge signal BL_DIS is set to active at the timing B19 after the period T3 has elapsed.
また、読み出し信号R1はT1の期間においてアクティブに設定され、T2及びT3の期間では非アクティブにされる。これにより、読み出し用トランジスタRTR1がオン状態に設定され、センスアンプ40、41の出力がラッチ回路60の入力IN1、IN2に入力される。即ち、ラッチ信号/SAE2がアクティブに設定されたときにセンスアンプ40、41の出力をラッチすることができる。センスアンプ40、41の出力をラッチした後に読み出し信号R1は非アクティブに設定される。即ち、センスアンプ40、41の出力ノードND1とラッチ回路60が非接続にされるため、ラッチ回路60はセンスアンプ40、41の出力に影響されない。   Further, the read signal R1 is set to be active during the period T1, and is made inactive during the periods T2 and T3. As a result, the read transistor RTR1 is set to the ON state, and the outputs of the sense amplifiers 40 and 41 are input to the inputs IN1 and IN2 of the latch circuit 60. That is, the outputs of the sense amplifiers 40 and 41 can be latched when the latch signal / SAE2 is set to be active. After latching the outputs of the sense amplifiers 40 and 41, the read signal R1 is set inactive. That is, since the output node ND1 of the sense amplifiers 40 and 41 and the latch circuit 60 are disconnected, the latch circuit 60 is not affected by the outputs of the sense amplifiers 40 and 41.
一方、ラッチ回路60がセンスアンプ40、41の出力をラッチした後に、読み出し信号R2が非アクティブな状態からアクティブに設定される。これにより、ラッチ回路60はデータバスDBと接続されるため、データバスDBを介してラッチ回路60にラッチされているデータを読み出すことができる。なお、T1、T2及びT3の期間において、データバス接続信号Wが非アクティブに設定されるため、書き込みデータ用トランジスタRWTは、T1、T2及びT3の期間、オフ状態に設定される。   On the other hand, after the latch circuit 60 latches the outputs of the sense amplifiers 40 and 41, the read signal R2 is set active from the inactive state. Thereby, since the latch circuit 60 is connected to the data bus DB, the data latched in the latch circuit 60 can be read via the data bus DB. Since the data bus connection signal W is set inactive during the periods T1, T2, and T3, the write data transistor RWT is set in the off state during the periods T1, T2, and T3.
2.2.2.書き込み
図4は、図2の強誘電体記憶装置100の書き込み動作を説明するためのタイミング波形図である。データの書き込み対象となるメモリセルMCを選択するためにワード線WLがワード線駆動回路10によって駆動される。具体的には、ワード線WLの電位は、図4のC1のタイミングで立ち上がり、C2で示すタイミングで立ち下がる。その後、プレート線PLの電位は、C3のタイミングで電圧VCCに立ち上がり、C4のタイミングで0Vの電圧に立ち下がる。即ち、プレート線PLは、例えばプレート線駆動回路20によって、T4の期間、電圧VCCに設定される。
2.2.2. Writing FIG. 4 is a timing waveform diagram for explaining the writing operation of the ferroelectric memory device 100 of FIG. The word line WL is driven by the word line driving circuit 10 in order to select the memory cell MC to be written with data. Specifically, the potential of the word line WL rises at the timing C1 in FIG. 4 and falls at the timing indicated by C2. Thereafter, the potential of the plate line PL rises to the voltage VCC at the timing of C3 and falls to the voltage of 0V at the timing of C4. That is, the plate line PL is set to the voltage VCC during the period T4 by the plate line driving circuit 20, for example.
T4の期間において、ビット線BL、/BLは0Vの電圧に設定される。これにより、図1(B)に示されるように強誘電体キャパシタCS1、CS2に論理“0”が書き込まれる。   In the period T4, the bit lines BL and / BL are set to a voltage of 0V. As a result, as shown in FIG. 1B, logic “0” is written in the ferroelectric capacitors CS1 and CS2.
T4の期間が経過した後、ラッチ信号/SAE2がC5のタイミングでアクティブに設定され、C6のタイミング非アクティブに設定される。また、データバス接続信号W、C7のタイミングでハイレベルの電圧からローレベルの電圧に立ち下がり、非アクティブに設定される。ラッチ信号/SAE2がアクティブに設定されている期間では、データバス接続信号Wはアクティブに設定されているので、書き込みデータ用トランジスタWTRがオン状態になる。即ち、データバスDBの書き込みデータ線WDATA、/WDATAとラッチ回路60が電気的に接続され、アクティブに設定されたラッチ信号/SAE2がラッチ回路60に入力される。これにより、ラッチ回路60は、データバスDBからのデータをラッチする。   After the period T4 elapses, the latch signal / SAE2 is set to active at the timing of C5 and set to timing inactive at C6. Further, it falls from the high level voltage to the low level voltage at the timing of the data bus connection signals W and C7, and is set inactive. In the period in which the latch signal / SAE2 is set to active, the data bus connection signal W is set to active, so that the write data transistor WTR is turned on. That is, the write data lines WDATA, / WDATA of the data bus DB and the latch circuit 60 are electrically connected, and the latch signal / SAE2 set to be active is input to the latch circuit 60. Thereby, the latch circuit 60 latches data from the data bus DB.
ラッチ回路60がデータバスDBからのデータをラッチした後、ディスチャージ信号BL_DISは、C8のタイミングでアクティブに設定され、C9のタイミングで非アクティブに設定される。また、書き込みパルスΦWはC10のタイミングでアクティブに設定され、C11のタイミングで非アクティブに設定される。即ち、T5の期間において、ディスチャージ信号BL_DIS及び書き込みパルスΦWがアクティブに設定される。   After the latch circuit 60 latches data from the data bus DB, the discharge signal BL_DIS is set active at the timing C8 and set inactive at the timing C9. Further, the write pulse ΦW is set to be active at the timing of C10 and set to be inactive at the timing of C11. That is, the discharge signal BL_DIS and the write pulse ΦW are set active during the period T5.
メモリセルMCに論理“1”を書き込む場合、例えば書き込みデータ線WDATAを介してラッチ回路60の入力ノードIN1に論理“1”が入力され、例えば書き込みデータ線/WDATAを介してラッチ回路60の入力ノードIN2に論理“0”が入力される。これにより、リライト回路30には論理“1”が入力され、リライト回路31には論理“0”が入力される。   When writing logic “1” to the memory cell MC, for example, logic “1” is input to the input node IN1 of the latch circuit 60 via the write data line WDATA, and input to the latch circuit 60 via the write data line / WDATA, for example. Logic “0” is input to the node IN2. As a result, logic “1” is input to the rewrite circuit 30 and logic “0” is input to the rewrite circuit 31.
リライト回路30は、ラッチ回路60から論理“1”を受け、ビット線BLをC12のタイミングで電圧VCCに設定し、C13のタイミングで0Vの電圧に設定する。一方、T5の期間ではプレート線PLは0Vの電圧に設定されているので、図1(B)に示されるように強誘電体キャパシタCS1は論理“1”が書き込まれる。また、リライト回路31は、ラッチ回路60からの論理“0”を受け、ビット線/BLを0Vの電圧に設定する。即ち、T5の期間においてプレート線PL及びビット線/BLが同電圧の0Vに設定されているため、強誘電体キャパシタCS2はT4の期間に書き込まれた論理“0”を保持する。   The rewrite circuit 30 receives the logic “1” from the latch circuit 60, sets the bit line BL to the voltage VCC at the timing of C12, and sets the voltage to 0 V at the timing of C13. On the other hand, since the plate line PL is set to a voltage of 0 V during the period T5, as shown in FIG. 1B, the ferroelectric capacitor CS1 is written with logic “1”. The rewrite circuit 31 receives the logic “0” from the latch circuit 60 and sets the bit line / BL to a voltage of 0V. That is, since the plate line PL and the bit line / BL are set to the same voltage of 0 V in the period T5, the ferroelectric capacitor CS2 holds the logic “0” written in the period T4.
なお、書き込み動作の期間中、例えば期間WTMでは、センスアンプイネーブル信号SAE1は非アクティブに設定される。書き込みの際、データバスDBからのデータは、ラッチ回路60によってラッチされ、ラッチされたデータがリライト回路30、31に出力される。即ち、書き込み動作においてセンスアンプ40、41は動作させなくてもよい。これにより、消費電力の低減が可能である。   During the write operation, for example, in the period WTM, the sense amplifier enable signal SAE1 is set inactive. At the time of writing, data from the data bus DB is latched by the latch circuit 60, and the latched data is output to the rewrite circuits 30 and 31. That is, the sense amplifiers 40 and 41 need not be operated in the write operation. Thereby, power consumption can be reduced.
また、読み出し信号R1、R2は、期間WTMにおいて非アクティブに設定されている。即ち、ラッチ回路60がセンスアンプ40、41の出力ノードND1及びデータバスの読み出しデータ線RDATA、・RDATAから切り離される。   Further, the read signals R1 and R2 are set inactive during the period WTM. That is, the latch circuit 60 is disconnected from the output nodes ND1 of the sense amplifiers 40 and 41 and the read data lines RDATA and RDATA of the data bus.
2.3.ラッチ回路
図5は、図2のラッチ回路60を示す回路図である。ラッチ回路60は、例えば入力ノードIN1、IN2と、出力ノードQ1、Q2を備える。
2.3. Latch Circuit FIG. 5 is a circuit diagram showing the latch circuit 60 of FIG. The latch circuit 60 includes, for example, input nodes IN1 and IN2 and output nodes Q1 and Q2.
ラッチ回路60の入力ノードIN1には、読み出し用トランジスタRTR1を介してセンスアンプ40の出力が接続され、書き込みデータ用トランジスタRWTを介して書き込みデータ線/WDATAが接続される。同様にして、ラッチ回路60の入力ノードIN2には、センスアンプ41の出力及び書き込みデータ線WDATAが接続される。   The output of the sense amplifier 40 is connected to the input node IN1 of the latch circuit 60 via the read transistor RTR1, and the write data line / WDATA is connected via the write data transistor RWT. Similarly, the output of the sense amplifier 41 and the write data line WDATA are connected to the input node IN2 of the latch circuit 60.
即ち、読み出し用トランジスタRTR1及び書き込みデータ用トランジスタRWTによって、ラッチ回路60の入力ソースが切り替えられる。ラッチ回路60は、例えば、書き込み動作の際には、データバスDBの書き込みデータ線WDATA、/WDATAからのデータをラッチし、読み出し動作の際には、センスアンプ40、41の出力をラッチする。   That is, the input source of the latch circuit 60 is switched by the read transistor RTR1 and the write data transistor RWT. For example, the latch circuit 60 latches data from the write data lines WDATA and / WDATA of the data bus DB in the write operation, and latches the outputs of the sense amplifiers 40 and 41 in the read operation.
ラッチ回路60の出力ノードQ1はリライト回路30に接続される。また、ラッチ回路60は、読み出し用トランジスタRTR2を介して読み出しデータ線/RDATAに接続される。同様に、ラッチ回路60の出力ノードQ2はリライト回路31に接続され、読み出し用トランジスタRTR2を介して読み出しデータ線RDATAに接続される。   The output node Q1 of the latch circuit 60 is connected to the rewrite circuit 30. The latch circuit 60 is connected to the read data line / RDATA via the read transistor RTR2. Similarly, the output node Q2 of the latch circuit 60 is connected to the rewrite circuit 31, and is connected to the read data line RDATA via the read transistor RTR2.
読み出し動作の際には、ラッチ回路60はラッチしたデータを出力ノードQ1からリライト回路30に出力し、ラッチしたデータを出力ノードQ2からリライト回路31に出力する。リライト回路30、31は、このラッチ回路60からの出力に基づいて、メモリセルMCに再書き込みを行う。また、読み出し用トランジスタRTR2がオン状態に設定されるので、ラッチ回路60は、ラッチ回路60にラッチされているデータを出力ノードQ1から読み出し用データ線/RDATAに出力し、ラッチされているデータを出力ノードQ2から読み出しデータ線RDARAに出力する。   In the read operation, the latch circuit 60 outputs the latched data from the output node Q1 to the rewrite circuit 30, and outputs the latched data from the output node Q2 to the rewrite circuit 31. The rewrite circuits 30 and 31 rewrite the memory cell MC based on the output from the latch circuit 60. Further, since the read transistor RTR2 is set to the ON state, the latch circuit 60 outputs the data latched in the latch circuit 60 from the output node Q1 to the read data line / RDATA, and the latched data is output. The data is output from the output node Q2 to the read data line RDARA.
2.4.リライト回路
図6は、図2のリライト回路30を示す回路図である。リライト回路31は、リライト回路30と同様の回路で構成することができる。
2.4. Rewrite Circuit FIG. 6 is a circuit diagram showing the rewrite circuit 30 of FIG. The rewrite circuit 31 can be configured by a circuit similar to the rewrite circuit 30.
リライト回路30は、インバータINV、トランジスタPTR2、PTR3、NTR2及びNTR3を含む。トランジスタPTR2、PTR3はP型トランジスタであり、トランジスタNTR2、NTR3はN型トランジスタである。トランジスタPTR2のソースには電圧VCCが供給される。トランジスタPTR2のドレインとトランジスタPTR3のソースが接続され、トランジスタPTR3のドレインはリライト回路30の出力ノードQ3に接続される。なお、リライト回路30の出力ノードQ3はビット線BLに接続される。   The rewrite circuit 30 includes an inverter INV and transistors PTR2, PTR3, NTR2, and NTR3. The transistors PTR2 and PTR3 are P-type transistors, and the transistors NTR2 and NTR3 are N-type transistors. The voltage VCC is supplied to the source of the transistor PTR2. The drain of the transistor PTR2 and the source of the transistor PTR3 are connected, and the drain of the transistor PTR3 is connected to the output node Q3 of the rewrite circuit 30. Note that the output node Q3 of the rewrite circuit 30 is connected to the bit line BL.
トランジスタNTR3のドレインがリライト回路30の出力ノードQ3に接続され、トランジスタNTR3のソースはトランジスタNTR2のドレインに接続される。トランジスタNTR2のソースには0Vの電圧が供給される。   The drain of the transistor NTR3 is connected to the output node Q3 of the rewrite circuit 30, and the source of the transistor NTR3 is connected to the drain of the transistor NTR2. A voltage of 0 V is supplied to the source of the transistor NTR2.
リライト回路30の入力ノードIN3はトランジスタPTR2及びトランジスタNTR2のゲートに接続される。トランジスタNTR3のゲートには、書き込みパルスΦWが入力される。トランジスタPTR3のゲートには、書き込みパルスΦWがインバータINVによって反転されたパルス入力される。   The input node IN3 of the rewrite circuit 30 is connected to the gates of the transistor PTR2 and the transistor NTR2. A write pulse ΦW is input to the gate of the transistor NTR3. A pulse obtained by inverting the write pulse ΦW by the inverter INV is input to the gate of the transistor PTR3.
なお、図6は、リライト回路30について図示されているが、リライト回路31についても同様である。例えば、リライト回路31の入力ノードIN3にはラッチ回路60の出力ノードQ2が接続され、リライト回路31の出力ノードQ3にはビット線/BLが接続される。   FIG. 6 shows the rewrite circuit 30, but the same applies to the rewrite circuit 31. For example, the output node Q2 of the latch circuit 60 is connected to the input node IN3 of the rewrite circuit 31, and the bit line / BL is connected to the output node Q3 of the rewrite circuit 31.
リライト回路30は、ラッチ回路60からの出力データ及び書き込みパルスΦWに基づいて、ビット線BLの電位を電圧VCC又は0Vの電圧のどちらかに設定する。例えば、ラッチ回路60の出力がローレベルの電圧であり、書き込みパルスΦWがアクティブに設定された場合には、トランジスタPTR2、PTR3、NTR3がオン状態となり、ビット線BLは電圧VCCに設定される。   The rewrite circuit 30 sets the potential of the bit line BL to either the voltage VCC or 0V based on the output data from the latch circuit 60 and the write pulse ΦW. For example, when the output of the latch circuit 60 is a low level voltage and the write pulse ΦW is set to active, the transistors PTR2, PTR3, and NTR3 are turned on, and the bit line BL is set to the voltage VCC.
また、書き込みパルスΦWがアクティブに設定され、ラッチ回路60の出力がハイレベルの電圧の場合には、トランジスタPTR3、NTR2、NTR3がオン状態となる。即ち、リライト回路30はビット線BLを0Vに設定する。書き込みパルスΦWが非アクティブの場合には、トランジスタPTR3、NTR3がオフ状態となるので、ビット線BLはハイインピーダンス状態となる。   When the write pulse ΦW is set to active and the output of the latch circuit 60 is a high level voltage, the transistors PTR3, NTR2, and NTR3 are turned on. That is, the rewrite circuit 30 sets the bit line BL to 0V. When the write pulse ΦW is inactive, the transistors PTR3 and NTR3 are turned off, so that the bit line BL is in a high impedance state.
なお、書き込み動作において、メモリセルMCに論理“1”を書く場合、データバスDBの書き込みデータ線WDATAは例えばハイレベルの電圧に設定され、書き込みデータ線/WDATAはローレベルの電圧に設定される。この場合、ラッチ回路60は、データバスDBからのデータをラッチし、ラッチ回路60の出力ノードQ1からはローレベルの電圧が出力され、出力ノードQ2からはハイレベルの電圧が出力される。これに基づいてリライト回路30はビット線BLを電圧VCCに設定する。これにより、強誘電体キャパシタCS1には論理“1”が書き込まれることになる。   In the write operation, when writing logic “1” to the memory cell MC, the write data line WDATA of the data bus DB is set to a high level voltage, for example, and the write data line / WDATA is set to a low level voltage. . In this case, the latch circuit 60 latches data from the data bus DB, a low level voltage is output from the output node Q1 of the latch circuit 60, and a high level voltage is output from the output node Q2. Based on this, the rewrite circuit 30 sets the bit line BL to the voltage VCC. As a result, logic “1” is written in the ferroelectric capacitor CS1.
2.5.リファレンス電圧発生回路
図7は、図2のリファレンス電圧発生回路50の回路図である。リファレンス電圧発生回路50は、P型のトランジスタPTR4(広義には第3の出力トランジスタ)と、N型のトランジスタNTR4(広義には第4の出力トランジスタ)、NTR5を含むが、これに限定されない。例えば、リファレンス電圧発生回路50は、トランジスタNTR5を省略する構成でも良い。その場合、トランジスタNTR4のドレインには0Vの電圧が供給されるようにしても良い。
2.5. Reference Voltage Generation Circuit FIG. 7 is a circuit diagram of the reference voltage generation circuit 50 of FIG. The reference voltage generation circuit 50 includes, but is not limited to, a P-type transistor PTR4 (third output transistor in a broad sense), an N-type transistor NTR4 (fourth output transistor in a broad sense), and NTR5. For example, the reference voltage generation circuit 50 may be configured to omit the transistor NTR5. In that case, a voltage of 0 V may be supplied to the drain of the transistor NTR4.
トランジスタPTR4のソースには電圧VCCが供給される。また、トランジスタPTR4のゲートはリファレンスメモリセルが接続されたビット線BLRに接続され、トランジスタPTR4のドレインはリファレンス電圧発生回路50の出力ノードQ4に接続される。リファレンスメモリセルは、メモリセルMCと同様の構成であり、リファレンスメモリセルには例えば論理“0”が書き込まれているが、これに限定されない。例えば、リファレンスメモリセルの代わりに、論理“0”が書き込まれたメモリセルMCが接続されたビット線BLをトランジスタPTR4のゲートに接続する構成でも良い。トランジスタPTR4のゲートには、論理“0”が書き込まれた強誘電体キャパシタに対して読み出しを行ったときに発生するビット線BLの電圧が入力される。   The voltage VCC is supplied to the source of the transistor PTR4. The gate of the transistor PTR4 is connected to the bit line BLR to which the reference memory cell is connected, and the drain of the transistor PTR4 is connected to the output node Q4 of the reference voltage generation circuit 50. The reference memory cell has the same configuration as that of the memory cell MC. For example, logic “0” is written in the reference memory cell, but the present invention is not limited to this. For example, instead of the reference memory cell, the bit line BL to which the memory cell MC in which logic “0” is written is connected may be connected to the gate of the transistor PTR4. The voltage of the bit line BL generated when reading is performed on the ferroelectric capacitor in which logic “0” is written is input to the gate of the transistor PTR4.
トランジスタNTR4のソース及びゲートは、リファレンス電圧発生回路50の出力ノードQ4に接続されている。トランジスタNTR4のドレインはトランジスタNTR5のドレインと接続されている。トランジスタNTR5のソースには0Vの電圧が供給されている。   The source and gate of the transistor NTR4 are connected to the output node Q4 of the reference voltage generation circuit 50. The drain of the transistor NTR4 is connected to the drain of the transistor NTR5. A voltage of 0 V is supplied to the source of the transistor NTR5.
なお、トランジスタNTR5のゲートには、リファレンス電圧発生回路50の出力のオン・オフを制御するイネーブル信号ENRが入力される。例えば、イネーブル信号ENRがアクティブに設定されると、リファレンス電圧発生回路50は出力ノードQ4からリファレンス電圧VREFを出力する。   An enable signal ENR for controlling on / off of the output of the reference voltage generation circuit 50 is input to the gate of the transistor NTR5. For example, when the enable signal ENR is set to active, the reference voltage generation circuit 50 outputs the reference voltage VREF from the output node Q4.
3.比較例との対比
図8は、本実施形態に係る比較例の強誘電体記憶装置200を示す図である。強誘電体記憶装置200は、強誘電体キャパシタCS3、CS4と、ワード線駆動回路11と、プレート線駆動回路21と、カラムセンスアンプ70と、を含む。例えば、強誘電体キャパシタCS3には論理“1”が書き込まれ、強誘電体キャパシタCS4には論理“0”が書き込まれている。
3. Comparison with Comparative Example FIG. 8 is a diagram showing a ferroelectric memory device 200 of a comparative example according to the present embodiment. The ferroelectric memory device 200 includes ferroelectric capacitors CS3 and CS4, a word line driving circuit 11, a plate line driving circuit 21, and a column sense amplifier 70. For example, logic “1” is written in the ferroelectric capacitor CS3, and logic “0” is written in the ferroelectric capacitor CS4.
図9は、上記の場合における読み出し動作を説明するためのタイミング波形図である。読み出し動作では、ワード線WLがD1に示されるようにアクティブに設定される。また、ディスチャージ信号BL_DISがD2に示されるように非アクティブに設定される。そして、プレート線PLがD3に示されるように電圧VCCに設定されると、期間T11で強誘電体キャパシタCS3、CS4は論理“0”が書き込まれる。また、ビット線BLの電位はD4に示されるように立ち上がり、ビット線/BLの電位はD5に示されるように立ち上がる。その後、カラムセンスアンプイネーブル信号SEN、SEPが、D6及びD7に示されるようにアクティブに設定され、ビット線BLはD8に示されるように電圧VCCに設定され、ビット線/BLはD9に示されるように0Vの電圧に設定される。   FIG. 9 is a timing waveform diagram for explaining the read operation in the above case. In the read operation, the word line WL is set to active as indicated by D1. Further, the discharge signal BL_DIS is set inactive as indicated by D2. When the plate line PL is set to the voltage VCC as indicated by D3, the logic “0” is written in the ferroelectric capacitors CS3 and CS4 in the period T11. Further, the potential of the bit line BL rises as indicated by D4, and the potential of the bit line / BL rises as indicated by D5. Thereafter, the column sense amplifier enable signals SEN and SEP are set active as indicated by D6 and D7, the bit line BL is set at the voltage VCC as indicated by D8, and the bit line / BL is indicated by D9. Thus, the voltage is set to 0V.
プレート線PLがD10のタイミングで0Vの電圧に立ち下がり、ディスチャージ信号BL_DISがD11のタイミングでアクティブに設定されると、期間T12で強誘電体キャパシタCS3に論理“1”が再書き込みされる。なお、強誘電体キャパシタCS4は、期間T12ではプレート線PL及びビット線/BLが0Vの電圧に設定されているので論理“1”の再書き込みがされない。   When the plate line PL falls to 0V at the timing D10 and the discharge signal BL_DIS is set to active at the timing D11, the logic “1” is rewritten to the ferroelectric capacitor CS3 in the period T12. In the ferroelectric capacitor CS4, since the plate line PL and the bit line / BL are set to a voltage of 0 V in the period T12, the logic “1” is not rewritten.
期間T11で論理“0”が書き込まれる際に、強誘電体キャパシタCS3に印加される電圧と、強誘電体キャパシタCS4に印加される電圧は異なる。ビット線BLの電位はD4に示されるように立ち上がるため、このときのビット線BLの電圧をVBLHとすると、強誘電体キャパシタCS3に印加される電圧は、D12に示されるようにVCC−VBLHとなる。また、ビット線/BLの電位はD5に示されるように立ち上がるため、このときのビット線/BLの電圧をVBLLとすると、強誘電体キャパシタCS4に印加される電圧は、D13に示されるようにVCC−VBLLとなる。   When logic “0” is written in the period T11, the voltage applied to the ferroelectric capacitor CS3 is different from the voltage applied to the ferroelectric capacitor CS4. Since the potential of the bit line BL rises as indicated by D4, if the voltage of the bit line BL at this time is VBLH, the voltage applied to the ferroelectric capacitor CS3 is VCC-VBLH as indicated by D12. Become. Since the potential of the bit line / BL rises as indicated by D5, if the voltage of the bit line / BL at this time is VBLL, the voltage applied to the ferroelectric capacitor CS4 is as indicated by D13. VCC-VBLL.
即ち、論理“1”が書き込まれている強誘電体キャパシタCS3は、期間T11ではVCC−VBLLよりも小さいVCC−VBLHの電圧が印加されることになる。ところが、期間T12では、強誘電体キャパシタCS3はD14に示されるように−VCCの電圧が印加される。この場合、+VCC側に印加される電圧が−VCC側に印加される電圧よりも、その絶対値が小さくなるため、強誘電体キャパシタCS3は−VCC側にインプリントされる。   That is, a voltage of VCC-VBLH smaller than VCC-VBLL is applied to the ferroelectric capacitor CS3 in which logic “1” is written in the period T11. However, in the period T12, the ferroelectric capacitor CS3 is applied with a voltage of -VCC as indicated by D14. In this case, since the absolute value of the voltage applied to the + VCC side is smaller than the voltage applied to the −VCC side, the ferroelectric capacitor CS3 is imprinted on the −VCC side.
一方、論理“0”が書き込まれている強誘電体キャパシタCS4は、D13やD15に示されるように+VCC側にしか電圧が印加されないため、強誘電体キャパシタCS4は+VCC側にインプリントされる。なお、本明細書において、−VCC側にインプリントされるとは、強誘電体キャパシタのヒステリシスカーブが+VCC側にシフトすることを意味する。図10は、−VCC側に強誘電体キャパシタがインプリントされたときのヒステリシスカーブを図1(C)に追加した図である。点線で示されるヒステリシスカーブがインプリントされた場合の曲線である。図10のようにインプリントされた場合、ヒステリシスカーブは、印加される電圧が0Vである場合、A3及びA4の点を経由する。   On the other hand, since the voltage is applied only to the + VCC side of the ferroelectric capacitor CS4 in which logic “0” is written, as indicated by D13 and D15, the ferroelectric capacitor CS4 is imprinted on the + VCC side. In this specification, imprinting on the −VCC side means that the hysteresis curve of the ferroelectric capacitor shifts to the + VCC side. FIG. 10 is a diagram in which a hysteresis curve when a ferroelectric capacitor is imprinted on the −VCC side is added to FIG. This is a curve when a hysteresis curve indicated by a dotted line is imprinted. When imprinted as shown in FIG. 10, the hysteresis curve passes through points A3 and A4 when the applied voltage is 0V.
図1(C)のようにインプリントされていない場合、論理“0”が書き込まれているキャパシタは、A2の分極値を保持するが、図10のようにインプリントされると、A4の分極値となる。つまり、分極量が減少してしまい、誤読み出しを生じさせる可能性が高くなる。また、この場合、強誘電体キャパシタに論理“0”を書き込む場合にはA5の点に対応する電圧を印加する必要があり、電圧+VCCよりも大きな電圧を印加させる必要がある。   When not imprinted as shown in FIG. 1C, the capacitor in which logic “0” is written holds the polarization value of A2, but when imprinted as shown in FIG. 10, the polarization of A4 Value. That is, the amount of polarization decreases, and the possibility of causing erroneous reading increases. In this case, when logic “0” is written in the ferroelectric capacitor, it is necessary to apply a voltage corresponding to the point A5, and it is necessary to apply a voltage higher than the voltage + VCC.
強誘電体キャパシタがインプリントされると、読み出し不良や書き込み不良を生じさせる可能性が高くなるため、何らかの対策が必要である。ところが、比較例の読み出し動作では、強誘電体キャパシタCS3、CS4のインプリントの方向にばらつきが生じる。このように、キャパシタによってバラバラな方向にインプリントされてしまうと、インプリントに対する対策が困難になる。   When the ferroelectric capacitor is imprinted, there is a high possibility of causing a read failure or a write failure, so some countermeasure is required. However, in the read operation of the comparative example, variations occur in the imprint direction of the ferroelectric capacitors CS3 and CS4. Thus, if imprinting is performed in different directions by the capacitor, it is difficult to take measures against imprinting.
この問題点を、本実施形態は解決できる。例えば図3に示されるように、論理“1”が書き込まれている強誘電体キャパシタCS1は、読み出し動作が行われると、C1に示されるように電圧VCCが印加され、期間T3で電圧−VCCが印加される。即ち、+VCC側及び−VCC側において、絶対値が同じ大きさの電圧が印加されるため、強誘電体キャパシタCS1は−VCC側にインプリントされない。なお、論理“0”が書き込まれている強誘電体キャパシタCS2に対して読み出しを行った場合、C2に示されるように電圧VCCが印加されるが、期間T3では論理“1”が書き込まれない。   This embodiment can solve this problem. For example, as shown in FIG. 3, the ferroelectric capacitor CS1 in which logic “1” is written is applied with the voltage VCC as shown in C1 when the read operation is performed, and the voltage −VCC is applied in the period T3. Is applied. That is, since voltages having the same absolute value are applied on the + VCC side and the −VCC side, the ferroelectric capacitor CS1 is not imprinted on the −VCC side. When reading is performed on the ferroelectric capacitor CS2 in which logic “0” is written, the voltage VCC is applied as indicated by C2, but the logic “1” is not written in the period T3. .
即ち、本実施形態では、例えば+VCC側にインプリントされる場合はあっても、−VCC側にインプリントされることがない。このため、強誘電体キャパシタがインプリントされる場合、全ての強誘電体キャパシタが同一の方向にインプリントされるため、インプリント対策が容易になる。   That is, in the present embodiment, for example, even when imprinting is performed on the + VCC side, imprinting is not performed on the −VCC side. For this reason, when the ferroelectric capacitors are imprinted, all the ferroelectric capacitors are imprinted in the same direction, so that imprint measures are facilitated.
また、比較例では、読み出し動作にカラムセンスアンプ70を用いる。例えば、Y選択信号YSELがイネーブルになる事によってビット線BL、/BLがデータ線DATA、/DATAと接続された場合、それまでカラムセンスアンプ70によって電圧VCCまで充電されていたビット線BLの電圧は、ビット線BL、/BL側からデータ線DATA、/DATA側の負荷を充電する期間、大きく低下する。又、プレート線PLの電位がD10のタイミングで立ち下がるときにおいても強誘電体キャパシタCS3がカップリングキャパシタの役割を果たす為、ビット線BLの電圧は低下する。前者は、カラムセンスアンプ70の誤動作の原因となり、後者は、論理“1”再書き込み不良の原因となる。そのため、比較例はこれらの問題を回避する目的で、論理“0”再書き込みの期間T13及び、論理“1”再書き込みの期間T12を十分確保する必要があり、読み出し動作を遅延させる事になる。   In the comparative example, the column sense amplifier 70 is used for the read operation. For example, when the bit lines BL and / BL are connected to the data lines DATA and / DATA by enabling the Y selection signal YSEL, the voltage of the bit line BL that has been charged to the voltage VCC by the column sense amplifier 70 until then. Significantly decreases during the period of charging the load on the data line DATA, / DATA side from the bit line BL, / BL side. Even when the potential of the plate line PL falls at the timing of D10, the ferroelectric capacitor CS3 plays the role of a coupling capacitor, so the voltage of the bit line BL decreases. The former causes a malfunction of the column sense amplifier 70, and the latter causes a logic “1” rewrite failure. Therefore, in order to avoid these problems, the comparative example needs to sufficiently secure the logic “0” rewrite period T13 and the logic “1” rewrite period T12, and delays the read operation. .
この点、本実施形態では、図2に示されるように、ビット線BL、/BLはトランジスタPTR1のゲートに接続されているため、データバスDBの負荷がビット線BL、/BLの電圧を降下させるような影響を及ぼすことがない。このため、比較例のようなセンスアンプの誤動作を防止できる。   In this regard, in this embodiment, as shown in FIG. 2, since the bit lines BL and / BL are connected to the gate of the transistor PTR1, the load of the data bus DB drops the voltages of the bit lines BL and / BL. There is no such effect that For this reason, malfunction of the sense amplifier as in the comparative example can be prevented.
また、本実施形態では、B17のタイミングでプレート線PLの電位が立ち下がっても、期間T2でディスチャージされていたビット線BLの電位は、B12のタイミングで立ち上がるため、比較例のようにカップリングキャパシタの影響をあまり受けない。即ち、論理“1”を再書き込みする期間T3を比較例の期間T12よりも短くすることができる。   In the present embodiment, even if the potential of the plate line PL falls at the timing of B17, the potential of the bit line BL discharged in the period T2 rises at the timing of B12, so that the coupling is performed as in the comparative example. Less affected by the capacitor. That is, the period T3 for rewriting the logic “1” can be made shorter than the period T12 of the comparative example.
また、本実施形態では、以下のような効果をさらに有する。   Further, the present embodiment further has the following effects.
論理”1”データを記憶していたメモリセルMC(強誘電体キャパシタ)への再書き込みは、プレート線PLが立ち下がった後、ラッチ回路60のラッチデータをリライト回路30を通してビット線BLへ転送する事により行われる為、論理”0”の再書き込み時のプレート線PL電圧低下の原因とならない。又、読み出し途中で書き込み要求があった場合には、論理”1”データの再書き込みタイミングを遅らせる事により、メモリセルMCで記憶されていたデータとは異なるデータでメモリセルMCへの書き込みを行う事ができる。   Rewriting to the memory cell MC (ferroelectric capacitor) storing logic “1” data transfers the latch data of the latch circuit 60 to the bit line BL through the rewrite circuit 30 after the plate line PL falls. Therefore, the plate line PL voltage is not lowered at the time of rewriting logic “0”. If there is a write request in the middle of reading, writing to the memory cell MC is performed with data different from the data stored in the memory cell MC by delaying the rewrite timing of the logic “1” data. I can do things.
論理”0”データを再書き込みした後、プレート線PLを立ち下げる時点において、ビット線BLを接地電位としている為、選択メモリセルMCを構成する強誘電体キャパシタによる容量カップリングの影響でビット線BL電位が接地電位より低下しない。その為、論理”0”が書き込まれたメモリセルMCに関して、ビット線BLの電圧が変動する事によるデータ破壊を防止する事ができる。   After rewriting the logic “0” data, since the bit line BL is set to the ground potential when the plate line PL is lowered, the bit line is affected by the capacitive coupling by the ferroelectric capacitor constituting the selected memory cell MC. The BL potential does not fall below the ground potential. Therefore, it is possible to prevent data destruction due to fluctuation of the voltage of the bit line BL with respect to the memory cell MC in which logic “0” is written.
ビット線BLをP型トランジスタPTR1のゲートで受けている(データバスDBとビット線BLはダイレクトに接続されない構成)為、データ読み出し時にビット線BL電圧がデータバスDB負荷によって低下する事は無い。従って、論理”0”データ再書き込み中にラッチ回路60からデータバスDBへデータを転送したとしても、論理”0”データを再書き込みされている強誘電体メモリセルMCに対して書き込む為の印加電圧が不十分になる事は無い。   Since the bit line BL is received by the gate of the P-type transistor PTR1 (a configuration in which the data bus DB and the bit line BL are not directly connected), the bit line BL voltage does not decrease due to the load of the data bus DB when reading data. Therefore, even if data is transferred from the latch circuit 60 to the data bus DB during rewriting of logic “0” data, the application for writing to the ferroelectric memory cell MC to which logic “0” data is rewritten is applied. The voltage is never inadequate.
センスアンプ40は、論理”0”読み出しビット線BL電圧を使用したリファレンス電圧発生回路50からのリファレンス電圧VREFを使用して増幅動作を行う為、論理”1”読み出しビット線BL電圧を使用する場合と比較して分極反転特性劣化が生じない為、安定したリファレンス電圧VREFを生成する事ができる。   Since the sense amplifier 40 performs an amplification operation using the reference voltage VREF from the reference voltage generation circuit 50 using the logic “0” read bit line BL voltage, the sense amplifier 40 uses the logic “1” read bit line BL voltage. Compared to the above, the polarization reversal characteristics are not deteriorated, so that a stable reference voltage VREF can be generated.
読み出し時、及び、再書き込み時、及び、書き込み時において、ラッチ回路60にラッチしたデータを使用する事ができる為、例えば、予めラッチ回路60に読み出しデータを用意しておき、あるタイミングで高速にデータを出力する事ができる。さらに、書き込み時において、あらかじめラッチ回路60に書き込みデータをラッチしておき、あるタイミングで一度にラッチ回路60に格納されているデータを強誘電体キャパシタへ書き込む事ができる。   Since the data latched in the latch circuit 60 can be used at the time of reading, rewriting, and writing, for example, read data is prepared in advance in the latch circuit 60, and the data is quickly processed at a certain timing. Data can be output. Further, at the time of writing, the write data can be latched in advance in the latch circuit 60, and the data stored in the latch circuit 60 can be written into the ferroelectric capacitor at a certain timing.
センスアンプ40はプレート線PL立ち上がり以前からビット線BLの電圧をセンス増幅する為、プレート線PLから印加される電圧に応じてビット線BL上に読み出される読み出し電圧に応じた出力電圧を出力する事ができる。ビット線BLの電圧の振幅が小さい場合にも、増幅した出力電圧を出力する為、カラムセンスアンプ70の様にビット線BLの電圧の振幅が開くのを待たずとも、ラッチ回路60で読み出しデータをラッチする事ができる。   Since the sense amplifier 40 senses and amplifies the voltage of the bit line BL before the plate line PL rises, the sense amplifier 40 outputs an output voltage corresponding to the read voltage read on the bit line BL according to the voltage applied from the plate line PL. Can do. Even when the amplitude of the voltage of the bit line BL is small, the amplified output voltage is output, so that the read data is read out by the latch circuit 60 without waiting for the amplitude of the voltage of the bit line BL to open like the column sense amplifier 70. Can be latched.
イコライズ機能を持ったらち回路60では、プレート線PL立ち上がり時点で動作を開始し、センスアンプ40の出力データをラッチできる状態となるまでイコライズ状態を継続する為、ラッチ回路60での誤データの出力無しに正しいデータのみ出力できる。   In the circuit 60 having the equalizing function, the operation is started at the rising edge of the plate line PL, and the equalizing state is continued until the output data of the sense amplifier 40 can be latched. Only correct data can be output.
論理”1”データの再書き込みのタイミングは、プレート線PLが立ち下がった後か又は、立ち下がる直前で再書き込みを行う。プレート線PLが立ち下がった後で論理”1”データを再書き込みした場合には、前述のようにプレート線PLの電圧低下を引き起こさないメリットがある。プレート線PLが立ち下がる前に論理”1”データを再書き込みする為に、ビット線BLへハイレベルの信号を供給する場合には、論理”1”データを書き込む為に必要な期間を経た後に直ちにビット線BL電圧を接地電位に戻すことが可能となる。この為、論理”1”データを再書き込む為に要する時間を最小限とする事が可能となる為、サイクルタイムの高速化が行える。   The timing of rewriting the logic “1” data is performed after the plate line PL falls or just before it falls. When the logic “1” data is rewritten after the plate line PL falls, there is an advantage that the voltage of the plate line PL is not lowered as described above. When a high level signal is supplied to the bit line BL in order to rewrite the logic “1” data before the plate line PL falls, a period necessary for writing the logic “1” data is passed. The bit line BL voltage can be immediately returned to the ground potential. For this reason, the time required for rewriting the logic “1” data can be minimized, so that the cycle time can be increased.
ラッチ回路60でセンスアンプ40の出力データをラッチした後は、センスアンプ40においてビット線BLの電圧をセンスする必要が無い点と、続くビット線BL電圧を接地する動作において、センスアンプ40の出力を電圧VCCとする為にセンスアンプ40の動作を終了する。この事により、センスアンプ40で消費される消費電力を低消費電力化できる。   After the output data of the sense amplifier 40 is latched by the latch circuit 60, the sense amplifier 40 does not need to sense the voltage of the bit line BL, and the output of the sense amplifier 40 is performed in the operation of grounding the bit line BL voltage. , The operation of the sense amplifier 40 is terminated. As a result, the power consumed by the sense amplifier 40 can be reduced.
センスアンプ40の動作終了タイミングは、ラッチ回路60の出力電圧を検出したり、メモリセルMCを構成する強誘電体キャパシタからの読み出し電荷の転送速度を利用したり、プレート線PL信号の立ち上がり時間を使用して、設定されても良い。   The operation end timing of the sense amplifier 40 detects the output voltage of the latch circuit 60, uses the transfer rate of the read charge from the ferroelectric capacitor constituting the memory cell MC, and determines the rise time of the plate line PL signal. Use and set.
ラッチ回路60は、読み出し時のデータラッチ及び、書き込み時のデータラッチの他、連続して同じロウアドレスにアクセスがあった場合や、同一アドレスで書き込み後、読み出し動作があった場合に、キャッシュとして使用される。この利用方法により、書き込み、又は、読み出し動作を高速する事が可能となる。また、強誘電体キャパシタの披露劣化を緩和することが可能である。   The latch circuit 60 functions as a cache when a data latch at the time of reading and a data latch at the time of writing are accessed as well as when the same row address is continuously accessed or when a read operation is performed after writing at the same address. used. This utilization method makes it possible to speed up the writing or reading operation. Moreover, it is possible to alleviate the deterioration of the display of the ferroelectric capacitor.
ラッチ回路60は複数のセンスアンプ40で共有化できる為、センスアンプ40毎にラッチ回路60を配置した場合と比較して、回路配置面積を省スペース化する事ができる。   Since the latch circuit 60 can be shared by the plurality of sense amplifiers 40, the circuit arrangement area can be saved as compared with the case where the latch circuit 60 is arranged for each sense amplifier 40.
4.本実施形態に係る変形例
本実施形態のラッチ回路60を図11に示すラッチ回路61に置き換えた変形例が可能である。図11は、本実施形態に係る変形例のラッチ回路61を示す図である。ラッチ回路61は、図5のラッチ回路60にイコライズトランジスタEQTが設けられて構成されている。イコライズトランジスタEQTは、ラッチ回路61の出力ノードQ1、Q2の間に設けられ、イコライズトランジスタEQTのソースは例えば出力ノードQ1に接続され、イコライズトランジスタEQTのドレインは例えば出力ノードQ2に接続される。
4). Modified Example According to this Embodiment A modified example in which the latch circuit 60 of this embodiment is replaced with the latch circuit 61 shown in FIG. 11 is possible. FIG. 11 is a diagram showing a modified latch circuit 61 according to the present embodiment. The latch circuit 61 is configured by providing an equalize transistor EQT in the latch circuit 60 of FIG. The equalizing transistor EQT is provided between the output nodes Q1 and Q2 of the latch circuit 61. The source of the equalizing transistor EQT is connected to, for example, the output node Q1, and the drain of the equalizing transistor EQT is connected to, for example, the output node Q2.
また、イコライズトランジスタEQTのゲートには、イコライズ信号SAEQが入力される。   An equalize signal SAEQ is input to the gate of the equalize transistor EQT.
図12は、変形例の読み出し動作を示すタイミング波形図である。イコライズ信号SAEQ以外の波形は、図3と同様である。イコライズ信号SAEQは、E1のタイミングでアクティブに設定され、E2のタイミングで非アクティブに設定される。これにより、ラッチ回路61の出力ノードQ1、Q2を同電位に設定できる。即ち、ラッチ回路61の入力ノードIN1、IN2に確実なデータが入力されるまで、ラッチ回路61にラッチさせることを待機させることができる。出力ノードQ1、Q2は同電位に設定されているため、入力ノードIN1、IN2に確実なデータが入力された後、イコライズ信号SAEQが非アクティブに設定されるとラッチ回路61は直ちにデータラッチを行うことができる。   FIG. 12 is a timing waveform diagram showing a read operation of the modification. The waveforms other than the equalize signal SAEQ are the same as those in FIG. The equalize signal SAEQ is set active at the timing E1, and is set inactive at the timing E2. Thereby, the output nodes Q1 and Q2 of the latch circuit 61 can be set to the same potential. That is, the latch circuit 61 can be made to wait until certain data is input to the input nodes IN1 and IN2 of the latch circuit 61. Since the output nodes Q1 and Q2 are set to the same potential, the latch circuit 61 immediately performs data latch when the equalize signal SAEQ is set inactive after reliable data is input to the input nodes IN1 and IN2. be able to.
これにより、ラッチ回路61は、確実なデータをラッチすることができるので、リライト回路30、31に正しいデータを出力することができる。   As a result, the latch circuit 61 can latch reliable data, so that correct data can be output to the rewrite circuits 30 and 31.
図13は、本実施形態の変形例に係る強誘電体記憶装置300を示す図である。強誘電体記憶装置300は、本実施形態を1T1Cタイプの記憶装置に応用したものであり、強誘電体記憶装置300についても、強誘電体記憶装置100と同様の効果を有する。強誘電体記憶装置300は、複数のラッチ回路60を含み、符号60A、60Bはその一部のラッチ回路60を示す。   FIG. 13 is a diagram showing a ferroelectric memory device 300 according to a modification of the present embodiment. The ferroelectric memory device 300 is obtained by applying the present embodiment to a 1T1C type memory device, and the ferroelectric memory device 300 has the same effect as the ferroelectric memory device 100. The ferroelectric memory device 300 includes a plurality of latch circuits 60, and reference numerals 60A and 60B denote some of the latch circuits 60.
各ラッチ回路60の出力ノードQ1は、各リライト回路30に接続される。読み出しデータ線RDATA0はラッチ回路60Aの出力ノードQ2に接続され、読み出しデータ線/RDATA0はラッチ回路60Aの出力ノードQ1に接続される。同様にして、読み出しデータ線RDATA1はラッチ回路60Bの出力ノードQ2に接続され、読み出しデータ線/RDATA1はラッチ回路60Bの出力ノードQ1に接続される。   The output node Q1 of each latch circuit 60 is connected to each rewrite circuit 30. Read data line RDATA0 is connected to output node Q2 of latch circuit 60A, and read data line / RDATA0 is connected to output node Q1 of latch circuit 60A. Similarly, read data line RDATA1 is connected to output node Q2 of latch circuit 60B, and read data line / RDATA1 is connected to output node Q1 of latch circuit 60B.
また、書き込みデータ線WDATA0はラッチ回路60Aの入力ノードIN2に接続され、書き込みデータ線/WDATA0はラッチ回路60Aの入力ノードIN1に接続される。同様にして、書き込みデータ線WDATA1はラッチ回路60Bの入力ノードIN2に接続され、書き込みデータ線/WDATA1はラッチ回路60Bの入力ノードIN1に接続される。   The write data line WDATA0 is connected to the input node IN2 of the latch circuit 60A, and the write data line / WDATA0 is connected to the input node IN1 of the latch circuit 60A. Similarly, the write data line WDATA1 is connected to the input node IN2 of the latch circuit 60B, and the write data line / WDATA1 is connected to the input node IN1 of the latch circuit 60B.
強誘電体記憶装置100と異なる点は、メモリセルに1つの強誘電体キャパシタが接続されている点と、ラッチ回路60の出力ノードQ1がリライト回路30に接続され、出力ノードQ2がリライト回路30に接続されない点である。動作においては、強誘電体記憶装置300は強誘電体記憶装置100と同様である。   The difference from the ferroelectric memory device 100 is that one ferroelectric capacitor is connected to the memory cell, the output node Q1 of the latch circuit 60 is connected to the rewrite circuit 30, and the output node Q2 is connected to the rewrite circuit 30. It is a point that is not connected to. In operation, the ferroelectric memory device 300 is the same as the ferroelectric memory device 100.
本実施形態及びその変形例において、1つ又は2つのメモリセルMCが示されているが、これに限定されない。本実施形態及びその変形例は、複数のメモリセルMCを含むように構成されることも可能である。   In the present embodiment and its modifications, one or two memory cells MC are shown, but the present invention is not limited to this. The present embodiment and its modifications may be configured to include a plurality of memory cells MC.
上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。   As described above, the embodiments of the present invention have been described in detail. However, those skilled in the art can easily understand that many modifications can be made without departing from the novel matters and effects of the present invention. . Accordingly, all such modifications are intended to be included in the scope of the present invention. For example, a term described with a different term having a broader meaning or the same meaning at least once in the specification or the drawings can be replaced with the different term anywhere in the specification or the drawings.
図1(A)〜図1(C)は本実施形態に係る強誘電体記憶装置のメモリセルMCの説明図。1A to 1C are explanatory views of a memory cell MC of the ferroelectric memory device according to this embodiment. 本実施形態に係る強誘電体記憶装置を示す図。1 is a diagram showing a ferroelectric memory device according to an embodiment. 本実施形態に係る強誘電体記憶装置の読み出し動作を示すタイミング波形図。FIG. 5 is a timing waveform diagram showing a read operation of the ferroelectric memory device according to the embodiment. 本実施形態に係る強誘電体記憶装置の書き込み動作を示すタイミング波形図。FIG. 4 is a timing waveform diagram showing a write operation of the ferroelectric memory device according to the present embodiment. 本実施形態に係る強誘電体記憶装置のラッチ回路を示す回路図。1 is a circuit diagram showing a latch circuit of a ferroelectric memory device according to an embodiment. 本実施形態に係る強誘電体記憶装置のリライト回路を示す回路図。1 is a circuit diagram showing a rewrite circuit of a ferroelectric memory device according to an embodiment. 本実施形態に係る強誘電体記憶装置のリファレンス電圧発生回路を示す回路図。1 is a circuit diagram showing a reference voltage generation circuit of a ferroelectric memory device according to an embodiment. FIG. 本実施形態に係る強誘電体記憶装置の比較例を示す図。The figure which shows the comparative example of the ferroelectric memory device which concerns on this embodiment. 本実施形態に係る比較例の読み出し動作を示すタイミング波形図。FIG. 6 is a timing waveform diagram showing a read operation of a comparative example according to the present embodiment. インプリントされた場合のヒステリシスカーブを示す図。The figure which shows the hysteresis curve at the time of imprinting. 本実施形態に係る強誘電体記憶装置のラッチ回路の変形例を示す回路図。The circuit diagram which shows the modification of the latch circuit of the ferroelectric memory device based on this embodiment. 本実施形態に係る強誘電体記憶装置の変形例の読み出し動作を示すタイミング波形図。FIG. 6 is a timing waveform diagram showing a read operation of a modification of the ferroelectric memory device according to the embodiment. 本実施形態に係る他の変形例を示す図。The figure which shows the other modification concerning this embodiment.
符号の説明Explanation of symbols
10 ワード線駆動回路、20 プレート線駆動回路、30、31 リライト回路、
40、41 センスアンプ、50 リファレンス電圧発生回路、
60、61 ラッチ回路、BL、/BL ビット線、
BL_DIS ディスチャージ信号、CS1、CS2 強誘電体キャパシタ、
DB データバス、DTR ディスチャージトランジスタ、
ETR センスアンプイネーブルトランジスタ、MC メモリセル、
ND1 入力ノード、ND2、Q1、Q2、Q3、Q4 出力ノード、
NTR1 第2の出力トランジスタ、NTR4 第4の出力トランジスタ、
PL プレート線、PTR1 第1の出力トランジスタ、
PTR4 第3の出力トランジスタ、
RTR1 第1の読み出し用スイッチングトランジスタ、
RTR2 第2の読み出し用スイッチングトランジスタ、
R1 第1の読み出し信号、R2 第2の読み出し信号、TR1 第1のトランジスタ、TR11 出力トランジスタ、
TR2 第2のトランジスタ、TTR 転送トランジスタ、VCC 第2ビット線電圧、
第2プレート線電圧、第2の電源、VREF リファレンス電圧、WL ワード線、
ΦW 書き込みパルス、/SAE2 ラッチ信号
10 word line drive circuit, 20 plate line drive circuit, 30, 31 rewrite circuit,
40, 41 sense amplifier, 50 reference voltage generation circuit,
60, 61 Latch circuit, BL, / BL bit line,
BL_DIS discharge signal, CS1, CS2 ferroelectric capacitors,
DB data bus, DTR discharge transistor,
ETR sense amplifier enable transistor, MC memory cell,
ND1 input node, ND2, Q1, Q2, Q3, Q4 output node,
NTR1 second output transistor, NTR4 fourth output transistor,
PL plate line, PTR1 first output transistor,
PTR4 third output transistor,
RTR1 first read switching transistor,
RTR2 second read switching transistor,
R1 first read signal, R2 second read signal, TR1 first transistor, TR11 output transistor,
TR2 second transistor, TTR transfer transistor, VCC second bit line voltage,
Second plate line voltage, second power supply, VREF reference voltage, WL word line,
ΦW Write pulse, / SAE2 latch signal

Claims (14)

  1. 強誘電体キャパシタを含むメモリセルと、
    前記メモリセルに接続されるワード線、プレート線及びビット線と、
    前記ワード線を駆動するワード線駆動回路と、
    前記プレート線を駆動するプレート線駆動回路と、
    前記ビット線に接続され、ディスチャージ信号に基づいて前記ビット線を第1ビット線電圧にディスチャージするディスチャージトランジスタと、
    その入力ノードが前記ビット線に接続され、前記メモリセルに保持されているデータを判定して、判定結果を出力するセンスアンプと、
    前記センスアンプの出力ノードとデータバスとの間に設けられたラッチ回路と、
    を含み
    前記プレート線駆動回路は、データ読み出しの際に、前記プレート線を第1プレート線電圧から前記第1プレート線電圧よりも高い第2プレート線電圧に設定し、
    前記ラッチ回路は、ラッチ信号に基づいて、前記センスアンプの出力をラッチし、
    前記ディスチャージ信号は、前記ラッチ回路のデータラッチが終了した後に所与の期間、アクティブに設定され、
    前記ディスチャージトランジスタは、前記ディスチャージ信号に基づいて前記ビット線を前記所与の期間、前記第1ビット線電圧にディスチャージすることを特徴とする強誘電体記憶装置。
    A memory cell including a ferroelectric capacitor;
    A word line, a plate line and a bit line connected to the memory cell;
    A word line driving circuit for driving the word line;
    A plate line driving circuit for driving the plate line;
    A discharge transistor connected to the bit line and discharging the bit line to a first bit line voltage based on a discharge signal;
    A sense amplifier connected to the bit line for determining the data held in the memory cell and outputting a determination result;
    A latch circuit provided between an output node of the sense amplifier and a data bus;
    The plate line driving circuit sets the plate line from a first plate line voltage to a second plate line voltage higher than the first plate line voltage when reading data;
    The latch circuit latches the output of the sense amplifier based on a latch signal,
    The discharge signal is set to active for a given period after the data latch of the latch circuit is finished,
    The ferroelectric memory device according to claim 1, wherein the discharge transistor discharges the bit line to the first bit line voltage for the given period based on the discharge signal.
  2. 請求項1において、
    前記センスアンプは、センスアンプイネーブル信号に基づいて前記センスアンプのイネーブル・ディセーブルを制御するセンスアンプイネーブルトランジスタを含み、
    前記センスアンプイネーブル信号がアクティブに設定されている場合には、前記センスアンプはイネーブルに設定され、前記センスアンプイネーブル信号が非アクティブに設定されている場合には、前記センスアンプはディセーブルに設定され、
    前記センスアンプイネーブル信号は、前記ラッチ回路のデータラッチが終了した後に非アクティブに設定されることを特徴とする強誘電体記憶装置。
    In claim 1,
    The sense amplifier includes a sense amplifier enable transistor that controls enable / disable of the sense amplifier based on a sense amplifier enable signal,
    When the sense amplifier enable signal is set to active, the sense amplifier is set to enable, and when the sense amplifier enable signal is set to inactive, the sense amplifier is set to disabled. And
    The ferroelectric memory device according to claim 1, wherein the sense amplifier enable signal is set inactive after data latch of the latch circuit is completed.
  3. 請求項2において、
    前記プレート線が前記第2プレート線電圧に設定されるタイミングよりも前のタイミングで前記センスアンプイネーブル信号がアクティブに設定され、前記センスアンプがイネーブルに設定されることを特徴とする強誘電体記憶装置。
    In claim 2,
    The ferroelectric memory characterized in that the sense amplifier enable signal is set to active and the sense amplifier is set to enable at a timing before the timing at which the plate line is set to the second plate line voltage. apparatus.
  4. 請求項2又は3において、
    リファレンス電圧を発生するリファレンス電圧発生回路をさらに含み、
    前記センスアンプは、
    そのゲートが前記ビット線に接続され、そのソースが第2の電源に接続され、そのドレインが前記センスアンプの出力ノードと接続される第1の出力トランジスタと、
    そのドレインが前記第1の出力トランジスタのドレインと接続され、そのゲートには前記リファレンス電圧発生回路からの前記リファレンス電圧が入力される第2の出力トランジスタと、
    をさらに含み、
    前記リファレンス電圧は、論理“0”が書き込まれているリファレンスメモリセルに対して読み出し動作を行ったときに前記ビット線に発生する電圧に基づいて生成されることを特徴とする強誘電体記憶装置。
    In claim 2 or 3,
    A reference voltage generating circuit for generating a reference voltage;
    The sense amplifier is
    A first output transistor having its gate connected to the bit line, its source connected to a second power supply, and its drain connected to the output node of the sense amplifier;
    A drain connected to the drain of the first output transistor; a second output transistor to which the reference voltage from the reference voltage generation circuit is input;
    Further including
    The ferroelectric memory device, wherein the reference voltage is generated based on a voltage generated in the bit line when a read operation is performed on a reference memory cell in which logic “0” is written. .
  5. 請求項4において、
    前記センスアンプイネーブルトランジスタのソースは前記第2の電源より電源電圧の低い第1の電源に接続され、前記センスアンプイネーブルトランジスタのドレインは前記第2の出力トランジスタのソースに接続されていることを特徴とする強誘電体記憶装置。
    In claim 4,
    The source of the sense amplifier enable transistor is connected to a first power supply whose power supply voltage is lower than that of the second power supply, and the drain of the sense amplifier enable transistor is connected to the source of the second output transistor. A ferroelectric memory device.
  6. 請求項4又は5において、
    前記リファレンス電圧発生回路は、
    そのゲートが、前記リファレンスメモリセルに接続されたビット線に接続され、そのソースが前記第2の電源に接続され、そのドレインが前記リファレンス電圧発生回路の出力ノードと接続される第3の出力トランジスタと、
    そのソース及びゲートが前記リファレンス電圧発生回路の前記出力ノードと接続される第4の出力トランジスタと、
    を含むことを特徴とする強誘電体記憶装置。
    In claim 4 or 5,
    The reference voltage generation circuit includes:
    A third output transistor having a gate connected to a bit line connected to the reference memory cell, a source connected to the second power supply, and a drain connected to an output node of the reference voltage generation circuit; When,
    A fourth output transistor whose source and gate are connected to the output node of the reference voltage generation circuit;
    A ferroelectric memory device comprising:
  7. 請求項1乃至6のいずれかにおいて、
    前記センスアンプの出力と前記ラッチ回路との間に設けられ、前記センスアンプの出力と前記ラッチ回路の接続をオン・オフ制御する第1の読み出し用スイッチングトランジスタをさらに含み、
    前記第1の読み出し用スイッチングトランジスタは、
    前記ラッチ回路のデータラッチが終了した後にアクティブから非アクティブに設定される第1の読み出し信号に基づいて、前記センスアンプの出力と前記ラッチ回路を非接続にすることを特徴とする強誘電体記憶装置。
    In any one of Claims 1 thru | or 6.
    A first read switching transistor that is provided between the output of the sense amplifier and the latch circuit and controls on / off of the connection between the output of the sense amplifier and the latch circuit;
    The first read switching transistor includes:
    A ferroelectric memory characterized in that the output of the sense amplifier is disconnected from the latch circuit based on a first read signal set from active to inactive after the data latch of the latch circuit is completed. apparatus.
  8. 請求項1乃至7のいずれかにおいて、
    前記ラッチ回路の出力と前記データバスとの間に設けられ、前記ラッチ回路の出力と前記データバスの接続をオン・オフ制御する第2の読み出し用スイッチングトランジスタをさらに含み、
    前記第2の読み出し用スイッチングトランジスタは、
    前記ラッチ回路のデータラッチが終了した後に非アクティブからアクティブに設定される第2の読み出し信号に基づいて前記ラッチ回路の出力と前記データバスを接続することを特徴とする強誘電体記憶装置。
    In any one of Claims 1 thru | or 7,
    A second read switching transistor which is provided between the output of the latch circuit and the data bus and which controls on / off connection of the output of the latch circuit and the data bus;
    The second read switching transistor includes:
    The ferroelectric memory device, wherein the output of the latch circuit and the data bus are connected based on a second read signal that is set from inactive to active after the data latch of the latch circuit is completed.
  9. 請求項1乃至8のいずれかにおいて、
    その入力が前記ラッチ回路の出力に接続され、その出力が前記ビット線に接続されるリライト回路をさらに含み、
    前記リライト回路は、前記ラッチ回路の出力に基づいて、前記ビット線に供給する電圧を前記第1ビット線電圧、又は前記第1ビット線電圧よりも高い第2ビット線電圧のいずれか一方に設定することを特徴とする強誘電体記憶装置。
    In any one of Claims 1 thru | or 8.
    A rewrite circuit having an input connected to the output of the latch circuit and an output connected to the bit line;
    The rewrite circuit sets the voltage supplied to the bit line to either the first bit line voltage or a second bit line voltage higher than the first bit line voltage based on the output of the latch circuit. And a ferroelectric memory device.
  10. 請求項9において、
    前記リライト回路は、書き込みパルスがアクティブに設定された場合に、前記ラッチ回路の出力に基づいて、前記ビット線を前記第1又は第2ビット線電圧のいずれかに設定し、
    前記書き込みパルスは、前記ディスチャージ信号がアクティブに設定される前記所与の期間が経過した後に、アクティブに設定されることを特徴とする強誘電体記憶装置。
    In claim 9,
    The rewrite circuit sets the bit line to either the first or second bit line voltage based on the output of the latch circuit when a write pulse is set to active,
    2. The ferroelectric memory device according to claim 1, wherein the write pulse is set to be active after the given period during which the discharge signal is set to be active.
  11. 請求項9又は10において、
    データ読み出しの際の再書き込みにおいて、
    前記ラッチ回路にラッチされているデータが論理“1”である場合には、前記リライト回路は、前記メモリセルが接続されている前記ビット線の電圧を、前記ラッチ回路の出力に基づいて前記第1ビット線電圧より高い第2ビット線電圧に設定することを特徴とする強誘電体記憶装置。
    In claim 9 or 10,
    In rewriting when reading data,
    When the data latched in the latch circuit is logic “1”, the rewrite circuit determines the voltage of the bit line to which the memory cell is connected based on the output of the latch circuit. A ferroelectric memory device, wherein the second bit line voltage is set higher than the one bit line voltage.
  12. 強誘電体キャパシタを含むメモリセルと、
    前記メモリセルに接続されるワード線、プレート線及びビット線と、
    その入力ノードが前記ビット線に接続され、前記メモリセルに保持されているデータを判定して、判定結果を出力するセンスアンプと、
    前記センスアンプの出力ノードとデータバスとの間に設けられたラッチ回路と、
    その入力が前記ラッチ回路の出力に接続され、その出力が前記ビット線に接続されるリライト回路と、
    を含み、
    データの読み出し動作において、
    前記ラッチ回路はラッチ信号に基づいて、前記センスアンプの出力をラッチし、
    前記リライト回路は、前記ラッチ回路の出力に基づいて、前記ビット線に供給する電圧を前記第1ビット線電圧又は前記第1ビット線電圧よりも高い第2ビット線電圧のいずれか一方に設定し、
    前記ラッチ回路のデータラッチが終了した後に所与の期間、アクティブに設定される書き込みパルスに基づいて、前記ビット線を前記第1又は第2ビット線電圧のいずれかに設定することを特徴とする強誘電体記憶装置。
    A memory cell including a ferroelectric capacitor;
    A word line, a plate line and a bit line connected to the memory cell;
    A sense amplifier connected to the bit line for determining the data held in the memory cell and outputting a determination result;
    A latch circuit provided between an output node of the sense amplifier and a data bus;
    A rewrite circuit whose input is connected to the output of the latch circuit and whose output is connected to the bit line;
    Including
    In the data read operation,
    The latch circuit latches the output of the sense amplifier based on a latch signal,
    The rewrite circuit sets a voltage supplied to the bit line to either the first bit line voltage or a second bit line voltage higher than the first bit line voltage based on the output of the latch circuit. ,
    The bit line is set to either the first bit line voltage or the second bit line voltage based on a write pulse set to be active for a given period after the data latch of the latch circuit is completed. Ferroelectric memory device.
  13. 請求項12において、
    データの書き込み動作において、
    前記ラッチ回路は、前記ラッチ信号に基づいて、前記データバスからのデータをラッチし、
    前記リライト回路は、前記データバスからのデータをラッチした前記ラッチ回路の出力に基づいて、前記ビット線に供給する電圧を前記第1ビット線電圧又は前記第2ビット線電圧のいずれか一方に設定することを特徴とする強誘電体記憶装置。
    In claim 12,
    In the data write operation,
    The latch circuit latches data from the data bus based on the latch signal,
    The rewrite circuit sets a voltage supplied to the bit line to either the first bit line voltage or the second bit line voltage based on the output of the latch circuit that latches data from the data bus. And a ferroelectric memory device.
  14. 請求項1乃至13のいずれかにおいて、
    前記ビット線は、第1、第2のビット線を含み、
    前記メモリセルは、前記第1のビット線側に設けられた第1の強誘電体キャパシタ及び前記第2のビット線側に設けられた第2の強誘電体キャパシタを含み、
    前記センスアンプは、前記第1のビット線に接続された第1のセンスアンプと、前記第2のビット線に接続された第2のセンスアンプと、を含み、
    前記第1の強誘電体キャパシタに保持されているデータの反転データが、前記第2の強誘電体キャパシタに保持され、
    前記ラッチ回路は、前記データバスと接続される第1、第2の入力を含み、
    前記第1の入力には前記第1のセンスアンプの出力が接続され、前記第2の入力には前記第2のセンスアンプの出力が接続されることを特徴とする強誘電体記憶装置。
    In any one of Claims 1 thru | or 13.
    The bit lines include first and second bit lines,
    The memory cell includes a first ferroelectric capacitor provided on the first bit line side and a second ferroelectric capacitor provided on the second bit line side,
    The sense amplifier includes: a first sense amplifier connected to the first bit line; and a second sense amplifier connected to the second bit line;
    Inversion data of data held in the first ferroelectric capacitor is held in the second ferroelectric capacitor,
    The latch circuit includes first and second inputs connected to the data bus,
    The ferroelectric memory device, wherein the output of the first sense amplifier is connected to the first input, and the output of the second sense amplifier is connected to the second input.
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