JP2006156560A - Semiconductor wafer - Google Patents

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Kenichi Yoshida
賢一 吉田
Kazushige Matsuyama
一茂 松山
Ryoko Oshima
糧子 大島
Shichiro Funakoshi
七郎 船越
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Shindengen Electric Manufacturing Co Ltd
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Shindengen Electric Manufacturing Co Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor wafer that resists impact when an obstacle collides with a wafer, and is subjected to mirror finishing and chamfering machining, where costs and time are restrained. <P>SOLUTION: In the semiconductor wafer, the upper portion on a peripheral side surface is completed by mirror finishing. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、外部からの衝撃に対する強度の向上を図った半導体ウェーハに関する。  The present invention relates to a semiconductor wafer whose strength against external impact is improved.

近年におけるパワー半導体素子は、パッケージの薄型化および素子特性を向上するために、その製造工程において半導体ウェーハ（以下、ウェーハという）の状態である時に、パワー半導体素子が薄くなるように研削処理を施している。図９は、従来のウェーハ１００の、上面に垂直な面での断面図である。パワー半導体の製造工程においては、図９におけるウェーハ１００の上側の平面（以下、上側平面という）１０１に素子構造を形成した後、ウェーハの下側の平面（以下、下側平面という）１０２を研削して、ウェーハの厚さが２５〜１２０μｍ程度になるように加工する。このウェーハの薄型化に伴い、前述のウェーハ研削工程や運搬等において、ウェーハに障害物がぶつかった場合にクラックが生じやすくなったため、ウェーハの上側の周縁部１１０と下側の周縁部１１１へ、図９に示すような面取加工を行うことが知られている。１１２はウェーハ１００の周側面である。この面取加工を、下側平面の研削工程の前に行う、特許文献１、及び２の発明が公開されている。図１１は、特許文献１の発明による、ウェーハ３００の、上面に垂直な面での断面図である。この特許文献１の発明は、ウェーハ３００の周側面を滑らかな曲線で面取りする方法であるが、ウェーハの下側平面１０２を研削する際の厚さが大きくなる際には、ウェーハの最端部ｈは薄い形状となるため、ウェーハが脆くなりやすいという問題があった。  In recent years, power semiconductor elements have been subjected to a grinding process so that the power semiconductor elements become thin when they are in the state of a semiconductor wafer (hereinafter referred to as a wafer) in the manufacturing process in order to reduce the thickness of the package and improve the element characteristics. ing. FIG. 9 is a cross-sectional view of a conventional wafer 100 taken along a plane perpendicular to the upper surface. In the power semiconductor manufacturing process, an element structure is formed on the upper plane (hereinafter referred to as the upper plane) 101 of the wafer 100 in FIG. 9, and then the lower plane (hereinafter referred to as the lower plane) 102 of the wafer is ground. Then, the wafer is processed to have a thickness of about 25 to 120 μm. With this thinning of the wafer, in the above-described wafer grinding process and transportation, etc., it becomes easy for cracks to occur when an obstacle hits the wafer. It is known to perform chamfering as shown in FIG. Reference numeral 112 denotes a peripheral side surface of the wafer 100. The inventions of Patent Documents 1 and 2 in which this chamfering is performed before the grinding process of the lower plane are disclosed. FIG. 11 is a cross-sectional view of the wafer 300 taken along a plane perpendicular to the upper surface according to the invention of Patent Document 1. The invention of this Patent Document 1 is a method of chamfering the peripheral side surface of the wafer 300 with a smooth curve. Since h has a thin shape, there is a problem that the wafer is fragile.

また、図１０は、特許文献２の発明によるウェーハ２００の、上面に垂直な面での断面図である。ｄは、ウェーハ２００の下側平面１０２を研削加工して形成される研削平面eの端部ｑから、鉛直方向に引いた直線である。直線ｄから端部ｑまでの距離をL、研削後のウェーハの断面の厚さをｔとする。特許文献２の発明は、距離Lをｔより小さくとるように、端面ｓを研削する面取加工の技術である。しかしながら、この技術は、端面ｓを研削した結果、その表面が粗くなるため、ウェーハ２００に力が加わった時にその力が集中する箇所ができ、クラックや割れを起こしやすいという問題があった。  FIG. 10 is a cross-sectional view of the wafer 200 according to the invention of Patent Document 2 in a plane perpendicular to the upper surface. d is a straight line drawn in the vertical direction from the end q of the grinding plane e formed by grinding the lower plane 102 of the wafer 200. Let L be the distance from the straight line d to the end q, and t be the thickness of the cross section of the wafer after grinding. The invention of Patent Document 2 is a chamfering technique for grinding the end surface s so that the distance L is smaller than t. However, this technique has a problem that the surface becomes rough as a result of grinding the end surface s, so that when the force is applied to the wafer 200, a portion where the force is concentrated is formed, and cracks and cracks are likely to occur.

他方、ウェーハの周側面を鏡面にし、且つ、面取りする処理方法が、特許文献３で公開されている。しかしながら、特許文献３の発明は、ウェーハの下側平面１０２の研削によって鏡面面取り加工部分の大半が削り取られることが考慮されていないため、本来使用しない部分にまで鏡面加工するコストがかかっているという問題がある。
特開2001−230166号公報 特開平9−199378号公報 特開平5−102111号公報 On the other hand, Patent Document 3 discloses a processing method in which the peripheral side surface of a wafer is mirror-finished and chamfered. However, since the invention of Patent Document 3 does not consider that most of the mirror chamfered portion is scraped off by grinding the lower flat surface 102 of the wafer, it costs the mirror surface processing to a portion that is not originally used. There's a problem.
Japanese Patent Laid-Open No. 2001-230166 JP-A-9-199378 JP-A-5-102111

この発明は上記の点を鑑みてなされたもので、ウェーハに障害物がぶつかった場合の衝撃に強く、且つ、コストと時間を抑えた鏡面加工および面取加工を施した半導体ウェーハを提供することを目的とする。  The present invention has been made in view of the above points, and provides a semiconductor wafer that has been subjected to mirror surface processing and chamfering processing that is resistant to an impact when an obstacle hits a wafer, and that suppresses cost and time. With the goal.

上記の課題を解決するために、本発明は、半導体素子が形成される上面（例えば、実施の形態での上側平面１０１）と、裏面（例えば、実施の形態での下側平面１０２）と、周側面とを有する、半導体素子の製造過程で用いられる半導体ウェーハにおいて、前記周側面の上部（例えば、実施の形態における上側周側面１６）を鏡面加工によって鏡面としたことを特徴とする半導体ウェーハである。  In order to solve the above problems, the present invention provides an upper surface (for example, the upper plane 101 in the embodiment) on which a semiconductor element is formed, a back surface (for example, the lower plane 102 in the embodiment), In a semiconductor wafer having a peripheral side surface and used in the process of manufacturing a semiconductor device, the upper part of the peripheral side surface (for example, the upper peripheral side surface 16 in the embodiment) is made into a mirror surface by mirror processing. is there.

好ましくは、本発明の半導体ウェーハは、前記周側面の上部を、上面に向かって徐々に内側に傾くテーパ面とする。  Preferably, in the semiconductor wafer of the present invention, the upper part of the peripheral side surface is a tapered surface that gradually inwards toward the upper surface.

好ましくは、本発明の半導体ウェーハは、前記周側面の上部を、上面に向かって徐々に内側に傾く曲面とする。  Preferably, in the semiconductor wafer of the present invention, the upper portion of the peripheral side surface is a curved surface that gradually inwards toward the upper surface.

好ましくは、本発明の半導体ウェーハは、前記周側面の上部が、半導体ウェーハの厚さの半分に相当する。  Preferably, in the semiconductor wafer of the present invention, the upper part of the peripheral side surface corresponds to half of the thickness of the semiconductor wafer.

本発明によれば、半導体ウェーハの周側面の上部に鏡面加工を施すため、鏡面加工にかかるコストと時間を抑え、割れにくい半導体ウェーハを提供することが出来る。  According to the present invention, since the mirror surface processing is performed on the upper part of the peripheral side surface of the semiconductor wafer, the cost and time required for the mirror processing can be suppressed, and a semiconductor wafer that is difficult to break can be provided.

また、本発明によれば、半導体ウェーハの周側面が上面に向かって徐々に内側に傾くテーパ面または曲面を成しているため、周側面への衝撃に強い半導体ウェーハを提供することが出来る。  In addition, according to the present invention, since the peripheral side surface of the semiconductor wafer forms a tapered surface or a curved surface that gradually inwards toward the upper surface, it is possible to provide a semiconductor wafer that is resistant to impact on the peripheral side surface.

以下、本発明を、パワー半導体素子の製造工程において用いられる半導体ウェーハ（以下、ウェーハという）に適用した、第1の実施形態について説明する。
図１は、本実施形態によるウェーハ１０の周側面２０の、ウェーハ表面に垂直な面での断面図である。ここで、パワー半導体素子は、図１において、ウェーハ１０の上側平面１０１に形成されるものとする。１０２は、上側平面１０１の反対側にある、下側平面である。２０は、ウェーハ１０の周側面である。 Hereinafter, a first embodiment in which the present invention is applied to a semiconductor wafer (hereinafter referred to as a wafer) used in a manufacturing process of a power semiconductor element will be described.
FIG. 1 is a cross-sectional view of the peripheral side surface 20 of the wafer 10 according to the present embodiment in a plane perpendicular to the wafer surface. Here, it is assumed that the power semiconductor element is formed on the upper plane 101 of the wafer 10 in FIG. Reference numeral 102 denotes a lower plane on the opposite side of the upper plane 101. Reference numeral 20 denotes a peripheral side surface of the wafer 10.

aは、上側平面１０１及び下側平面１０２から等距離（ウェーハ１０の厚さの半分の距離）にある、仮想平面である。ｂは、仮想平面aと周側面２０との交差部である。１５は、仮想平面aより図１において下側の部分である下側周側面である。周縁部１１１は、従来の面取り加工技術により、周側面２０に対して傾斜している。なお、周縁部１１１は面取り加工が施されていなくても良い。１６は、周側面２０のうち、仮想平面aより図１において上側の部分である上側周側面である。
ここで、仮想平面aと上側平面１０１との距離は、パワー半導体素子の薄型化に適した距離に設定され、仮想平面aより下側の部分は、研削・除去される。 a is a virtual plane that is equidistant from the upper plane 101 and the lower plane 102 (a half of the thickness of the wafer 10). b is an intersection of the virtual plane a and the peripheral side surface 20. Reference numeral 15 denotes a lower peripheral side surface which is a lower part in FIG. The peripheral portion 111 is inclined with respect to the peripheral side surface 20 by a conventional chamfering technique. The peripheral edge 111 may not be chamfered. Reference numeral 16 denotes an upper peripheral side surface which is a portion on the upper side in FIG.
Here, the distance between the virtual plane a and the upper plane 101 is set to a distance suitable for reducing the thickness of the power semiconductor element, and the portion below the virtual plane a is ground and removed.

上側周側面１６は、表面を研磨する鏡面加工が施され、鏡面を形成している。ここでいう鏡面とは、平坦度が０．１μｍ以下、面の粗さがＲａ０．００５μｍ以下、及び平行度が１μｍ以下の形状の面をいう。また、鏡面加工は、任意の既存の研磨技術を適用することも可能であり、例えば、ウェーハを回転させ、周側面の仮想平面aより上部に、鏡面処理用の素材を取り付けた回転砥石を設置し、回転砥石をウェーハ上に周回させて鏡面加工を施す技術がある。  The upper peripheral side surface 16 is mirror-finished to form a mirror surface. The mirror surface here means a surface having a flatness of 0.1 μm or less, a surface roughness of Ra 0.005 μm or less, and a parallelism of 1 μm or less. In addition, any existing polishing technology can be applied to the mirror surface processing. For example, the wafer is rotated, and a rotating grindstone with a mirror surface processing material attached is provided above the virtual plane a on the peripheral side surface. In addition, there is a technique in which a rotating grindstone is circulated on a wafer to perform mirror finishing.

また、上側周側面１６は、交差部ｂから、下側周側面１５の延長線ｃに対して傾斜したテーパ面を形成しており、詳しくは、円錐形の側面の一部の形状をしている。  Further, the upper peripheral side surface 16 forms a tapered surface inclined from the intersecting portion b with respect to the extension line c of the lower peripheral side surface 15, and more specifically, a part of the conical side surface is formed. Yes.

次に、第２の実施形態について説明する。図２は、本実施形態によるウェーハ１１の周側面２１付近の、ウェーハ上面に垂直な面での断面図である。以下では、第１の実施形態と異なる点のみ説明する。
上側周側面１７は、ウェーハ上面に向かって徐々に内側に傾く曲面を成しており、その表面は鏡面加工が施されている。 Next, a second embodiment will be described. FIG. 2 is a cross-sectional view taken along a plane perpendicular to the upper surface of the wafer in the vicinity of the peripheral side surface 21 of the wafer 11 according to the present embodiment. Hereinafter, only points different from the first embodiment will be described.
The upper peripheral side surface 17 forms a curved surface that is gradually inclined inward toward the upper surface of the wafer, and the surface thereof is mirror-finished.

ここで、ウェーハの一部に力が加わった場合について、有限要素解析ソフトウェアを用いて、三次元線形応力解析を行った結果を示す。なお、この解析において使用したウェーハのモデルを、図３に示す。（ア）は、従来のウェーハ１００であり、１１２は、表面が粗い形状の周側面１１２である。（イ）は、ウェーハ９の周側面のうち、上側周側面１８を鏡面、下側周側面１５は粗い面としたウェーハ９（モデル１）である。（ウ）は、上述の第１の実施形態による、下側周側面１５の延長線ｃに対して、上側周側面１６が４５度傾斜したテーパ面を成した鏡面で、下側周側面１５が粗い面を成しているウェーハ１０（モデル２）である。（エ）は、上述の第２の実施形態による、上側周側面１７が曲面を成した鏡面で、下側周側面１５が粗い面であるウェーハ１１（モデル３）である。  Here, a result of performing a three-dimensional linear stress analysis using a finite element analysis software when a force is applied to a part of the wafer is shown. A wafer model used in this analysis is shown in FIG. (A) is a conventional wafer 100, and 112 is a peripheral side surface 112 having a rough surface. (A) is the wafer 9 (model 1) in which the upper peripheral side surface 18 is a mirror surface and the lower peripheral side surface 15 is a rough surface among the peripheral side surfaces of the wafer 9. (C) is a mirror surface in which the upper peripheral side surface 16 forms a tapered surface inclined by 45 degrees with respect to the extension line c of the lower peripheral side surface 15 according to the first embodiment. This is a wafer 10 (model 2) having a rough surface. (D) is the wafer 11 (model 3) according to the second embodiment described above, in which the upper peripheral side surface 17 is a mirror surface and the lower peripheral side surface 15 is a rough surface.

なお解析においては、前述のモデル１、モデル２、及びモデル３のウェーハにおいて、それぞれの上側周側面１６、１７、１８の厚さを１００μｍとした。また、図３の（ア）で示す従来のウェーハ１００の周側面１１２、（イ）〜（エ）のウェーハの下側周側面１５は、細かい溝を表面に形成させた粗い面で、モデル化した。  In the analysis, the thickness of each of the upper peripheral side surfaces 16, 17, and 18 was set to 100 μm in the above-described model 1, model 2, and model 3 wafers. Further, the peripheral side surface 112 of the conventional wafer 100 shown in FIG. 3A and the lower peripheral side surface 15 of the wafers (A) to (D) are rough surfaces with fine grooves formed on the surface, which are modeled. did.

図４は、本解析で仮定した、ウェーハの周側面近辺へ加えた、力の方向を示す図である。なお、本図は、従来のウェーハ１００に前述の力を加えた場合の一例である。ここで、ウェーハの右端Ｒ及び左端Ｌは固定されているものとし、ウェーハを小さなブロック３０の集合体とした。また、ウェーハの材料物性値として、シリコンのヤング率は1.8E+11[Pa]、ポアソン比は0.3とした。なお、上述においてヤング率を1.8E+11と表記したが、これは1.8×1011を意味し、以下では同様の表記をする。図４に示すように、ウェーハの周側面付近に、矢印Ｆで示すような下方向からの外力が加わった場合について、ウェーハにかかる応力の最大値を解析した結果を表１（単位Pa）に示す。 FIG. 4 is a diagram showing the direction of force applied to the vicinity of the peripheral side surface of the wafer assumed in this analysis. In addition, this figure is an example at the time of applying the above-mentioned force to the conventional wafer 100. FIG. Here, the right end R and the left end L of the wafer are fixed, and the wafer is an assembly of small blocks 30. Further, as the material property values of the wafer, the Young's modulus of silicon was 1.8E + 11 [Pa], and the Poisson's ratio was 0.3. In the above description, the Young's modulus is expressed as 1.8E + 11. This means 1.8 × 10 11, and the same notation is used hereinafter. As shown in FIG. 4, the result of analyzing the maximum value of stress applied to the wafer when a downward external force as indicated by an arrow F is applied near the peripheral surface of the wafer is shown in Table 1 (unit Pa). Show.

Figure 2006156560
Figure 2006156560

解析結果から、鏡面加工を施したモデル１〜３の最大引張応力の値は、いずれも従来のウェーハの最大引張応力の値より小さい結果となった。これによると、粗い面として仮定した細かい溝の部分に応力が集中するため、クラックが生じやすくなることがわかるので、鏡面加工を施すことで、ウェーハにクラックを生じにくくすることができる。  From the analysis results, the maximum tensile stress values of the models 1 to 3 subjected to mirror finishing were all smaller than the maximum tensile stress value of the conventional wafer. According to this, it can be understood that cracks are likely to occur because stress concentrates on the fine groove portion assumed to be a rough surface, so that it is possible to make the wafer difficult to crack by applying mirror finish.

また、上述の解析は、ウェーハの下から上に力が加わった場合のものであるが、ウェーハの製造工程においては周縁部に力が加わることもある。この場合の二次元非線形応力解析の結果を以下に示す。
図５〜図７は、前述のウェーハのモデル１〜３の上側平面の周縁部に、衝突物４００が衝突したと仮定した概要図である。衝突物４００からウェーハにかかる圧力は、図５〜図７の矢印Ｇの方向に、1E+7[Pa]とした。なお、解析においては、衝突物が、ウェーハの周縁部に当たる角度θを7.5[°]〜82.5[°]の範囲で変化させ、ウェーハに生じる角度θに対しての引張応力を解析した。その結果を表２（単位Pa）に示す。 Further, the above-described analysis is a case where a force is applied from the bottom to the top of the wafer, but a force may be applied to the peripheral portion in the wafer manufacturing process. The result of the two-dimensional nonlinear stress analysis in this case is shown below.
FIGS. 5 to 7 are schematic views assuming that the collision object 400 has collided with the peripheral portion of the upper plane of the above-described wafer models 1 to 3. The pressure applied to the wafer from the collision object 400 was set to 1E + 7 [Pa] in the direction of arrow G in FIGS. In the analysis, the angle θ at which the impact object hits the peripheral edge of the wafer was changed in the range of 7.5 [°] to 82.5 [°], and the tensile stress with respect to the angle θ generated on the wafer was analyzed. The results are shown in Table 2 (unit Pa).

Figure 2006156560
Figure 2006156560

また、この引張応力の解析結果を図８においてグラフで示す。
また、最大引張応力が生じる部分を図５〜図７に矢印ＭＸで示す。なお、図７において矢印ＭＸの示す位置は、代表箇所であり、モデル３の場合、他の箇所にも応力が分散されることがわかっている。図５のウェーハ９、図６のウェーハ１０、図７のウェーハ１１の内部に描かれている曲線で囲まれた部分は、等しい引っ張り応力が生じている箇所である。 Moreover, the analysis result of this tensile stress is shown in a graph in FIG.
Further, the portion where the maximum tensile stress occurs is indicated by arrows MX in FIGS. Note that the position indicated by the arrow MX in FIG. 7 is a representative location, and in the case of the model 3, it is known that the stress is distributed to other locations. The portions surrounded by the curves drawn inside the wafer 9 in FIG. 5, the wafer 10 in FIG. 6, and the wafer 11 in FIG. 7 are places where equal tensile stress is generated.

これによると、上側周側面１７がテーパ面または曲面を成す、モデル２、モデル３のウェーハは、モデル１よりも、生じる最大引張応力が小さくなることがわかるので、周側面を曲面またはテーパ面にすることで、ウェーハを割れにくくすることができる。  According to this, it can be seen that the maximum tensile stress generated in the model 2 and model 3 wafers in which the upper peripheral side surface 17 forms a taper surface or a curved surface is smaller than that in the model 1, so that the peripheral side surface becomes a curved surface or a taper surface. By doing so, the wafer can be made difficult to break.

また、これにより、研削され除去される部分である下側周側面１５は鏡面加工を施さず、仮想平面aより上部のみに鏡面加工を施すため、鏡面加工に費やされるコストを抑え、処理時間を短縮することが可能である。  Further, the lower peripheral side surface 15 which is a portion to be ground and removed is not mirror-finished, and is mirror-finished only above the virtual plane a, so that the cost spent for mirror-finishing is suppressed and the processing time is reduced. It can be shortened.

なお、上述の実施形態において、仮想平面aは、上側平面１０１及び下側平面１０２から等距離（ウェーハ１０の厚さの半分の距離）にあるとしたが、上側平面１０１または下側平面１０２のどちらかに近い位置にあっても良い。  In the above-described embodiment, the virtual plane a is equidistant from the upper plane 101 and the lower plane 102 (a half of the thickness of the wafer 10). It may be in a position close to either.

また、上述の第１、第２の実施形態において、仮想平面aより下側の部分は、研削され、除去されるとしたが、研削削除の処理が施されなくても良い。  In the first and second embodiments described above, the portion below the virtual plane a is ground and removed, but the grinding deletion process may not be performed.

なお、上述の実施形態において、パワー半導体素子の製造工程に用いられるウェーハを用いたが、一般の半導体素子の製造工程に用いられるウェーハを使用することも可能である。  In the above-described embodiment, the wafer used in the power semiconductor element manufacturing process is used. However, a wafer used in a general semiconductor element manufacturing process can also be used.

なお、本実施の形態中で説明されている特徴の全ての組み合わせが発明の解決手段に必須のものとは限らない。   Note that not all combinations of the features described in the present embodiment are necessarily essential to the solution means of the invention.

本発明の第１の実施形態による、ウェーハの、上側平面に垂直な面での断面図である。1 is a cross-sectional view of a wafer in a plane perpendicular to an upper plane according to a first embodiment of the present invention. 本発明の第２の実施形態による、ウェーハの、上側平面に垂直な面での断面図である。FIG. 4 is a cross-sectional view of a wafer in a plane perpendicular to the upper plane according to the second embodiment of the present invention. 三次元線形応力解析に使用した、モデル化した4種類のウェーハの、上側平面に垂直な面での断面図である。It is sectional drawing in the surface perpendicular | vertical to an upper side plane of four types of wafers used for three-dimensional linear stress analysis. 三次元線形応力解析で仮定した、ウェーハに加えた力の方向を示す説明図である。It is explanatory drawing which shows the direction of the force applied to the wafer assumed by the three-dimensional linear stress analysis. 二次元非線形応力解析で仮定した、モデル１のウェーハに衝突物が衝突したと仮定した概要図である。It is the schematic diagram assumed that the collision object collided with the wafer of model 1 assumed by two-dimensional nonlinear stress analysis. 二次元非線形応力解析で仮定した、モデル２のウェーハに衝突物が衝突したと仮定した概要図である。It is the schematic diagram assumed that the colliding object collided with the wafer of the model 2 assumed by the two-dimensional nonlinear stress analysis. 二次元非線形応力解析で仮定した、モデル３のウェーハに衝突物が衝突したと仮定した概要図である。It is the schematic diagram assumed that the collision object collided with the wafer of model 3 assumed by two-dimensional nonlinear stress analysis. 二次元非線形応力解析において、衝突物が、ウェーハの周縁部に当たる角度と、ウェーハにかかる最大引張応力の関係を解析した結果のグラフである。In the two-dimensional nonlinear stress analysis, it is a graph of the result of analyzing the relationship between the angle at which the impact object hits the peripheral edge of the wafer and the maximum tensile stress applied to the wafer. 従来のウェーハの、ウェーハの周側面付近における、上側平面に垂直な面での断面図である。It is sectional drawing in the surface perpendicular | vertical to the upper side plane in the vicinity of the peripheral side surface of a wafer of the conventional wafer. 従来の他のウェーハの、ウェーハの周側面付近における、上側平面に垂直な面での断面図である。It is sectional drawing in the surface perpendicular | vertical to an upper side plane in the vicinity of the peripheral side surface of a wafer of the other conventional wafer. 従来の他のウェーハの、ウェーハの周側面付近における、上側平面に垂直な面での断面図である。It is sectional drawing in the surface perpendicular | vertical to an upper side plane in the vicinity of the peripheral side surface of a wafer of the other conventional wafer.

符号の説明Explanation of symbols

９…ウェーハ
１０…ウェーハ
１１…ウェーハ
１５…下側周側面
１６…上側周側面
１７…上側周側面
１８…上側周側面
２０…周側面
２１…周側面
３０…ブロック
１００…ウェーハ
１０１…上側平面
１０２…下側平面
１１０…周縁部
１１１…周縁部
１１２…周側面
２００…ウェーハ
３００…ウェーハ
４００…衝突物
ａ…仮想平面
ｂ…交差部
ｃ…延長線
ｄ…鉛直線
e…研削平面
ｈ…最端部
ｐ…周縁部
ｑ…端部
ｓ…端面
Ｆ…外力
Ｇ…衝突圧力
Ｒ…ウェーハ右端
Ｌ…ウェーハ左端
θ…角度
ＭＸ…最大応力発生箇所

DESCRIPTION OF SYMBOLS 9 ... Wafer 10 ... Wafer 11 ... Wafer 15 ... Lower peripheral side 16 ... Upper peripheral side 17 ... Upper peripheral side 18 ... Upper peripheral side 20 ... Peripheral side 21 ... Peripheral side 30 ... Block 100 ... Wafer 101 ... Upper plane 102 ... Lower plane 110 ... peripheral portion 111 ... peripheral portion 112 ... peripheral side surface 200 ... wafer 300 ... wafer 400 ... impact object a ... virtual plane b ... intersection c ... extension line d ... vertical line
e: Grinding plane h ... Endmost part p ... Peripheral part q ... End part s ... End face F ... External force G ... Impact pressure R ... Wafer right end L ... Wafer left end θ ... Angle MX ... Maximum stress occurrence location

Claims (4)

半導体素子が形成される上面と、裏面と、周側面とを有し、半導体素子の製造過程で用いられる半導体ウェーハにおいて、
前記周側面の上部を鏡面加工によって鏡面としたことを特徴とする半導体ウェーハ。 In a semiconductor wafer having a top surface, a back surface, and a peripheral side surface on which a semiconductor element is formed, and used in the manufacturing process of the semiconductor element,
A semiconductor wafer characterized in that the upper part of the peripheral side surface is made into a mirror surface by mirror finishing. 前記周側面の上部を、上面に向かって内側に傾くテーパ面としたことを特徴とする、請求項１に記載の半導体ウェーハ。 The semiconductor wafer according to claim 1, wherein an upper portion of the peripheral side surface is a tapered surface inclined inward toward the upper surface. 前記周側面の上部を、上面に向かって徐々に内側に傾く曲面としたことを特徴とする、請求項１に記載の半導体ウェーハ。 2. The semiconductor wafer according to claim 1, wherein an upper portion of the peripheral side surface is a curved surface that gradually inwards toward the upper surface. 前記周側面の上部は、半導体ウェーハの厚さの半分に相当することを特徴とする、請求項１〜３のいずれかの項に記載の半導体ウェーハ。

4. The semiconductor wafer according to claim 1, wherein an upper portion of the peripheral side surface corresponds to a half of a thickness of the semiconductor wafer.

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