JP2006146041A - 表示装置および表示装置の製造方法 - Google Patents
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Abstract
【課題】ICチップ搭載におけるCOG端子の接続を効果的に行う。
【解決手段】データラインに接続された高融点金属から成る接続配線10上の層間絶縁膜12を除去し開口する。接続配線10が露出した部分に、高融点金属から成る端子下地層20を形成し、さらに、その上にアルミニウムまたはアルミニウム合金から成るCOG端子層22を形成する。これらの材料により端子部を形成することで、バンプ26aとACF24との接続をより効果的なものにすることができる。
【選択図】 図1
【解決手段】データラインに接続された高融点金属から成る接続配線10上の層間絶縁膜12を除去し開口する。接続配線10が露出した部分に、高融点金属から成る端子下地層20を形成し、さらに、その上にアルミニウムまたはアルミニウム合金から成るCOG端子層22を形成する。これらの材料により端子部を形成することで、バンプ26aとACF24との接続をより効果的なものにすることができる。
【選択図】 図1
Description
本発明は、周辺部に別の半導体集積回路を直接接続するCOG端子部を有するアクティブマトリクス型の表示装置およびその製造方法に関する。
従来より、液晶パネルなどの表示パネルにおいて、各画素に表示制御用の薄膜トランジスタを配置したアクティブマトリクス型のものが広く普及している。
このような表示パネルにおいては、外部からのデータ信号(映像信号)などをパネル内に受け入れ、これを各画素に供給する。このために、垂直方向のデータライン、水平方向の選択(ゲート)ラインを設け、データラインにデータ信号を供給しつつ対応するゲートラインによって該当する画素を選択して、各画素へのデータ信号の供給を制御する。従って、データラインへのデータ供給、ゲートラインの選択を制御しなけれならず、垂直ドライバおよび水平ドライバが必要となる。
これら垂直、水平ドライバを表示パネルに内蔵する場合も多いが、水平ドライバは1水平期間内においてデータ信号を各列のデータラインに供給する動作を制御しなければならず、比較的高速の処理が要求される。そこで、水平ドライバを、別の半導体集積回路(水平ドライバIC)内に設け、その水平ドライバICから各データラインに直接データ信号を供給するという構成をとる場合も多い。この場合、パネルの周辺部まで、各データラインを伸ばしておき、ここに水平ドライバICの端子をACFを介して接続する、COG(チップ・オン・グラス)構造をとることが好適と考えられる。
このCOG構造を採った場合の構成例を図16に示す。データラインDLに接続された接続配線10は、絶縁膜である層間絶縁膜12で覆われている。そして、この層間絶縁膜12の一部を除去し、コンタクトホールを形成し、このコンタクトホールを含めて透明導電膜14を形成する。従って、この透明導電膜14は、除去部において、接続配線10と接続される。そして、接続配線10の層間絶縁膜12の上に位置する部分がCOG構造の端子部として利用される。なお、このCOG構造の端子部は、上述した各画素の薄膜トランジスタ(TFT)が形成されるTFT基板16上に形成されている。
ここで、層間絶縁膜12は、各画素に設けられた薄膜トランジスタを覆う平坦化膜である。また、各画素ではこの平坦化膜の上に透明導電体、例えばIZOからなる画素電極が形成される。そこで、透明導電膜14はこの画素電極と同一の膜である。
このように、画素エリアにおいて形成される平坦化膜および透明導電膜14を利用することで、余分なプロセスを追加することなく、COG構造の端子部を形成することができる。また、端子部に透明導電膜を利用することは、特許文献1等に示されている。
ここで、上述のように、透明導電膜、特にIZOをCOG構造の端子部に利用した場合、ACFとのコンタクト抵抗がかなり大きくなってしまうという問題がある。
また、平坦化膜が比較的柔らかいために、ACFに圧力を掛けての接続が十分に行えないという問題もあった。
本発明は、周辺部に別の半導体集積回路を直接接続するCOG端子部を有するアクティブマトリクス型の表示装置であって、表示パネル内部の各画素へデータ信号を供給するデータラインに接続され、データラインとは別の材料で形成され、パネル周辺部に配置された接続配線と、この接続配線を覆う配線絶縁膜と、この配線絶縁膜の端子部に該当する箇所に形成された開口部と、この開口部を覆って形成され、前記接続配線に接続される高融点金属からなる端子下地層と、この端子下地層を覆って形成され、アルミニウムまたはアルミニウム合金からなる端子部と、を有することを特徴とする。
また、各画素は、一端が前記データラインに接続され、ゲート電極と、このゲート電極を覆い、前記データラインとを絶縁する層間絶縁膜を有する薄膜トランジスタと、この薄膜トランジスタを覆う平坦化絶縁層と、この平坦化絶縁層を貫通して前記薄膜トランジスタの他端に接続されるコンタクトパッドと、このコンタクトパッドに接続され、液晶に電圧を印加するための画素電極と、この画素電極と、平坦化絶縁膜の間に設けられた反射膜と、を含み、前記接続配線と、前記ゲート電極は同一のプロセスで形成されたものであり、前記配線絶縁膜と、前記層間絶縁膜は同一のプロセスで形成されたものであり、前記端子下地層は、前記コンタクトパッドと同一のプロセスで形成されたものであり、前記端子部は、前記反射膜と同一のプロセスで形成されたものであることが好適である。
また、本発明は、周辺部に別の半導体集積回路を直接接続するCOG端子部を有するアクティブマトリクス型の表示装置の製造方法であって、表示パネル内部の各画素に接続される内部配線に接続され、パネル周辺部に配置された接続配線を前記内部配線とは別の材料で形成するステップと、この接続配線を覆う配線絶縁膜を形成するステップと、この配線絶縁膜の端子部に該当する箇所に開口部を形成するステップと、前記接続配線に接続される高融点金属からなる端子下地層を前記開口部を覆って形成するステップと、この端子下地層を覆って、アルミニウムまたはアルミニウム合金からなる端子部を形成するステップと、を有し、前記端子部に前記別の半導体集積回路の端子部を接続することを特徴とする。
また、前記内部配線は、表示パネル内部の各画素へデータ信号を供給するデータラインであり、各画素は、一端が前記データラインに接続され、ゲート電極と、このゲート電極を覆い、前記データラインとを絶縁する層間絶縁膜を有する薄膜トランジスタと、この薄膜トランジスタを覆う平坦化絶縁層と、この平坦化絶縁層を貫通して前記薄膜トランジスタの他端に接続されるコンタクトパッドと、このコンタクトパッドに接続され、液晶に電圧を印加するための画素電極と、この画素電極と、平坦化絶縁膜の間に設けられた反射膜と、を含み、前記接続配線と、前記ゲート電極とを同一のプロセスで形成し、前記配線絶縁膜と、前記層間絶縁膜とを同一のプロセスで形成し、前記端子下地層と、前記コンタクトパッドとを同一のプロセスで形成し、前記端子部と、前記反射膜とを同一のプロセスで形成することが好適である。
また、本発明は、周辺部に別の半導体集積回路を直接接続するCOG端子部を有するアクティブマトリクス型の表示装置の製造方法であって、表示パネル内部の各画素に接続される内部配線に接続され、パネル周辺部に配置された接続配線を前記内部配線とは別の材料で形成するステップと、この接続配線を覆う配線絶縁膜を形成するステップと、この配線絶縁膜の端子部に該当する箇所に開口部を形成するステップと、前記接続配線に接続される高融点金属からなる端子下地層を前記開口部を覆って形成するステップと、この端子下地層を覆って、アルミニウムまたはアルミニウム合金からなる端子部を形成するステップと、を有し、前記端子部に前記別の半導体集積回路の端子部を接続することを特徴とする。
また、前記内部配線は、表示パネル内部の各画素へデータ信号を供給するデータラインであり、各画素は、一端が前記データラインに接続され、ゲート電極と、このゲート電極を覆い、前記データラインとを絶縁する層間絶縁膜を有する薄膜トランジスタと、この薄膜トランジスタを覆う平坦化絶縁層と、この平坦化絶縁層を貫通して前記薄膜トランジスタの他端に接続されるコンタクトパッドと、このコンタクトパッドに接続され、液晶に電圧を印加するための画素電極と、この画素電極と、平坦化絶縁膜の間に設けられた反射膜と、を含み、前記接続配線と、前記ゲート電極とを同一のプロセスで形成し、前記配線絶縁膜と、前記層間絶縁膜とを同一のプロセスで形成し、前記端子下地層と、前記コンタクトパッドとを同一のプロセスで形成し、前記端子部と、前記反射膜とを同一のプロセスで形成することが好適である。
以上説明したように、本発明によれば、端子部において、アルミニウムまたはアルミニウム系合金(好ましくはAl−Nd)が用いられる。従って、COG構造を利用した接続において、コンタクト抵抗を小さくすることができる。また、絶縁膜を除去して端子部を形成するため、端子部が十分な剛性を持つことが可能になる。
また、端子部を反射膜と同一プロセス、端子下地層をコンタクトパッドと同一のプロセスで形成することで、その形成が容易となる。
以下、本発明の実施形態について、図面に基づいて説明する。
図1は、本実施形態のCOG端子部の断面構造を示す図である。ガラス基板50上には、バッファ層52およびゲート酸化膜54が基板全面に形成されている。このゲート酸化膜54の上のCOG端子部分に接続配線10が形成されている。この接続配線10は、絶縁膜である層間絶縁膜12によって覆われている。ここで、この接続配線10は、後述する薄膜トランジスタのゲートラインGL(ゲート電極)と同一プロセスで形成され、高融点金属で構成される。この例では、接続配線10はモリブデン(Mo)で形成されている。また、層間絶縁膜12は、SiO2/SiNの積層膜などで形成されている。
この層間絶縁膜12の一部を除去して接続配線10が露出する除去部18が形成され、この除去部18を含めて高融点金属からなる端子下地層20が形成される。この端子下地層20は、高融点金属、例えばクロム(Cr)から構成される。そして、この端子下地層20に重畳してアルミニウム・ネオジウム(Al・Nd)等のアルミニウムまたはアルミニウム合金からなるCOG端子層22が形成される。
ここで、除去部18は比較的大きくしてある。すなわち、この除去部18内のCOG端子層22の底部は、ある程度の面積を有している。そこで、この除去部18の底部に対応するCOG端子層22の底部上にACF(異方性導電フィルム)24をおき、これを水平ドライバIC26の下面に設けたバンプ26aで押圧する。ACF24は、例えば、導電粒子(金属コートしたプラスチックボール等)24aを熱硬化樹脂中に混合したものであり、押圧された部分において導電粒子24aがバンプ26aおよび接続配線10に直接接触したり、導電性粒子24a同士が接触することで、バンプ26aと接続配線10を接続する。ACF24は、押圧されない部分は導電性がないため、接続を行う部分(水平ドライバICの複数の端子(バンプ)と対応する複数のCOG端子部)全体を覆って配置すればよく、バンプ26aによって押圧される部分のみが導通される。なお、バンプ26aにも金などが利用される。また、図においては、ACF24を厚み方向1段だけ利用したが、これを2段以上積み重ねてもよい。この場合には、導電粒子24a同士が接触して、バンプ24aと、接続配線10の電気的接続を達成する。
さらに、この例では、接続配線10をデータラインDLに接続したが、画素部から伸び、別の半導体集積回路にCOG接続する配線であれば、電源ラインなど他の配線と接続することもできる。また、データラインDLについては、途中にデータ信号をオンオフするスイッチが設置されてもよい。
さらに、この例では、接続配線10をデータラインDLに接続したが、画素部から伸び、別の半導体集積回路にCOG接続する配線であれば、電源ラインなど他の配線と接続することもできる。また、データラインDLについては、途中にデータ信号をオンオフするスイッチが設置されてもよい。
また、接続配線10は、COG端子部から基板の内側(表示領域(画素部)側)方向に延び、終端している。この終端部のCOG端子部側の層間絶縁膜12には、コンタクトホール28が形成されている。そして、このコンタクトホール28には、表示領域側から伸びてくるデータラインDLの端部が位置している。従って、データラインDLと、接続配線10がコンタクトを介して接続される。さらに、データラインDLは、平坦化膜62によって、覆われている。
図2は、画素回路の構成を示す図である。データラインDLは、液晶パネルのカラム(列:垂直)方向に伸び、1列に1本設けられている。ゲートラインGLは、液晶パネルのロー(行:水平)方向に伸び、1行に1本設けられている。さらに、ロー方向には、SCラインが1行に1本設けられている。
データラインDLには、nチャネルTFTである選択トランジスタQ1のドレインが接続されている。選択トランジスタQ1のソースは、画素電極30および保持容量Cの一方の電極に接続されている。また、保持容量Cの他方の電極はSCラインSCに接続されている。そして、画素電極30に対向して、全画素にまたがる共通電極32が設けられ、画素電極30と共通電極32の間に液晶LCが配置される。
複数のゲートラインGLは、1水平期間ずつ順次選択され、Hレベルに設定される。このため、そのゲートラインGLにゲートが接続されている該当行の選択トランジスタQ1がオンする。一方、データラインDLには、選択トランジスタQ1がオンしている行の画素についてのデータ電圧が供給される。従って、選択された行の各画素の保持容量Cには、その画素のデータ電圧がそれぞれ充電される。これによって、保持容量Cに充電されたデータ電圧がその画素の液晶LCに印加され、表示が行われる。ゲートラインGLは、順次選択を変更していくが、1つの画素については次のフレームにおいて、データ書き込みが行われるまで、書き込まれたデータ電圧による表示が継続される。
図3、図4には、画素部分の断面および平面構成を示す。ガラス基板50上には、SiO2/SiNの2層積層膜からなるバッファ層52が配置され、その上の所定箇所には半導体層72が形成されている。この例では、半導体層72はポリシリコンで形成されている。半導体層72およびバッファ層52の上には、SiN/SiO2の2層積層膜からなるゲート絶縁膜54が形成される。また、このゲート絶縁膜54上であって、半導体層72の中央部分の上方にはゲート電極56が形成されている。この例は、選択トランジスタQ1としてシングルゲートタイプのTFTを採用しており、ゲート電極56が1つ形成されているが、ダブルゲートタイプとして、ゲート電極56を2つ形成することも好適である。なお、この例において、ゲート電極56は、ゲートラインGLの所定部分を水平方向に突出形成したものである。半導体層72のゲート電極56の下方部分は、チャネル領域72c、その両側がドレイン領域72d、ソース領域72sになっており、これによって選択トランジスタQ1が形成される。
ゲート電極56およびゲート絶縁膜54上にはSiO2/SiNの積層膜からなる層間絶縁膜60が形成されている。この層間絶縁膜60上であってドレイン領域(またはソース領域)72dの上方に該当する位置には、ドレイン電極(またはソース電極)74が形成されている。このドレイン電極74は、層間絶縁膜60、ゲート絶縁膜54を貫通するコンタクトによりドレイン領域72dに直接接続されている。また、ソース領域72sは、コンタクトを介しデータラインDLに接続されており、このデータラインDLがソース電極として機能している。
また、半導体層72は、ドレイン領域72からそのまま水平方向に延長されており、この延長部分には、SCラインSCがゲート絶縁膜54を介して対向配置されている。従って、半導体膜72の延長部分と、SCラインSCと、それらに挟まれたゲート絶縁膜54によって、保持容量Cが形成される。
ドレイン電極74、層間絶縁膜60およびデータラインDLを覆ってアクリル樹脂などの平坦化膜62が形成されている。そして、この平坦化膜62内にコンタクトホールが形成され、ここにクロム(Cr)などの高融点金属からなるコンタクトパッド66が設けられている。
そして、このコンタクトパッド66および平坦化膜62の上に、ITOやIZOなどからなる画素電極64が形成される。なお、この例は半透過型のパネルであり、平坦化膜62上であって画素電極64の下側に反射膜68が設けられている。この反射膜68が設けられているスペースは、画素の約3分の1程度である。なお、反射型のパネルの場合、反射膜68は、画素電極64の下の全面に設けられる。
また、平坦化膜62の反射膜68が設けられる部分については、凹凸が形成され、反射膜68によって反射される光の広角化が図られている。
また、平坦化膜62の反射膜68が設けられる部分については、凹凸が形成され、反射膜68によって反射される光の広角化が図られている。
これがTFT基板100の構成であり、このTFT基板100に液晶LCを挟んで対向して、対向基板200が配置されている。
この対向基板200は、ガラス基板90を有し、このガラス基板90上(内側)に、画素の境部分にブラックマトリクスBMを有するカラーフィルタ92とが配置されている。このカラーフィルタ92は、通常RGBの3種類で、画素によっていずれかの色のものが採用される。
そして、カラーフィルタ92上(内側)には、対向電極94が全画素共通に形成されている。この対向電極94は、画素電極64と同様にIZOやITOで構成される。さらに、反射膜68に対向する部分は、光路長を合わせるために、液晶LCの厚さが半分になるように、厚み調整層98が、カラーフィルタ92と、対向電極94との間に設けられている。また、厚み調整層98は、VA(垂直配向)タイプの液晶の場合、配向制御用突起として使用できるが、この配向制御のために、各画素における対向電極94上の所定位置に、配向制御用突起を別途形成してもよい。
なお、ガラス基板50、90の外側には、偏光板、位相差板が設けられ、画素電極64および対向電極94と液晶LCの間には、配向膜が設けられている。
このような構成においては、半導体層72を含むTFT(選択トランジスタQ1)がオンすると、データラインDLからのデータ電圧が画素電極64に印加される。従って、この電圧が画素電極64と、対向電極94間の空間に存在する液晶LC印加され、データ電圧に応じた表示が行われる。
なお、図4に示すように、選択トランジスタQ1、保持容量Cの上方を覆って反射膜68が形成され、この部分が反射型のLCDとして機能する。従って、画素領域全体を液晶表示部として利用することができる。
なお、図4に示すように、選択トランジスタQ1、保持容量Cの上方を覆って反射膜68が形成され、この部分が反射型のLCDとして機能する。従って、画素領域全体を液晶表示部として利用することができる。
次に、製造工程について、図5〜図15に基づいて説明する。まず、TFT形成工程が実施される。
このTFT形成工程では、ガラス基板上50上にバッファ層52が基板全面に形成され(S11)、その上にアモルファスシリコン(a−Si)膜が成膜される(S12)。ここで、バッファ層52は、SiO2/SiNの積層膜で、厚みは100〜200nm、a−Si膜は、厚み30〜50nm程度とする。また、これら膜は、プラズマCVDで形成される。これによって、ガラス基板50上には、a−Si/SiO2/SiN/glass(ガラス基板)という膜が積層される。
次に、レーザを照射(レーザアニール)して、アモルファスシリコン膜について低温での結晶化が行われる(S13)。これによって、アモルファスシリコンが結晶化してポリシリコン層が形成される。次に、得られたポリシリコン層がパターニングされて、所要部分にポリシリコンのアイランド(半導体層72)が形成される(S14)。その後、フォトリソグラフィーによりレジストパターンを形成して、nチャネルTFTのソース・ドレイン領域などに不純物(例えばリン)がドープされる(S15)。
次に、この半導体層72を含め基板全面にSiNx/SiO2の積層膜からなるゲート絶縁膜54が形成される(S16)。
これによって、画素部においては図7(A)に示すように、TFTや容量を形成する領域などに形成されたポリシリコンからなる半導体72を覆ってゲート絶縁膜54が形成される。一方、COG端子部では、図7(B)に示すように、バッファ層52上にゲート絶縁膜54が形成される。
次に、図8(A)に示すようにゲート絶縁膜54上の、半導体層72のチャネル領域72cの上方に当たる位置にゲート電極56がスパッタリングにより形成される(S17)。ここで、ゲート電極56は、上述のようにモリブデン(Mo)であり、200〜300nmの厚みで成膜される。また、このゲート電極56は、ゲートラインGLの一部として形成される。また、SCラインSCもゲートラインGLと同一プロセスで形成され、保持容量Cは、保持容量用に形成された半導体層72がゲート絶縁膜54を介し、SCラインSLと対向配置されることで形成される。さらに、画素部においてゲート電極56が形成される際に、COG端子部においては、図8(B)に示すように、接続配線10が同一プロセスで形成される。
このTFT形成工程では、ガラス基板上50上にバッファ層52が基板全面に形成され(S11)、その上にアモルファスシリコン(a−Si)膜が成膜される(S12)。ここで、バッファ層52は、SiO2/SiNの積層膜で、厚みは100〜200nm、a−Si膜は、厚み30〜50nm程度とする。また、これら膜は、プラズマCVDで形成される。これによって、ガラス基板50上には、a−Si/SiO2/SiN/glass(ガラス基板)という膜が積層される。
次に、レーザを照射(レーザアニール)して、アモルファスシリコン膜について低温での結晶化が行われる(S13)。これによって、アモルファスシリコンが結晶化してポリシリコン層が形成される。次に、得られたポリシリコン層がパターニングされて、所要部分にポリシリコンのアイランド(半導体層72)が形成される(S14)。その後、フォトリソグラフィーによりレジストパターンを形成して、nチャネルTFTのソース・ドレイン領域などに不純物(例えばリン)がドープされる(S15)。
次に、この半導体層72を含め基板全面にSiNx/SiO2の積層膜からなるゲート絶縁膜54が形成される(S16)。
これによって、画素部においては図7(A)に示すように、TFTや容量を形成する領域などに形成されたポリシリコンからなる半導体72を覆ってゲート絶縁膜54が形成される。一方、COG端子部では、図7(B)に示すように、バッファ層52上にゲート絶縁膜54が形成される。
次に、図8(A)に示すようにゲート絶縁膜54上の、半導体層72のチャネル領域72cの上方に当たる位置にゲート電極56がスパッタリングにより形成される(S17)。ここで、ゲート電極56は、上述のようにモリブデン(Mo)であり、200〜300nmの厚みで成膜される。また、このゲート電極56は、ゲートラインGLの一部として形成される。また、SCラインSCもゲートラインGLと同一プロセスで形成され、保持容量Cは、保持容量用に形成された半導体層72がゲート絶縁膜54を介し、SCラインSLと対向配置されることで形成される。さらに、画素部においてゲート電極56が形成される際に、COG端子部においては、図8(B)に示すように、接続配線10が同一プロセスで形成される。
ゲートラインGL等の形成の後、周辺回路におけるpチャネルTFTのソース・ドレイン領域に不純物(例えば、ボロン)がドープされる(S18)。これは、フォトリソグラフィーにより、ドープが必要な領域以外に形成したレジストなどをマスクとしたリンのイオンドープによって行われる。このとき、COG部においては、何ら処理はなされない(不純物ドープもなされない)。
次に、基板全面にSiO2/SiNxからなる層間絶縁膜60をプラズマCVDによって成膜する(S19)。厚みは、例えば400〜700nm程度とする。この層間絶縁膜60を形成した場合には、熱処理による活性化アニールによって不純物をドープした領域について活性化し、これら領域におけるキャリアの移動度を十分なものにする。
この処理では、図9(A)、(B)に示すように、画素部において層間絶縁膜60が形成され、COG端子部において層間絶縁膜12が形成される。なお、COG部においては不純物ドープがなされていないため、活性化の処理は行われない。
さらに、層間絶縁膜60およびゲート絶縁膜54の半導体層72のソース領域、ドレイン領域に対し、フォトリソグラフィーおよびウェットエッチングによりコンタクトホールを形成し(S21)、データラインDL(ソース電極)、ドレイン電極74を形成する(S22)。ここで、各列のデータラインDLは、周辺部にまで延長され、ここに形成されたコンタクトホール28内に形成されたコンタクトを介し接続配線10に接続される。
すなわち、この処理では、図10(A)、(B)に示すように、画素部において、ソース(データラインDL)・ドレイン電極が形成され、COG端子部においては、データラインDLが層間絶縁膜12を貫通するコンタクトを介しを接続配線10に接続される。これらは、スパッタリングによるMo/Al−Nd/Moの積層膜(厚み400〜800nm)の成膜の後、フォトリソグラフィーおよびウェットエッチングによって形成される。
この処理では、図9(A)、(B)に示すように、画素部において層間絶縁膜60が形成され、COG端子部において層間絶縁膜12が形成される。なお、COG部においては不純物ドープがなされていないため、活性化の処理は行われない。
さらに、層間絶縁膜60およびゲート絶縁膜54の半導体層72のソース領域、ドレイン領域に対し、フォトリソグラフィーおよびウェットエッチングによりコンタクトホールを形成し(S21)、データラインDL(ソース電極)、ドレイン電極74を形成する(S22)。ここで、各列のデータラインDLは、周辺部にまで延長され、ここに形成されたコンタクトホール28内に形成されたコンタクトを介し接続配線10に接続される。
すなわち、この処理では、図10(A)、(B)に示すように、画素部において、ソース(データラインDL)・ドレイン電極が形成され、COG端子部においては、データラインDLが層間絶縁膜12を貫通するコンタクトを介しを接続配線10に接続される。これらは、スパッタリングによるMo/Al−Nd/Moの積層膜(厚み400〜800nm)の成膜の後、フォトリソグラフィーおよびウェットエッチングによって形成される。
なお、データラインDLは、表示部分の幅(水平)方向全体に広がっているが、接続配線10は水平ドライバICに接続されるため、データラインDLよりその間隔が狭められている。図6にその一部の状態を模式的に示してある。また、図1におけるTFT基板16は、ガラス基板50、バッファ層52、ゲート絶縁膜54から構成されている。
次に、アクリル樹脂の平坦化膜62が基板全面に形成され(S23)、フォトリソグラフィーで要部についてコンタクトホールが形成される。各画素においては、画素電極64とドレイン電極74を接続するコンタクトホールが形成される。周辺部分(COG端子部)では、データラインDLの終端部より外側の平坦化膜62が除去され、層間絶縁膜12が露出される。すなわち、図11(A)、(B)に示すように、画素部において、コンタクトホールを形成する際に、接続配線10上の平坦化膜62が除去される。また、コンタクトホール形成の際に、平坦化膜62の反射膜68を形成する領域について、不均一な露光を利用して凹凸を形成する。
次に、フォトリソグラフィーおよびウェットエッチングにより、COG端子部の層間絶縁膜12に除去部18を形成する(S24)。これによって、図12(B)に示すように、この除去部18においては、ゲートラインGLと同一プロセスで形成された接続配線10が露出される。なお、図12(A)に示すように、画素部では何ら処理は行われない。
次に、図13(A)に示すように、画素部においては、クロムからなるコンタクトパッド66がスパッタリング成膜の後、フォトリソグラフィーおよびウェットエッチングにより形成される(S25)。厚みは、50〜200nm程度とする。この際、図13(B)に示すように、除去部18においては、端子下地層20が形成される。
次に、図14(A)に示すように、画素部において、Al−Ndからなる反射膜68が平坦化膜62上にスパッタリング成膜の後、フォトリソグラフィーおよびウェットエッチングにより形成される(S26)。厚みは、50〜200nm程度とする。この際、COG端子部では、図14(B)に示すように、COG端子層22が同一のマスクを利用して形成される。
そして、図15(A)に示すように、画素部分において、IZOからなる画素電極64が形成される(S27)。このときCOG端子部では、図15(B)に示すように、前の通りのままを維持する。実際には、IZOをスパッタリング成膜した後、フォトリソグラフィーおよびウェットエッチングで画素電極64を形成する。このとき、COG端子部において、表面には反射膜68と同様にAl−NdからなるCOG端子層22が配置されている。従って、IZO膜のウェットエッチングは、このAl−Nd膜が侵されないようなエッチングとする。例えば、エッチャントとしてシュウ酸((COOH2)・2H2O)を用いる。
次に、図13(A)に示すように、画素部においては、クロムからなるコンタクトパッド66がスパッタリング成膜の後、フォトリソグラフィーおよびウェットエッチングにより形成される(S25)。厚みは、50〜200nm程度とする。この際、図13(B)に示すように、除去部18においては、端子下地層20が形成される。
次に、図14(A)に示すように、画素部において、Al−Ndからなる反射膜68が平坦化膜62上にスパッタリング成膜の後、フォトリソグラフィーおよびウェットエッチングにより形成される(S26)。厚みは、50〜200nm程度とする。この際、COG端子部では、図14(B)に示すように、COG端子層22が同一のマスクを利用して形成される。
そして、図15(A)に示すように、画素部分において、IZOからなる画素電極64が形成される(S27)。このときCOG端子部では、図15(B)に示すように、前の通りのままを維持する。実際には、IZOをスパッタリング成膜した後、フォトリソグラフィーおよびウェットエッチングで画素電極64を形成する。このとき、COG端子部において、表面には反射膜68と同様にAl−NdからなるCOG端子層22が配置されている。従って、IZO膜のウェットエッチングは、このAl−Nd膜が侵されないようなエッチングとする。例えば、エッチャントとしてシュウ酸((COOH2)・2H2O)を用いる。
このように、本実施形態においては、端子下地層20が設けられている。この端子下地層20は、上述のようにCrで構成されている。一方、接続配線10は、アルミニウム系の材料の層を含んでいる。そこで、端子下地層20を除去すると、このときのエッチング液が接続配線10のアルミニウム系材料を溶かしてしまい、接続配線10を適切な状態に維持できない。本実施形態では、端子下地層20を設けることで、接続配線10にダメージが加えられないようにしている。
このようにして、図1に示した端子部の構成は、画素部におけるプロセスをそのまま利用して形成される。そして、凹状のCOG端子層22の底部に適当数のACF24を配置して、水平ドライバIC26が接続される。
なお、上述した構成は、水平ドライバIC26における出力側の端子部26aである。水平ドライバIC26の入力端子側においても、同様のCOG端子が基板側に設けられ、同様にCOG構造による接続が行われる。
さらに、このCOG端子の周辺に、外部からの信号線(FPCなど)が接続されるFPC端子部が形成される。このFPC端子部は、通常通り、画素電極と同一プロセスで形成したIZOや、ITOが電極の表面材料とされる。
このように、本実施形態によれば、水平ドライバICを接続するCOG端子層22において、反射膜68に用いられる金属(アルミニウム(Al)またはアルミニウム合金(AlNd)が利用される。従って、COG構造を利用した接続において、コンタクト抵抗を小さくすることができる。また、COG端子部は、平坦化膜を除去して形成されているため、剛性が十分あり、確実な接続が行える。また、除去部18以外のデータラインDLおよび接続配線10は、平坦化膜が覆っているため、十分な保護が行える。さらに、COG端子層22は、接続配線10上に平坦化膜62を介さずに設けられるため、水平ドライバICをACF24を介し押しつけ固定する際に十分な圧力をACF24に印加して接続が行える。
なお、本実施形態の構成は、全反射型のパネルにも適用することができる。
10 接続配線、30 画素電極、32 共通電極、12 層間絶縁膜、14 透明導電膜、16 TFT基板、18 除去部、20 端子下地層、22 COG端子層、24 ACF、26 水平ドライバIC、26a バンプ、50 ガラス基板、52 バッファ層、54 ゲート絶縁膜、56 ゲート電極、60 層間絶縁膜、62 平坦化膜、64 画素電極、66 コンタクトパッド、68 反射膜、72 半導体層、72s ソース領域、72c チャネル領域、72d ドレイン領域、74 ドレイン電極、C 保持容量、DL データライン、GL ゲートライン、LC 液晶、Q1 選択トランジスタ、SC ライン。
Claims (4)
- 周辺部に別の半導体集積回路を直接接続するCOG端子部を有するアクティブマトリクス型の表示装置であって、
表示パネル内部の各画素に接続される内部配線に接続され、前記内部配線とは別の材料で形成され、パネル周辺部に配置された接続配線と、
この接続配線を覆う配線絶縁膜と、
この配線絶縁膜の端子部に該当する箇所に形成された開口部と、
この開口部を覆って形成され、前記接続配線に接続される高融点金属からなる端子下地層と、
この端子下地層を覆って形成され、アルミニウムまたはアルミニウム合金からなる端子部と、
を有することを特徴とする表示装置。 - 請求項1に記載の表示装置において、
前記内部配線は、表示パネル内部の各画素へデータ信号を供給するデータラインであり、
各画素は、
一端が前記データラインに接続され、ゲート電極と、このゲート電極を覆い、前記データラインとを絶縁する層間絶縁膜を有する薄膜トランジスタと、
この薄膜トランジスタを覆う平坦化絶縁層と、
この平坦化絶縁層を貫通して前記薄膜トランジスタの他端に接続されるコンタクトパッドと、
このコンタクトパッドに接続され、液晶に電圧を印加するための画素電極と、
この画素電極と、平坦化絶縁膜の間に設けられた反射膜と、
を含み、
前記接続配線と、前記ゲート電極は同一のプロセスで形成されたものであり、
前記配線絶縁膜と、前記層間絶縁膜は同一のプロセスで形成されたものであり、
前記端子下地層は、前記コンタクトパッドと同一のプロセスで形成されたものであり、
前記端子部は、前記反射膜と同一のプロセスで形成されたものであることを特徴とする表示装置。 - 周辺部に別の半導体集積回路を直接接続するCOG端子部を有するアクティブマトリクス型の表示装置の製造方法であって、
表示パネル内部の各画素に接続される内部配線に接続され、パネル周辺部に配置された接続配線を前記内部配線とは別の材料で形成するステップと、
この接続配線を覆う配線絶縁膜を形成するステップと、
この配線絶縁膜の端子部に該当する箇所に開口部を形成するステップと、
前記接続配線に接続される高融点金属からなる端子下地層を前記開口部を覆って形成するステップと、
この端子下地層を覆って、アルミニウムまたはアルミニウム合金からなる端子部を形成するステップと、
を有し、
前記端子部に前記別の半導体集積回路の端子部を接続することを特徴とする表示装置の製造方法。 - 請求項3に記載の表示装置の製造方法において、
前記内部配線は、表示パネル内部の各画素へデータ信号を供給するデータラインであり、
各画素は、
一端が前記データラインに接続され、ゲート電極と、このゲート電極を覆い、前記データラインとを絶縁する層間絶縁膜を有する薄膜トランジスタと、
この薄膜トランジスタを覆う平坦化絶縁層と、
この平坦化絶縁層を貫通して前記薄膜トランジスタの他端に接続されるコンタクトパッドと、
このコンタクトパッドに接続され、液晶に電圧を印加するための画素電極と、
この画素電極と、平坦化絶縁膜の間に設けられた反射膜と、
を含み、
前記接続配線と、前記ゲート電極とを同一のプロセスで形成し、
前記配線絶縁膜と、前記層間絶縁膜とを同一のプロセスで形成し、
前記端子下地層と、前記コンタクトパッドとを同一のプロセスで形成し、
前記端子部と、前記反射膜とを同一のプロセスで形成することを特徴とする表示装置の製造方法。
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JP2004338877A JP2006146041A (ja) | 2004-11-24 | 2004-11-24 | 表示装置および表示装置の製造方法 |
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---|---|---|---|---|
JP2009053579A (ja) * | 2007-08-29 | 2009-03-12 | Casio Comput Co Ltd | 回路基板及びその接続方法 |
US8796689B2 (en) | 2011-09-21 | 2014-08-05 | Samsung Display Co., Ltd. | Thin film transistor array panel |
-
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- 2004-11-24 JP JP2004338877A patent/JP2006146041A/ja active Pending
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US9153599B2 (en) | 2011-09-21 | 2015-10-06 | Samsung Display Co., Ltd. | Thin film transistor array panel |
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