JP2006126855A - Display device - Google Patents

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Shunpei Yamazaki
舜平 山崎
秀明 桑原
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Semiconductor Energy Lab Co Ltd
株式会社半導体エネルギー研究所
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    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/28Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including components using organic materials as the active part, or using a combination of organic materials with other materials as the active part
    • H01L27/32Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including components using organic materials as the active part, or using a combination of organic materials with other materials as the active part with components specially adapted for light emission, e.g. flat-panel displays using organic light-emitting diodes [OLED]
    • H01L27/3206Multi-colour light emission
    • H01L27/322Multi-colour light emission using colour filters or colour changing media [CCM]

Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem in which an element substrate and an opposing substrate must be positioned and assembled with very high precision in a liquid crystal display panel having color filters on the opposing substrate and numerical aperture is lowered and display becomes dark when the precision is low. <P>SOLUTION: In this invention, red color filters (R) 404a and 404b are provided on driving circuits 402 and 403 which are peripheral circuits and a red color filter 405d, which protects a pixel TFT section 407, is formed for every pixel. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本願発明は薄膜トランジスタ(以下、TFTという)で構成された回路を含む半導体装置およびその作製方法に関する。 The present invention relates to a thin film transistor (hereinafter, referred to as TFT) relates to a semiconductor device and a manufacturing method including a circuit constituted by. 例えば、液晶表示パネルやEL表示パネルに代表される電気光学装置およびその様な電気光学装置(電子装置)を部品として搭載した電子機器(電子器具)に関する。 For example, a liquid crystal display panel or an electro-optical device typified by an EL display panel and such an electro-optical device electronic apparatus mounted with the (electronic device) as a component (electronic instrument).

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。 Note that a semiconductor device in this specification refers to all devices that can function by utilizing semiconductor characteristics, and electro-optical devices, semiconductor circuits, and electronic devices are all semiconductor devices.

近年、絶縁表面を有する基板上に形成された半導体薄膜(厚さ数〜数百nm程度)を用いて薄膜トランジスタ(TFT)を構成する技術が注目されている。 Recently, a technique for forming a thin film transistor (TFT) using a semiconductor thin film (several to several hundred nm thick) formed on a substrate having an insulating surface has attracted attention. 薄膜トランジスタはICや電気光学装置のような電子デバイスに広く応用され、特に液晶表示パネルやEL表示パネルのスイッチング素子として開発が急がれている。 Thin film transistors are widely applied to electronic devices such as an IC and an electro-optical device, particularly hurried development as a switching element of a liquid crystal display panel or an EL display panel.

液晶表示パネルにおいては、アモルファスシリコンまたはポリシリコンを半導体としたTFTをマトリクス状に配置して、各TFTに接続された画素電極とソース線とゲート線とがそれぞれ形成された素子基板と、これに対向配置された対向電極を有する対向基板との間に液晶材料が挟持されている。 In the liquid crystal display panel, a TFT in which the amorphous silicon or polysilicon as a semiconductor arranged in a matrix, and the element substrate and the pixel electrodes connected to each TFT and the source lines and the gate lines are formed respectively, to a liquid crystal material between the counter substrate having oppositely disposed counter electrode is sandwiched. また、カラー表示するためのカラーフィルタは対向基板上に形成されている。 The color filter for color display is formed on the counter substrate. そして、素子基板と対向基板にそれぞれ光シャッタとして偏光板を配置し、カラー画像を表示している。 Then, a polarizing plate is disposed as respectively light shutter element substrate and the counter substrate to display a color image.

ここで、液晶表示パネルのカラーフィルタは、R(赤)、G(緑)、B(青)の着色層と、画素の間隙だけを残して遮光マスクとを有し、光を透過させることによって赤色、緑色、青色の光を抽出するものである。 Here, the color filter of the liquid crystal display panel, R (red), a colored layer of G (green), B (blue), and a light shielding mask, leaving only a gap of pixel, by transmitting light red, green, and extracts the blue light. また、カラーフィルタの遮光マスクは、一般的に金属膜または黒色顔料を含有した有機膜で構成されている。 The light shielding mask of the color filter is configured generally with an organic film containing a metal film or a black pigment. このカラーフィルターは、画素に対応する位置に形成され、これにより画素ごとに取り出す光の色を変えることができる。 The color filter is formed at a position corresponding to the pixel, thereby changing the color of light to be extracted for each pixel. なお、画素に対応した位置とは、画素電極と一致する位置を指す。 Note that the position corresponding to the pixel refers to a position coinciding with the pixel electrode.

また、EL表示装置においては、赤色、緑色、あるいは青色を有する光を発光するEL素子をマトリクス状に配置するカラー化方式と、白色光を発光するEL素子を用いカラーフィルタによるカラー化方式とがある。 Further, in the EL display device, red, green, or a color scheme to place the EL elements in a matrix for emitting light having a blue, and a color scheme according to the color filter using the EL elements emitting white light is there. この白色光を発光するEL素子を用いカラーフィルタによるカラー化方式は、原理的にはカラーフィルターを用いた液晶表示装置のカラー化方式と同様である。 Color scheme by the color filter using the EL elements emitting white light are in principle the same as the color scheme of the liquid crystal display device using a color filter.

カラーフィルタを対向基板に設けた液晶表示パネルでは素子基板と対向基板とを極めて高い精度で位置合わせして組み立てることが必要であり、この精度が低い場合には開口率が低下して表示が暗くなるという問題があった。 The liquid crystal display panel having a color filter on the opposing substrate it is necessary to assemble and align with extremely high accuracy the element substrate and the counter substrate, dark display aperture ratio is reduced if the precision is low there is a problem that becomes.

また、カラーフィルタの遮光マスクとして金属膜を用いた液晶表示パネルでは、他の配線との寄生容量が形成され信号の遅延が生じやすいという問題が生じていた。 Further, in the liquid crystal display panel using a metal film as a light shielding mask of the color filters, other delay parasitic capacitance is formed signal is a problem that tends to occur between the wires has occurred. また、有機膜を用いた場合、製造工程が増加するという問題が生じていた。 Also, when an organic film, a problem that manufacturing processes increases have occurred.

また、赤色、緑色、あるいは青色を有する光を発光するEL素子を用いたEL表示装置では、色ごとにEL材料が異なるため素子特性も異なり均一な表示を得ることは困難であった。 The red, green, or an EL display device using an EL element which emits light having a blue color, EL material for each color is difficult to obtain even different uniform display device characteristics for different. 例えば、EL材料の劣化速度等がそれぞれ異なるため経過時間によって表示がばらついてしまうという問題が生じていた。 For example, a problem of deterioration speed of EL materials will vary the display by the elapsed time differs each had occurred.

また、白色光を発光するEL素子を用いたEL表示装置では、原理的にはカラーフィルターを用いた液晶表示装置と同様であるため、同様の上記問題が生じていた。 Further, an EL display device using an EL element which emits white light, since in principle the same as the liquid crystal display device using a color filter, similar the problems have occurred.

本明細書で開示する発明の構成は、 Structure of the invention disclosed herein,
画素部に設けた画素TFTと、該画素部の周辺にpチャネル型TFTとnチャネル型TFTとを設けた駆動回路とを同一の基板上に有する半導体装置において、 A pixel TFT provided in the pixel portion, in the semiconductor device having the same substrate and a driving circuit having a p-channel TFT and n-channel type TFT in the periphery of the pixel portion,
前記駆動回路のpチャネル型TFT、前記駆動回路のnチャネル型TFT、及び前記画素部の画素TFTは、ゲート絶縁膜上に接して形成されたカラーフィルタと、前記カラーフィルタ上に接して有機絶縁物材料からなる層間絶縁膜とを有していることを特徴とする半導体装置である。 p-channel type TFT of the driving circuit, n-channel type TFT, and a pixel TFT of the pixel portion of the driving circuit, a color filter formed over and in contact with the gate insulating film, an organic insulating contact on the color filter is a semiconductor device according to claim which has an interlayer insulating film made from the object material.

また、他の発明の構成は、 Further, another structure of the present invention is,
画素部に設けた画素TFTと、該画素部の周辺にpチャネル型TFTとnチャネル型TFTとを設けた駆動回路とを同一の基板上に有する半導体装置において、 A pixel TFT provided in the pixel portion, in the semiconductor device having the same substrate and a driving circuit having a p-channel TFT and n-channel type TFT in the periphery of the pixel portion,
前記駆動回路のpチャネル型TFT、前記駆動回路のnチャネル型TFT、及び前記画素部の画素TFTは、ゲート電極の上方に設けた無機絶縁物材料から成る保護絶縁膜と、該絶縁膜上に接して形成されたカラーフィルタと、前記カラーフィルタ上に接して有機絶縁物材料からなる層間絶縁膜とを有していることを特徴とする半導体装置である。 p-channel type TFT of the driving circuit, n-channel type TFT of the driving circuit, and a pixel TFT of the pixel portion, a protective insulating film made of an inorganic insulating material provided above the gate electrode, on the insulating film a color filter formed in contact, is a semiconductor device which is characterized in having an interlayer insulating film made of an organic insulating material in contact on the color filter.

また、他の発明の構成は、 Further, another structure of the present invention is,
画素部に設けた画素TFTと、該画素部の周辺にpチャネル型TFTとnチャネル型TFTとを設けた駆動回路とを同一の基板上に有する半導体装置において、 A pixel TFT provided in the pixel portion, in the semiconductor device having the same substrate and a driving circuit having a p-channel TFT and n-channel type TFT in the periphery of the pixel portion,
前記駆動回路のpチャネル型TFT、前記駆動回路のnチャネル型TFT、及び前記画素TFTは、ゲート電極の上方に設けた無機絶縁物材料から成る保護絶縁膜と、該絶縁膜上に接して形成されたカラーフィルタとを有し、 Forming the driving circuit of the p-channel type TFT, n-channel type TFT of the driving circuit, and the pixel TFT, a protective insulating film made of an inorganic insulating material provided over the gate electrode, in contact with the insulating film have been and a color filter,
前記画素部に設けた画素電極は、前記カラーフィルタ上に接して形成され、少なくとも前記保護絶縁膜と前記カラーフィルタとに設けられた開孔を介して形成された、前記画素TFTに接続する導電性金属配線と接続していることを特徴とする半導体装置である。 Pixel electrodes provided in the pixel portion is formed in contact on the color filter, which is formed through an opening provided in at least the protective insulating film and the color filter, conductive to be connected to the pixel TFT is a semiconductor device according to claim connected with the sexual metal wires.

また、上記構成において、前記駆動回路のpチャネル型TFT及びnチャネル型TFTのゲート電極の上方に設けられたカラーフィルタは、赤に着色された着色膜であることを特徴としている。 In the above structure, a color filter provided above the gate electrode of the p-channel TFT and n-channel type TFT of the driving circuit is characterized in that a colored film which is colored red.

また、上記各構成において、前記画素TFTのゲート電極の上方に設けられたカラーフィルタは、赤に着色された着色膜であることを特徴としている。 In the above structure, a color filter provided above the gate electrode of the pixel TFT is characterized in that a colored film which is colored red.

また、上記各構成において、前記画素部に設けた画素電極は、前記層間絶縁膜上に形成され、少なくとも前記保護絶縁膜と前記層間絶縁膜とに設けられた開孔を介して形成された、前記画素TFTに接続する導電性金属配線と接続していることを特徴としている。 In the above structure, pixel electrodes provided in the pixel portion, the formed on the interlayer insulating film, which is formed through an opening provided in the at least the insulation layer the interlayer insulating film, It is characterized in that it is connected to the conductive metal wiring connected to the pixel TFT.

また、上記各構成において、前記画素部に設けた画素電極は光透過性を有していることを特徴としている。 In the above structure, pixel electrodes provided in the pixel portion is characterized by having a light transmitting property.

また、上記各構成において、前記駆動回路のpチャネル型TFTは、少なくとも、アナログスイッチとして使用されていることを特徴としている。 In each of the above-described structures, p-channel TFT of the driving circuit, at least, it is characterized in that it is used as an analog switch.

また、他の発明の構成は、 Further, another structure of the present invention is,
画素部に設けた画素TFTと、該画素部の周辺にpチャネル型TFTとnチャネル型TFTとを設けた駆動回路とを同一の基板上に有する半導体装置において、 A pixel TFT provided in the pixel portion, in the semiconductor device having the same substrate and a driving circuit having a p-channel TFT and n-channel type TFT in the periphery of the pixel portion,
前記駆動回路のpチャネル型TFT、前記駆動回路のnチャネル型TFT、及び前記画素部の画素TFTは、ゲート電極の上方に設けた無機絶縁物材料から成る保護絶縁膜と、該絶縁膜上に接して形成されたカラーフィルタと、前記カラーフィルタ上に接して有機絶縁物材料からなる層間絶縁膜とを有し、 p-channel type TFT of the driving circuit, n-channel type TFT of the driving circuit, and a pixel TFT of the pixel portion, a protective insulating film made of an inorganic insulating material provided above the gate electrode, on the insulating film a color filter formed in contact, and an interlayer insulating film made of an organic insulating material in contact on the color filter,
前記画素部の画素TFTは、前記層間絶縁膜上に画素電極を有し、前記画素電極を陽極とするEL素子が接続していることを特徴とする半導体装置である。 Pixel TFT of the pixel portion has a pixel electrode on the interlayer insulating film, the pixel electrode is a semiconductor device characterized by EL elements of an anode is connected.

上記構成において、前記画素部に設けた画素電極は、前記層間絶縁膜上に形成され、少なくとも前記保護絶縁膜と前記層間絶縁膜とに設けられた開孔を介して形成された、前記画素TFTに接続する導電性金属配線と接続していることを特徴としている。 In the above structure, the pixel electrode provided on the pixel portion, the formed on the interlayer insulating film, which is formed through an opening provided in the at least the insulation layer the interlayer insulating film, the pixel TFT It is characterized in that it is connected to the conductive metal wiring connected to.

また、他の発明の構成は、 Further, another structure of the present invention is,
画素部に設けた画素TFTと、該画素部の周辺にpチャネル型TFTとnチャネル型TFTとを設けた駆動回路とを同一の基板上に有する半導体装置において、 A pixel TFT provided in the pixel portion, in the semiconductor device having the same substrate and a driving circuit having a p-channel TFT and n-channel type TFT in the periphery of the pixel portion,
前記駆動回路のpチャネル型TFT、前記駆動回路のnチャネル型TFT、及び前記画素TFTは、ゲート電極の上方に設けた無機絶縁物材料から成る保護絶縁膜と、該絶縁膜上に接して形成されたカラーフィルタとを有し、 Forming the driving circuit of the p-channel type TFT, n-channel type TFT of the driving circuit, and the pixel TFT, a protective insulating film made of an inorganic insulating material provided over the gate electrode, in contact with the insulating film have been and a color filter,
前記画素部に設けた画素電極は、前記カラーフィルタ上に接して形成され、少なくとも前記保護絶縁膜と前記カラーフィルタとに設けられた開孔を介して形成された、前記画素TFTに接続する導電性金属配線と接続され、且つ、前記画素電極を陽極とするEL素子が接続していることを特徴とする半導体装置である。 Pixel electrodes provided in the pixel portion is formed in contact on the color filter, which is formed through an opening provided in at least the protective insulating film and the color filter, conductive to be connected to the pixel TFT it is connected to the sexual metal wiring, and it is a semiconductor device which is characterized in that the EL element to the pixel electrode and the anode is connected.

上記構成において、前記駆動回路のpチャネル型TFT及びnチャネル型TFTのゲート電極の上方に設けられたカラーフィルタは、赤に着色された着色膜であることを特徴としている。 In the above structure, a color filter provided above the gate electrode of the p-channel TFT and n-channel type TFT of the driving circuit is characterized in that a colored film which is colored red.

上記各構成において、前記画素TFTのゲート電極の上方に設けられたカラーフィルタは、赤に着色された着色膜であることを特徴としている。 In the above structure, a color filter provided above the gate electrode of the pixel TFT is characterized in that a colored film which is colored red.

上記各構成のいずれか一において、前記EL素子から発した光は前記基板を透過して放射されることを特徴としている。 In any one of the above configuration, light emitted from the EL element is characterized by being emitted by passing through the substrate.

本発明によってカラーフィルタはブラックマスクの役割を果たすため、従来必要であったブラックマスクの形成工程が省略できる。 The color filter according to the present invention is to serve black mask, the formation process of conventionally required black mask can be omitted.

本願発明の実施形態について、以下に説明する。 Embodiments of the present invention will be described below.

本発明は、対向基板ではなく、素子基板上にTFTの遮光膜としてカラーフィルタを形成することを特徴としている。 The present invention is not a counter substrate, it is characterized in that a color filter is formed as a light shielding film of the TFT element substrate. 特に赤色のカラーフィルタを通過する光の波長は高く、非単結晶珪素膜にほとんど影響を与えないため、有効である。 In particular, the wavelength of light passing through the red color filter increases, since little effect on the non-single crystal silicon film, it is effective. 参考までに非単結晶珪素膜55nmに対する吸収率と照射される波長との関係を図23に示した。 The relationship between the wavelength to be irradiated and the absorption rate for the non-single crystal silicon film 55nm by reference shown in FIG. 23.

本発明において、光の劣化から保護するためにTFTのゲート電極の上方、即ちチャネル形成領域を覆うカラーフィルタ(R)を形成する。 In the present invention, the upper TFT gate electrode to protect against deterioration of the light to form a color filter (R) ie covering the channel forming region. 具体的にはゲート電極を覆う保護絶縁膜(窒化珪素膜等)に接してカラーフィルタを形成し、カラーフィルタに接して層間絶縁膜を形成し、その層間絶縁膜上に画素電極を形成する。 Specifically in contact with the protective insulating film covering the gate electrode (silicon nitride film) to form a color filter, in contact with the color filter to form an interlayer insulating film, forming a pixel electrode on the interlayer insulating film. この層間絶縁膜は平坦化のために形成されており、カラーフィルタが十分な絶縁性、または平坦性を有しているのであれば層間絶縁膜はなくてもよい。 The interlayer insulating film is formed for planarization, it may not be an interlayer insulating film as long as the color filter has sufficient insulation, or flatness. また、保護絶縁膜は、カラーフィルタに含まれる不純物による汚染を防ぐ上で重要な役割を果たしている。 The protective insulating film plays an important role in preventing contamination by impurities contained in the color filter.

カラーフィルタには、最も単純なストライプパターンをはじめとして、斜めモザイク配列、三角モザイク配列、RGBG四画素配列、RGBW四画素配列などがある。 The color filter, including the simplest stripes, diagonal mosaic arrangement, triangle mosaic arrangement, RGBG four pixel arrangement, and the like RGBW four pixel arrangement.

図6にストライプ状のカラーフィルタとした場合で本発明を適用した一例を示す。 Shows an example of applying the present invention in the case where the stripe color filter in FIG. 図6(A)は基板400上に設けられた画素部401、ソース線側駆動回路402、及びゲート線側駆動回路403とカラーフィルタ404〜405との配置関係を簡略に示した上面図である。 FIG 6 (A) is a top view showing schematically the positional relationship between the substrate 400 a pixel portion 401 provided over the source line driver circuit 402, and the gate line driver circuit 403 and the color filter 404 and 405 . 本発明は、周辺回路である駆動回路402、403上に赤のカラーフィルタ(R)404a、404bが設けられ、TFTの活性層の光劣化を防止すると同時に平坦化の役割も果たしている。 The present invention, peripheral circuits in a driver circuit 402 and 403 on the red color filter (R) 404a, 404b are provided, also it plays simultaneously the role of flattening when prevents light degradation of an active layer of the TFT. また、画素部401上にはストライプ状にカラーフィルタ(B)405b、カラーフィルタ(R)405a、カラーフィルタ(G)405cが繰り返し配置されている。 Also been color filter (B) 405 b, a color filter (R) 405a, repeated color filter (G) 405c arranged in a stripe shape on the pixel portion 401. 図6(B)に画素の一部(3×3行列)を拡大した模式図を示した。 It shows a schematic view enlarging a part (3 × 3 matrix) of pixels in FIG. 6 (B). 図6(B)に示すように画素TFT部407を保護するカラーフィルタ405dが各画素毎に形成されている。 Color filter 405d is formed for each pixel to protect the pixel TFT 407, as shown in FIG. 6 (B). なお、ここではソース線、ゲート線、電極を図示していないが、各カラーフィルタの間隙と重なるように配置されているため、光漏れはない。 Here, the source lines, gate lines, but does not show the electrodes, since it is arranged so as to overlap with the gap between the color filter, there is no light leakage. このようにすることによってカラーフィルタ405dはブラックマスクの役割を果たすため、従来必要であったブラックマスクの形成工程が省略できる。 Such color filter 405d by the order role of the black mask, the formation process of conventionally required black mask can be omitted. また、ここでは画素電極と画素TFTとを接続するコンタクトホールを図示していないが、実際には画素TFTと画素電極との層間にカラーフィルタを形成しているためコンタクトホールの箇所には開口が存在している。 Also, here not shown a contact hole for connecting the pixel electrode and the pixel TFT, but actually opening the portion of the contact hole for forming a color filter between the layers of the pixel TFT and the pixel electrode is Existing.

また、図7にマトリクス状のカラーフィルタとした場合で本発明を適用した一例を示す。 Further, an example of applying the present invention in case of a matrix of color filters in Fig. 図7(A)は基板500上に設けられた画素部501、ソース線側駆動回路502、及びゲート線側駆動回路503とカラーフィルタ504、505との配置関係を簡略に示した上面図である。 Figure 7 (A) is a top view showing schematically the positional relationship between the substrate 500 a pixel portion 501 provided over the source line driver circuit 502, and the gate line driver circuit 503 and the color filter 504 and 505 . 本発明は、周辺回路である駆動回路502、503上に赤のカラーフィルタ(R)504aが設けられ、TFTの活性層の光劣化を防止すると同時に平坦化の役割も果たしている。 The present invention, red color filters (R) 504a on the drive circuit 502 and 503 is a peripheral circuit is provided, also play simultaneously the role of flattening when prevents light degradation of an active layer of the TFT. また、画素部501上にはマトリクス状にカラーフィルタ(B)505b、カラーフィルタ(G)505cが配置され、それらの間隙を埋めるようにカラーフィルタ(R)505aが形成されている。 Further, on the pixel portion 501 is a color in a matrix filter (B) 505b, a color filter (G) 505c is arranged, the color filter so as to fill those gaps (R) 505a is formed. 図7(B)に画素の一部(3×3行列)を拡大した模式図を示した。 It shows a schematic view enlarging a part (3 × 3 matrix) of pixels in FIG. 7 (B). 図7(B)に示すように画素TFT部507を保護するカラーフィルタ505dは互いに繋がっている。 Color filter 505d to protect the pixel TFT 507, as shown in FIG. 7 (B) are connected to each other. なお、ここではソース線、ゲート線、電極を図示していないが、各カラーフィルタの間隙と重なるように配置されているため、光漏れはない。 Here, the source lines, gate lines, but does not show the electrodes, since it is arranged so as to overlap with the gap between the color filter, there is no light leakage. このようにすることによってカラーフィルタ505aはブラックマスクの役割を果たすため、従来必要であったブラックマスクの形成工程が省略できる。 Such color filters 505a by the order role of the black mask, the formation process of conventionally required black mask can be omitted. また、ここでは画素電極と画素TFTとを接続するコンタクトホールを図示していないが、実際には画素TFTと画素電極との層間にカラーフィルタを形成しているためコンタクトホールの箇所には開口が存在している。 Also, here not shown a contact hole for connecting the pixel electrode and the pixel TFT, but actually opening the portion of the contact hole for forming a color filter between the layers of the pixel TFT and the pixel electrode is Existing.

また、図6及び図7で示したカラーフィルタの配置は一例であって、特にその配置、形状に限定されず、少なくともTFTのゲート電極の上方、即ちチャネル形成領域の上方を覆うカラーフィルタ(R)を適宜形成すればよい。 The arrangement of the color filters shown in FIGS. 6 and 7 is one example, in particular the arrangement is not limited to the shape, above the gate electrode of at least TFT, i.e. color filters covering above the channel formation region (R ) it may be appropriately formed.

また、本発明はアクティブマトリクス基板を用いる表示装置であれば適用することができ、例えば液晶表示装置やEL表示装置にも適用することができる。 Further, the present invention can be applied to any display device using an active matrix substrate, for example, it can be applied to liquid crystal display devices and EL display devices. 白色発光のEL素子を用いたEL表示装置においては、画素電極を陽極とし、EL素子から発した光はアクティブマトリクス基板を透過して放射される。 In the EL display device using an EL element of white light emission, a pixel electrode as an anode, light emitted from the EL element is emitted through the active matrix substrate. また、有色発光のEL素子を用いたEL表示装置においても、色純度を上げるためにカラーフィルタを用いる場合に本発明を適用できる。 Also in the EL display device using an EL element of colored light emission, the present invention can be applied to a case of using a color filter to increase the color purity.

以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。 The present invention having the above structure will be performed explained in more detail in the following examples.

本発明の実施例を図1〜図3を用いて説明する。 The embodiments of the present invention will be described with reference to FIGS. ここでは、画素部の画素TFTおよび保持容量と、表示領域の周辺に設けられる駆動回路のTFTを同時に作製する方法について工程に従って詳細に説明する。 Here, a pixel TFT and a storage capacitor of the pixel portion, is explained in detail in accordance with step method for manufacturing the TFT of the driving circuit disposed in the periphery of the display area at the same time.

図1(A)において、基板101にはコーニング社の#7059ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板の他に、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)など光学的異方性を有しないプラスチック基板を用いることができる。 In FIG. 1 (A), in addition to a glass substrate such as Corning # 7059 glass and # barium borosilicate glass typified by 1737 glass or alumino borosilicate glass substrate 101, a polyethylene terephthalate (PET), polyethylene naphthalate (PEN), and polyether sulfone (PES) can be used a plastic substrate having no optical anisotropy. ガラス基板を用いる場合には、ガラス歪み点よりも10〜20℃程度低い温度であらかじめ熱処理しておいても良い。 In the case of using a glass substrate may be heat-treated in advance at 10 to 20 ° C. of about a temperature lower than the glass distortion point. そして、基板101のTFTを形成する表面に、基板101からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜102を形成する。 Then, the surface forming the TFT substrate 101, in order to prevent impurity diffusion from the substrate 101, a base film 102 such as a silicon oxide film, a silicon nitride film or a silicon oxynitride film. 例えば、プラズマCVD法でSiH 4 、NH 3 、N 2 Oから作製される酸化窒化シリコン膜102aを10〜200nm(好ましくは50〜100nm)、同様にSiH 4 、N 2 Oから作製される酸化窒化水素化シリコン膜102bを50〜200nm(好ましくは100〜150nm)の厚さに積層形成する。 For example, SiH 4 in plasma CVD, NH 3, the N 2 O silicon oxynitride film 102a made from 10 to 200 nm (preferably 50 to 100 nm), as well oxynitride made from SiH 4, N 2 O silicon hydride film 102b 50 to 200 nm (preferably 100 to 150 nm) is laminated to a thickness of.

酸化窒化シリコン膜は従来の平行平板型のプラズマCVD法を用いて形成する。 Silicon oxynitride film formed by a plasma CVD method of the conventional parallel plate type. 酸化窒化シリコン膜102aは、SiH 4を10SCCM、NH 3を100SCCM、N 2 Oを20SCCMとして反応室に導入し、基板温度325℃、反応圧力40Pa、放電電力密度0.41W/cm 2 、放電周波数60MHzとした。 Silicon oxynitride film 102a is introduced SiH 4 10 SCCM, the NH 3 100 SCCM, the N 2 O into the reaction chamber as a 20 SCCM, a substrate temperature of 325 ° C., a reaction pressure 40 Pa, discharge power density 0.41W / cm 2, discharge frequency It was 60MHz. 一方、酸化窒化水素化シリコン膜102bは、SiH 4を5SCCM、N 2 Oを120SCCM、H 2を125SCCMとして反応室に導入し、基板温度400℃、反応圧力20Pa、放電電力密度0.41W/cm 2 、放電周波数60MHzとした。 On the other hand, the hydrogenated silicon oxynitride film 102b is to introduce SiH 4 5 SCCM, the N 2 O 120 SCCM, and H 2 into the reaction chamber as a 125 SCCM, a substrate temperature of 400 ° C., a reaction pressure 20 Pa, discharge power density 0.41W / cm 2, and a discharge frequency 60MHz. これらの膜は、基板温度を変化させ、反応ガスの切り替えのみで連続して形成することもできる。 These films, while changing the substrate temperature, can be formed continuously only by switching of the reaction gas.

このようにして作製した酸化窒化シリコン膜102aは、密度が9.28×10 22 /cm 3であり、フッ化水素アンモニウム(NH 4 HF 2 )を7.13%とフッ化アンモニウム(NH 4 F)を15.4%含む混合溶液(ステラケミファ社製、商品名LAL500)の20℃におけるエッチング速度が約63nm/minと遅く、緻密で硬い膜である。 In this way, the silicon oxynitride film 102a thus fabricated, density of 9.28 × 10 22 / cm 3, ammonium hydrogen fluoride (NH 4 HF 2) 7.13% of ammonium fluoride (NH 4 F ) and 15.4% comprising mixed solution (Stella Chemifa Co., Ltd., trade name LAL500) slower etch rate at 20 ° C., about 63 nm / min of a hard film is dense. このような膜を下地膜に用いると、この上に形成する半導体層にガラス基板からのアルカリ金属元素が拡散するのを防ぐのに有効である。 The use of such films in the base film, the alkali metal elements from the glass substrate into semiconductor layer formed on the is effective in preventing diffusion.

次に、25〜80nm(好ましくは30〜60nm)の厚さで非晶質構造を有する半導体層103aを、プラズマCVD法やスパッタ法などの公知の方法で形成する。 Then, 25 to 80 nm (preferably 30 to 60 nm) of the semiconductor layer 103a having an amorphous structure with a thickness of, is formed by a known method such as plasma CVD or sputtering. 例えば、プラズマCVD法で非晶質シリコン膜を55nmの厚さに形成する。 For example, to form an amorphous silicon film of 55nm thickness by plasma CVD. 非晶質構造を有する半導体膜には、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。 The semiconductor film having an amorphous structure, there are amorphous semiconductor film and a microcrystalline semiconductor film may be a compound semiconductor film having an amorphous structure such as an amorphous silicon germanium film. また、下地膜102と非晶質半導体層103aとは両者を連続形成することも可能である。 It is also possible to continuously form both the base film 102 and the amorphous semiconductor layer 103a. 例えば、前述のように酸化窒化シリコン膜102aと酸化窒化水素化シリコン膜102bをプラズマCVD法で連続して成膜後、反応ガスをSiH 4 、N 2 O、H 2からSiH 4とH 2或いはSiH 4のみに切り替えれば、一旦大気雰囲気に晒すことなく連続形成できる。 For example, after it formed continuously by plasma CVD method and a silicon oxynitride film 102a hydrogenated silicon oxynitride film 102b as described above, a reaction gas SiH 4, N 2 O, SiH 4 and H 2 or a H 2 by switching only SiH 4, once it can be continuously formed without exposure to the atmosphere. その結果、酸化窒化水素化シリコン膜102bの表面の汚染を防ぐことが可能となり、作製するTFTの特性バラツキやしきい値電圧の変動を低減させることができる。 As a result, it becomes possible to prevent contamination of the surface of the hydrogenated silicon oxynitride film 102b, it is possible to reduce variations in characteristic variation and the threshold voltage of the TFT to be manufactured.

そして、結晶化の工程を行い非晶質半導体層103aから結晶質半導体層103bを作製する。 Then, to prepare a crystalline semiconductor layer 103b from the amorphous semiconductor layer 103a performs the crystallization step. その方法としてレーザーアニール法や熱アニール法(固相成長法)、またはラピットサーマルアニール法(RTA法)を適用することができる。 It can be applied laser annealing method or a thermal annealing (solid phase growth method), or rapid thermal annealing (RTA) as the method. 前述のようなガラス基板や耐熱性の劣るプラスチック基板を用いる場合には、特にレーザーアニール法を適用することが好ましい。 When using a glass substrate or a plastic substrate having low heat resistance as described above, it is particularly preferable to apply the laser annealing method. RTA法では、赤外線ランプ、ハロゲンランプ、メタルハライドランプ、キセノンランプなどを光源に用いる。 The RTA method uses an infrared lamp, a halogen lamp, a metal halide lamp, xenon lamp or the like as a light source. 或いは特開平7−130652号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層103bを形成することもできる。 Or in accordance with the disclosed technology Hei 7-130652 discloses, the crystallization method using a catalytic element may also be formed crystalline semiconductor layer 103b. 結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが好ましく、400〜500℃で1時間程度の熱処理を行い含有する水素量を5atom%以下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。 First in the crystallization step, it is preferable to keep to release hydrogen amorphous semiconductor layer contains, crystallized from the amount of hydrogen contained by heat treatment of about 1 hour at 400 to 500 ° C. below 5 atom% roughening of causing the film surface is good because it is possible to prevent.

結晶化をレーザーアニール法にて行う場合には、パルス発振型または連続発光型のエキシマレーザーやアルゴンレーザーをその光源とする。 When performing crystallized by a laser annealing method, the excimer laser or argon laser pulse oscillation type or continuous light emission type and its source. パルス発振型のエキシマレーザーを用いる場合には、レーザー光を線状に加工してレーザーアニールを行う。 In the case of using a pulse oscillation type excimer laser performs laser annealing by processing a laser beam into a linear shape. レーザーアニール条件は実施者が適宣選択するものであるが、例えば、レーザーパルス発振周波数30Hzとし、レーザーエネルギー密度を100〜500mJ/cm 2 (代表的には300〜400mJ/cm 2 )とする。 Laser annealing conditions are those be properly selected by an operator, for example, a laser pulse oscillation frequency 30 Hz, and 100 to 500 mJ / cm 2 and the laser energy density (typically 300~400mJ / cm 2). そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率(オーバーラップ率)を80〜98%として行う。 Then the linear beam was irradiated to the whole surface of the substrate, performing superposition rate of the linear beam at this time the overlap ratio as 80 to 98%. このようにして図1(B)に示すように結晶質半導体層103bを得ることができる。 In this way it is possible to obtain a crystalline semiconductor layer 103b as shown in FIG. 1 (B).

そして、結晶質半導体層103b上にフォトマスクを用い、フォトリソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割し、島状半導体層104〜108を形成しする。 Then, using a photomask on the crystalline semiconductor layer 103b, a resist pattern is formed by using a photolithography technique, it divides the crystalline semiconductor layer into an island shape by dry etching, forming an island-shaped semiconductor layer 104 to 108 teeth. ドライエッチングにはCF 4とO 2の混合ガスを用いる。 The dry etching using a mixed gas of CF 4 and O 2. その後、プラズマCVD法またはスパッタ法により50〜100nmの厚さの酸化シリコン膜によるマスク層194を形成する。 Thereafter, by a plasma CVD method or a sputtering method to form a mask layer 194 by a silicon oxide film having a thickness of 50 to 100 nm.

この状態で島状半導体層に対し、TFTのしきい値電圧(Vth)を制御する目的でp型を付与する不純物元素を1×10 16 〜5×10 17 atoms/cm 3程度の濃度で島状半導体層の全面に添加しても良い。 To the island-like semiconductor layer in this state, the island at a concentration of about 1 × 10 16 ~5 × 10 17 atoms / cm 3 and an impurity element which imparts p-type for the purpose of controlling the threshold voltage (Vth) of TFT the entire surface may be added in Jo semiconductor layer. 半導体に対してp型を付与する不純物元素には、ホウ素(B)、アルミニウム(Al)、ガリウム(Ga)など周期律表第13族の元素が知られている。 The impurity element imparting p-type to the semiconductor, boron (B), aluminum (Al), periodic table group 13 elements such as gallium (Ga) are known. その方法として、イオン注入法やイオンドープ法を用いることができるが、大面積基板を処理するにはイオンドープ法が適している。 As a method, it is possible to use an ion implantation method or an ion doping method, an ion doping is suitable for processing a large area substrate. イオンドープ法ではジボラン(B 26 )をソースガスとして用いホウ素(B)を添加する。 The ion doping adding boron (B) using diborane (B 2 H 6) as a source gas. このような不純物元素の注入は必ずしも必要でなく省略しても差し支えないが、特にnチャネル型TFTのしきい値電圧を所定の範囲内に収めるために好適に用いる手法である。 Such implantation of impurity elements does not safely be omitted not necessarily a method appropriately used in order to particularly keep the threshold voltage of the n-channel TFT within a predetermined range.

駆動回路のnチャネル型TFTのLDD領域を形成するために、n型を付与する不純物元素を島状半導体層105、107に選択的に添加する。 To form the LDD regions of the n-channel TFT of the driver circuit, for selectively adding an impurity element imparting n-type to the island-like semiconductor layers 105 and 107. そのため、あらかじめレジストマスク195a〜195eを形成した。 Therefore, to form a pre-resist mask 195A~195e. n型を付与する不純物元素としては、リン(P)や砒素(As)を用いれば良く、ここではリン(P)を添加すべく、フォスフィン(PH 3 )を用いたイオンドープ法を適用した。 As the impurity element imparting n-type conductivity, an phosphorus (P) or arsenic (As), where in order to add phosphorus (P), and an ion doping using phosphine (PH 3). 形成された不純物領域は低濃度n型不純物領域196、197として、このリン(P)濃度は2×10 16 〜5×10 19 atoms/cm 3の範囲とすれば良い。 Formed impurity region is a low concentration n-type impurity regions 196 and 197, phosphorus (P) concentration may be in the range of 2 × 10 16 ~5 × 10 19 atoms / cm 3. 本明細書中では、ここで形成された不純物領域196、197に含まれるn型を付与する不純物元素の濃度を(n - )と表す。 In this specification, the concentration of the impurity element imparting n-type contained in The formed impurity regions 196 and 197 - represented as (n). また、不純物領域198は、画素マトリクス回路の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン(P)を添加した(図1(D))。 The impurity regions 198 is a semiconductor layer for forming the storage capacitor of the pixel matrix circuit, also in this region by adding phosphorus (P) at the same concentration (Fig. 1 (D)).

次に、レジストマスク195a〜195eを除去した後、添加した不純物元素を活性化させる工程を行う。 Next, after removing the resist mask 195A~195e, a step of activating the impurity element added. 活性化は、窒素雰囲気中で500〜600℃で1〜4時間の熱処理や、レーザー活性化の方法により行うことができる。 Activation, heat treatment or 1 to 4 hours at 500 to 600 ° C. in a nitrogen atmosphere, can be carried out by a laser activation method. また、両者を併用して行っても良い。 In addition, it may be performed by a combination of both. レーザー活性化の方法による場合、KrFエキシマレーザー光(波長248nm)を用い、線状ビームを形成して、発振周波数5〜50Hz、エネルギー密度100〜500mJ/cm 2として線状ビームのオーバーラップ割合を80〜98%として走査して、島状半導体層が形成された基板全面を処理した。 If by a laser activation method using KrF excimer laser beam (wavelength 248 nm), to form a linear beam, the oscillation frequency 5~50Hz, an energy density of 100 to 500 mJ / cm 2 the overlap ratio of the linear beam by scanning as 80-98%, and treated the entire surface of the substrate on which the island-like semiconductor layers are formed. 尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。 Note that it is not matter as being limited to the laser light irradiation conditions, it may be determined by a practitioner as appropriate. マスク層194は、この段階でフッ酸などの溶液でエッチング除去する。 Mask layer 194 is removed by etching with a solution such as hydrofluoric acid at this stage.

次いで、島状半導体層を覆って形成されるゲート絶縁膜109はプラズマCVD法またはスパッタ法を用い、膜厚を40〜150nmとしてシリコンを含む絶縁膜で形成する。 Then, a gate insulating film is formed over the island-like semiconductor layer 109 by a plasma CVD method or a sputtering method, thereby forming an insulating film containing silicon with a film thickness of 40 to 150 nm. 例えば、120nmの厚さで酸化窒化シリコン膜から形成すると良い。 For example, it may be formed from a silicon oxynitride film with a thickness of 120 nm. また、SiH 4とN 2 OにO 2を添加させて作製された酸化窒化シリコン膜は、膜中の固定電荷密度が低減されているのでこの用途に対して好ましい材料となる。 Further, SiH 4 and N 2 O in O 2 silicon oxynitride film formed by adding serve as a preferred material for this application because the fixed charge density in the film is reduced. 勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い(図1(E))。 Of course, the gate insulating film is not limited to such a silicon oxynitride film may be an insulating film containing other silicon as a single layer or a laminate structure (Fig. 1 (E)).

そして、図1(E)に示すように、ゲート絶縁膜109上にゲート電極を形成するための耐熱性導電層を形成する。 Then, as shown in FIG. 1 (E), to form a heat-resistant conductive layer for forming a gate electrode on the gate insulating film 109. 耐熱性導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。 Heat resistant conductive layer may be formed as a single layer or a stacked structure composed of a plurality of layers such as two layers or three layers when necessary. このような耐熱性導電性材料を用い、例えば、導電性の窒化物金属膜から成る導電層(A)110と金属膜から成る導電層(B)111とを積層した構造とすると良い。 Using such heat-resistant conductive material, for example, a conductive layer made of a conductive metal nitride film (A) a conductive layer made of 110 and the metal film (B) 111 and may of the laminated structure. 導電層(B)111はタンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜(代表的にはMo−W合金膜、Mo−Ta合金膜)で形成すれば良く、導電層(A)110は窒化タンタル(TaN)、窒化タングステン(WN)、窒化チタン(TiN)膜、窒化モリブデン(MoN)などで形成する。 Conductive layer (B) 111 is tantalum (Ta), titanium (Ti), molybdenum (Mo), tungsten (W) from an element selected or an alloy containing the element as its main component, an alloy film of a combination of the above elements (typically, a Mo-W alloy film, Mo-Ta alloy film) may be formed by, conductive layer (a) 110 is a tantalum nitride (TaN), tungsten nitride (WN), titanium nitride (TiN) film, nitride formed by molybdenum (MoN). また、導電層(A)110はタングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。 Also, conductive layer (A) 110 is tungsten silicide, titanium silicide, may be applied molybdenum silicide. 導電層(B)111は低抵抗化を図るために含有する不純物濃度を低減させることが好ましく、特に酸素濃度に関しては30ppm以下とすると良かった。 The conductive layer (B) 111 is preferable to reduce the concentration of impurities contained in order to reduce the resistance, it was good when the 30ppm or less with respect to particular oxygen concentration. 例えば、タングステン(W)は酸素濃度を30ppm以下とすることで20μΩcm以下の比抵抗値を実現することができた。 For example, tungsten (W) was able to realize the following specific resistance 20μΩcm by the oxygen concentration 30ppm or less.

導電層(A)110は10〜50nm(好ましくは20〜30nm)とし、導電層(B)111は200〜400nm(好ましくは250〜350nm)とすれば良い。 Conductive layer (A) 110 is set to 10 to 50 nm (preferably 20 to 30 nm), conductive layer (B) 111 may be set to 200 to 400 nm (preferably 250 to 350 nm). Wをゲート電極とする場合には、Wをターゲットとしたスパッタ法で、アルゴン(Ar)ガスと窒素(N 2 )ガスを導入して導電層(A)111を窒化タングステン(WN)で50nmの厚さに形成し、導電層(B)110をWで250nmの厚さに形成する。 When the W and gate electrode by sputtering with a W target, argon (Ar) gas and nitrogen (N 2) of 50nm conductive layer by introducing gas (A) 111 by a tungsten nitride (WN) It is formed with a thickness, formed conductive layer (B) 110 to a thickness of 250nm by W. その他の方法として、W膜は6フッ化タングステン(WF 6 )を用いて熱CVD法で形成することもできる。 As another method, W film can also be formed by thermal CVD using tungsten hexafluoride (WF 6). いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。 In order to use it as the gate electrode in any need to reduce the resistance, the resistivity of the W film is desirably below 20 .mu..OMEGA.cm. W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。 W film can be lowered in resistivity by increasing the grain but, if during W impurity elements such as oxygen is high to a high resistance, crystallization is inhibited. このことより、スパッタ法による場合、純度99.9999%のWターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9〜20μΩcmを実現することができる。 From this fact, in sputtering, by forming a sufficient consideration to the W film so that there is no contamination of impurities from the gas phase during the use of a W target having a purity of 99.9999%, further deposition, resistivity it is possible to realize a 9~20μΩcm.

一方、導電層(A)110にTaN膜を、導電層(B)111にTa膜を用いる場合には、同様にスパッタ法で形成することが可能である。 On the other hand, the conductive layer (A) 110 to the TaN film, when using a Ta film conductive layer (B) 111 may be formed in the same sputter method. TaN膜はTaをターゲットとしてスパッタガスにArと窒素との混合ガスを用いて形成し、Ta膜はスパッタガスにArを用いる。 The TaN film is formed by using a mixed gas of Ar and nitrogen as a sputtering gas a Ta as a target, Ta film using Ar as the sputtering gas. また、これらのスパッタガス中に適量のXeやKrを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。 Further, it is possible to prevent the advance adding an appropriate amount of Xe or Kr in these sputtering gases, the relaxation to peeling of the film internal stress of the formed film. α相のTa膜の抵抗率は20μΩcm程度でありゲート電極に使用することができるが、β相のTa膜の抵抗率は180μΩcm程度でありゲート電極とするには不向きであった。 The resistivity of the Ta film of α-phase can be used for the gate electrode is about 20 .mu..OMEGA.cm, the resistivity of the Ta film of β-phase was not suitable for a and the gate electrode is about 180 .mu..OMEGA.cm. TaN膜はα相に近い結晶構造を持つので、この上にTa膜を形成すればα相のTa膜が容易に得られた。 A TaN film has a crystal structure close to α-phase, Ta film of α-phase by forming a Ta film on the is readily obtained. 尚、図示しないが、導電層(A)110の下に2〜20nm程度の厚さでリン(P)をドープしたシリコン膜を形成しておくことは有効である。 Although not shown, it is effective to phosphorus (P) previously formed doped silicon film under the conductive layer (A) 110 of about 2~20nm thickness. これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層(A)110または導電層(B)111が微量に含有するアルカリ金属元素がゲート絶縁膜109に拡散するのを防ぐことができる。 Thus, at the same time improve the adhesion improvement and prevention oxidation of the conductive film formed thereon, conductive layer (A) 110 or conductive layer (B) 111 is a gate insulating film 109 is alkali metal element contained in a trace amount it can be prevented from diffusing. いずれにしても、導電層(B)111は抵抗率を10〜50μΩcmの範囲ですることが好ましい。 In any case, conductive layer (B) 111 is preferably a resistivity in the range of 10~50Myuomegacm.

次に、フォトマスクを用い、フォトリソグラフィーの技術を使用してレジストマスク112〜117を形成し、導電層(A)110と導電層(B)111とを一括でエッチングしてゲート電極118〜122と容量配線123を形成する。 Then, using a photomask, a resist mask 112-117 is formed by using the photolithography technique, conductive layer (A) 110 and conductive layer (B) 111 and the etching to the gate electrode in a batch 118-122 and forming a capacitor wiring 123. ゲート電極118〜122と容量配線123は、導電層(A)から成る118a〜122aと、導電層(B)から成る118b〜122bとが一体として形成されている(図2(A))。 The gate electrode 118-122 and capacitor wiring 123, and 118a~122a made from the conductive layer (A), and 118b~122b made from the conductive layer (B) is formed integrally (FIG. 2 (A)).

導電層(A)および導電層(B)をエッチングする方法は実施者が適宣選択すれば良いが、前述のようにWを主成分とする材料で形成されている場合には、高速でかつ精度良くエッチングを実施するために高密度プラズマを用いたドライエッチング法を適用することが望ましい。 Conductive layer (A) and the conductive layer (B) is etched method practitioner may be Tekisen selected, but if it is made of a material mainly containing W as described above, and at high speed it is desirable to apply a dry etching method using a high density plasma in order to implement a high accuracy etching. 高密度プラズマを得る手法の一つとして、誘導結合プラズマ(Inductively Coupled Plasma:ICP)エッチング装置を用いると良い。 As a method of obtaining high-density plasma, inductively coupled plasma (Inductively Coupled Plasma: ICP) may be used an etching apparatus. ICPエッチング装置を用いたWのエッチング法は、エッチングガスにCF 4とCl 2の2種のガスを反応室に導入し、圧力0.5〜1.5Pa(好ましくは1Pa)とし、誘導結合部に200〜1000Wの高周波(13.56MHz)電力を印加する。 Etching of W using an ICP etching apparatus, by introducing two gases of CF 4 and Cl 2 to the reaction chamber to the etching gas, a pressure 0.5~1.5Pa (preferably 1 Pa), the inductive coupling portion applying a high frequency (13.56 MHz) power of 200~1000W to. この時、基板が置かれたステージには20Wの高周波電力が印加され、自己バイアスで負電位に帯電することにより、正イオンが加速されて異方性のエッチングを行うことができる。 In this case, the stage on which the substrate is placed is applied high-frequency power 20W is, by negatively charged potential self-bias, positive ions are accelerated can perform anisotropic etching. ICPエッチング装置を使用することにより、Wなどの硬い金属膜も2〜5nm/秒のエッチング速度を得ることができる。 By using the ICP etching device, it is possible to hard metal film such as W even get etch rate of 2 to 5 nm / sec. また、残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増しオーバーエッチングをすると良い。 Further, in order to perform etching without leaving a residue, it is preferable to over-etching increases the etching time at a rate of about 10 to 20%. しかし、この時に下地とのエッチングの選択比に注意する必要がある。 However, attention must be paid to the selection of the etching of the base at this time. 例えば、W膜に対する酸化窒化シリコン膜(ゲート絶縁膜109)の選択比は2.5〜3であるので、このようなオーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20〜50nm程度エッチングされて実質的に薄くなった。 For example, the selection ratio of the silicon oxynitride film (the gate insulating film 109) for W film is a 2.5 to 3, such an over-etching process, the surface of the silicon oxynitride film is exposed is 20~50nm about etching It became substantially thinner is.

そして、画素TFTのnチャネル型TFTにLDD領域を形成するために、n型を付与する不純物元素添加の工程(n --ドープ工程)を行った。 Then, in order to form an LDD region in the n-channel type TFT of the pixel TFT, the impurity element doping step which imparts n-type - was (n doping step). ゲート電極118〜122をマスクとして自己整合的にn型を付与する不純物元素をイオンドープ法で添加した。 The impurity element which imparts self-aligning manner n-type gate electrode 118 to 122 as masks was added by ion doping. n型を付与する不純物元素として添加するリン(P)の濃度は1×10 16 〜5×10 19 atoms/cm 3の濃度範囲で添加する。 The concentration of phosphorus (P) is added as an impurity element imparting n-type is added at a concentration range of 1 × 10 16 ~5 × 10 19 atoms / cm 3. このようにして、図2(B)に示すように島状半導体層に低濃度n型不純物領域124〜129を形成する。 In this manner, a low-concentration n-type impurity regions 124-129 in island semiconductor layer as shown in FIG. 2 (B).

次に、nチャネル型TFTにおいて、ソース領域またはドレイン領域として機能する高濃度n型不純物領域の形成を行った(n +ドープ工程)。 Next, the n-channel type TFT, and were formed of the high-concentration n-type impurity region functioning as a source region or a drain region (n + doping step). まず、フォトマスクを用い、レジストのマスク130〜134を形成し、n型を付与する不純物元素を添加して高濃度n型不純物領域135〜140を形成した。 First, using a photomask, a mask 130-134 of the resist was by adding an impurity element imparting n-type to form a high-concentration n-type impurity regions 135 to 140. n型を付与する不純物元素にはリン(P)を用い、その濃度が1×10 20 〜1×10 21 atoms/cm 3の濃度範囲となるようにフォスフィン(PH 3 )を用いたイオンドープ法で行った(図2(C))。 using phosphorus (P) is an impurity element imparting n-type, an ion doping method using phosphine (PH 3) to a concentration of from a concentration range of 1 × 10 20 ~1 × 10 21 atoms / cm 3 was carried out (FIG. 2 (C)).

そして、pチャネル型TFTを形成する島状半導体層104、106にソース領域およびドレイン領域とする高濃度p型不純物領域144、145を形成する。 Then, a high-concentration p-type impurity regions 144 and 145 to a source region and a drain region in the island-like semiconductor layers 104 and 106 forming the p-channel type TFT. ここでは、ゲート電極118、120をマスクとしてp型を付与する不純物元素を添加し、自己整合的に高濃度p型不純物領域を形成する。 Here, an impurity element imparting p-type gate electrode 118 as a mask to form a self-aligned manner high-concentration p-type impurity regions. このとき、nチャネル型TFTを形成する島状半導体膜105、107、108は、フォトマスク4(PM4)を用いてレジストマスク141〜143を形成し全面を被覆しておく。 At this time, the island-like semiconductor films 105, 107 and 108 forming the n-channel type TFT is kept to cover the entire surface to form a resist mask 141 to 143 by using a photomask 4 (PM4). 高濃度p型不純物領域144、145はジボラン(B 26 )を用いたイオンドープ法で形成する。 High-concentration p-type impurity regions 144 and 145 are formed by ion doping using diborane (B 2 H 6). この領域のボロン(B)濃度は3×10 20 〜3×10 21 atoms/cm 3となるようにする(図2(D))。 Boron (B) concentration of this region is made to be 3 × 10 20 ~3 × 10 21 atoms / cm 3 ( Fig. 2 (D)). この高濃度p型不純物領域144、145には、前工程においてリン(P)が添加されていて、高濃度p型不純物領域144a、145aには1×10 20 〜1×10 21 atoms/cm 3の濃度で、高濃度p型不純物領域144b、145bには1×10 16 〜5×10 19 atoms/cm 3の濃度で含有しているが、この工程で添加するボロン(B)の濃度を1.5から3倍となるようにすることにより、pチャネル型TFTのソース領域およびドレイン領域として機能する上で何ら問題はなかった。 This high concentration p-type impurity regions 144 and 145, before phosphorus (P) have been added in step, high-concentration p-type impurity region 144a, the 145a 1 × 10 20 ~1 × 10 21 atoms / cm 3 in the concentration, the high concentration p-type impurity region 144b, but the 145b contains a concentration of 1 × 10 16 ~5 × 10 19 atoms / cm 3, the concentration of boron (B) to be added in this step 1 by such a 3 times .5, was not any problem in functioning as a source region and a drain region of the p-channel TFT.

その後、図3(A)に示すように、ゲート電極およびゲート絶縁膜上から保護絶縁膜146を形成する。 Thereafter, as shown in FIG. 3 (A), to form a protective insulating film 146 from the gate electrode and the gate insulating film. 保護絶縁膜は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。 The protective insulating film a silicon oxide film, a silicon nitride film, a silicon nitride film or a laminate film of a combination thereof. いずれにしても保護絶縁膜146は無機絶縁物材料から形成する。 In any protective insulating film 146 is formed of an inorganic insulating material. 保護絶縁膜146の膜厚は100〜200nmとする。 The thickness of the protective insulating film 146 is set to 100 to 200 nm. ここで、酸化シリコン膜を用いる場合には、プラズマCVD法で、オルトケイ酸テトラエチル(Tetraethyl Orthosilicate:TEOS)とO2とを混合し、反応圧力40Pa、基板温度300〜400℃とし、高周波(13.56MHz)電力密度0.5〜0.8W/cm 2で放電させて形成することができる。 Here, when using a silicon oxide film, a plasma CVD method, tetraethyl orthosilicate (Tetraethyl Orthosilicate: TEOS) and mixed with O2, and the reaction pressure 40 Pa, a substrate temperature of 300 to 400 ° C., a high frequency (13.56 MHz ) is discharged at a power density of 0.5~0.8W / cm 2 can be formed. 酸化窒化シリコン膜を用いる場合には、プラズマCVD法でSiH 4 、N 2 O、NH 3から作製される酸化窒化シリコン膜、またはSiH 4 、N 2 Oから作製される酸化窒化シリコン膜で形成すれば良い。 In the case of using a silicon oxynitride film, SiH 4, N 2 O, by forming a silicon oxide nitride film, or SiH 4, N 2 silicon oxynitride film made from O, made from NH 3 by the plasma CVD method if may. この場合の作製条件は反応圧力20〜200Pa、基板温度300〜400℃とし、高周波(60MHz)電力密度0.1〜1.0W/cm 2で形成することができる。 Manufacturing conditions in this case are a reaction pressure 20 to 200 Pa, a substrate temperature of 300 to 400 ° C., it can be formed at a high frequency (60 MHz) power density 0.1~1.0W / cm 2. また、SiH 4 、N 2 O、H 2から作製される酸化窒化水素化シリコン膜を適用しても良い。 Also, SiH 4, N 2 O, may be applied hydrogenated silicon oxynitride film formed from H 2. 窒化シリコン膜も同様にプラズマCVD法でSiH 4 、NH 3から作製することが可能である。 Silicon nitride film can be manufactured from SiH 4, NH 3 in the same plasma CVD method.

その後、それぞれの濃度で添加されたn型またはp型を付与する不純物元素を活性化する工程を行う。 Thereafter, a step of activating the impurity element imparting the added n-type or p-type in the respective concentrations. この工程はファーネスアニール炉を用いる熱アニール法で行う。 This step is carried out by thermal annealing using an annealing furnace. その他に、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。 In addition, it is possible to apply laser annealing or rapid thermal annealing (RTA). 熱アニール法では酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃、代表的には500〜600℃で行うものであり、本実施例では550℃で4時間の熱処理を行った。 Oxygen concentration in the thermal annealing is 1ppm or less, preferably 400 to 700 ° C. in a nitrogen atmosphere 0.1 ppm, typically are those carried out at 500 to 600 ° C., for 4 hours at 550 ° C. In the present embodiment It was subjected to a heat treatment. また、基板101に耐熱温度が低いプラスチック基板を用いる場合にはレーザーアニール法を適用することが好ましい(図3(B))。 Further, it is preferable to employ the laser annealing method when heat resistance temperature of the substrate 101 having a low plastic substrate (FIG. 3 (B)).

活性化の工程の後、さらに、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い、島状半導体膜を水素化する工程を行った。 After the activation step, further, in an atmosphere containing 3 to 100% hydrogen, performing heat treatment for 1 to 12 hours at 300 to 450 ° C., the island-shaped semiconductor film was step of hydrogenating. この工程は熱的に励起された水素により島状半導体膜にある10 16 〜10 18 /cm 3のダングリングボンドを終端する工程である。 This step is to terminate the dangling bonds of 10 16 ~10 18 / cm 3 in the island-like semiconductor film by thermally excited hydrogen. 水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。 As another means for hydrogenation may be performed Plasma hydrogenation (using hydrogen excited by plasma).

活性化および水素化の工程が終了したら、前記保護絶縁膜に接してカラーフィルタ171を形成する。 After the activation and hydrogenation steps are completed, to form the color filter 171 in contact with the protective insulating film. 図3(C)では赤のカラーフィルタしか図示していないが、青のカラーフィルタ、緑のカラーフィルタが適宜所定の配置及び形状で形成されている。 Figure 3 (C) in only red color filter not shown, a blue color filter, a green color filter is formed appropriately in a predetermined arrangement and shape. 本実施例では、カラーフィルタを図6に示した配置とした。 In this embodiment, the arrangement shown the color filter in FIG. また、微細なパターンであるためカラーフィルタはドライエッチングでパターニングすることが好ましく、ここでは3回のパターニングを行い3色のカラーフィルタを形成した。 The color filter for a fine pattern is preferably patterned by dry etching, where the formation of the three color filters were patterned three times. ここでは、後に形成される画素電極と画素TFTを接続するためのコンタクトホールを形成する箇所のカラーフィルタは除去した。 Here, the color filter of a portion forming a contact hole for connecting a pixel electrode and a pixel TFT to be formed later is removed.

次いで、カラーフィルタ上に有機絶縁物材料からなる層間絶縁膜147を1.0〜2.0μmの平均厚を有して形成する。 Then, an interlayer insulating film 147 of an organic insulating material on the color filter is formed to have an average thickness of 1.0 to 2.0 [mu] m. 有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(ベンゾシクロブテン)等を使用することができる。 As the organic resin material can be used polyimide, acrylic, polyamide, polyimide amide, BCB (benzocyclobutene) or the like. 例えば、基板に塗布後、熱重合するタイプのポリイミドを用いる場合には、クリーンオーブンで300℃で焼成して形成する。 For example, after application to the substrate, when using A thermal polymerization type polyimide is is formed by firing at 300 ° C. in a clean oven. また、アクリルを用いる場合には、2液性のものを用い、主材と硬化剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートで80℃で60秒の予備加熱を行い、さらにクリーンオーブンで250℃で60分焼成して形成することができる。 In the case of using acrylic, using a two-component, after mixing the main material and the curing agent was coated on the whole surface of the substrate using a spinner, pre-heated for 60 seconds at 80 ° C. on a hot plate performed, it can be formed by further baking 60 minutes at 250 ° C. in a clean oven.

このように、層間絶縁膜を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。 Thus, by forming an interlayer insulating film of an organic insulator material, it can be favorably planarized surface. また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減するできる。 Further, the organic resin material generally has a low dielectric constant, the parasitic capacitance can be reduced. しかし、吸湿性があり保護膜としては適さないので、本実施例のように、保護絶縁膜146として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いる必要がある。 However, since not suitable as a protective film is hygroscopic, as in the present embodiment, the formed silicon oxide film as the protective insulating film 146, a silicon oxynitride film, it is necessary to use it in conjunction with a silicon nitride film.

次いで、透明導電膜を全面に形成し、フォトマスクを用いたパターニングにより画素電極158を形成する。 Then, a transparent conductive film is formed on the entire surface to form the pixel electrode 158 by patterning using a photomask.

透明導電膜の材料は、酸化インジウム(In 23 )や酸化インジウム酸化スズ合金(In 23 ―SnO 2 ;ITO)などをスパッタ法や真空蒸着法などを用いて形成して用いることができる。 Material of the transparent conductive film, indium oxide (In 2 O 3), indium oxide-tin oxide alloy; it is used to form by using a (In 2 O 3 -SnO 2 ITO ) sputtering or vacuum evaporation method, or the like it can. このような材料のエッチング処理は塩酸系の溶液により行う。 Etching treatment of such a material is performed with hydrochloric acid solutions. しかし、特にITOのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金(In 23 ―ZnO)を用いても良い。 However, especially since the etching tends to leave residue of ITO, it may be used an alloy of indium oxide and zinc oxide (In 2 O 3 -ZnO) in order to improve etching processability. 酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ITOに対して熱安定性にも優れているので、ドレイン配線169の端面で接触するAlとの腐蝕反応を防止できる。 Alloy of indium oxide and zinc oxide is excellent in surface smoothness, and also has excellent thermal stability with respect to ITO, prevents corrosion reaction with Al in contact with the end face of the drain wiring 169. 同様に、酸化亜鉛(ZnO)も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム(Ga)を添加した酸化亜鉛(ZnO:Ga)などを用いることができる。 Similarly, zinc oxide (ZnO) is also a suitable material, further adding zinc oxide and gallium (Ga) in order to increase the transmittance of visible light and conductivity (ZnO: Ga) or the like can be used.

その後、フォトマスクを用い、所定のパターンのレジストマスクを形成し、それぞれの島状半導体膜に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成する。 Thereafter, using a photomask, a resist mask having a predetermined pattern to form a contact hole reaching the source or drain regions formed in the respective island-like semiconductor film. コンタクトホールの形成はドライエッチング法により行う。 The contact holes are formed by dry etching. この場合、エッチングガスにCF 4 、O 2 、Heの混合ガスを用い有機樹脂材料から成る層間絶縁膜をまずエッチングし、その後、続いてエッチングガスをCF 4 、O 2として保護絶縁膜146をエッチングする。 In this case, the CF 4, O 2, He interlayer insulating film made of an organic resin material using a mixed gas of an etching gas is first etched, then subsequently etching the protective insulating film 146 and etching gas as CF 4, O 2 to. さらに、島状半導体層との選択比を高めるために、エッチングガスをCHF 3に切り替えてゲート絶縁膜をエッチングすることにより、良好にコンタクトホールを形成することができる。 Furthermore, in order to increase the selectivity of the island-like semiconductor layer, the etching gas by etching the gate insulating film is switched to CHF 3, can be satisfactorily form a contact hole. なお、本実施例では、層間絶縁膜を本焼成後にパターニングした例(図4(A)を示したが、仮焼成後にパターニングを行い、その後で本焼成を行うことで開口部におけるエッジを図4(C)に示したように滑らかにして配線257を形成する方法を用いてもよい。 In this embodiment, an example in which the patterning of the interlayer insulating film after the calcination (FIG. 4 (A), the patterning is performed after calcination, 4 the edge of the opening by performing the sintering thereafter smooth to a method may be used for forming a wiring 257 as shown in (C).

そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、フォトマスクによりレジストマスクパターンを形成し、エッチングによってソース配線148〜152とドレイン配線153〜157を形成する。 Then, a conductive metal film is formed by sputtering or vacuum evaporation, a resist mask pattern is formed by a photo mask to form a source wiring 148 to 152 and drain wirings 153 to 157 by etching. ここで、ドレイン配線157は画素電極158と重なる部分を設け、接続構造を形成している。 Here, the drain wiring 157 is provided with a portion overlapping with the pixel electrode 158 to form a connection structure. また、図4(A)及び(B)に示したように、本実施例ではドレイン配線157を、Ti膜157aを50〜150nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのTi膜上に重ねてアルミニウム膜(Al膜)157bを300〜400nmの厚さで形成して配線とした。 Further, as shown in FIG. 4 (A) and (B), the drain wiring 157 in the present embodiment, the Ti film 157a is formed with a thickness of 50 to 150 nm, a source or drain region of the island-like semiconductor layer a semiconductor film and a contact forming formed, and the wiring to form the Ti film on the Cascade aluminum film (Al film) 157b with a thickness of 300 to 400 nm.

この状態で水素化処理を行うとTFTの特性向上に対して好ましい結果が得られた。 Preferred results for performing the TFT characteristics improve the hydrotreating in this state was obtained. 例えば、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。 For example, in an atmosphere containing 3 to 100% hydrogen it is good to perform heat treatment for 1 to 12 hours at 300 to 450 ° C., or a similar effect by using plasma hydrogenation was obtained. また、このような熱処理により保護絶縁膜146や、下地膜102にに存在する水素を島状半導体膜104〜108に拡散させ水素化をすることもできる。 It is also possible to this by such a heat treatment and the protective insulating film 146, a hydrogenated to diffuse hydrogen present in the base film 102 in the island-like semiconductor films 104 to 108. いずれにしても、島状半導体膜104〜108中の欠陥密度を10 16 /cm 3以下とすることが望ましく、そのために水素を0.01〜0.1atomic%程度付与すれば良かった(図3(C))。 In any case, it is desirable that the defect density of the island-shaped semiconductor films 104 to 108 and 10 16 / cm 3 or less, hydrogen was good if granted about 0.01~0.1Atomic% for the (3 (C)).

こうして、同一の基板上に、駆動回路のTFTと画素部の画素TFTとを有した基板を完成させることができる。 Thus, on the same substrate, the substrate having a pixel TFT of the TFT and the pixel portion of the drive circuit can be completed. 駆動回路には第1のpチャネル型TFT200、第1のnチャネル型TFT201、第2のpチャネル型TFT202、第2のnチャネル型TFT203、画素部には画素TFT204、保持容量205が形成されている。 The driving circuit first p-channel type TFT 200, a first n-channel type TFT 201, a second p-channel type TFT 202, a second n-channel type TFT 203, the pixel TFT204 in the pixel portion, the holding capacitor 205 is formed there. 本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。 In the present specification for convenience is referred to such a substrate as an active matrix substrate.

駆動回路の第1のpチャネル型TFT200には、島状半導体膜104にチャネル形成領域206、高濃度p型不純物領域から成るソース領域207a、207b、ドレイン領域208a,208bを有したシングルドレインの構造を有している。 The first p-channel type TFT200 of the driver circuit, a channel formation region 206 in the island-like semiconductor film 104, the high-concentration p-type impurity regions consisting of the source regions 207a, 207b, a single drain having a drain region 208a, the 208b structure have. 第1のnチャネル型TFT201には、島状半導体膜105にチャネル形成領域209、ゲート電極119と重なるLDD領域210、ソース領域212、ドレイン領域211を有している。 The first n-channel type TFT 201, and has a channel forming region 209 in the island-like semiconductor film 105, LDD region 210 overlaps with the gate electrode 119, source region 212, a drain region 211. このLDD領域において、ゲート電極119と重なるLDD領域をLovとしてそのチャネル長方向の長さは0.5〜3.0μm、好ましくは1.0〜2.0μmとした。 In this LDD region, the length of the channel length direction of the LDD region overlapping the gate electrode 119 as Lov is 0.5 to 3.0 [mu] m, preferably set to 1.0 to 2.0 [mu] m. nチャネル型TFTにおけるLDD領域の長さをこのようにすることにより、ドレイン領域近傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、TFTの劣化を防止することができる。 The length of the LDD region in the n-channel type TFT by doing so, to alleviate the high electric field generated near the drain region to prevent generation of hot carriers, you are possible to prevent deterioration of the TFT. 駆動回路の第2のpチャネル型TFT202は同様に、島状半導体膜106にチャネル形成領域213、高濃度p型不純物領域から成るソース領域214a、214b、ドレイン領域215a,215bを有したシングルドレインの構造を有している。 The second p-channel type TFT202 driver circuits Similarly, a channel formation region 213 in the island-like semiconductor film 106, the high-concentration p-type impurity regions consisting of the source regions 214a, 214b, drain regions 215a, a single drain having a 215b It has a structure. 第2のnチャネル型TFT203には、島状半導体膜107にチャネル形成領域216、ゲート電極121と一部が重なるLDD領域217、218、ソース領域220、ドレイン領域219が形成されている。 The second n-channel type TFT 203, a channel forming region 216 in the island-like semiconductor film 107, LDD regions 217 and 218 part and the gate electrode 121 overlaps the source region 220, drain region 219 are formed. このTFTのゲート電極と重なるLovの長さも0.5〜3.0μm、好ましくは1.0〜2.0μmとした。 The length of the Lov overlapping with the gate electrode of the TFT is also 0.5 to 3.0 [mu] m, preferably set to 1.0 to 2.0 [mu] m. また、ゲート電極と重ならないLDD領域をLoffとして、このチャネル長方向の長さは0.5〜4.0μm、好ましくは1.0〜2.0μmとした。 Further, an LDD region not overlapping the gate electrode as Loff, the length of the channel length direction 0.5~4.0Myuemu, preferably set to 1.0 to 2.0 [mu] m. 画素TFT204には、島状半導体膜108にチャネル形成領域221、222、LDD領域223〜225、ソースまたはドレイン領域226〜228を有している。 The pixel TFT204, a channel formation region 221 and 222 in the island-like semiconductor film 108, LDD regions 223 to 225, and source or drain regions 226-228. LDD領域(Loff)のチャネル長方向の長さは0.5〜4.0μm、好ましくは1.5〜2.5μmである。 The channel length direction of the length of the LDD region (Loff) is 0.5~4.0Myuemu, preferably 1.5 to 2.5 [mu] m. さらに、容量配線123と、ゲート絶縁膜と同じ材料から成る絶縁膜と、画素TFT204のドレイン領域228に接続する半導体層229とから保持容量205が形成されている。 Further, the capacitor wiring 123, an insulating film made of the same material as the gate insulating film, a storage capacitor 205 from the semiconductor layer 229 which connects to the drain region 228 of the pixel TFT204 is formed. 図3(C)では画素TFT204をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。 Figure 3 (C) in but a double gate structure pixel TFT 204, may be a single gate structure, no problem even a multi-gate structure in which a plurality of gate electrodes.

以上の様な構成は、画素TFTおよび駆動回路が要求する仕様に応じて各回路を構成するTFTの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能としている。 Above-described configuration optimizes the structure of the TFT constituting the respective circuits in accordance with the specifications of the pixel TFT and the driver circuit requires, thereby enabling to improve the operation performance and reliability of the semiconductor device. さらにゲート電極を耐熱性を有する導電性材料で形成することによりLDD領域やソース領域およびドレイン領域の活性化を容易としている。 Furthermore it has facilitate activation of the LDD region, a source region and a drain region by forming a gate electrode with a conductive material having heat resistance.

本実施例では、実施例1とは異なる画素電極の形成方法の例を図5に示す。 In this embodiment, shown in FIG. 5 is an example of a method of forming different pixel electrodes as in Example 1. なお、本実施例は画素部における画素電極とドレイン配線の重なり部分以外は実施例1と同一であるため同一の符号を用いる。 Note that this embodiment other than the overlapping portion of the pixel electrode and the drain wiring in the pixel portion using the same reference numerals are the same as in Example 1.

図5(A)は、画素部における断面構造図を示している。 FIG. 5 (A) shows a cross-sectional structural view of a pixel portion. 本実施例では、層間絶縁膜にコンタクトホールを形成した後、Ti膜357aとAl膜357bとTi膜357cの積層膜からなるドレイン配線357を形成し、この配線と一部からなるように画素電極358を形成する。 In this embodiment, after forming a contact hole in the interlayer insulating film, Ti film to form a 357a and the Al film 357b and the drain wiring 357 made of a laminated film of a Ti film 357c, a pixel electrode to consist of the interconnection and some 358 to the formation.

高精細で高画質の液晶表示装置を実現するためには、画素TFTや駆動回路の各回路を構成するTFTの特性を向上させる必要がある。 In order to realize high image quality liquid crystal display device of high definition, it is necessary to improve the characteristics of the TFT constituting each circuit of the pixel TFT and the driver circuit. 要求されるTFTの特性は、しきい値電圧や電界効果移動度、サブスレショルド定数(S値)などの他に、オフ状態で流れる電流(オフ電流)値を低減させることがある。 Characteristics of the required TFT, the threshold voltage and the field effect mobility, in addition to such sub-threshold constant (S value), it is possible to reduce the current (off current) value flowing in the off state. オフ電流値が高い場合には、消費電力が増大するばかりでなく、駆動回路の動作特性が悪化して画質の低下をもたらす要因となる。 If the off current value is high, not only power consumption is increased, it is a factor of the operating characteristics of the driving circuit is deteriorated resulting in a reduction in image quality. 実施例1で作製したnチャネル型TFTにはLDD領域が形成され、これによってオフ電流値を問題ない程度にまで低減させることができる。 The n-channel type TFT prepared in Example 1 LDD region is formed, whereby it is possible to reduce to the extent not the off current value problems. 一方、pチャネル型TFTはシングルドレイン構造なので、オフ電流値の増加がしばしば問題となることがある。 On the other hand, since the p-channel type TFT single drain structure, it may become increase in off current is often a problem. 本実施例では図8を用いてそのような場合に適したオフセット領域を有するpチャネル型TFTの作製方法を説明する。 In this embodiment such a method for manufacturing a p-channel type TFT will be described with an offset region suitable for case with reference to FIG.

まず、実施例1と同様にして図1(A)〜図2(A)に示す工程を行い、ゲート電極118〜122と容量配線123までを形成する。 First, the steps shown in FIG. 1 (A) ~ FIG 2 (A) in the same manner as in Example 1, to form a to the gate electrode 118 to 122 and the capacitor wiring 123. そして、nチャネル型TFTにLDD領域を形成するために、n型を付与する不純物元素添加の工程(n -ドープ工程)を行う。 Then, in order to form an LDD region in the n-channel TFT, and the step of the impurity element added for imparting n-type - performing (n doping step). ここではゲート電極をマスクとして自己整合的にn型を付与する不純物元素を添加するが、フォトマスクを用いてpチャネル型TFTを形成する島状半導体層104、106の全面をレジストマスク158、159で被覆して不純物元素が添加されないようにする。 Here, it is doped with an impurity element that imparts self-aligning manner n-type gate electrode as a mask, but the resist mask on the entire surface of the island-like semiconductor layers 104 and 106 forming the p-channel type TFT using a photomask 158, 159 in coating to so that the impurity element is not added. このようにして、図8(A)に示すように島状半導体層に低濃度n型不純物領域125〜129を形成する。 In this manner, a low-concentration n-type impurity regions 125 to 129 in the island semiconductor layer as shown in FIG. 8 (A).

次に、nチャネル型TFTにおいて、ソース領域またはドレイン領域として機能する高濃度n型不純物領域の形成を行う。 Next, the n-channel type TFT, and performs the formation of the high-concentration n-type impurity region functioning as a source region or a drain region. フォトマスクを用い、レジストのマスク130〜134を形成し、n型を付与する不純物元素を添加して高濃度n型不純物領域135〜140を形成する(図8(B))。 Using a photomask, a mask 130-134 of the resist, by adding an impurity element imparting n-type to form a high-concentration n-type impurity regions 135-140 (Fig. 8 (B)).

その後、実施例1と同様にして保護絶縁層146を形成する。 Then, a protective insulating layer 146 in the same manner as in Example 1. そして、pチャネル型TFTを形成する島状半導体層104、106にソース領域およびドレイン領域とする高濃度p型不純物領域144、145を形成する。 Then, a high-concentration p-type impurity regions 144 and 145 to a source region and a drain region in the island-like semiconductor layers 104 and 106 forming the p-channel type TFT. nチャネル型TFTを形成する島状半導体膜105、107、108は、フォトマスクを用いてレジストマスク160〜162を形成し全面を被覆しておく。 Island-like semiconductor films 105, 107 and 108 forming the n-channel type TFT is kept to cover the entire surface to form a resist mask 160 to 162 using a photomask. この工程はイオンドープ法などで行われるものであり、注入される不純物元素は僅かなゆらぎを持つものの、島状半導体層の表面に対してほぼ垂直に入射する。 This process is intended to be performed by an ion doping method, although the impurity element to be implanted has a slight fluctuations, incident substantially perpendicular to the surface of the island-like semiconductor layer. ここで、保護絶縁層146はゲート電極の端部においても被覆性良く形成されるので、その端部に形成された保護絶縁層がマスクとして機能するので、実質的にその膜厚分だけゲート電極から離れて高濃度p型不純物領域144、145が形成される。 Since the protective insulating layer 146 is also covered with good forming at the edge of the gate electrode, the protective insulating layer formed on an end thereof to function as a mask, a substantially gate electrode by the thickness fraction high-concentration p-type impurity regions 144 and 145 are formed away from. 即ち、チャネル形成領域と高濃度p型不純物領域との間にオフセット領域230、231がLoの長さで形成される。 That is, the offset region 230 and 231 is formed by a length of Lo between the channel formation region and the high concentration p-type impurity regions. 具体的にLoの長さは、保護絶縁層146の厚さに相当するものであるから、100〜200nmの長さで形成される。 The length of the concrete Lo, since it corresponds to the thickness of the protective insulating layer 146 is formed with a length of 100 to 200 nm.

このようなオフセット領域は、TFTの電気的特性において直列抵抗成分として寄与し、オフ電流値を1/10から1/100程度低減させることができる。 Such offset region contributes a series resistance component in the electrical characteristics of the TFT, the OFF current value can be reduced about 1/100 to 1/10. 以降は、実施例1と同様にして図3(A)からの工程を行うことによりアクティブマトリクス基板を完成させることができる。 Thereafter, it is possible to complete the active matrix substrate by performing the steps of FIGS. 3 (A) in the same manner as in Example 1.

また、本実施例は実施例2と組み合わせることができる。 Further, this embodiment can be combined as in Example 2.

本実施例では、実施例1〜実施例3で示したアクティブマトリクス基板のTFTの活性層を形成する結晶質半導体層の他の作製方法について示す。 This embodiment shows the addition of a method for manufacturing a crystalline semiconductor layer forming the active layer of the active matrix substrate of the TFT shown in Examples 1 to 3. 本実施例では特開平7−130652号公報で開示されている触媒元素を用いる結晶化法を適用することもできる。 It is also possible to apply a crystallization method using a catalytic element disclosed in JP-A-7-130652 in this embodiment. 図9を用いて、その場合の例を説明する。 With reference to FIG. 9, an example of such a case.

図9(A)で示すように、実施例1と同様にして、ガラス基板101上に下地膜102a、102b、非晶質半導体層103aを25〜80nmの厚さで形成する。 As shown in FIG. 9 (A), the in the same manner as in Example 1, the base film 102a on the glass substrate 101, 102b, to form the amorphous semiconductor layer 103a with a thickness of 25 to 80 nm. 例えば、非晶質シリコン膜を55nmの厚さで形成する。 For example, an amorphous silicon film with 55nm thickness. そして、重量換算で10ppmの触媒元素を含む水溶液をスピンコート法で塗布して触媒元素を含有する層170を形成する。 Then, a layer 170 containing a catalytic element an aqueous solution containing a catalytic element of 10ppm by weight is then applied by spin coating. 触媒元素にはニッケル(Ni)、ゲルマニウム(Ge)、鉄(Fe)、パラジウム(Pd)、スズ(Sn)、鉛(Pb)、コバルト(Co)、白金(Pt)、銅(Cu)、金(Au)などである。 Nickel in the catalytic element (Ni), germanium (Ge), iron (Fe), palladium (Pd), tin (Sn), lead (Pb), cobalt (Co), platinum (Pt), copper (Cu), gold (Au) and the like. この触媒元素を含有する層170は、スピンコート法の他にスパッタ法や真空蒸着法によって上記触媒元素の層を1〜5nmの厚さに形成しても良い。 This layer 170 containing a catalytic element, in addition to the spin coating by a sputtering method or a vacuum evaporation method may be to form a layer of the catalytic element to a thickness of 1 to 5 nm.

そして、図9(B)に示す結晶化の工程では、まず400〜500℃で1時間程度の熱処理を行い、非晶質シリコン膜の含有水素量を5atom%以下にする。 Then, in the step of crystallization shown in FIG. 9 (B), heat treatment is performed for about one hour at first 400 to 500 ° C., the hydrogen content of the amorphous silicon film below 5 atom%. そして、ファーネスアニール炉を用い、窒素雰囲気中で550〜600℃で1〜8時間の熱アニールを行う。 Then, using an annealing furnace, thermal annealing is performed for 1-8 hours at 550 to 600 ° C. in a nitrogen atmosphere. 以上の工程により結晶質シリコン膜から成る結晶質半導体層103cを得ることができる(図9(C))。 It is possible to obtain a crystalline semiconductor layer 103c made of crystalline silicon film by the above steps (FIG. 9 (C)).

このうようにして作製された結晶質半導体層103cから島状半導体層104〜108を作製すれば、実施例1と同様にしてアクティブマトリクス基板を完成させることができる。 Be manufactured the island-like semiconductor layers 104 to 108 of a crystalline semiconductor layer 103c which is produced as Of this, it is possible to complete the active matrix substrate in the same manner as in Example 1. しかし、結晶化の工程においてシリコンの結晶化を助長する触媒元素を使用した場合、島状半導体膜中には微量(1×10 17 〜1×10 19 atoms/cm 3程度)の触媒元素が残留する。 However, when using a catalyst element for promoting crystallization of silicon in the step of crystallization during the island-like semiconductor film is catalytic trace elements (1 × 10 17 ~1 × 10 19 atoms / cm 3 or so) residual to. 勿論、そのような状態でもTFTを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。 Of course, such is the state it is possible to complete the TFT even, who removed from at least the channel forming region the catalytic element remaining were more Konomashika'. この触媒元素を除去する手段の一つにリン(P)によるゲッタリング作用を利用する手段がある。 One means of removing this catalytic element is a means for utilizing a gettering action by phosphorus (P).

この目的におけるリン(P)によるゲッタリング処理は、図3(B)で説明した活性化工程で同時に行うことができる。 Gettering treatment with phosphorus (P) in this purpose can be conducted simultaneously with the activation step explained in FIG. 3 (B). この様子を図10で説明する。 To illustrate this situation in FIG. ゲッタリングに必要なリン(P)の濃度は高濃度n型不純物領域の不純物濃度と同程度でよく、活性化工程の熱アニールにより、nチャネル型TFTおよびpチャネル型TFTのチャネル形成領域から触媒元素をその濃度でリン(P)を含有する不純物領域へ偏析させることができる(図10で示す矢印の方向)。 The concentration of phosphorus (P) necessary for gettering may be an impurity concentration approximately the same high concentration n-type impurity regions, by thermal annealing of the activation step, the catalyst from the channel formation region of the n-channel type TFT and p-channel type TFT element to can be segregated into the impurity region containing phosphorus (P) at that concentration (the direction of the arrow shown in FIG. 10). その結果その不純物領域には1×10 17 〜1×10 19 atoms/cm 3程度の触媒元素が偏析した。 Consequently 1 × 10 17 ~1 × 10 19 atoms / cm 3 of about catalytic element segregates in the impurity region. このようにして作製したTFTはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。 Such TFT manufactured by The lower the off current value, a high field-effect mobility because of good crystallinity can be obtained, it is possible to achieve good properties.

本実施例においては、実施例1とは異なる構造のアクティブマトリクス基板を図11を用いて示す。 In this embodiment, it is shown with reference to FIG. 11 an active matrix substrate having a structure different from that of the first embodiment. 本発明は、層間絶縁膜としてカラーフィルタを用いた例である。 The present invention is an example in which a color filter as an interlayer insulating film. なお、本実施例は実施例1の図3(B)までの工程と同一である。 Note that this embodiment is identical to the steps up to FIG. 3 of Example 1 (B).

まず、実施例1に従って図3(B)の状態を得る。 First, obtain the state shown in FIG. 3 (B) according to Example 1. 次いで、保護絶縁膜上に接して実施例1と同様にカラーフィルタ671を形成する。 Then, similarly to form a color filter 671 as in Example 1 in contact on the protective insulating film. 本実施例においては平坦性の高いカラーフィルタを用いた。 With high flatness color filter in this embodiment. 次いでカラーフィルタ上に透明導電膜からなる画素電極658を形成した。 Then forming the pixel electrode 658 made of a transparent conductive film on the color filter. 次いで、カラーフィルタ671と、保護絶縁膜と、ゲート絶縁膜とを選択的に除去してコンタクトホールを形成する。 Then, a color filter 671, and the protective insulating film, by selectively removing the gate insulating film to form a contact hole. 次いで、配線648〜657を形成し、画素電極658と重なる部分を形成した。 Then, a wiring 648 to 657, to form a portion that overlaps the pixel electrode 658. 以降の工程は実施例1に従えばよい。 Subsequent steps may follow in Example 1.

実施例1ではゲート電極の材料にWやTaなどの耐熱性導電性材料を用いる例を示した。 An example of using the heat-resistant conductive material such as W and Ta in the material of Example 1, a gate electrode. このような材料を用いる理由は、ゲート電極形成後に価電子制御を目的として半導体層に添加した不純物元素を主として、400〜700℃の熱アニールによって活性化させることに起因している。 The reason to use a material mainly the impurity element added to the semiconductor layer after the gate electrode is formed for the purpose of controlling valence electrons is due to be activated by thermal annealing at 400 to 700 ° C.. しかしながら、このような耐熱性導電性材料は面積抵抗で10Ω程度あり、画面サイズが4インチクラスかそれ以上の液晶表示装置には適していなかった。 However, such heat-resistant conductive material is approximately 10Ω at area resistance, not suitable for the liquid crystal display device screen size of 4-inch class or more. ゲート電極に接続するゲート配線を同じ材料で形成すると、基板面上における引回し長さが必然的に大きくなり、配線抵抗の影響による配線遅延の問題を無視することができなくなるためであった。 When the gate wiring connected to the gate electrode formed of the same material, lead length on the substrate surface is inevitably increased, it was to become impossible to ignore the problem of wire delay due to the wiring resistance effect.

本実施例では、このような液晶表示装置を実現する手段として、ゲート配線をAlや銅(Cu)などの低抵抗導電性材料で形成する方法について図12を用いて説明する。 In this embodiment, as means for realizing such liquid crystal display device, a method of forming the gate wirings with low resistance conductive material such as Al or a copper (Cu) will be explained with reference to FIG. 12.

まず、実施例1と同様にして図1(A)〜図2(D)に示す工程を行う。 First, the steps shown in FIG. 1 (A) ~ FIG 2 (D) in the same manner as in Example 1. そして、価電子制御を目的としてそれぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。 Then, a step of activating the impurity element added to each island-like semiconductor layers for the purpose of controlling valence electrons. この工程はファーネスアニール炉を用いる熱アニール法で行う。 This step is carried out by thermal annealing using an annealing furnace. その他に、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。 In addition, it is possible to apply laser annealing or rapid thermal annealing (RTA). 熱アニール法では酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃、代表的には500〜600℃で行うものであり、本実施例では525℃で4時間の熱処理を行った。 Oxygen concentration in the thermal annealing is 1ppm or less, preferably 400 to 700 ° C. in a nitrogen atmosphere 0.1 ppm, typically are those carried out at 500 to 600 ° C., for 4 hours at 525 ° C. In the present embodiment It was subjected to a heat treatment.

この熱処理において、ゲート電極118〜122と容量配線123を形成する導電層(B)118b〜123bは、表面から5〜80nmの厚さで導電層(C)118c〜123cが形成される。 In this heat treatment, the conductive layer forming the gate electrode 118 to 122 and the capacitor wiring 123 (B) 118b~123b, the conductive layer (C) 118c~123c is formed with a thickness of 5~80nm from the surface. 例えば、導電層(B)118b〜123bがタングステン(W)の場合には窒化タングステン(WN)が形成され、タンタル(Ta)の場合には窒化タンタル(TaN)が形成される。 For example, the conductive layer (B) 118b~123b tungsten nitride (WN) is formed in the case of tungsten (W), in the case of tantalum (Ta) is tantalum nitride (TaN) is formed. また、導電層(C)118c〜123cは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極118〜123を晒しても同様に形成することができる。 The conductive layer (C) 118c~123c also to a plasma atmosphere containing nitrogen using a nitrogen or ammonia by exposing the gate electrodes 118 to 123 can be formed similarly. さらに、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い、島状半導体層を水素化する工程を行う。 Further, in an atmosphere containing 3 to 100% hydrogen, performing heat treatment for 1 to 12 hours at 300 to 450 ° C., a step of hydrogenating the island-like semiconductor layer. (図12(A)) (FIG. 12 (A))

活性化および水素化の工程が終了したら、ゲート配線を低抵抗導電性材料で形成する。 After the activation and hydrogenation steps are completed, a gate wiring of low resistance conductive material. この低抵抗導電性層はAlやCuを主成分とする導電層(D)で形成する。 The low resistance conductive layer are formed of a conductive layer mainly composed of Al and Cu (D). 例えば、Tiを0.1〜2重量%含むAl膜を導電層(D)として全面に形成する(図示せず)。 For example, it is formed on the entire surface of the Al film containing Ti 0.1 to 2 wt% conductive layer as (D) (not shown). 導電層(D)145は200〜400nm(好ましくは250〜350nm)とすれば良い。 Conductive layer (D) 145 may be set to 200 to 400 nm (preferably 250 to 350 nm). そして、フォトマスクを用いて所定のレジストパターンを形成し、エッチング処理(リン酸系のエッチング溶液によるウエットエッチング等)して、ゲート配線163、164と容量配線165を形成する。 Then, using a photomask to form a predetermined resist pattern, by etching (wet etching with an etching solution of phosphoric acid), to form the gate wirings 163, 164 and capacitor wiring 165. そして保護絶縁膜146を形成する(図12(B))。 And a protective insulating film 146 (FIG. 12 (B)).

その後、実施例1と同様にしてカラーフィルタ173、有機絶縁物材料から成る層間絶縁膜147、画素電極158、ソース配線148〜152、ドレイン配線153〜157を形成してアクティブマトリクス基板を完成させることができる。 Thereafter, the color filter 173 in the same manner as in Example 1, an interlayer insulating film 147 made of an organic insulating material, the pixel electrode 158, the source wiring 148 to 152, to complete the active matrix substrate to form a drain wiring 153 to 157 can. 図13(A)、(B)はこの状態の上面図を示し、図13(A)のB−B'断面および図13(B)のC−C'断面は図12(C)のB−B'及びC−C'に対応している。 FIG. 13 (A), the of the (B) show top views of this state, the cross section FIG. 12 (C) B-B 'C-C in cross-section and FIG. 13 (B)' in FIG. 13 (A) B- It corresponds to B 'and C-C'. 図13(A)、(B)ではゲート絶縁膜、保護絶縁膜、カラーフィルタ、層間絶縁膜を省略して示しているが、また、図13(A)のD−D'断面およびB−B'断面を図14(A)と(B)にそれぞれ示す。 Figure 13 (A), (B) the gate insulating film, the protective insulating film, a color filter, but is not shown the interlayer insulating film, also, D-D 'cross section and B-B shown in FIG. 13 (A) 'respectively the sectional view of FIG. 14 and (a) (B). ゲート配線163はゲート電極118、119と、またゲート配線164はゲート電極122と島状半導体層104、105、108の外側で重なるように形成され、導電層(C)と導電層(D)が接触して電気的に導通している。 A gate wiring 163 is the gate electrode 118 and 119, and the gate wiring 164 is formed so as to overlap the outside of the gate electrode 122 and the island-shaped semiconductor layer 104, 105 and 108, the conductive layer (C) and conductive layer (D) is It is electrically conductive contact. このようにゲート配線低抵抗導電性材料で形成することにより、配線抵抗を十分低減できる。 By forming the gate wiring low resistance conductive material, it can be sufficiently reduced wiring resistance. 従って、画素部(画面サイズ)が4インチクラス以上の表示装置に適用することができる。 Therefore, it is possible pixel portion (screen size) is applied to a display device having four or more-inch class.

本実施例では実施例1で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。 From the active matrix substrate manufactured in Embodiment 1 in the present embodiment, a process of manufacturing an active matrix liquid crystal display device.

まず、図15(A)に示すように、図3(C)の状態のアクティブマトリクス基板に柱状スペーサから成るスペーサを形成する。 First, as shown in FIG. 15 (A), to form a spacer consisting of columnar spacers in the active matrix substrate in the state of FIG. 3 (C). このようなスペーサの材料に限定はないが、例えば、JSR社製のNN700を用い、スピナーで塗布した後、露光と現像処理によって所定のパターンに形成する。 Such material limitation of the spacer is not. For example, using NN700 of JSR Corporation was applied by a spinner to form a predetermined pattern by exposure and development treatment. さらにクリーンオーブンなどで150〜200℃で加熱して硬化させる。 Further, the pattern is cured by heating or the like at 150 to 200 ° C. clean oven.

その後、配向膜184を形成する。 Then, to form an alignment film 184. 通常液晶表示素子の配向膜にはポリイミド樹脂を用る。 Yeoul polyimide resin usually the alignment film of the liquid crystal display device. 配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。 After forming the alignment film, and to be oriented with a certain pretilt angle liquid crystal molecules rubbed. また、ラビング処理では静電気の発生がしばしば問題となるが、駆動回路のTFT上にもスペーサ182を形成しておくと、スペーサとしての本来の役割と、静電気からTFTを保護する効果を得ることができる。 Although the generation of static electricity is often a problem in the rubbing process, the previously formed spacers 182 on the TFT of the driving circuit, and the original role as a spacer, has the advantages of protecting the TFT from static electricity it can.

対向側の対向基板185には、透明導電膜187および配向膜188を形成する。 The counter substrate 185 on the opposite side form a transparent conductive film 187 and an alignment film 188. そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤189で貼り合わせる。 Then, bonded to the active matrix substrate and a counter substrate on which the pixel portion and the driver circuit are formed in the sealant 189. シール剤189にはフィラー190が混入されていて、このフィラー190とスペーサ182、183によって均一な間隔を持って2枚の基板が貼り合わせられる。 The sealant 189 is mixed with filler 190, it is bonded two substrates with a uniform gap by this filler 190 and the spacers 182 and 183. その後、両基板の間に液晶材料を注入し、封止剤(図示せず)によって完全に封止する。 Thereafter, a liquid crystal material is injected between the substrates, and completely sealed by a sealant (not shown). 液晶材料には公知の液晶材料を用いれば良い。 It may be a known liquid material in the liquid crystal material. このようにして図15に示すアクティブマトリクス型液晶表示装置が完成する。 The active matrix liquid crystal display device shown in FIG. 15 is completed.

本実施例は、実施例1と異なり、ゲート電極の形状がテーパー形状を有しており、このテーパー形状を利用したドーピング方法による作製方法の一例を示す。 This embodiment, unlike the first embodiment, the shape of the gate electrode has a tapered shape, an example of a method for manufacturing by doping method using the tapered shape.

本実施例では、島状半導体層、ゲート絶縁膜の形成を行った後、ゲート電極を形成するために導電層(A)をWN膜で、導電層(B)をW膜で形成した。 In this embodiment, the island-shaped semiconductor layer, after forming the gate insulating film, a conductive layer to form a gate electrode (A) in the WN film, a conductive layer (B) was formed by W film. 次に、レジストマスクを形成し、導電層(A)と導電層(B)とを一括でエッチングしてゲート電極701〜705と容量配線706を形成する。 Next, a resist mask is formed, the conductive layer (A) and conductive layer (B) and is etched in a batch to form a gate electrode 701 to 705 and the capacitor wiring 706. ゲート電極701〜705と容量配線706は、導電層(A)と、導電層(B)とが一体として形成されている。 The gate electrode 701 to 705 and the capacitor wiring 706, the conductive layer (A), a conductive layer (B) and is formed integrally.

このとき少なくともゲート電極701〜705の端部にテーパー部が形成されるようにエッチングする。 At this time, the etching is performed so that the tapered portion at least an end portion of the gate electrode 701 to 705 are formed. このエッチング加工はICPエッチング装置により行う。 This etching is performed by ICP etching device. その技術の詳細は前述の如くである。 For more information about the technology is as described above. 具体的なエッチング条件として、エッチングガスにCF 4とCl 2の混合ガスを用いその流量をそれぞれ30SCCMとして、放電電力3.2W/cm 2 (13.56MHz)、バイアス電力224mW/cm 2 (13.56MHz)、圧力1.0Paでエッチングを行った。 Specific etching conditions, as respectively 30SCCM the flow rate using a mixed gas of CF 4 and Cl 2 as etching gas, discharge power 3.2W / cm 2 (13.56MHz), bias power 224mW / cm 2 (13.56MHz) , etching was carried out at a pressure of 1.0Pa. このようなエッチング条件によって、ゲート電極701〜705の端部において、該端部から内側にむかって徐々に厚さが増加するテーパー部が形成され、その角度は5〜45°、好ましくは10〜30°とする。 Such etching conditions, at the end of the gate electrode 701 to 705, a tapered portion gradually thick toward the end portion on the inner side is increased is formed, the angle 5 to 45 °, preferably 10 and 30 °. テーパー部の角度は、後にLDD領域を形成する低濃度n型不純物領域の濃度勾配に大きく影響する。 The angle of the tapered portion is greater influence on the concentration gradient of the low-concentration n-type impurity region for forming an LDD region later.

また、残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増しするオーバーエッチングを施すものとする。 Further, in order to etch the films without leaving any residue shall apply over-etching to increase the etching time at a rate of about 10 to 20%. しかし、この時に下地とのエッチングの選択比に注意する必要がある。 However, attention must be paid to the selection of the etching of the base at this time. 例えば、W膜に対する酸化窒化シリコン膜(ゲート絶縁膜)の選択比は2〜4(代表的には3)であるので、このようなオーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20〜50nm程度エッチングされて実質的に薄くなり、新たな形状のゲート絶縁膜が形成された。 For example, the selection ratio of silicon oxynitride film to the W film (gate insulating film) is from 2 to 4 (typically 3), by such over-etching process, the surface of the silicon oxynitride film is exposed 20 substantially thinner is ~50nm etched about the gate insulating film of the new shape is formed.

そして、画素TFTおよび駆動回路のnチャネル型TFTのLDD領域を形成するために、n型を付与する不純物元素添加の工程(n -ドープ工程)を行う。 Then, in order to form an LDD region of the n-channel type TFT of the pixel TFT and the driver circuit, the step of the impurity element added for imparting n-type - performing (n doping step). ゲート電極の形成に用いたレジストマスクをそのまま残し、端部にテーパー部を有するゲート電極701〜705をマスクとして自己整合的にn型を付与する不純物元素をイオンドープ法で添加する。 Resist mask leaving used for forming the gate electrode, adding an impurity element imparting self-aligning manner n-type gate electrode 701 to 705 having a tapered portion at an end portion as a mask by ion doping. ここでは、n型を付与する不純物元素をゲート電極の端部におけるテーパー部とゲート絶縁膜とを通して、その下に位置する半導体層に達するように添加するためにドーズ量を1×10 13 〜5×10 14 atoms/cm 2とし、加速電圧を80〜160keVとして行う。 Here, through the tapered portion and the gate insulating film and an impurity element which imparts n-type at the end of the gate electrode, a dose of 1 × 10 13 to 5 for addition to reach the semiconductor layer located thereunder × and 10 14 atoms / cm 2, the accelerating voltage of 80~160KeV. ここではn型を付与する不純物元素としてリン(P)を用いた。 Here, phosphorus (P) is used as the impurity element imparting n-type. このようなイオンドープ法により半導体層のリン(P)濃度は1×10 16 〜1×10 19 atoms/cm 3の濃度範囲で添加する。 Phosphorus (P) concentration of the semiconductor layer by such an ion doping method is added at a concentration range of 1 × 10 16 ~1 × 10 19 atoms / cm 3. このようにして、島状半導体層に低濃度n型不純物領域を形成する。 In this manner, a low-concentration n-type impurity region in the island-like semiconductor layer.

この工程において、低濃度n型不純物領域において、少なくともゲート電極701〜705に重なった部分に含まれるリン(P)の濃度勾配は、ゲート電極701〜705のテーパー部の膜厚変化を反映する。 In this step, the low-concentration n-type impurity regions, the concentration gradient of phosphorus (P) contained in the overlapping portion on at least the gate electrode 701 to 705, to reflect the change in film thickness of the tapered portion of the gate electrode 701 to 705. 即ち、低濃度n型不純物領域へ添加されるリン(P)の濃度は、ゲート電極に重なる領域において、ゲート電極の端部に向かって徐々に濃度が高くなる。 That is, the concentration of phosphorus (P) added to the low concentration n-type impurity region is in a region overlapping the gate electrode, gradually concentration increases toward the end portion of the gate electrode. これはテーパー部の膜厚の差によって、半導体層に達するリン(P)の濃度が変化するためである。 It the difference in film thickness of the tapered portion, the concentration of phosphorus (P) reaching the semiconductor layer is to change.

次に、nチャネル型TFTにおいて、ソース領域またはドレイン領域として機能する高濃度n型不純物領域の形成を行う(n +ドープ工程)。 Next, the n-channel type TFT, and performs the formation of the high-concentration n-type impurity region functioning as a source region or a drain region (n + doping step). レジストのマスクを残し、さらにフォトマスクを用い、レジストマスクに重ねて新たなレジストマスクを形成する。 Leaving a resist mask, further using a photomask, to overlap the resist mask to form a new resist mask. これは、ゲート電極と島状半導体層の一部を覆うように形成する。 This is formed so as to cover a part of the gate electrode and the island-shaped semiconductor layer. そして、イオンドープ法において10〜30keVの低加速電圧の条件で添加する。 Then, it added in conditions of low acceleration voltage of 10~30keV in an ion doping method. このようにして高濃度n型不純物領域を形成する。 Thus forming a high-concentration n-type impurity regions. この領域におけるゲート絶縁膜は、前述のようにゲート電極の加工のおいてオーバーエッチングが施されたため、当初の膜厚である120nmから薄くなり、70〜100nmとなっている。 The gate insulating film in this area, because the over-etching have up for processing of the gate electrode as described above is performed, becomes thinner from 120nm, which is the initial film thickness, and has a 70 to 100 nm. そのためこのような低加速電圧の条件でも良好にリン(P)を添加することができる。 Therefore it is possible to satisfactorily adding phosphorus (P) under the conditions of such a low acceleration voltage. そして、この領域のリン(P)の濃度は1×10 20 〜1×10 21 atoms/cm 3の濃度範囲となるようにする。 The concentration of phosphorus (P) in this region to a concentration range of 1 × 10 20 ~1 × 10 21 atoms / cm 3.

そして、pチャネル型TFTを形成する島状半導体層にソース領域およびドレイン領域とする高濃度p型不純物領域を形成する。 Then, a high-concentration p-type impurity region as a source region and a drain region in the island-like semiconductor layer forming the p-channel type TFT. ここでは、ゲート電極をマスクとしてp型を付与する不純物元素を添加し、自己整合的に高濃度p型不純物領域を形成する。 Here, an impurity element imparting p-type gate electrode as a mask to form a self-aligned manner high-concentration p-type impurity regions. このとき、nチャネル型TFTを形成する島状半導体層は、フォトマスクを用いてレジストマスクを形成し全面を被覆しておく。 At this time, the island-like semiconductor layer forming the n-channel type TFT is kept to cover the entire surface of a resist mask is formed using a photomask. ここで形成される不純物領域はジボラン(B 26 )を用いたイオンドープ法で形成する。 Here the impurity region formed in are formed by ion doping using diborane (B 2 H 6). そして、ゲート電極と重ならない高濃度p型不純物領域のボロン(B)濃度は、3×0 20 〜3×10 21 atoms/cm 3となるようにする。 Then, boron (B) concentration in the high concentration p-type impurity region which does not overlap with the gate electrode is made to be 3 × 0 20 ~3 × 10 21 atoms / cm 3. また、ゲート電極と重なる不純物領域は、ゲート絶縁膜とゲート電極のテーパー部を介して不純物元素が添加されるので、実質的に低濃度p型不純物領域として形成され、少なくとも1.5×10 19 atoms/cm 3以上の濃度とする。 The impurity region overlapping the gate electrode, since the impurity element is added through the taper portion of the gate insulating film and a gate electrode, is formed substantially as a low-concentration p-type impurity regions, at least 1.5 × 10 19 and atoms / cm 3 or more concentration. この高濃度p型不純物領域および低濃度p型不純物領域には、前工程においてリン(P)が添加されていて、高濃度p型不純物領域には1×10 20 〜1×10 21 atoms/cm 3の濃度で、低濃度p型不純物領域には1×10 16 〜1×10 19 atoms/cm 3の濃度で含有しているが、この工程で添加するボロン(B)の濃度をリン(P)濃度の1.5から3倍となるようにすることにより、pチャネル型TFTのソース領域およびドレイン領域として機能するために何ら問題は生じなかった。 This high concentration p-type impurity regions and the low concentration p-type impurity region, before phosphorus (P) have been added in step, high-concentration p-type impurity region 1 × 10 20 ~1 × 10 21 atoms / cm 3 concentration, low concentration p-type impurity region containing a concentration of 1 × 10 16 ~1 × 10 19 atoms / cm 3 , but phosphorus concentration of boron (B) to be added in this step (P ) by such a 1.5 3 times the concentration, no problem did not occur in order to function as a source region and a drain region of the p-channel TFT.

その後、実施例1の図3(A)以降の工程に従って、活性化、保護絶縁膜、カラーフィルタ、第1層間絶縁膜の形成を行えばよい。 Then, according to step shown in FIG. 3 (A) and later of Example 1, activation, the protective insulating film, a color filter, it is sufficient to form the first interlayer insulating film.

以降の工程は、実施例1及び実施例7に従えば図16に示した液晶表示装置が完成する。 Subsequent steps, a liquid crystal display device shown in FIG. 16 according to Example 1 and Example 7 is completed.

本実施例では、実施例1とは異なるゲート電極を用いた例を示す。 In this embodiment, an example of using a different gate electrode in Example 1.

本実施例で示すTFTのゲート電極は実施例1で示したように2層構造を有している。 The gate electrode of the TFT shown in this embodiment has a two-layer structure as shown in Example 1. しかし、その第1層目と第2層目とはいずれもTa、W、Ti、Moから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成する点が異なる。 However, any of which the first layer and the second layer Ta, W, Ti, points to form element selected from Mo or the alloy material or a compound material mainly differ. その場合における最も好ましい組み合わせは、第1層目をTaまたは窒化タンタル(TaN)、若しくは窒化タンタル(TaN)とTaの積層構造で形成し、第2層目をWで形成することである。 The most preferable combination in that case, the first layer Ta or tantalum nitride (TaN), or tantalum nitride (TaN) and form a stacked structure of Ta, it is to form a second layer in W.

まず、実施例1と同様にして島状半導体層を形成した後、厚さ40〜150nmのゲート絶縁膜をプラズマCVD法またはスパッタ法により、シリコンを含む絶縁膜で形成する。 First, after forming an island-shaped semiconductor layer in the same manner as in Example 1, the thickness of the plasma CVD method of the gate insulating film of 40~150nm or sputtering, formed of an insulating film containing silicon.

そして、ゲート絶縁膜上にゲート電極を形成するための第1の導電膜と第2の導電膜とを形成する。 Then, a first conductive film and the second conductive film for forming the gate electrode on the gate insulating film. 本実施例では、第1の導電膜をTaで50〜100nmの厚さに形成し、第2の導電膜をWで100〜300nmの厚さに形成する。 In this embodiment, the first conductive film is formed to a thickness of 50~100nm at Ta, a second conductive film to a thickness of 100~300nm at W.

Ta膜はスパッタ法で形成し、TaのターゲットをArでスパッタする。 Ta film is formed by sputtering, and sputtering of a Ta target is performed by Ar. この場合、Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を防止することができる。 In this case, the addition of an appropriate amount of Xe or Kr in Ar, can be relaxed, the internal stress of the Ta film to prevent peeling of the film. また、α相のTa膜の抵抗率は20μΩcm程度でありゲート電極に使用することができるが、β相のTa膜の抵抗率は180μΩcm程度でありゲート電極とするには不向きである。 Further, the resistivity of the Ta film of α-phase can be used for the gate electrode is about 20 .mu..OMEGA.cm, the resistivity of the Ta film of β-phase is not suitable for a and the gate electrode is about 180 .mu..OMEGA.cm. α相のTa膜を形成するために、Taのα相に近い結晶構造をもつ窒化タンタルを10〜50nm程度の厚さでTaの下地に形成しておくとα相のTa膜を容易に得ることができる。 To form a Ta film of α-phase, to easily obtain the Ta film of the α-phase previously formed a tantalum nitride having a crystal structure close to α phase Ta to Ta underlayer a thickness of about 10~50nm be able to.

W膜はWをターゲットとしたスパッタ法で形成する。 W film is formed by sputtering with a target W. その他に6フッ化タングステン(WF 6 )を用いる熱CVD法で形成することもできる。 It can also be formed by thermal CVD using tungsten hexafluoride (WF 6). スパッタ法による場合、純度99.9999%のWターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9〜20μΩcmを実現することができる。 In sputtering, by forming a sufficient consideration to the W film so that there is no contamination of impurities from the gas phase during the use of a W target having a purity of 99.9999%, further deposition, the resistivity 9~20μΩcm it can be realized.

次に、レジストによるマスクを形成し、ゲート電極を形成するための第1のエッチング処理を行う。 Next, a resist mask is formed by, and a first etching treatment for forming gate electrodes. 本実施例ではICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF 4とCl 2を混合し、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して行う。 ICP in the present embodiment (Inductively Coupled Plasma: inductive coupled plasma) etching method using, a mixture of CF 4 and Cl 2 as etching gas, the 500W to a coiled electrode at a pressure of 1 Pa RF (13.56 MHz) power the was put carried out to generate the plasma. 基板側(試料ステージ)にも100WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。 Also supplied RF (13.56 MHz) power of 100W to the substrate side (sample stage) to substantially apply a negative self-bias voltage. CF 4とCl 2を混合した場合にはW膜及びTa膜とも同程度にエッチングされる。 When a mixture of CF 4 and Cl 2 are both etched on the same order, the W film and the Ta film.

上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。 In the above etching conditions by it is suitable the shape of the mask made of a resist, edge portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. テーパー部の角度は15〜45°となる。 The angle of the tapered portions is 15 to 45 °. ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。 In order to perform etching without any residue on the gate insulating film, the etching time is increased by a ratio of about 10 to 20%. W膜に対する酸化窒化シリコン膜の選択比は2〜4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20〜50nm程度エッチングされることになる。 The selectivity of a silicon oxynitride film to the W film is 2 to 4 (typically 3), the overetching treatment, surface of the silicon oxynitride film is exposed will be etched about 20 to 50 nm. こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1のテーパー形状の導電層(第1の導電層と第2の導電層)が形成される。 Thus, the conductive layer of the first tapered shape by the first etching process consisting of the first conductive layer and the second conductive layer (first conductive layer and the second conductive layer) is formed.

そして、第1のドーピング処理を行いn型を付与する不純物元素を添加する。 Then, adding an impurity element which imparts n-type a first doping process. ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。 The method of doping may be performed by ion doping or ion implantation. イオントドープ法では、ドーズ量を1×10 13 〜5×10 14 atoms/cm 2とし、加速電圧を60〜100keVとして行う。 In Iontodopu method, a dose is set to 1 × 10 13 ~5 × 10 14 atoms / cm 2, the accelerating voltage of 60~100KeV. n型を付与する不純物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いるが、ここではリン(P)を用いた。 Elements belonging to Group 15 as an impurity element imparting n-type, typically uses a phosphorus (P) or arsenic (As), phosphorus (P) is used here. この場合、導電層がn型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不純物領域が形成される。 In this case, the conductive layer serve as masks against the impurity element imparting n-type conductivity, and first impurity regions in a self-alignment manner is formed. 第1の不純物領域には1×10 20 〜1×10 21 atomic/cm 3の濃度範囲でn型を付与する不純物元素が添加される。 The first impurity regions impurity element imparting n-type conductivity in a concentration range of 1 × 10 20 ~1 × 10 21 atomic / cm 3 is added.

次に、第2のエッチング処理を行う。 Next, a second etching process is performed. 同様にICPエッチング法を用い、エッチングガスにCF 4とCl 2とO 2を混合して、1Paの圧力でコイル型の電極に500WのRF電力(13.56MHz)を供給し、プラズマを生成して行う。 Similarly using ICP etching method, a mixture of CF 4, Cl 2 and O 2 as etching gas, and supplying the RF power of 500W to a coiled electrode (13.56 MHz) under a pressure of 1 Pa, to generate plasma do. 基板側(試料ステージ)には20WのRF(13.56MHz)電力を投入し、第1のエッチング処理に比べ低い自己バイアス電圧を印加する。 The substrate side (sample stage) was charged RF (13.56 MHz) power of 20W, to apply a low self bias voltage as compared with the first etching process. このような条件によりW膜を選択的に異方性エッチングし、第2の導電層を第1の矩形状の導電層とする。 Thus the W film is selectively anisotropically etched by conditions, the second conductive layer and the first rectangular conductive layer. このとき第1のテーパー形状の導電層はそのまま残る。 In this case the conductive layers of the first tapered shape remains intact.

W膜やTa膜のCF 4とCl 2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。 Etching reaction by the mixture gas of CF 4 and Cl 2 of the W film and the Ta film can be inferred from the vapor pressure of a radical or ion species and the reaction product is produced. WとTaのフッ化物と塩化物の蒸気圧を比較すると、Wのフッ化物であるWF 6が極端に高く、その他のWCl 5 、TaF 5 、TaCl 5は同程度である。 When W and the Ta fluoride comparing the vapor pressure of chlorides, W fluorides in which WF 6 is extremely high, and other WCl 5, TaF 5, TaCl 5 are comparable. 従って、CF 4とCl 2の混合ガスではW膜及びTa膜共にエッチングされる。 Thus, in the mixture gas of CF 4 and Cl 2 are etched both the W film and the Ta film. しかし、この混合ガスにO 2を添加するとCF4とO2が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。 However, the addition of O 2 to the gas mixture CF4 and O2 react with each other to form CO and F, F radicals or F ions is a large amount of generated. その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。 As a result, the etching speed of the W film having a high fluoride vapor pressure is increased. 一方、TaはFが増大しても相対的にエッチング速度の増加は少ない。 Meanwhile, Ta is increased relatively even if F increases, the etching speed is low. また、TaはWに比較して酸化されやすいので、O 2を添加することでTaの表面が酸化される。 Further, Ta is easily oxidized as compared with W, the surface of Ta is oxidized by the addition of O 2. Taの酸化物はフッ素や塩素と反応しないためさらにTa膜のエッチング速度は低下する。 Oxides of Ta etching rate of the Ta film is further does not react with fluorine and chlorine is reduced. 従って、W膜とTa膜とのエッチング速度には大きな差が生じ、W膜の選択的なエッチングが可能となる。 Accordingly, occurs a large difference in etching speed between the W film and the Ta film, it is possible to selectively etch the W film.

その後、第3のエッチング処理を行う。 Then, a third etching process is performed. この条件は第1のエッチング処理と同じ条件で行い、端部に15〜45°の角度でテーパー部を有する第3の形状の導電層が形成される。 This condition was carried out under the same conditions as the first etching treatment, conductive layers third shape having a tapered portion at an angle of 15 to 45 ° to the end portion. 導電層上のレジストによるマスクは、このエッチング時に同時に侵蝕され、第3のエッチング処理により第1の導電層と第2の導電層から成る第2のテーパー形状の導電層(第1の導電層と第2の導電層)が形成される。 Resist by a mask on a conductive layer is eroded at the same time this etching, the third first conductive layer by etching the conductive layer of the second tapered shape formed of the second conductive layer (first conductive layer a second conductive layer) is formed.

この状態から、第4のエッチング処理を行う。 From this state, the fourth etching process. この条件は第2のエッチング処理と同じ条件でエッチングを行い、W膜を選択的に異方性エッチングして第2の導電層を第2の矩形状の導電層とする。 This condition etched under the same conditions as the second etching treatment, W film is selectively and anisotropically etched to the second conductive layer a second rectangular conductive layer. このとき第2のテーパー形状の導電層はそのまま残る。 In this case the conductive layer of the second tapered shape remains intact.

そして、第1のドーピング処理よりもドーズ量を下げ高加速電圧の条件でn型を付与する不純物元素をドーピングする。 Then, doped with an impurity element imparting n-type under the conditions of the first high acceleration voltage lowering dose than the doping process. 例えば、加速電圧を70〜120keVとし、1×10 13 /cm 2のドーズ量で行い、島状半導体層に形成された第1の不純物領域の内側の領域に新な不純物領域を形成する。 For example, the acceleration voltage is set 70~120KeV, performed at a dose of 1 × 10 13 / cm 2, to form a new impurity regions inside the region of the first impurity region formed in the island-like semiconductor layer. ドーピングは、第2の矩形状の導電層を不純物元素に対するマスクとして用い、第2のテーパー形状の導電層の下側の領域にも不純物元素が添加されるようなドーピング条件を用いる。 Doping, using a second rectangular conductive layer as a mask against the impurity element, using the doping conditions, such as the impurity element in the lower region of the conductive layer of the second tapered shape are added. 従って、第2のテーパー形状の導電層と重なる第3の不純物領域と、第1の不純物領域と第3の不純物領域との間の第2の不純物領域とが形成される。 Therefore, the third impurity region overlapping the second conductive layer of the tapered, and the second impurity region between the first impurity regions and the third impurity region is formed. n型を付与する不純物元素は、第2の不純物領域で1×10 17 〜1×10 19 atoms/cm 3の濃度となるようにし、第3の不純物領域で1×10 16 〜1×10 18 atoms/cm 3の濃度となるようにする。 impurity element imparting n-type, the second impurity region to a concentration of 1 × 10 17 ~1 × 10 19 atoms / cm 3, a third 1 impurity regions × 10 16 ~1 × 10 18 to a concentration of atoms / cm 3.

そして、pチャネル型TFTを形成する島状半導体層に一導電型とは逆の導電型の第4の不純物領域を形成する。 Then, the one conductivity type into the island-like semiconductor layer forming the p-channel type TFT forming a fourth impurity region of the opposite conductivity type. 第2の矩形状の導電層を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。 Using a second rectangular conductive layer as a mask against the impurity element, to form a self-aligned manner impurity regions. このとき、nチャネル型TFTを形成する島状半導体層は、レジストのマスクで全面を被覆しておく。 At this time, the island-like semiconductor layer forming the n-channel type TFT is kept to cover the entire surface of the mask of the resist. 不純物領域はジボラン(B 26 )を用いたイオンドープ法で形成する。 Impurity regions are formed by ion doping using diborane (B 2 H 6). その領域の不純物濃度は2×10 20 〜2×10 21 atoms/cm 3となるようにする。 The impurity concentration of the region is made to be 2 × 10 20 ~2 × 10 21 atoms / cm 3.

以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。 Impurity regions are formed in the respective island-like semiconductor layers in the steps up. また、第2の矩形状の導電層とする。 Further, the second rectangular conductive layer. このとき第2のテーパー形状の導電層が一体となってゲート電極801〜805として機能する。 In this case the conductive layer of the second tapered shape functions as a gate electrode 801 to 805 together. また、同様に容量電極806が形成される。 Similarly, the capacitor electrode 806 are formed.

その後、実施例1の図3(A)以降の工程に従って、活性化、保護絶縁膜、カラーフィルタ、第1層間絶縁膜の形成を行えばよい。 Then, according to step shown in FIG. 3 (A) and later of Example 1, activation, the protective insulating film, a color filter, it is sufficient to form the first interlayer insulating film.

以降の工程は、実施例1及び実施例7に従えば図17に示した液晶表示装置が完成する。 Subsequent steps, the liquid crystal display device shown in FIG. 17 according to Example 1 and Example 7 is completed.

実施例7〜9を用いて得られたアクティブマトリクス型液晶表示装置の構成を図18の斜視図を用いて説明する。 The structure of an active matrix type liquid crystal display device obtained using the Example 7-9 will be described with reference to the perspective view of FIG. 18. 図18においてアクティブマトリクス基板は、ガラス基板101上に形成された、画素部904と、走査信号駆動回路905と、画像信号駆動回路906とその他の信号処理回路907とで構成される。 The active matrix substrate 18 is composed of formed on the glass substrate 101, a pixel portion 904, a scanning signal driving circuit 905, and the image signal driver circuit 906 and other signal processing circuit 907. 画素部904には画素TFT204と保持容量205が設けられ、画素部の周辺に設けられる駆動回路はCMOS回路を基本として構成されている。 Pixel TFT204 and the storage capacitor 205 is provided in the pixel portion 904, a driving circuit formed in the periphery of the pixel portion is a CMOS circuit as a basic. 走査信号駆動回路905と、画像信号駆動回路906はそれぞれゲート配線122とソース配線152で画素TFT204に接続している。 A scanning signal driving circuit 905 are connected with the image signal driver circuit 906 respectively gate wiring 122 and source wiring 152 to the pixel TFT 204. また、フレキシブルプリント配線板(Flexible Printed Circuit:FPC)908が外部入力端子902に接続していて画像信号などを入力するのに用いる。 The flexible printed circuit board (Flexible Printed Circuit: FPC) 908 is used to input an image signal are connected to the external input terminal 902. そして接続配線903でそれぞれの駆動回路に接続している。 And it is connected to the respective driver circuits by connection wiring 903. また、対向基板909には図示していないが、遮光膜や透明電極が設けられている。 Further, the counter substrate 909 is not shown, the light-shielding film and a transparent electrode is provided.

本実施例では実施例1に示したアクティブマトリクス基板の作製工程を応用して作製したEL表示装置の例を図19示す。 An example of an EL display device manufactured by applying the manufacturing process of the active matrix substrate shown in Example 1 in the present embodiment shown FIG 19.

図19において、基板1001上に設けられたスイッチング用TFT1102はnチャネル型TFTを用いて形成される。 19, switching TFT TFT1102 provided on a substrate 1001 is formed by an n-channel TFT. 作製プロセスは実施例1を参照すればよい。 The process of forming it, referred to in Example 1. なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。 Although in this embodiment is of a double gate structure, to may be a single gate structure, but may be a multi-gate structure having a triple gate structure or more than three gates. また、本願発明のpチャネル型TFTを用いて形成しても構わない。 Further, it may be formed by using a p-channel type TFT of the present invention.

また、電流制御用TFT1101はpチャネル型TFTを用いて作製される(実施例1を参照)。 The current control TFT1101 are fabricated using p-channel type TFT (see Example 1). このとき、スイッチング用TFT1102のドレイン配線1008は配線1006によって電流制御用TFTのゲート電極に電気的に接続されている。 At this time, the drain wiring 1008 of switching TFT TFT1102 is electrically connected to the gate electrode of the current control TFT by a wiring 1006. また、1004で示される配線は、スイッチング用TFT1102のゲート電極を電気的に接続するゲート配線である。 The wiring shown by 1004 is a gate wiring for electrically connecting the gate electrode of the switching TFT 1102.

また、本実施例では電流制御用TFT1101をシングルゲート構造で図示しているが、複数のTFTを直列につなげたマルチゲート構造としても良い。 Further, in the present embodiment illustrates a current control TFT1101 a single gate structure or a multi-gate structure in which connecting a plurality of TFT in series. さらに、複数のTFTを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。 Further, substantially divide a channel forming region into a plurality of connecting a plurality of TFT in parallel, may be a structure to heat radiation can be effected efficiently. このような構造は熱による劣化対策として有効である。 Such structure is effective as a countermeasure against deterioration due to heat.

スイッチング用TFT1102及び電流制御用TFT1101の上には第1パッシベーション膜1002が設けられ、その上にカラーフィルタ1003が形成され、その上に樹脂絶縁膜でなる平坦化膜1009が形成される。 A first passivation film 1002 is disposed over the switching TFT TFT1102 and the current control TFT 1101, a color filter 1003 is formed thereon, a planarization film 1009 comprising a resin insulating film is formed thereon. 平坦化膜1009を用いてTFTによる段差を平坦化することは非常に重要である。 It is very important to flatten the step due to the TFT by using the planarization film 1009. 後に形成されるEL層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。 Since an EL layer formed later is extremely thin, there are possibly causes poor light emission due to the presence of a step. 従って、EL層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。 Therefore, it is preferable to perform leveling before forming a pixel electrode so as to form on as level a surface as possible EL layer.

また、1010は透光性の高い導電膜でなる画素電極(EL素子の陽極)であり、電流制御用TFT1101のドレインに電気的に接続される。 Also, 1010 is a pixel electrode made of a highly light-transmitting conductive film (anode of the EL element), and is electrically connected to the drain of the current controlling TFT 1101. 画素電極1010としては透明導電膜を用いることが好ましい。 Preferable to use a transparent conductive film as the pixel electrode 1010. 勿論、他の導電膜との積層構造としても良い。 Of course, it may have a laminate structure with other conductive films.

また、絶縁膜(好ましくは樹脂)で形成されたバンク1013a、1013bにより形成された溝(画素に相当する)の中に発光層1011が形成される。 The light emitting layer 1011 is formed in an insulating film (preferably resin) bank formed by 1013a, (corresponding to pixels) groove formed by 1013b. なお、ここでは一画素しか図示していないが、R(赤)、G(緑)、B(青)の各色に対応した発光層を作り分けても良い。 Here, although only one pixel is shown, R (red), G (green), B (blue) of the emitting layers could be separately formed corresponding to each color. 発光層とする有機EL材料としてはπ共役ポリマー系材料を用いる。 The organic EL material for the light-emitting layer may be any π-conjugated polymer material. 代表的なポリマー系材料としては、ポリパラフェニレンビニレン(PPV)系、ポリビニルカルバゾール(PVK)系、ポリフルオレン系などが挙げられる。 As typical polymer materials, polyparaphenylene vinylene (PPV) system, polyvinylcarbazole (PVK) system, polyfluorene and the like.

なお、PPV系有機EL材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平10−92576号公報に記載されたような材料を用いれば良い。 Although as the PPV system organic EL materials there are various types, such as "H. Shenk, H.Becker, O.Gelsen, E.Kluge, W.Kreuder, and H.Spreitzer," Polymers for Light Emitting Diodes ", Euro Display, Proceedings, 1999, may be used materials such as described in JP p.33-37" and JP-a-10-92576.

具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。 As specific light emitting layers, cyano polyphenylene vinylene may be light-emitting layer that emits red light, polyphenylene vinylene may be light-emitting layer that emits green light, it may be used polyphenylene vinylene or polyalkyl phenylene for the luminescent layer emitting blue light. 膜厚は30〜150nm(好ましくは40〜100nm)とすれば良い。 The film thickness may be set from 30 to 150 nm (preferably 40 to 100 nm).

但し、以上の例は発光層として用いることのできる有機EL材料の一例であって、これに限定する必要はまったくない。 However, the above example is one example of organic EL materials which can be used as a light-emitting layer and not necessarily limited thereto. 発光層、電荷輸送層または電荷注入層を自由に組み合わせてEL層(発光及びそのためのキャリアの移動を行わせるための層)を形成すれば良い。 Emitting layer, it may be formed EL layer by freely combining a charge transport layer or a charge injection layer (a layer for carrier transfer for light emission and for).

例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機EL材料を用いても良い。 For example, although this embodiment shows an example of using polymer materials to form light-emitting layers may be used low-molecular organic EL materials. また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。 It is also possible to use inorganic materials such as silicon carbide as a charge-transporting layer and charge injection layer. これらの有機EL材料や無機材料は公知の材料を用いることができる。 These organic EL materials and inorganic materials can be a known material.

ただし、発光層として白色発光の材料を用いる場合、前記EL素子から発した光は前記基板を透過して放射され、その際、基板側に設けられたカラーフィルタ1003によってカラー化される。 However, the case of using a white light emitting material as a light emitting layer, light emitted from the EL element is emitted is transmitted through the substrate, in which is colored by the color filter 1003 provided on the substrate side. また、有色発光の材料を用いる場合、カラーフィルタ1003は色純度を高めるフィルタとしての役割を果たす。 In the case of using a colored luminescent materials, a color filter 1003 serves as a filter to increase the color purity. なお、TFT素子の上にカラーフィルタ1003を設けることによってTFTを光の劣化から保護している。 Incidentally, to protect the TFT against degradation of the light by providing a color filter 1003 on the TFT elements.

また、1012は反射性の高い導電膜でなる陰極が発光層上に接して形成される。 Also, 1012 is a cathode made of a high conductive film having reflectivity is formed over and in contact with the luminescent layer. この陰極としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。 Aluminum alloy film is used as the cathode, it is preferable to use a copper alloy film or a silver alloy film such as a low-resistance conductive film or a lamination film thereof.

陰極1012まで形成された時点でEL素子1103が完成する。 EL element 1103 is completed at a time having formed up to the cathode 1012. なお、ここでいうEL素子1103は、画素電極(陽極)1010、発光層1011、陰極1012で形成されたコンデンサを指す。 Incidentally, EL element 1103 here indicates a capacitor formed by the pixel electrode (anode) 1010, the light emitting layer 1011, a cathode 1012.

ところで、本実施例では、陰極1012の上にさらに第2パッシベーション膜1014を設けている。 Incidentally, in this embodiment, it is provided with a further second passivation film 1014 on the cathode 1012. 第2パッシベーション膜1014としては窒化珪素膜または窒化酸化珪素膜が好ましい。 A silicon nitride film or a silicon oxynitride film is preferred as the second passivation film 1014. この目的は、外部とEL素子とを遮断することであり、有機EL材料の酸化による劣化を防ぐ意味と、有機EL材料からの脱ガスを抑える意味との両方を併せ持つ。 The object is to shut off the outside EL element, both a means of preventing deterioration due to oxidation of the organic EL material, both the meaning of suppressing degassing from the organic EL material. これによりEL表示装置の信頼性が高められる。 Thus the reliability of the EL display device is enhanced.

以上のように本願発明のEL表示パネルは図19のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用TFTと、ホットキャリア注入に強い電流制御用TFTとを有する。 EL display panel of the present invention as described above has a pixel section consisting of pixels having the structure as shown in FIG. 19, a sufficiently low switching TFT through which the off-current, and a current-control TFT resistant to hot carrier injection a. 従って、高い信頼性を有し、且つ、良好な画像表示が可能なEL表示パネルが得られる。 Thus, has high reliability and good image display is possible EL display panel obtained.

なお、本実施例の構成は、実施例1〜6の構成と自由に組み合わせて実施することが可能である。 The constitution of this embodiment can be implemented by being freely combined with any constitution of Examples 1 to 6.

本実施例では、実施例11に示したTFT構造において、実施例8に示したTFT構造とした例について説明する。 In this embodiment, the TFT structure shown in Example 11, example of the TFT structure shown in Example 8 will be described. 説明には図20を用いる。 The description is made with reference to FIG 20. なお、図20の構造と異なる点はTFT構造だけであるので、その他の説明は省略することとする。 The structure differs from the FIG. 20 since only TFT structure, the other description will be omitted.

図20において、スイッチング用TFT1302のゲート電極1202及び、電流制御用TFT1301のゲート電極1201はテーパー形状を有している。 In Figure 20, the gate electrode 1202 and the switching TFT 1302, a gate electrode 1201 of current control TFT TFT1301 has a tapered shape. このTFTの作製方法は実施例8を参照すればよい。 Manufacturing method of the TFT may be referred to Example 8.

実施例11と同様に、発光層として白色発光の材料を用いる場合、前記EL素子から発した光は前記基板を透過して放射され、その際、基板側に設けられたカラーフィルタ1203によってカラー化される。 As in Example 11, the case of using a white light emitting material as a light emitting layer, light emitted from the EL element is emitted is transmitted through the substrate, where the color of the color filter 1203 provided on the substrate side It is. また、有色発光の材料を用いる場合、カラーフィルタ1203は色純度を高めるフィルタとしての役割を果たす。 In the case of using a colored luminescent materials, a color filter 1203 serves as a filter to increase the color purity. なお、TFT素子の上にカラーフィルタ1203を設けることによってTFTを光の劣化から保護している。 Incidentally, to protect the TFT against degradation of the light by providing a color filter 1203 on the TFT elements.

なお、本実施例の構成は、実施例1〜6の構成と自由に組み合わせて実施することが可能である。 The constitution of this embodiment can be implemented by being freely combined with any constitution of Examples 1 to 6.

本実施例では、実施例11に示したTFT構造において、実施例9に示したTFT構造とした例について説明する。 In this embodiment, the TFT structure shown in Example 11, example of the TFT structure shown in Example 9 will be described. 説明には図21を用いる。 The description is made with reference to FIG 21. なお、図21の構造と異なる点はTFT構造だけであるので、その他の説明は省略することとする。 Incidentally, points different from the structure of FIG. 21 since only TFT structure, the other description will be omitted.

図21において、スイッチング用TFT1502のゲート電極1402及び、電流制御用TFT1501のゲート電極1401はテーパー形状を有している。 In Figure 21, the gate electrode 1402 and the switching TFT1502, the gate electrode 1401 of current control TFT TFT1501 has a tapered shape. このTFTの作製方法は実施例8を参照すればよい。 Manufacturing method of the TFT may be referred to Example 8.

実施例11と同様に、発光層として白色発光の材料を用いる場合、前記EL素子から発した光は前記基板を透過して放射され、その際、基板側に設けられたカラーフィルタ1403によってカラー化される。 As in Example 11, the case of using a white light emitting material as a light emitting layer, light emitted from the EL element is emitted is transmitted through the substrate, where the color of the color filter 1403 provided on the substrate side It is. また、有色発光の材料を用いる場合、カラーフィルタ1403は色純度を高めるフィルタとしての役割を果たす。 In the case of using a colored luminescent materials, a color filter 1403 serves as a filter to increase the color purity. なお、TFT素子の上にカラーフィルタ1403を設けることによってTFTを光の劣化から保護している。 Incidentally, to protect the TFT against degradation of the light by providing a color filter 1403 on the TFT elements.

なお、本実施例の構成は、実施例1〜6の構成と自由に組み合わせて実施することが可能である。 The constitution of this embodiment can be implemented by being freely combined with any constitution of Examples 1 to 6.

本実施例では、実施例11〜13を用いて作製されたEL(エレクトロルミネッセンス)表示装置の上面図及び断面図について説明する。 In this embodiment, the fabricated EL (electroluminescence) by using Examples 11-13 described top view and a cross-sectional view of a display device.

図22(A)は本願発明を用いたEL表示装置の上面図である。 Figure 22 (A) is a top view of an EL display device using the present invention. 図22(A)において、4010は基板、4011は画素部、4012はソース側駆動回路、4013はゲート側駆動回路であり、それぞれの駆動回路は配線4014〜4016を経てFPC4017に至り、外部機器へと接続される。 In FIG. 22 (A), 4010 denotes a substrate, 4011 denotes a pixel portion, a source side driving circuit 4012, 4013 denotes a gate side driver circuit, each driver circuit reaches the FPC4017 via wires 4014-4016, to an external device It is connected to.

このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材6000、シーリング材(ハウジング材ともいう)7000、密封材(第2のシーリング材)7001が設けられている。 In this case, at least the pixel portion, preferably the cover material 6000 so as to surround the driving circuit and the pixel portion, (or housing material) sealing material 7000 is provided sealant (second sealing material) 7001.

また、図22(B)は本実施例のEL表示装置の断面構造であり、基板4010、下地膜4021の上に駆動回路用TFT(但し、ここではnチャネル型TFTとpチャネル型TFTを組み合わせたCMOS回路を図示している。)4022及び画素部用TFT4023(但し、ここではEL素子への電流を制御するTFTだけ図示している。)が形成されている。 Further, FIG. 22 (B) is a cross-sectional structure of the EL display device of this embodiment, the substrate 4010, a driving circuit TFT on the base film 4021 (however, a combination of n-channel type TFT and a p-channel TFT here was illustrates a CMOS circuit.) 4022 and the pixel portion for 4023 (however, here.) are formed which illustrates only a TFT for controlling the current to the EL element. これらのTFTは公知の構造(トップゲート構造またはボトムゲート構造)を用いれば良い。 These TFT may be used a known structure (top gate structure or bottom gate structure).

本願発明を用いて駆動回路用TFT4022、画素部用TFT4023が完成したら、樹脂材料でなる層間絶縁膜(平坦化膜)4026の上に画素部用TFT4023のドレインと電気的に接続する透明導電膜でなる画素電極4027を形成する。 Drive circuit using the present invention TFT4022, After completing the pixel portion for TFT4023 is a transparent conductive film electrically connected to a drain of the pixel portion for TFT4023 on the interlayer insulating film (flattening film) 4026 made of a resin material forming a pixel electrode 4027 made. 透明導電膜としては、酸化インジウムと酸化スズとの化合物(ITOと呼ばれる)または酸化インジウムと酸化亜鉛との化合物を用いることができる。 The transparent conductive film may be a compound (called ITO) or a compound of indium oxide and zinc indium oxide and tin oxide. そして、画素電極4027を形成したら、絶縁膜4028を形成し、画素電極4027上に開口部を形成する。 Then, after forming the pixel electrode 4027, the insulating film 4028 to form an opening on the pixel electrode 4027.

次に、EL層4029を形成する。 Next, an EL layer 4029. EL層4029は公知のEL材料(正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層)を自由に組み合わせて積層構造または単層構造とすれば良い。 EL layer 4029 is known EL materials (hole injection layer, a hole transport layer, light emitting layer, an electron transport layer or an electron injection layer) may be a laminate structure or a single layer structure by freely combining. どのような構造とするかは公知の技術を用いれば良い。 What a structure may be a known technique. また、EL材料には低分子系材料と高分子系(ポリマー系)材料がある。 Further, the EL material is a low molecular weight material and a high molecular (polymer) material. 低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。 When using a low molecular material used deposition method but, in the case where a polymer-based material, a spin coating method, it is possible to use a simple method such as printing method or an inkjet method.

本実施例では、シャドーマスクを用いて蒸着法によりEL層を形成する。 In this embodiment, the EL layer is formed by vapor deposition through a shadow mask. 本実施例では、白色発光層とカラーフィルタを組み合わせる方式を用いた。 In the present embodiment, a method of combining white color light emitting layer and a color filter. カラーフィルタは実施例11〜13に示したように画素電極の下層にカラーフィルタが存在している。 The color filter color filter is present in the lower layer of the pixel electrode as shown in Examples 11-13. また、画素毎に波長の異なる発光が可能な発光層(赤色発光層、緑色発光層及び青色発光層)を形成する方式があるが、その場合は、カラーフィルタは色純度を高める役割を果たしている。 Further, different emission capable emission layer wavelength for each pixel (red light emitting layer, green emitting layer and a blue light emitting layer) there is a method of forming a case, the color filter plays a role to improve the color purity . 勿論、単色発光のEL表示装置とすることもできる。 Of course, it is also possible to an EL display device of monochromatic light emission.

EL層4029を形成したら、その上に陰極4030を形成する。 After forming the EL layer 4029, forming the cathode 4030 is formed thereon. 陰極4030とEL層4029の界面に存在する水分や酸素は極力排除しておくことが望ましい。 It is desirable that moisture and oxygen existing in the interface between the cathode 4030 and the EL layer 4029 is kept removed as much as possible. 従って、真空中でEL層4029と陰極4030を連続成膜するか、EL層4029を不活性雰囲気で形成し、大気解放しないで陰極4030を形成するといった工夫が必要である。 Therefore, either continuously formed EL layer 4029 and the cathode 4030 in a vacuum to form an EL layer 4029 in an inert atmosphere, it is necessary to make such contrivance that form the cathode 4030 without exposure to the atmosphere. 本実施例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述のような成膜を可能とする。 Enabling the above-described film deposition by use of the deposition apparatus of multi-chamber system (cluster tool system) in this embodiment.

なお、本実施例では陰極4030として、LiF(フッ化リチウム)膜とAl(アルミニウム)膜の積層構造を用いる。 Incidentally, as the cathode 4030 in this embodiment, a lamination structure of a LiF (lithium fluoride) film and an Al (aluminum) film. 具体的にはEL層4029上に蒸着法で1nm厚のLiF(フッ化リチウム)膜を形成し、その上に300nm厚のアルミニウム膜を形成する。 Specifically, forms a 1nm thick LiF (lithium fluoride) film with evaporation on the EL layer 4029, to form an aluminum film of 300nm thickness is formed thereon. 勿論、公知の陰極材料であるMgAg電極を用いても良い。 Of course, it may be used MgAg electrode, a known cathode material. そして陰極4030は4031で示される領域において配線4016に接続される。 The cathode 4030 is connected to the wiring 4016 in a region indicated by 4031. 配線4016は陰極4030に所定の電圧を与えるための電源供給線であり、導電性ペースト材料4032を介してFPC4017に接続される。 Wiring 4016 is a power supply line for applying a predetermined voltage to the cathode 4030 is connected to FPC4017 through a conductive paste material 4032.

4031に示された領域において陰極4030と配線4016とを電気的に接続するために、層間絶縁膜4026及び絶縁膜4028にコンタクトホールを形成する必要がある。 To electrically connect the cathode 4030 and the wiring 4016 in the region shown in 4031, it is necessary to form a contact hole in the interlayer insulating film 4026 and the insulating film 4028. これらは層間絶縁膜4026のエッチング時(画素電極用コンタクトホールの形成時)や絶縁膜4028のエッチング時(EL層形成前の開口部の形成時)に形成しておけば良い。 These may by forming during the etching of the interlayer insulating film 4026 (pixels when forming the electrode contact hole) and during etching of the insulating film 4028 (when forming the opening portion before forming the EL layer). また、絶縁膜4028をエッチングする際に、層間絶縁膜4026まで一括でエッチングしても良い。 Further, when etching the insulating film 4028 may be etched together, the interlayer insulating film 4026. この場合、層間絶縁膜4026と絶縁膜4028が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。 In this case, if the interlayer insulating film 4026 and the insulating film 4028 are the same resin material, it is possible to make the shape of the contact holes of good.

このようにして形成されたEL素子の表面を覆って、パッシベーション膜6003、充填材6004、カバー材6000が形成される。 Covering the surface of the thus EL elements formed, a passivation film 6003, a filler 6004, a cover member 6000 is formed.

さらに、EL素子部を囲むようにして、カバー材6000と基板4010の内側にシーリング材が設けられ、さらにシーリング材7000の外側には密封材(第2のシーリング材)7001が形成される。 Furthermore, so as to surround the EL element portion, the sealing member is formed inside of the covering material 6000 and the substrate 4010, further sealing material on the outside of the sealing material 7000 (the second sealing material) 7001 is formed.

このとき、この充填材6004は、カバー材6000を接着するための接着剤としても機能する。 At this time, this filler 6004 also functions as an adhesive for bonding the covering material 6000. 充填材6004としては、PVC(ポリビニルクロライド)、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。 As the filler 6004, PVC (polyvinyl chloride), epoxy resin, silicone resin, PVB (polyvinyl butyral), or EVA (ethylene vinyl acetate). この充填材6004の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。 It is preferable to form a desiccant in the filling material 6004, since a moisture absorption can be maintained.

また、充填材6004の中にスペーサーを含有させてもよい。 It may also contain a spacer into the filling material 6004. このとき、スペーサーをBaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。 In this case, the particulate material comprising a spacer or the like BaO, may be imparted the moisture absorption in the spacers.

スペーサーを設けた場合、パッシベーション膜6003はスペーサー圧を緩和することができる。 When using spacers, the passivation film 6003 can relieve the spacer pressure. また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。 In addition to the passivation film, it may be provided such as a resin film to relieve the spacer pressure.

また、カバー材6000としては、ガラス板、アルミニウム板、ステンレス板、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。 As the covering material 6000, there can be used a glass plate, an aluminum plate, a stainless steel plate, FRP (Fiberglass-Reinforced Plastics) plate, PVF (polyvinyl fluoride) film, a Mylar film, a polyester film or an acrylic film. なお、充填材6004としてPVBやEVAを用いる場合、数十μmのアルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。 In the case of using PVB or EVA as the filler 6004, it is preferable to use a sheet of sandwiched tens μm of aluminum foil by a PVF film or a Mylar film.

また、配線4016はシーリング材7000および密封材7001と基板4010との隙間を通ってFPC4017に電気的に接続される。 The wiring 4016 is electrically connected to FPC4017 through the gap between the sealing material 7000 and sealing material 7001 and the substrate 4010. なお、ここでは配線4016について説明したが、他の配線4014、4015も同様にしてシーリング材7000および密封材7001の下を通ってFPC4017に電気的に接続される。 Note that, although described wiring 4016 is electrically connected to FPC4017 passes below the sealing member 7000 and sealing member 7001 in the other wirings 4014 and 4015 as well.

実施例1では、トップゲート型TFTの例を示したが、本実施例では、TFTの構造が逆スタガ型TFTの例を示す。 In Example 1, an example of a top gate type TFT, in this embodiment, the structure of the TFT shows an example of a reverse stagger type TFT.

ここでは、画素部における画素TFT(ダブルゲート構造)に着目して図24に説明する。 Here, a description will be given in FIG. 24 by focusing on the pixel TFT (double gate structure) in the pixel portion.

図24において、基板上にゲート電極1601、容量電極1609を覆ってゲート絶縁膜1602が設けられている。 In Figure 24, the gate electrode 1601, a gate insulating film 1602 covering the capacitor electrode 1609 is provided on the substrate. このゲート絶縁膜1602上に半導体層が設けられている。 Semiconductor layer is provided on the gate insulating film 1602. 半導体層のうち、ゲート電極の上方にはチャネル保護膜1604で保護されたチャネル形成領域が存在している。 Of the semiconductor layer, above the gate electrode are present protected channel formation regions in the channel protection film 1604. また、半導体層のうち、チャネル形成領域以外にはn型の導電性を付与する不純物が添加され、ソース領域、ドレイン領域、またはLDD領域が設けられている。 Further, in the semiconductor layer, in addition to the channel formation region is added impurity imparting n-type conductivity, a source region, a drain region or LDD region is provided. 半導体層を保護するために保護絶縁膜1605が形成されており、その保護絶縁膜上に接して赤色のカラーフィルタ1606が設けられている。 The semiconductor layer and the protective insulating film 1605 is formed to protect the red color filter 1606 is provided in contact on the protective insulating film. また、カラーフィルタ1606を覆って層間絶縁膜が設けられている。 Further, an interlayer insulating film is provided covering the color filter 1606. また、接続電極1607によって画素電極1608と画素TFTが接続されている。 Further, the pixel electrode 1608 and the pixel TFT are connected by the connection electrode 1607. また、容量電極と、ゲート絶縁膜と、容量電極上方の半導体層とで保持容量を構成している。 Further, it constitutes the capacitor electrode, a gate insulating film, a storage capacitor with the capacitor electrode above the semiconductor layer.

また、TFT上方に形成されたカラーフィルタ1606は半導体層、特にチャネル形成領域1603を光の劣化から保護する目的で形成されている。 The color filter 1606 formed on the TFT upper semiconductor layer is formed for the purpose of particular protecting a channel forming region 1603 of the deterioration of the light. また、画素電極の下方に形成されたカラーフィルタはカラー化のために形成されている。 The color filter formed under the pixel electrode is formed for colorization.

実施例1では、トップゲート型TFTでポリシリコンを活性層とした例を示したが、本実施例では、TFTの構造が逆スタガ型TFTでアモルファスシリコンを半導体層とした例を示す。 In the first embodiment, an example in which an active layer of polysilicon top gate type TFT, in this embodiment, an example in which the structure of the TFT is a semiconductor layer of amorphous silicon in the reverse stagger type TFT.

ここでは、画素部における画素TFT(シングルゲート構造)に着目して図25に説明する。 Here, a description will be given in FIG. 25 by focusing on the pixel TFT (single gate structure) in the pixel portion.

図25において、基板上にゲート電極1701を覆ってゲート絶縁膜1702が設けられている。 In Figure 25, the gate insulating film 1702 is formed to cover the gate electrode 1701 on the substrate. このゲート絶縁膜1702上に半導体層からなる活性層1703が設けられている。 Active layer 1703 is provided consisting of a semiconductor layer on the gate insulating film 1702. 半導体層上にリンがドーピングされたn型半導体層が形成され、ゲート電極の上方には、エッチングストッパー1704が形成されている。 Phosphorus n-type semiconductor layer doped is formed on the semiconductor layer, above the gate electrode, the etching stopper 1704 is formed. 半導体層を保護するために保護絶縁膜1709が形成されており、その保護絶縁膜上に接して赤色のカラーフィルタ1710が設けられている。 The semiconductor layer and the protective insulating film 1709 is formed to protect the red color filter 1710 is provided in contact on the protective insulating film. また、カラーフィルタ1710を覆って層間絶縁膜が設けられている。 Further, an interlayer insulating film is provided covering the color filter 1710. また、接続電極1711によって画素電極1712と画素TFTが接続されている。 Further, the pixel electrode 1712 and the pixel TFT are connected by the connection electrode 1711.

また、TFT上方に形成されたカラーフィルタ1710は半導体層、特にチャネル形成領域1710を光の劣化から保護する目的で形成されている。 The color filter 1710 formed on the TFT upper semiconductor layer is formed for the purpose of particular protecting a channel forming region 1710 of the deterioration of the light. また、画素電極の下方に形成されたカラーフィルタはカラー化のために形成されている。 The color filter formed under the pixel electrode is formed for colorization.

実施例1では、トップゲート型TFTとした例を示したが、本実施例では、TFTの構造がサイドウォールを有するTFT構造とした例を示す。 In the first embodiment, an example in which a top-gate type TFT, in this embodiment, an example in which the structure of the TFT is a TFT structure having a sidewall.

ここでは、画素部における画素TFT(ダブルゲート構造)に着目して図26に説明する。 Here, a description will be given in FIG. 26 by focusing on the pixel TFT (double gate structure) in the pixel portion. なお、実施例1と異なる点はTFT構造だけであるので、その他の説明は省略することとする。 Note that differs from the first embodiment since only TFT structure, the other description will be omitted.

ゲート電極はタングステンとシリサイドの積層構造で形成され、サイドウォールは異方性エッチングにより形成されている。 The gate electrode is formed in a stacked structure of a tungsten silicide, the sidewall is formed by anisotropic etching.

また、画素TFT上方に形成されたカラーフィルタ1800は半導体層、特にチャネル形成領域を光の劣化から保護する目的で形成されている。 The color filter 1800 is formed above the pixel TFT semiconductor layer are formed in order to particularly protect the channel formation region from a deterioration of the light. また、画素電極の下方に形成されたカラーフィルタはカラー化のために形成されている。 The color filter formed under the pixel electrode is formed for colorization.

本願発明を実施して形成されたCMOS回路や画素部は様々な電気光学装置(アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ELディスプレイ、アクティブマトリクス型ECディスプレイ)に用いることができる。 CMOS circuit and the pixel portion formed by implementing the present invention can be used various electro-optical devices (active matrix type liquid crystal display, active matrix EL display, active matrix type EC display). 即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。 That is, the present invention can be applied to all electronic devices that incorporate a display unit these electro-optical devices.

その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター(リア型またはフロント型)、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。 As such electronic equipment, a video camera, a digital camera, a projector (rear type or front type), a head-mounted display (goggle type display), a car navigation system, a car stereo, a personal computer, a portable information terminal (mobile computer, mobile phone an electronic book, or the like), and the like. それらの一例を図27及び図28に示す。 Examples of these are shown in FIGS. 27 and 28.

図27(A)はパーソナルコンピュータであり、本体2001、画像入力部2002、表示部2003、キーボード2004等を含む。 Figure 27 (A) shows a personal computer including a main body 2001, an image input unit 2002, a display portion 2003, a keyboard 2004 and the like. 本発明を画像入力部2002、表示部2003やその他の信号制御回路に適用することができる。 It is possible to apply the present invention an image input unit 2002, a display portion 2003 and other signal control circuits.

図27(B)はビデオカメラであり、本体2101、表示部2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106等を含む。 Figure 27 (B) shows a video camera which includes a main body 2101, a display portion 2102, an audio input portion 2103, operation switches 2104, a battery 2105, an image receiving portion 2106 and the like. 本発明を表示部2102やその他の信号制御回路に適用することができる。 It is possible to apply the present invention to the display portion 2102 and other signal control circuits.

図27(C)はモバイルコンピュータ(モービルコンピュータ)であり、本体2201、カメラ部2202、受像部2203、操作スイッチ2204、表示部2205等を含む。 Figure 27 (C) is a mobile computer, containing a main body 2201, a camera portion 2202, an image receiving portion 2203, operation switches 2204, a display portion 2205 and the like. 本発明は表示部2205やその他の信号制御回路に適用できる。 The present invention can be applied to the display portion 2205 and other signal control circuits.

図27(D)は頭部取り付け型のELディスプレイの一部(右片側)であり、本体2301、信号ケーブル2302、頭部固定バンド2303、表示部2304、光学系2305、表示装置2306等を含む。 Figure 27 (D) is part of the EL display of head-mounted (right side), containing a main body 2301, signal cables 2302, a head fixing band 2303, a display portion 2304, an optical system 2305, a display device 2306, etc. . 本願発明は表示装置2306に用いることができる。 The present invention can be applied to the display device 2306.

図27(E)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体2401、表示部2402、スピーカ部2403、記録媒体2404、操作スイッチ2405等を含む。 Figure 27 (E) is a recording medium (hereinafter, referred to as a recording medium) which records a program a player using a main body 2401, a display portion 2402, speaker portions 2403, a recording medium 2404, and operation switches 2405 and the like. なお、このプレーヤーは記録媒体としてDVD(Digtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。 The player uses DVD (Digtial Versatile Disc) as a recording medium, a CD and the like, it is possible to perform music appreciation, film appreciation, games and the Internet. 本発明は表示部2402やその他の信号制御回路に適用することができる。 The present invention can be applied to the display portion 2402 and other signal control circuits.

図27(F)はデジタルカメラであり、本体2501、表示部2502、接眼部2503、操作スイッチ2504、受像部(図示しない)等を含む。 Figure 27 (F) is a digital camera including a main body 2501, a display portion 2502, an eyepiece portion 2503, operation switches 2504, an image receiving portion (not shown) or the like. 本願発明を表示部2502やその他の信号制御回路に適用することができる。 It can be applied to the present invention to the display portion 2502 and other signal control circuits.

図28(A)は携帯電話であり、本体2901、音声出力部2902、音声入力部2903、表示部2904、操作スイッチ2905、アンテナ2906等を含む。 Figure 28 (A) shows a cellular phone including a main body 2901, an audio output portion 2902, an audio input portion 2903, a display portion 2904, operation switches 2905, an antenna 2906 and the like. 本願発明を音声出力部2902、音声入力部2903、表示部2904やその他の信号制御回路に適用することができる。 Voice output section 2902 present invention, an audio input portion 2903, can be applied to the display portion 2904 and other signal control circuits.

図28(B)は携帯書籍(電子書籍)であり、本体3001、表示部3002、3003、記憶媒体3004、操作スイッチ3005、アンテナ3006等を含む。 Figure 28 (B) shows a portable book (electronic book) including a main body 3001, a display portion 3002 and 3003, a storage medium 3004, operation switches 3005, an antenna 3006, and the like. 本発明は表示部3002、3003やその他の信号回路に適用することができる。 The present invention can be applied to the display section 3002 and 3003 and other signal circuits.

図28(C)はディスプレイであり、本体3101、支持台3102、表示部3103等を含む。 Figure 28 (C) is a display which includes a main body 3101, a support base 3102, a display portion 3103, and the like. 本発明は表示部3103に適用することができる。 The present invention can be applied to the display portion 3103. 本発明のディスプレイは特に大画面化した場合において有利であり、対角10インチ以上(特に30インチ以上)のディスプレイには有利である。 Display of the present invention is advantageous in particularly when large size screen roughened, the display of a 10 inch diagonal or larger (in particular 30 inches or more) is advantageous.

以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。 As described above, the applicable range of the present invention can be applied to very wide, the electronic devices in all fields. また、本実施例の電子機器は実施例1〜17のどのような組み合わせからなる構成を用いても実現することができる。 The electronic device of this embodiment can be realized by using a combination of constitutions in Example 1-17 throat.

アクティブマトリクス基板の作製工程を示す図。 Figure showing a manufacturing process of an active matrix substrate. (実施例1) (Example 1) アクティブマトリクス基板を示す図。 Diagram showing the active matrix substrate. (実施例1) (Example 1) アクティブマトリクス基板の作製工程を示す図。 Figure showing a manufacturing process of an active matrix substrate. (実施例1) (Example 1) 画素部の構造の一例を示す図。 It illustrates an example of a structure of the pixel portion. (実施例1) (Example 1) 画素部の構造の一例を示す図。 It illustrates an example of a structure of the pixel portion. (実施例2) (Example 2) カラーフィルタの配置例を示す図。 It shows an example of the arrangement of color filters. カラーフィルタの配置例を示す図。 It shows an example of the arrangement of color filters. アクティブマトリクス基板の作製工程を示す図。 Figure showing a manufacturing process of an active matrix substrate. (実施例3) (Example 3) アクティブマトリクス基板の作製工程を示す図。 Figure showing a manufacturing process of an active matrix substrate. (実施例4) (Example 4) AM−LCDの作製工程を示す図。 It shows a manufacturing process of AM-LCD. (実施例4) (Example 4) アクティブマトリクス基板の断面構造の一例を示す図。 Diagram illustrating an example of sectional structure of an active matrix substrate. (実施例5) (Example 5) アクティブマトリクス基板の作製工程を示す図。 Figure showing a manufacturing process of an active matrix substrate. (実施例6) (Example 6) アクティブマトリクス基板の構造を示す図。 It shows the structure of an active matrix substrate. (実施例6) (Example 6) アクティブマトリクス基板の構造を示す図。 It shows the structure of an active matrix substrate. (実施例6) (Example 6) アクティブマトリクス型液晶表示装置の断面構造図。 Sectional view of an active matrix type liquid crystal display device. (実施例7) (Example 7) アクティブマトリクス型液晶表示装置の断面構造図。 Sectional view of an active matrix type liquid crystal display device. (実施例8) (Example 8) アクティブマトリクス型液晶表示装置の断面構造図。 Sectional view of an active matrix type liquid crystal display device. (実施例9) (Example 9) AM−LCDの外観を示す図。 It shows the external appearance of AM-LCD. (実施例10) (Example 10) アクティブマトリクス型EL表示装置の構成を示す図。 It shows the structure of an active matrix type EL display device. アクティブマトリクス型EL表示装置の構成を示す図。 It shows the structure of an active matrix type EL display device. アクティブマトリクス型EL表示装置の構成を示す図。 It shows the structure of an active matrix type EL display device. アクティブマトリクス型EL表示装置の外観を示す図。 View showing an appearance of an active matrix type EL display device. 非単結晶珪素膜に対する光の吸収率を示す図。 Show an absorption of light with respect to the non-single-crystal silicon film. アクティブマトリクス基板を示す図。 Diagram showing the active matrix substrate. アクティブマトリクス基板を示す図。 Diagram showing the active matrix substrate. アクティブマトリクス基板を示す図。 Diagram showing the active matrix substrate. 電子機器の一例を示す図。 Diagram illustrating an example of an electronic device. 電子機器の一例を示す図。 Diagram illustrating an example of an electronic device.

Claims (30)

  1. 画素部に設けた画素TFTと、該画素部の周辺にpチャネル型TFTとnチャネル型TFTとを設けた駆動回路とを同一の基板上に有する半導体装置において、 A pixel TFT provided in the pixel portion, in the semiconductor device having the same substrate and a driving circuit having a p-channel TFT and n-channel type TFT in the periphery of the pixel portion,
    前記駆動回路のpチャネル型TFT、前記駆動回路のnチャネル型TFT、及び前記画素部の画素TFTは、ゲート絶縁膜上に接して形成されたカラーフィルタと、前記カラーフィルタ上に接して有機絶縁物材料からなる層間絶縁膜とを有していることを特徴とする半導体装置。 p-channel type TFT of the driving circuit, n-channel type TFT, and a pixel TFT of the pixel portion of the driving circuit, a color filter formed over and in contact with the gate insulating film, an organic insulating contact on the color filter wherein a having an interlayer insulating film made from the object material.
  2. 画素部に設けた画素TFTと、該画素部の周辺にpチャネル型TFTとnチャネル型TFTとを設けた駆動回路とを同一の基板上に有する半導体装置において、 A pixel TFT provided in the pixel portion, in the semiconductor device having the same substrate and a driving circuit having a p-channel TFT and n-channel type TFT in the periphery of the pixel portion,
    前記駆動回路のpチャネル型TFT、前記駆動回路のnチャネル型TFT、及び前記画素部の画素TFTは、ゲート電極の上方に設けた無機絶縁物材料から成る保護絶縁膜と、該絶縁膜上に接して形成されたカラーフィルタと、前記カラーフィルタ上に接して有機絶縁物材料からなる層間絶縁膜とを有していることを特徴とする半導体装置。 p-channel type TFT of the driving circuit, n-channel type TFT of the driving circuit, and a pixel TFT of the pixel portion, a protective insulating film made of an inorganic insulating material provided above the gate electrode, on the insulating film wherein a having a color filter formed in contact, an interlayer insulating film made of an organic insulating material in contact on the color filter.
  3. 画素部に設けた画素TFTと、該画素部の周辺にpチャネル型TFTとnチャネル型TFTとを設けた駆動回路とを同一の基板上に有する半導体装置において、 A pixel TFT provided in the pixel portion, in the semiconductor device having the same substrate and a driving circuit having a p-channel TFT and n-channel type TFT in the periphery of the pixel portion,
    前記駆動回路のpチャネル型TFT、前記駆動回路のnチャネル型TFT、及び前記画素TFTは、ゲート電極の上方に設けた無機絶縁物材料から成る保護絶縁膜と、該絶縁膜上に接して形成されたカラーフィルタとを有し、 Forming the driving circuit of the p-channel type TFT, n-channel type TFT of the driving circuit, and the pixel TFT, a protective insulating film made of an inorganic insulating material provided over the gate electrode, in contact with the insulating film have been and a color filter,
    前記画素部に設けた画素電極は、前記カラーフィルタ上に接して形成され、少なくとも前記保護絶縁膜と前記カラーフィルタとに設けられた開孔を介して形成された、前記画素TFTに接続する導電性金属配線と接続していることを特徴とする半導体装置。 Pixel electrodes provided in the pixel portion is formed in contact on the color filter, which is formed through an opening provided in at least the protective insulating film and the color filter, conductive to be connected to the pixel TFT wherein a connecting and sex metal wires.
  4. 請求項2乃至3のいずれか一において、前記駆動回路のpチャネル型TFT及びnチャネル型TFTのゲート電極の上方に設けられたカラーフィルタは、赤に着色された着色膜であることを特徴とする半導体装置。 In any one of claims 2 to 3, a color filter provided above the gate electrode of the p-channel TFT and n-channel TFT of the driving circuit, and characterized in that it is a colored film which is colored in red semiconductor device.
  5. 請求項2乃至4のいずれか一において、前記画素TFTのゲート電極の上方に設けられたカラーフィルタは、赤に着色された着色膜であることを特徴とする半導体装置。 In any one of claims 2 to 4, the color filter provided above the gate electrode of the pixel TFT, a semiconductor device which is a colored film which is colored red.
  6. 請求項1、請求項2または請求項4において、前記画素部に設けた画素電極は、前記層間絶縁膜上に形成され、少なくとも前記保護絶縁膜と前記層間絶縁膜とに設けられた開孔を介して形成された、前記画素TFTに接続する導電性金属配線と接続していることを特徴とする半導体装置。 Claim 1, in claim 2 or claim 4, a pixel electrode provided in the pixel portion is formed on the interlayer insulating film, an opening provided in said interlayer insulating film and at least the insulation layer the semiconductor device according to claim via formed, that is connected to the conductive metal wiring connected to the pixel TFT.
  7. 請求項1乃至6のいずれか一において、前記画素部に設けた画素電極は光透過性を有していることを特徴とする半導体装置。 In any one of claims 1 to 6, a pixel electrode provided on the pixel portion and wherein a has a light transmission property.
  8. 請求項1乃至7のいずれか一において、前記駆動回路のpチャネル型TFTは、少なくとも、アナログスイッチとして使用されていることを特徴とする半導体装置。 In any one of claims 1 to 7, p-channel TFT of the driving circuit, at least, a semiconductor device characterized by being used as an analog switch.
  9. 請求項1乃至8のいずれか一において、前記画素TFTと、前記駆動回路のpチャネル型TFTとnチャネル型TFTとのゲート電極は耐熱性導電性材料から形成され、前記駆動回路から延在し、該ゲート電極に接続するゲート配線は低抵抗導電性材料から形成されることを特徴とする半導体装置。 In any one of claims 1 to 8, and the pixel TFT, the gate electrode of the p-channel TFT and n-channel TFT of the driver circuit is formed of a heat resistant conductive material, extending from the drive circuit , wherein a gate wiring connected to the gate electrode is formed from a low resistance conductive material.
  10. 請求項9において、前記耐熱性導電性材料は、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)から選ばれた元素、または前記元素を成分とする化合物、または前記元素を組み合わせた化合物、または前記元素を成分とする窒化物、前記元素を成分とするシリサイド、であることを特徴とする半導体装置。 According to claim 9, wherein the heat-resistant conductive material, tantalum (Ta), titanium (Ti), molybdenum (Mo), tungsten (W) from the selected element or compound and the elemental components, or the element wherein a the combined compounds, or nitride of the above elements as a component, a silicide, whose components the element.
  11. 請求項1乃至10のいずれか一項において、前記ゲート電極のテーパー部の角度は5〜45°であることを特徴とする半導体装置。 Wherein a in any one of claims 1 to 10, the angle of the tapered portion of the gate electrode is 5 to 45 °.
  12. 請求項1乃至11のいずれか一において、半導体装置は液晶表示装置であることを特徴とする半導体装置。 In any one of claims 1 to 11, wherein a semiconductor device is a liquid crystal display device.
  13. 請求項1乃至請求項12のいずれか一において、前記半導体装置は、パーソナルコンピュータ、ビデオカメラ、携帯型情報端末、デジタルカメラ、デジタルビデオディスクプレーヤー、または電子遊技機器であることを特徴とする半導体装置。 In any one of claims 1 to 12, wherein the semiconductor device may be a personal computer, a video camera, a portable information terminal, and wherein a digital camera, a digital video disk player or electronic gaming device, .
  14. 画素部に設けた画素TFTと、該画素部の周辺にpチャネル型TFTとnチャネル型TFTとを設けた駆動回路とを同一の基板上に有する半導体装置において、 A pixel TFT provided in the pixel portion, in the semiconductor device having the same substrate and a driving circuit having a p-channel TFT and n-channel type TFT in the periphery of the pixel portion,
    前記駆動回路のpチャネル型TFT、前記駆動回路のnチャネル型TFT、及び前記画素部の画素TFTは、ゲート電極の上方に設けた無機絶縁物材料から成る保護絶縁膜と、該絶縁膜上に接して形成されたカラーフィルタと、前記カラーフィルタ上に接して有機絶縁物材料からなる層間絶縁膜とを有し、 p-channel type TFT of the driving circuit, n-channel type TFT of the driving circuit, and a pixel TFT of the pixel portion, a protective insulating film made of an inorganic insulating material provided above the gate electrode, on the insulating film a color filter formed in contact, and an interlayer insulating film made of an organic insulating material in contact on the color filter,
    前記画素部の画素TFTは、前記層間絶縁膜上に画素電極を有し、前記画素電極を陽極とするEL素子が接続していることを特徴とする半導体装置。 Pixel TFT of the pixel portion has a pixel electrode on the interlayer insulating film, a semiconductor device characterized by EL elements of the pixel electrode and the anode is connected.
  15. 請求項14において、前記画素部に設けた画素電極は、前記層間絶縁膜上に形成され、少なくとも前記保護絶縁膜と前記層間絶縁膜とに設けられた開孔を介して形成された、前記画素TFTに接続する導電性金属配線と接続していることを特徴とする半導体装置。 In claim 14, the pixel electrode provided on the pixel portion, the formed on the interlayer insulating film, which is formed through an opening provided in the at least the insulation layer the interlayer insulating film, the pixel wherein a connecting conductive metal wiring connected for the TFT.
  16. 画素部に設けた画素TFTと、該画素部の周辺にpチャネル型TFTとnチャネル型TFTとを設けた駆動回路とを同一の基板上に有する半導体装置において、 A pixel TFT provided in the pixel portion, in the semiconductor device having the same substrate and a driving circuit having a p-channel TFT and n-channel type TFT in the periphery of the pixel portion,
    前記駆動回路のpチャネル型TFT、前記駆動回路のnチャネル型TFT、及び前記画素TFTは、ゲート電極の上方に設けた無機絶縁物材料から成る保護絶縁膜と、該絶縁膜上に接して形成されたカラーフィルタとを有し、 Forming the driving circuit of the p-channel type TFT, n-channel type TFT of the driving circuit, and the pixel TFT, a protective insulating film made of an inorganic insulating material provided over the gate electrode, in contact with the insulating film have been and a color filter,
    前記画素部に設けた画素電極は、前記カラーフィルタ上に接して形成され、少なくとも前記保護絶縁膜と前記カラーフィルタとに設けられた開孔を介して形成された、前記画素TFTに接続する導電性金属配線と接続され、且つ、前記画素電極を陽極とするEL素子が接続していることを特徴とする半導体装置。 Pixel electrodes provided in the pixel portion is formed in contact on the color filter, which is formed through an opening provided in at least the protective insulating film and the color filter, conductive to be connected to the pixel TFT It is connected to the sexual metal wiring, and a semiconductor device characterized by EL elements of the pixel electrode and the anode is connected.
  17. 請求項14乃至16のいずれか一において、前記駆動回路のpチャネル型TFT及びnチャネル型TFTのゲート電極の上方に設けられたカラーフィルタは、赤に着色された着色膜であることを特徴とする半導体装置。 In any one of claims 14 to 16, a color filter provided above the gate electrode of the p-channel TFT and n-channel TFT of the driving circuit, and characterized in that it is a colored film which is colored in red semiconductor device.
  18. 請求項14乃至17のいずれか一において、前記画素TFTのゲート電極の上方に設けられたカラーフィルタは、赤に着色された着色膜であることを特徴とする半導体装置。 In any one of claims 14 to 17, a color filter provided above the gate electrode of the pixel TFT, a semiconductor device which is a colored film which is colored red.
  19. 請求項14乃至18のいずれか一において、前記EL素子から発した光は前記基板を透過して放射されることを特徴とする半導体装置。 In any one of claims 14 to 18, wherein a light emitted from the EL element is emitted through the said substrate.
  20. 請求項14乃至19のいずれか一において、半導体装置はEL表示装置であることを特徴とする半導体装置。 In any one of claims 14 to 19, wherein a semiconductor device is an EL display device.
  21. 請求項14乃至請求項20のいずれか一において、前記半導体装置は、パーソナルコンピュータ、ビデオカメラ、携帯型情報端末、デジタルカメラ、デジタルビデオディスクプレーヤー、電子遊技機器であることを特徴とする半導体装置。 In any one of claims 14 to 20, wherein the semiconductor device may be a personal computer, a video camera, a portable information terminal, a digital camera, a digital video disk player, and wherein a is an electronic amusement devices.
  22. 画素部に設けた画素TFTと、該画素部の周辺にpチャネル型TFTとnチャネル型TFTとを設けた駆動回路とを同一の基板上に有する半導体装置の作製方法において、 A pixel TFT provided in the pixel portion, in the method for manufacturing a semiconductor device having a drive circuit provided with a p-channel TFT and n-channel type TFT in the periphery of the pixel portion on the same substrate,
    前記基板に密接して下地膜を形成する工程と、 Forming a base film in close contact with the substrate,
    前記下地膜上に複数の島状半導体層を形成する工程と、 Forming a plurality of island-like semiconductor layer on the underlayer,
    前記島状半導体層の選択された領域に、前記駆動回路のnチャネル型TFTのゲート電極と一部が重なるLDD領域を形成する低濃度n型不純物領域を形成する工程と、 Selected regions of the island-shaped semiconductor layer, and forming a low-concentration n-type impurity region for forming an LDD region part and the gate electrode overlaps the n-channel type TFT of the driving circuit,
    前記島状半導体層の選択された領域に、前記画素TFTとのLDD領域を形成する低濃度n型不純物領域を形成する工程と、 Selected regions of the island-shaped semiconductor layer, and forming a low-concentration n-type impurity region forming the LDD region of the pixel TFT,
    前記島状半導体層の選択された領域に、前記駆動回路のnチャネル型TFTと前記画素TFTとにソース領域またはドレイン領域を形成する高濃度n型不純物領域を形成する工程と、 Selected regions of the island-shaped semiconductor layer, and forming a high-concentration n-type impurity region forming the source and drain regions and n-channel TFT and the pixel TFT of the driving circuit,
    前記島状半導体層の選択された領域に、前記駆動回路のpチャネル型TFTのソース領域またはドレイン領域を形成する高濃度p型不純物領域を形成する工程と、 Selected regions of the island-shaped semiconductor layer, and forming a high-concentration p-type impurity region for forming a source region or a drain region of the p-channel type TFT of the driving circuit,
    前記駆動回路のnチャネル型TFTと前記画素TFTとpチャネル型TFTとのゲート電極の上方に、無機絶縁物材料から成る保護絶縁膜を形成する工程と、 Above the gate electrode of an n-channel TFT of the driver circuit and the pixel TFT and the p-channel type TFT, forming a protective insulating film made of an inorganic insulating material,
    該保護絶縁膜に接してカラーフィルタを形成する工程と、前記カラーフィルタ上に有機絶縁物材料からなる層間絶縁膜を形成する工程と、 Forming a step of forming a color filter in contact with the protective insulating film, an interlayer insulating film of an organic insulating material on the color filter,
    前記画素TFTに接続する画素電極を前記層間絶縁膜上に形成する工程とを有することを特徴とする半導体装置の作製方法。 The method for manufacturing a semiconductor device characterized by a step of forming a pixel electrode connected to the pixel TFT on the interlayer insulating film.
  23. 請求項22において、前記画素電極を前記層間絶縁膜上に形成する工程は、層間絶縁膜の形成し、第1の加熱処理を行なった後、パターニングを行う第1工程と、前記第1の加熱処理よりも高い温度で第2の加熱処理を行う第2の工程と、画素電極を形成する第3の工程とを有していることを特徴とする半導体装置の作製方法。 According to claim 22, wherein the step of forming the pixel electrode on the interlayer insulating film is formed of an interlayer insulating film, after performing the first heat treatment, a first step of patterning said first heating the method for manufacturing a semiconductor device according to a second step of performing a second heat treatment at a temperature higher than the processing, characterized by having a third step of forming a pixel electrode.
  24. 請求項22または請求項23において、前記画素TFTのゲート電極の上方に設けられたカラーフィルタは、赤に着色された着色膜であることを特徴とする半導体装置の作製方法。 According to claim 22 or claim 23, a color filter provided above the gate electrode of the pixel TFT, a method for manufacturing a semiconductor device which is a colored film which is colored red.
  25. 請求項22乃至24のいずれか一において、 In any one of claims 22 to 24,
    前記画素TFTと、該画素部の周辺にpチャネル型TFTとnチャネル型TFTとのゲート電極を耐熱性導電性材料から形成する工程と、 Said pixel TFT, a step of forming a gate electrode of a p-channel TFT and n-channel type TFT in the periphery of the pixel portion from the heat-resistant conductive material,
    前記駆動回路から延在し、該ゲート電極に接続するゲート配線を低抵抗導電性材料から形成する工程とを有することを特徴とする半導体装置の作製方法。 Extending from the driving circuit, a method for manufacturing a semiconductor device characterized by a step of forming a low resistance conductive material of the gate wiring connected to the gate electrode.
  26. 請求項25において、前記耐熱性導電性材料は、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)から選ばれた元素、または前記元素を成分とする化合物、または前記元素を組み合わせた化合物、または前記元素を成分とする窒化物、前記元素を成分とするシリサイド、から形成することを特徴とする半導体装置の作製方法。 According to claim 25, wherein the heat-resistant conductive material, tantalum (Ta), titanium (Ti), molybdenum (Mo), tungsten (W) from the selected element or compound and the elemental components, or the element compounds combining, or nitride which the element as a component, a method for manufacturing a semiconductor device, and forming a silicide, whose components the element.
  27. 請求項22乃至26のいずれか一において、前記半導体装置は液晶表示装置であることを特徴とする半導体装置の作製方法。 In any one of claims 22 to 26, a method for manufacturing a semiconductor device wherein the semiconductor device is a liquid crystal display device.
  28. 請求項22乃至27のいずれか一において、画素電極を前記層間絶縁膜上に形成する工程の後、前記画素電極の上にEL層を形成する工程と、前記EL層の上に陰極を形成する工程とを有することを特徴とする半導体装置の作製方法。 In any one of claims 22 to 27, after the step of forming a pixel electrode on the interlayer insulating film, and forming an EL layer over the pixel electrode, forming the cathode on the EL layer the method for manufacturing a semiconductor device characterized by a step.
  29. 請求項28において、前記半導体装置はEL表示装置であることを特徴とする半導体装置の作製方法。 In claim 28, a method for manufacturing a semiconductor device wherein the semiconductor device is an EL display device.
  30. 請求項22乃至請求項29のいずれか一において、前記半導体装置は、パーソナルコンピュータ、ビデオカメラ、携帯型情報端末、デジタルカメラ、デジタルビデオディスクプレーヤー、電子遊技機器であることを特徴とする半導体装置の作製方法。 In any one of claims 22 to claim 29, wherein the semiconductor device may be a personal computer, a video camera, a portable information terminal, a digital camera, a digital video disc player, wherein a is an electronic plaything manufacturing method.
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