JP2006120175A - Semiconductor integrated circuit device - Google Patents

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JP2006120175A
JP2006120175A JP2005358344A JP2005358344A JP2006120175A JP 2006120175 A JP2006120175 A JP 2006120175A JP 2005358344 A JP2005358344 A JP 2005358344A JP 2005358344 A JP2005358344 A JP 2005358344A JP 2006120175 A JP2006120175 A JP 2006120175A
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JP2005358344A
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Japanese (ja)
Inventor
Hiroyuki Mizuno
弘之 水野
Original Assignee
Renesas Technology Corp
株式会社ルネサステクノロジ
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Abstract

PROBLEM TO BE SOLVED: To control an operating state of a circuit block so as not to exceed a predetermined allowed value of power consumption of a semiconductor integrated circuit device.
SOLUTION: In the semiconductor integrated circuit device, a plurality of circuit blocks, a first bus and a second bus are provided. Then, data are exchanged between the plurality of circuit blocks by the first bus and communication for power control to the plurality of circuit blocks is performed by the second bus. Thus, area required for wiring in the semiconductor integrated circuit device is reduced by properly using the first bus and the second bus and thereby, the semiconductor integrated circuit device excellent in scalability is provided.
COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、本発明は半導体集積回路装置に係わり、特に高速・低電力動作特性の優れた半導体集積回路装置に関する。 The present invention, the present invention relates to a semiconductor integrated circuit device, and more excellent semiconductor integrated circuit device, especially high-speed and low-power operation characteristics.

「デザイン・チャレンジズ・オブ・テクロノジー・スケーリング アイ・イー・イー・イー・マイクロ, vol.19 no.4 pp.23-29,1999(妊esign Challenges of Technology Scaling IEEE MICRO vol.19 no. 4 pp.23-29,1999)」(以下、文献1と記す)に記載されているように、マイクロプロセッサ等のチップの消費電力は年々増加しており、2000年には100Wを超えるものも多く市販されると予想されている。 "Design Challenge's Of Tekuronoji over scaling Ai Yee Yee Yee micro, vol.19 no.4 pp.23-29,1999 (pregnant esign Challenges of Technology Scaling IEEE MICRO vol.19 no. 4 pp .23-29,1999) "(hereinafter, as described in referred to as Document 1), the power consumption of the chip, such as a microprocessor has been increasing year by year, many commercially available in excess of 100W in 2000 It is expected to be.

また、同じく文献1に記載されているように、消費電力のうちでリーク電流による電力消費も製造プロセスの微細化にともなって指数関数的に増加している。 Also as also described in the literature 1, it increases exponentially also with the miniaturization of the manufacturing process the power consumption due to leakage current of the power consumption. 特にサブスレッショルドリーク電流の増加が顕著である。 In particular an increase in the sub-threshold leak current is remarkable. また、サブスレッシュドリーク電流の他にも、「アイデンティファイング・ディフェクツ・イン・ディープサブミクロン・CMOS・ICs アイ・イー・イー・イー・スペクトラム,pp.66-71 September, 1996(祢dentifying defects in deep-submicron CMOSICs IEEE Spectrum pp.66-71, September, 1996)」(以下、文献2と記す)に記載されているように、製造プロセスの微細化にともなってゲートリーク電流やGIDL(Gate-Induced Drain Leakage)電流等の接合リーク電流も増大している。 In addition, the sub-threshold de leak in addition to the current, "the identify Brewing Difekutsu-in-deep sub-micron · CMOS · ICs Ai Yee Yee Yee spectrum, pp.66-71 September, 1996 (祢 dentifying defects in deep-submicron CMOSICs IEEE Spectrum pp.66-71, September, 1996) "(hereinafter, as described in referred to as Document 2), the gate leakage current and GIDL with the miniaturization of the manufacturing process (GATE- Induced Drain, leakage) junction leakage current of the current and the like is also increased.

上記動作時電力の中で負荷の充放電による電力Pacは、文献1で記載されているように、(動作周波数f)×(負荷容量C)×(電源電圧V)×(電源電圧V)に比例するため、従来は電源電圧を低電圧化して対処している(以下、従来例1と記す)。 Power Pac due to charging and discharging of the load in the operating power, as described in the literature 1, the (operating frequency f) × (load capacitance C) × (power supply voltage V) × (power supply voltage V) for proportional, conventionally it has addressed the power supply voltage lower voltage (hereinafter, referred to as conventional example 1).
また、サブスレッショルドリーク電流による電力消費Pslは、「サブスレッショルドカレント・リダクション・サーキッツ・フォー・マルチギガビット・DRAMs シンポジウム・オン・ブイエルエスアイ・サーキッツ・ダイジェスト・オブ・テクニカル・ペーパーズ,pp.45-46, May 1993(粘ubthreshold-CurrentReduction Circuits for Multi-Gigabit DRAMs Symposium on VLSI Circuits Digest of Technical Papers, pp. 45-46, May 1993)」(以下、文献3と記す)で記載されているように、電源ラインと回路との間に電源スイッチを挿入し、回路が待機中にその電源スイッチをオフ状態にし、待機時のサブスレッショルドリーク電流による電力消費を削減する電源スイッチ方式が提案されている(以下、従来例2と記す)。 In addition, the power consumption Psl by the sub-threshold leakage current, "sub-threshold current reduction Circuits FOR multi-gigabit · DRAMs Symposium on buoy LSI Co Circuits Digest of Technical Papers, pp.45- 46, May 1993 (viscosity ubthreshold-CurrentReduction Circuits for Multi-Gigabit DRAMs Symposium on VLSI Circuits Digest of Technical Papers, pp. 45-46, May 1993) "as described in (hereinafter, referred to as Document 3), insert the power switch between the power supply line and the circuit, the circuit is the power switch to the off state while waiting, the power switch scheme to reduce power consumption due to the subthreshold leakage current during standby has been proposed (hereinafter , it referred to as conventional example 2).

さらにまた、「50% アクティブパワー・セービング・ウィズアウト・スピード・デグラデーション・ユージング・スタンバイ・パワー・リダクション(SPR)・サーキッツ アイ・エス・エス・シー・シー・ダイジェスト・オブ・テクニカル・ペーパーズ, pp. 318-319, 1995( 0% Active-Power Saving without Speed Degradation using Standby Power Reduction (SPR) Circuit ISSCC Digest of Technical Papers, pp. 318-319, 1995)」(以下、文献4に記す)で記載されているように、回路を構成しているMOSトランジスタの基板端子の電圧を動作時と待機時とで切り替え、MOSトランジスタのしきい値電圧を動作時と待機時とで切り替え、サブスレッショルドリーク電流を待機時に削減する基板バイアス制御方式が提案されている(以下、従来例3と記す)。 In addition, "50% active power-saving with out-speed degradation, Yujingu standby power reduction (SPR) · Circuits eye S. S. Sea Sea Digest of Technical Papers, pp. 318-319, described in 1995 (0% Active-Power Saving without Speed ​​Degradation using Standby Power Reduction (SPR) Circuit ISSCC Digest of Technical Papers, pp. 318-319, 1995) "(hereinafter referred to in the literature 4) as switches the voltage of the substrate terminal of the MOS transistor constituting the circuit between standby and during operation, the switching threshold voltage of the MOS transistors in the standby and during operation, the sub-threshold leakage current bias control method for reducing the standby has been proposed (hereinafter, referred to as prior art 3).

さらに、上記ゲートリーク電流による電力消費Pglは、「サプレッション・オブ・スタンバイ・トンネル・カレント・イン・ウルトラシン・ゲート・オキサイド・MOSFETs・バイ・デュアル・オキサイド・シックネス・MTCMOS(DOT−MTCMOS) エクステンディット・アブストラクト・オブ・ザ・1999・インターナショナル・コンファレンス・オン・ソリッド・ステート・デバイシーズ・アンド・マテリアルズ,pp. 264-265, 1999(粘uppression ofStand-by Tunnel Current in Ultra-Thin Gate Oxide MOSFETs by Dual Oxide Thickness MTCMOS (DOT-MTCMOS) Extended Abstract of the 1999 International Conference on Solid State Devices and Materials, pp. 264-265, 1999)」(以下、文献5と記す)に記載されているように、薄い酸化膜のMOSトランジスタで構成されている回路と、電源ライン Furthermore, the power consumption Pgl by the gate leakage current, "suppression Of standby tunnel current in Ultra Thin Gate Oxide MOSFETs, by dual-Oxide sickness · MTCMOS (DOT-MTCMOS) TownePlace Abstracts of The 1999 International Conference on solid state Debaishizu-and-Materials, pp. 264-265, 1999 (viscosity uppression ofStand-by Tunnel Current in Ultra-Thin Gate Oxide MOSFETs by Dual oxide Thickness MTCMOS (DOT-MTCMOS) Extended Abstract of the 1999 International Conference on Solid State Devices and Materials, pp. 264-265, 1999) "(hereinafter, as described in referred to as Document 5), a thin oxide film a circuit configured with MOS transistors, the power supply line 間に厚い酸化膜のPMOSトランジスタを挿入し、回路が待機中にその電源スイッチをオフ状態にして、待機時のゲートリーク電流による電力消費を削減する方式が提案されている(以下、従来例4と記す)。 Insert the PMOS transistor of the thick oxide film between, circuit with its power switch to the OFF state to the waiting mode to reduce power consumption due to the gate leakage current during standby has been proposed (hereinafter, conventional 4 and referred to).

チップレベルの消費電力を管理する一方法が特開平8−152945号公報に開示されている。 One method of managing power consumption of a chip-level is disclosed in Japanese Patent Laid-Open No. 8-152945. 本公知例で開示されている方法は以下の通りである。 The method disclosed in this known example is as follows. 各機能ブロックはその負荷状況から必要な電力を電力管理装置に要求し、電力管理装置は各機能ブロックからの要求電力を集計してその総和を求める。 Each function block requests the necessary power from the load situation in the power management device, the power management apparatus obtains the sum by summing the required power from each functional block. 総和が供給可能な電力値以内であれば要求された電力を出力し、総和が供給可能な電力値を超える場合には機能クロックのクロック周波数、電源電圧を制御して、総和が供給可能な電力値を超えないようにする。 Outputs the sum is requested it within available power value supply power, the clock frequency of the function clock when the sum exceeds the available power values ​​supplied, and controls the power supply voltage, the sum of the power available so as not to exceed the value. しかしながら、本公知例の方法では上記した増大傾向にある待機時電流については考慮されていない。 However, no consideration is given standby current in the method of this known example tends to increase as described above. また、電力管理装置は機能ブロックの動作を禁止することはできないので、従来例の方法によって集積できる回路の範囲は限られたものであった。 Further, since the power management unit can not prohibit the operation of the functional blocks, the range of the circuit can be integrated by the method of conventional example was limited. また、電力管理装置は機能ブロックのクロック周波数、電源電圧を制御する際に、その制御自体による電力消費を考慮されていない。 The power management apparatus in controlling the clock frequency, supply voltage of the functional blocks are not taken into account the power consumption by the control itself. このため、従来例の方法によって制御できるチップの電力は限られたものであった。 Therefore, the power of the chip can be controlled by the method of conventional example was limited.

特開平8−152945号公報 JP-8-152945 discloses

チップに要求される機能の増加にともない、チップに集積されるMOSトランジスタの数や動作周波数も年々増加している。 With an increase in the required functions to the chip, is increasing year by year number and the operating frequency of the MOS transistors are integrated on the chip. これにともない負荷の充放電による電力Pacも増加している。 Power Pac due to charging and discharging of the load due to this has also increased. この電力Pacを従来例1の方法により削減する場合、電力Pacの増加トレンドに対して完全に対応することができない。 When reducing the power Pac according to the method of Conventional Example 1 can not be fully compatible with increasing trends in power Pac. なぜなら、一般に、低電圧化すればPacを低減できるが、そのときにチップの動作速度を維持あるいは向上するためには、チップを構成しているMOSトランジスタのしきい値電圧を低く設定したり、MOSトランジスタのゲート酸化膜厚を薄膜化する必要があるが、これらによってPslやPglが指数関数的に増加するからである。 This is because, in general, can be reduced Pac if lower voltage, in order to maintain or increase the operating speed of the chip that time, or set low threshold voltage of the MOS transistors constituting the chip, it is necessary to thin the gate oxide film thickness of the MOS transistor, as these by Psl and Pgl increases exponentially.

上記課題があるものの、Pacの削減には従来例1による方法が最も効果的であり、文献1に記載されているように広く用いられている。 Despite the above problems, the most effective method according to the conventional example 1 in reduction of Pac, are widely used as described in the literature 1. これにともなって、文献1や文献2に記載のようにPslやPglは年々増加している。 Along with this, Psl and Pgl as described in Document 1 and Document 2 is increasing year by year. かかるPslとPglの増加の課題に対しては、従来例2から従来例4による方法が提案されているが、これらの方法ではチップの待機時のPslやPglは削減できるが、動作時のPslやPglは削減できない。 For challenge increased according Psl and Pgl, a method from the prior art example 2 according to the conventional example 4 is proposed, in the Psl and Pgl standby chip these methods can reduce, Psl during operation and Pgl can not be reduced. したがって、サブスレッショルドリーク電流やゲートリーク電流による電力(Psl、 Pgl)が、Pacに対して無視できる量であれば、Pacが零に近くなる待機時のみPslやPglを削減すればよいために、従来例2から従来例4の方法が有効である。 Therefore, the subthreshold leakage current and the gate leakage current due to power (Psl, Pgl) is, if a negligible amount relative Pac, since it is sufficient Pac is reduced Psl and Pgl only when near becomes standby to zero, conventional methods example 2 conventional example 4 is effective. しかし、PslやPglがPacに対して無視できないほど大きい場合には、PslやPglが動作時のチップの消費電力に大きな影響を及ぼすことになり、従来例2から従来例4を用いても消費電流を削減することができない。 However, if Psl and Pgl is too large to be ignored with respect to Pac is, Psl and Pgl results in a large influence on power consumption during operation of the chip, be used from the conventional example 2 a conventional example 4 Consumption it is not possible to reduce the current.

チップの電力制約から集積できなかった量の低しきい値電圧のMOSトランジスタや薄い酸化膜のMOSトランジスタを同一チップ上に集積することができる。 It can be integrated MOS transistor of the MOS transistor and a thin oxide film with a low threshold voltage of the amount that could not be integrated from the tip of the power constraint on the same chip.

<第1の実施の形態>図1は、本発明の電力制御方式を用いたチップCHP1の概念的実施例を示す図である。 <First Embodiment> FIG 1 is a diagram showing a conceptual example of a chip CHP1 using a power control method of the present invention. CKT1〜CKTnはサブ回路、MCKTはメイン回路、CHPKNLはチップ統括電力制御部(以下、チップカーネルと呼ぶ)である。 CKT1~CKTn sub circuit, MCKT main circuit, CHPKNL the chip overall power control unit (hereinafter, referred to as chip kernel) it is. DATS1〜DATSnはデータ信号(データ線)、CTLS1〜CTLSnは電力制御信号(電力制御線)、REQS1〜REQSnはリクエスト信号(リクエスト線)、ACKS1〜ACKSnはアクノレッジ信号(アクノレッジ線)である(なお、信号と当該信号を伝達するための配線とは同じ符号であらわすものとする)。 DATS1~DATSn is a data signal (data lines), CTLS1~CTLSn power control signal (power control line), REQS1~REQSn the request signal (request line), ACKS1~ACKSn the acknowledge signal (acknowledge line) (Note that the wiring for transmitting a signal and the signal shall be represented by the same reference numerals). メイン回路MCKTは、サブ回路CKT1〜CKTnを以下に示す方式に従って使用し、データ線DATS1〜DATSnを介してデータの授受を行うことで、チップCHP1に要求される機能を実現している。 The main circuit MCKT uses according to the scheme shown the subcircuits CKT1~CKTn below, by transmitting and receiving data through the data line DATS1~DATSn, it realizes the functions required for chip CHP1. ここで、メイン回路MCKTは、電力制御されない回路であって、各サブ回路CKT1〜CKTnの使用権をもつ回路である。 Here, the main circuit MCKT is a circuit which is not power controlled, a circuit having the right to use the sub circuit CKT1~CKTn. チップCHIP1に電源投入されるとともにメイン回路MCKTはアクティブ状態となり、以下のようにサブ回路CKT1〜CKTnを起動する。 The main circuit MCKT while being powered on chip CHIP1 becomes active, it activates the subcircuit CKT1~CKTn as follows. メイン回路MCKTがサブ回路CKT1を使用する場合を例に、起動の手順を説明する。 An example in which the main circuit MCKT uses a sub-circuit CKT1, describing the start of the procedure.

チップCHIP1に電源投入された段階では、メイン回路MCKTはアクティブ状態であり、サブ回路CKT1〜CKTnは消費電力が低減されるよう制御された待機状態にある。 At the stage that is powered on chip CHIP1, main circuit MCKT is active, the sub circuit CKT1~CKTn is in a standby state of being controlled to reduce power consumption. 待機状態としては、さまざまな態様がありうる(図2に関して後述するSTB状態、SLP状態はここでいう待機状態に含まれる)。 The standby state, there may be various aspects (STB state, which will be described later with respect to FIG. 2, SLP condition is included in the standby state referred to herein). 消費電力を低減するためには、(1)サブ回路CKT1〜CKTnにクロックを供給しない、(2)電源電圧を供給しない、(3)リーク電流を抑制する等の方法がある。 To reduce power consumption, (1) does not supply a clock to the sub-circuit CKT1~CKTn, (2) does not supply the power supply voltage, there is a method such as suppressing (3) leakage current. チップの消費電力が許容範囲内に収まる限り、これらの方法を特性に応じて組み合わせて用いればよい。 As long as the power consumption of the chip is within the allowable range may be used in combination in accordance with these methods properties. 例えば、電源電圧を供給し、クロックの供給のみを停止するように制御すると、クロック供給のみを再開することで回路動作を再開できるので、回路動作を迅速に再開できる。 For example, to supply the power supply voltage, when controlled to stop only the supply of the clock, it is possible to resume the circuit operation by resuming the only clock supply can be quickly resumed circuit operation. 一方、(2)、(3)の方法を併用する場合には、(1)の方法のみを用いる場合よりもスタティックな消費電力も削減でき、より低消費電力化が可能である。 On the other hand, (2), (3) the method when used in combination are of, (1) only reduces static power consumption than the case of using the method of, it is possible to lower power consumption. 待機状態については、回路ごとに、クロックの供給のみを停止する、クロック及び電源電圧の供給を停止するといったように、その制御方法を異ならせることも可能である。 For stand-by state, for each circuit, to stop only the supply of the clock, as such to stop the supply of clock and supply voltage, it is also possible to vary the control method thereof.

メイン回路MCKTがサブ回路CKT1を使用する場合、メイン回路MCKTはチップカーネルCHPKNLにリクエスト信号REQS1により、サブ回路CKT1の使用要求を申請する。 When the main circuit MCKT uses a sub-circuit CKT1, main circuit MCKT by request signal REQS1 the chip kernel CHPKNL, apply for use request of the sub-circuit CKT1. 使用許可はチップカーネルCHPKNLによってアクノレッジ信号ACKS1によりメイン回路MCKTに通知され、またサブ回路CKT1は電力制御信号CTLS1により待機状態から通常動作可能な状態に移行する。 Use permission is notified to the main circuit MCKT by acknowledge signal ACKS1 by the chip kernel CHPKNL, also the sub-circuit CKT1 is shifted to the normal operable state from the waiting state by the power control signal CTLSl. メイン回路MCKTはサブ回路CKT1を使用し、このときのデータの授受はデータ線DATS1を介して行われる。 The main circuit MCKT uses subcircuits CKT1, transfer of data at this time is performed through the data line DATS1. アクノレッジ線ACKS1によって使用許可が得られている場合に限り、メイン回路MCKTはサブ回路CKT1を使用することができ、使用許可が得られない限り、メイン回路MCKTはサブ回路CKT1を使用することはできない。 Only if the grant by the acknowledge line ACKS1 is obtained, the main circuit MCKT can use a sub-circuit CKT1, as long as the use permission is not obtained, the main circuit MCKT can not use the sub circuit CKT1 .

チップカーネルCHPKNLは、サブ回路の使用を開始した場合に予め設定されたチップ許容電力Pmaxを超えるようであればその使用を許可できない。 Chip kernel CHPKNL can not allow its use as long as more than a preset chip allowable power Pmax when start to use subcircuit. そこで、チップカーネルCHPKNLはサブ回路使用要求に対して、電力制御線CTLS1〜CTLSnを用いて、チップの消費電力が予め設定されたチップ許容電力Pmax以下になるように各サブ回路の動作状態を制御しながら、使用要求されたサブ回路が使用できる状態にする。 Therefore, the chip to the kernel CHPKNL sub circuit use request, by using the power control line CTLS1~CTLSn, controls the operation state of each sub-circuit as the power consumption of the chip is below a preset chip allowable power Pmax while, the sub-circuits that were used request is ready to use. その後、サブ回路CKT1〜CKTnの使用許可を、アクノレッジ信号ACKS1〜ACKSnによりメイン回路MCKTに与える。 Then, giving permission to use the sub circuit CKT1~CKTn, the acknowledge signal ACKS1~ACKSn the main circuit MCKT.

なお、使用要求が許可できない場合には、アクノレッジ信号ACKSをメイン回路MCKTに与えない等により不許可をメイン回路に通知することで、メイン回路MCKTはそのサブ回路の使用を遅らせるか、別のサブ回路の使用を中止してそのサブ回路を優先使用するか判断することができる。 Incidentally, if it can not permit use request, by notifying disallow the main circuit by like which does not give acknowledge signal ACKS to the main circuit MCKT, the main circuit or MCKT delay the use of the sub-circuit, a different sub it can be determined whether to preempt the sub circuit and discontinue use of the circuit. また、チップカーネルCHPKNLは待機状態にあるサブ回路のリーク電流を低減することにより、消費電力のマージンを上げることができる。 The chip kernel CHPKNL can be increased by reducing the leakage current of the sub-circuit in the standby state, the margin of power consumption.

以下、電力制御信号CTLS1〜CTLSnを用いたサブ回路CKT1〜CKTnの電力制御方法(消費電力の異なる複数の動作状態(待機状態を含む)を作る方法をいう)の実施例を示す。 Hereinafter, an embodiment of a power control method of the sub-circuit CKT1~CKTn (plurality of operating states with different power consumption (refers to a method of making comprising the standby state)) using the power control signal CTLS1~CTLSn. さらに、チップの消費電力が、予め設定されたチップ許容電力Pmax以下になるように各サブ回路の動作状態を制御して使用要求されたサブ回路が使用できる状態にする動作状態制御方法(以下、サブ回路スケジューリングと呼ぶ)の実施例を示す。 Furthermore, the power consumption of the chip, preset chip allowable power Pmax operating state control method of the state of the sub-circuit can be used which is controlled by use request the operating state of each sub-circuit to be less than (or less, It shows an embodiment of a sub-circuit called a scheduling).

図2はサブ回路CKT1〜CKTnの電力制御方法の実施例を示している。 Figure 2 shows an embodiment of a power control method of the sub-circuit CKT1~CKTn. G1〜G3はANDゲート、MP1はPMOSトランジスタ、MN1はNMOSトランジスタ、MN2はMN1のゲート酸化膜厚tox1よりも厚いゲート酸化膜tox2を持ち、MN1のしきい値電圧(絶対値)Vth1よりも高いしきい値電圧(絶対値)Vth2であるNMOSトランジスタ、VDDとVSSはそれぞれ正側と負(グランド)側の電源線である。 G1~G3 AND gate, MP1 are PMOS transistors, MN1 is NMOS transistor, MN2 has a gate oxide film tox2 thicker than the gate oxide film thickness tox1 the MN1, the threshold voltage (absolute value) of the MN1 is higher than Vth1 threshold voltage NMOS transistor is (absolute value) Vth2, VDD and VSS are power lines, respectively positive and negative (ground) side. なお、ゲート絶縁膜の厚さは物理的な長さのみならず電気的な長さによって決定される。 The thickness of the gate insulating film is determined by the electrical length not only physical length. すなわち、MN1とMN2とを同じ絶縁膜材料で構成してその物理的な絶縁膜厚を異ならせることにより、またはMN1とMN2とで物理的な絶縁膜厚は等しいけれどもそれぞれ誘電率の異なる絶縁膜材料を用いることにより、またはMN1とMN2とで絶縁膜材料、物理的な厚さともに異ならせることにより実現することができる。 That is, the physical isolation film by varying the thickness, or MN1 and MN2 and a physical insulating film thickness, respectively the dielectric constant of different insulating films but equal to constitute the MN1 and MN2 at the same insulating material by using the material, or MN1 and MN2 and can be realized by differentiating the insulating film material, both physical thickness.

LGはサブ回路の機能を実現するための回路であり、ここではフリップフロップFFと、PMOSトランジスタMP1とNMOSトランジスタMN1からなるインバータを例示している。 LG is a circuit for realizing the function of the sub-circuit, here it illustrates a flip-flop FF, the inverter consisting of PMOS transistor MP1 and NMOS transistor MN1. また、回路LGと負側電源線の間にNMOSトランジスタMN2が接続されており、NMOSトランジスタMN2のドレインに接続された配線は仮想接地線VVSSとして回路LGの負側電源線として使用されている。 Also been NMOS transistor MN2 is connected between the circuit LG and the negative power supply line, the wiring connected to the drain of the NMOS transistor MN2 is used as a negative power supply line of the circuit LG as a virtual ground line VVSS.

電力制御信号(電力制御線)CTLSはCTLSa〜CTLScによって構成されている。 Power control signal (power control line) CTLS is constituted by CTLSa~CTLSc. 第1の電力制御信号CTLSaが'H'の場合には、NMOSトランジスタMN2はオン状態となり、回路LGに電源が供給される。 If the first power control signal CTLSa is 'H' is, NMOS transistor MN2 is turned on, the power supply to the circuit LG is supplied. また、第1の電力制御信号CTLSaが'L'の場合には、NMOSトランジスタMN2はオフ状態となり、回路LGへの給電が停止される。 In the case of the first power control signal CTLSa is 'L' is, NMOS transistor MN2 is turned off, power supply to the circuit LG is stopped. また、第2の電力制御信号CTLSbが'H'の場合には、ANDゲートG1を介してクロック信号CLKがGCLKに伝播され、回路LG内にクロックが分配される。 In the case of the second power control signal CTLSb is 'H', the clock signal CLK via the AND gate G1 is propagated to GCLK, clocks are distributed in the circuit LG. また、第2の電力制御信号CTLSbが'L'の場合には、ANDゲートG1の出力GCLKは'L'となるため、LG内のクロック分配は停止される。 In the case of the second power control signal CTLSb is 'L', since the output GCLK of the AND gate G1 becomes 'L', clock distribution in the LG is stopped.

以下、(CTLSa,CTLSb) = (H',H')の時をACT状態、(CTLSa,CTLSb) = (H',L')の時をSTB状態、(CTLSa,CTLSb) = (L',L')の時をSLP状態と呼ぶ。 Hereinafter, (CTLSa, CTLSb) = (H ', H') the ACT state when, (CTLSa, CTLSb) = (H ', L') of the STB status when, (CTLSa, CTLSb) = (L ', L ') is called when the the SLP state of.

ACT状態では、回路LGは給電されているためサブスレッショルドリーク電流やゲートリーク電流等による電力が消費され、さらに、クロックも配分されるために負荷の充放電による電力も消費する。 The ACT state, circuit LG power by the sub-threshold leak current and the gate leakage current because it is powered is consumed, further also the power consumption due to charging and discharging of the load to the clock is also distributed. 一方、STB状態では、回路LGは給電されているためサブスレッショルドリーク電流やゲートリーク電流等による電力が消費されるが、クロックが配分されないために負荷の充放電による電力は消費されない。 On the other hand, in the STB state, circuit LG although power by the sub-threshold leak current and the gate leakage current because it is powered is consumed, the power is not consumed by charging and discharging of the load in order not clock is distributed. また、SLP状態では、回路LGに給電されないためサブスレッショルドリーク電流やゲートリーク電流等による電力は消費されない。 Also, the SLP condition, the power by the sub-threshold leak current and the gate leakage current because it is not powered on circuit LG is not consumed. また、MN2のしきい値電圧vth2は高く、かつ厚い酸化膜tox2をもつため、NMOSトランジスタMN2のオフ時に大きなゲートリーク電流が流れることがなく、NMOSトランジスタMN2を介して回路LGのサブスレッショルドリーク電流が流れることもない。 The threshold voltage vth2 of MN2 is high, and since having a thick oxide film tox2, not flow a large gate leakage current when off the NMOS transistor MN2, subthreshold leakage current of the circuit LG via the NMOS transistor MN2 nor that the flow. また当然、クロックも配分されないために負荷の充放電による電力も消費されない。 The course, power is also not consumed by charging and discharging the load to clock also not allocated.

第3の電力制御信号CTLScは、LGの入力信号INと出力信号OUTに接続されたANDゲートG2およびG3に接続されている。 Third power control signals CTLSc is connected to AND gates G2 and G3 are connected to the output signal OUT and the input signal IN of LG. CTLScが'H'の場合、サブ回路CKTの外部から入力された信号INは、ANDゲートG2を介してそのまま信号GINとして回路LGに伝播され、回路LGからの出力OUTもANDゲートG3を介してそのまま出力GOUTとしてサブ回路CKTの外部に出力される。 For CTLSc is 'H', the signal IN which is input from the outside of the sub-circuit CKT via the AND gate G2 is propagated to the circuit LG as it signals GIN, even if the output OUT from the circuit LG via the AND gate G3 as it is output as an output GOUT to the outside of the sub-circuits CKT. 一方、第3の電力制御信号CTLScが'L'の場合、ANDゲートG2及びG3の出力は'L'となり、サブ回路CKTの外部から入力された信号INは回路LGに伝播されず、回路LGからの出力OUTがいかなる電圧であっても、サブ回路CKTの出力GOUTは'L'のままになる。 On the other hand, if the third power control signal CTLSc is 'L', the output of the AND gate G2 and G3 'L', and the signal IN which is input from the outside of the sub-circuit CKT is not propagated to the circuit LG, circuit LG It is the output OUT is any voltage from the output GOUT of the sub-circuit CKT will remain the 'L'.

上記のようなANDゲートG2による入力信号の伝播抑制によって、不必要な信号GINの遷移を防止できる。 By the propagation suppression of the input signal by the AND gate G2 as described above, it can prevent the transition of unwanted signal GIN. 例えば回路LGにクロックが分配されないSTB状態やSLP状態のような回路LGを使用しないときに第3の電力制御信号CTLScを'L'にすることで、不必要な遷移による電力消費を小さくできる。 For example, by the third power control signal CTLSc 'L' when the clock circuit LG does not use the circuit LG, such as STB state and SLP state not distributed, can reduce power consumption due to unnecessary transitions. また、ANDゲートG3による出力信号の固定は、例えば回路LGに給電されないSLP状態のときに信号GOUTの電圧が'H'や'L'以外の不定電圧になることを回避でき、信号GOUTを入力とする回路LGの次段回路の貫通電流等を防止できる。 The fixing of the output signal by AND gate G3, prevents the voltage of the signal GOUT becomes unstable voltage other than 'H' Ya 'L' when the SLP condition, for example not power the circuit LG, inputs the signal GOUT thereby preventing a through current such as the next-stage circuit of the circuit LG to. したがって、特に限定しないが、STB状態とSLP状態で第3の電力制御信号CTLScが'L'になるようにすれば効果的であり、その場合、第3の電力制御信号CTLScと第2の電力制御信号CTLSbとは共通化すればよい。 Therefore, although not particularly limited, if so the third power control signal CTLSc by the STB state and SLP state becomes 'L' is effective, in which case, the third power control signal CTLSc a second power it may be shared by the control signal CTLSb.

なお、図2のように電源スイッチとして高しきい値・厚酸化膜のNMOSトランジスタMN2を用いた場合、文献5のようにPMOSトランジスタを電源スイッチに用いた場合と比較して以下の効果がある。 In the case of using an NMOS transistor MN2 high threshold-thick oxide film as a power switch, as shown in FIG. 2, the effect of the following in comparison with the case of using a PMOS transistor to the power switch to the document 5 .

(1)電源スイッチがオン時には、電源インピーダンスを下げるためにオン抵抗を小さくする必要がある。 (1) When the power switch is on, it is necessary to reduce the on-resistance to reduce the power supply impedance. NMOSトランジスタは、PMOSトランジスタよりも同じゲート幅で小さなオン抵抗が得られる。 NMOS transistor is small on-resistance can be obtained even with the same gate width than the PMOS transistor.

(2)VDDが低電圧化した場合でも、NMOSトランジスタMN2のオン状態時に、NMOSトランジスタMN2のゲート電圧にVDDよりも高い電圧(VDDH)が印加できる。 (2) even if the VDD is a low voltage, when the on state of the NMOS transistor MN2, a voltage higher than VDD the gate voltage of the NMOS transistor MN2 (VDDH) can be applied. これにより、NMOSトランジスタのオン抵抗を小さくできる。 Thus, it is possible to reduce the on-resistance of the NMOS transistor. 特に、NMOSトランジスタMN2を、チップの外部とのインターフェース回路(I/O回路)で用いる厚酸化膜MOSトランジスタと同じ高耐圧MOSトランジスタで構成すれば、製造プロセスの複雑化を防ぐことができる。 In particular, the NMOS transistor MN2, be composed of the same high-voltage MOS transistor with thick oxide MOS transistors used in the interface circuit with the outside of the chip (I / O circuit), it is possible to prevent the complication of the manufacturing process. またその場合、VDDHをI/O電圧(VDDQ)と同じ電圧にすることができ、VDDHのための電圧発生回路を設ける必要がなくなる。 The case, VDDH a can be the same voltage as the I / O voltage (VDDQ), it is not necessary to provide a voltage generating circuit for VDDH. もちろん、「同じトランジスタ」という場合に製造ばらつきによる違いは許容される。 Of course, differences due to manufacturing variations in the case of "the same transistor" is acceptable.

図3は、図2で示した電力制御方法を用いた場合の、サブ回路の消費電力の例を示している。 Figure 3 shows an example of power consumption of the sub-circuit in the case of using the power control method shown in FIG. ここでは、サブ回路として、マイクロプロセッサCPUと、浮動小数点演算回路FPU、シグナルプロセッサDSP、通信回路RFを例として用いた。 Here, as a sub-circuit, using a microprocessor CPU, floating point arithmetic circuit FPU, signal processor DSP, a communication circuit RF as an example. それぞれの回路規模や回路の特性によって、ACT状態、STB状態、SLP状態の三状態によって例えば図3で示されたように消費電力が変化する。 The characteristics of each circuit size and circuit, ACT state, STB state, the power consumption as shown by the three states of the SLP condition in FIG. 3, for example to change. もちろん、ACT状態時の電力が最も大きく、その次にSTB状態の電力が大きく、SLP状態では電源が遮断されるためにほとんど電力を消費しない。 Of course, the largest power during ACT state, the next larger power of the STB state, hardly consumes electric power for the power supply is cut off in the SLP condition.

図4はACT状態、STB状態、SLP状態の三状態を含むサブ回路CKTの状態遷移図の実施例を示している。 Figure 4 shows an embodiment of a state transition diagram of the sub-circuit CKT including ACT state, STB state, three states of the SLP condition. SLP状態からSTB状態に遷移する間とSTB状態からACT状態に遷移する間に、それぞれS1とS2で示された中間状態が存在する。 During the transition from between the STB state transitions from SLP state to the STB state to the ACT state, an intermediate state indicated by each S1 and S2 are present. これらの中間状態を設けることで各状態の遷移を安定して行うことができる。 The transition of each state by providing these intermediate states can be stably performed.

例えば、SLP状態からSTB状態への遷移では回路LGへの電源供給が行われる。 For example, the power supply to the circuit LG is performed in transition from the SLP state to the STB state. 回路LGの回路規模にも依存するが、一般に回路LGに電源を投入した時には大きな突入電流が流れる。 It depends on the circuit scale of the circuit LG, but draw large inrush current when generally the power on circuit LG. この突入電流は回路LG内の負荷の充電による電流と、充電過程での貫通電流等から成っている(一般にCMOS回路は、入力ノード電圧が正側か負(グランド)側の電源電圧電位以外の電位である場合、大きな貫通電流が流れる)。 The inrush current is a current due to charging of the load in the circuit LG, CMOS circuits going on (generally from the through current of the charging process, the input node voltage is positive or negative (ground) other than the supply voltage potential of the side If the potential, through a large through current). この突入電流を特性するためには、電源の投入をゆっくりと実行する方法が効果的である。 To characterize this inrush current, a method of slowly run the power cycle is effective. 具体的にはMOSトランジスタMN2のゲート信号を小さいスルーレートで'L'から'H'に遷移させる。 Specifically, it shifts in the 'L' in the small slew rate of the gate signal of the MOS transistor MN2 'H'. これによって突入電流を小さく抑えることができ、電源バンプ等を小さくでき、結果的にチップ全体の誤差動をも防ぐことができる。 This makes it possible to reduce the inrush current, it is possible to reduce the power bumps, consequently it is possible to also prevent the erroneous differential of the entire chip. この遷移過程を状態S1として処理する。 To handle this transition process as state S1. 完全に回路LGへの電力給電が完了したことを検出してから(T2)、STB状態に遷移することで、電源が非安定であることによる誤作動を防ぐことができる。 Completely from the detection of the power feed to the circuit LG is completed (T2), makes a transition to the STB state, it is possible to prevent malfunction due to the power source is a non-stable.

なお、NMOSトランジスタMN2のゲート信号を小さいスルーレートで'L'から'H'に遷移させた場合、MN2のゲート信号電位をモニタすることで、回路LGの電源供給の完了を検出できる。 In the case been entered from 'L' in the small slew rate of the gate signal of the NMOS transistor MN2 'H', by monitoring the gate signal voltage of MN2, it can detect the completion of the power supply circuit LG. すなわち、回路LG内のノードの充放電時間よりも遅い時間でMOSトランジスタMN2のゲート信号を遷移させればよい。 That is, it is only necessary to transition the gate signal of the MOS transistor MN2 at a slower time than the charge and discharge time of the node in the circuit LG. MOSトランジスタMN2のゲート信号が完全に'H'になった頃には、回路LG内のノードの充電も完了していることになるからである。 By the time the gate signal of the MOS transistor MN2 becomes completely 'H' is because would be complete even charging of nodes in the circuit LG. 遅い時間でMOSトランジスタMN2のゲート信号を遷移させるためには、例えば比較的大きな出力インピーダンスのドライバでMOSトランジスタMN2のゲートを駆動すればよい。 Late to transition the gate signal of the MOS transistor MN2 in, for example, may be driving the gate of the MOS transistor MN2 at a relatively large output impedance driver. なお、この方式ではMOSトランジスタMN2のゲートインピーダンスが高くなる。 It is to be noted that the gate impedance of the MOS transistor MN2 is high in this method. クロストーク等のノイズがこの高インピーダンス配線に悪影響を及ぼす懸念がある場合、MN2のゲート信号電位をモニタしてLGの電源供給の完了を検出した後に、比較的小さな出力インピーダンスのドライバでMOSトランジスタMN2のゲートを駆動し直せばよい。 If noise such as crosstalk adversely affect concern the high impedance lines, after detecting the completion of the power supply of LG monitors the gate signal voltage of the MN2, MOS transistors with a relatively small output impedance driver MN2 the gate may be able to re driven. 後述する図9の構成例にこのための構成を示す。 Shows an arrangement for this in the configuration example of FIG. 9 described later. バッファBUF中のドライバC1、C2、C3が上記のようなMOSトランジスタMN2の駆動方法を実現する回路になっている。 Driver C1, C2, C3 in the buffer BUF is set to the circuit for realizing the driving method of the MOS transistor MN2 as described above. ドライバC2が上記比較的大きな出力インピーダンスのドライバであって、まず最初にドライバC2でMOSトランジスタMN2を駆動する。 Driver C2 is in the above-described relatively large output impedance driver, first to drive the MOS transistor MN2 driver C2. ドライバC1が上記比較的小さな出力インピーダンスのドライバで、ドライバC3はMN2のゲート信号電位をモニタする回路である。 Driver C1 is above a relatively small output impedance driver, driver C3 is a circuit for monitoring the gate signal voltage of MN2.

また、上記S1の効果は、STB状態からACT状態の遷移でも同様のことがいえる。 The effect of the S1 is same can be said in the transition ACT state from the STB state. 例えば、クロック信号の分配に所定時間を要する場合、STB状態からACT状態への遷移に中間状態S2を設けることにより、それに要する時間を吸収する。 For example, if it takes a predetermined time to the distribution of the clock signal, by providing the intermediate state S2 to the transition from the STB state to ACT state, it absorbs the time required for it.

なお、図2には図示していないが、デカップリングコンデンサをVDDとVSSの間に接続する方が望ましい。 Although not shown in FIG. 2, How to connect a decoupling capacitor between VDD and VSS is desirable. また、デカップリングコンデンサをVDDとVVSSの間に接続すれば、VDDとVSSの間に接続した場合よりもノイズ除去性能は高くなる。 Further, by connecting a decoupling capacitor between VDD and VVSS, rejection than when connected between the VDD and VSS becomes higher. ただし、NMOSトランジスタMN2のオン・オフにともなってデカップリングコンデンサに蓄えられている電荷も充放電されることになり、不要な電力を消費することになる。 However, will be charge stored in the decoupling capacitors with the on-off of the NMOS transistor MN2 is also charged and discharged, would consume unnecessary power.

また、図2で示したMOSトランジスタの基板端子の接続先は、特に図2の接続方法に限定しない。 Further, the connection destination of the substrate terminal of the MOS transistor shown in FIG. 2 is not particularly limited to the connection method of FIG. さらに、図2ではNMOSトランジスタMN2を用いた電源スイッチの方法を用いてサブスレッショルドリーク電流を制御しているが、文献4で記述されているような基板バイアス制御の方法を用いてもよい。 Moreover, subthreshold controls the leakage current, but may be used the method of the substrate bias control such as described in the literature 4 using the method of power switch using a NMOS transistor MN2 in FIG.

また、図3では各サブ回路LGをマイクロプロセッサCPUやシグナルプロセッサDSP等の大きな回路ブロックを仮定したが、特に各サブ回路の回路規模は限定しない。 Although in FIG. 3 each sub-circuit LG has assumed a major circuit blocks such as a microprocessor CPU and signal processor DSP, is not particularly limited circuit scale of each sub-circuit. 例えば一つの演算器をサブ回路として扱ったり、一つのメモリ回路をサブ回路として扱ってもよい。 For example or treat one of the arithmetic unit as a sub-circuit may handle one memory circuit as subcircuit. 多くの小規模回路に分割した方が、きめ細かい電力制御ができる。 Better divided into many small circuit can fine power control.

また、図3では三種類の状態を仮定したが、SLP状態とACT状態の二種類や、STB状態とACT状態の二種類でもよい。 Further, it is assumed the state of the three types in FIG. 3, two or SLP state and ACT state, or may be two types of STB state and ACT state. さらに4つ以上の状態数を設けてもよい。 It may further be provided four or more number of states. また、これらの状態数は各サブ回路ごとに設定でき、例えば回路によっては2状態をもつもの、2状態持つものが混在していてもよい。 The number of these conditions can be set for each sub-circuit, for example, those having 2 states depending on the circuit, which has two states may be mixed. 状態数を多く設けた方が、きめ細かい電力制御ができる。 Who provided many number of states, it is fine power control.
また、状態遷移の方法は図4で示したものには限定されない。 The method of the state transition is not limited to that shown in FIG. チップあるいはサブ回路ごとに最適な状態遷移方法を用いることができる。 Optimum state transition method for each chip or sub-circuits can be used.

図5にサブ回路スケジューリングの実施例を示す。 It shows an embodiment of a subcircuit scheduling in FIG. ここでは説明を簡単にするために、チップ許容電力Pmaxを250mWとして、サブ回路CKT〜CKTnまでの回路のトータル電力消費が200mW以下になるように、各サブ回路CKT1〜CKTnの状態を図4の状態遷移に従って遷移させた例を示した。 Here, to simplify the explanation, as 250mW tip allowable power Pmax, as total power consumption of the circuit to sub-circuit CKT~CKTn becomes 200mW or less, in FIG. 4 the state of each sub-circuit CKT1~CKTn It shows an example in which a transition according to the state transition. 例えば、時刻0ではCKT1はACT状態で、CKT2とCKT4はSTB状態で、CKT3はSLP状態であり、100mWの電力を消費している。 For example, at time 0 CKT1 in ACT state, CKT2 and CKT4 in STB state, CKT3 is SLP state and consumes 100 mW. ここで、時刻1ではCKT2がACT状態に遷移しており、150mWの電力消費に増加している。 Here, at time 1 CKT2 have transitioned to the ACT state, it has increased power consumption of 150 mW. サブ回路の電力消費の合計がPmax以下でなるべく小さくなるように各サブ回路の状態を制御している。 And it controls the state of each sub-circuit so that the total power consumption of the sub-circuit is as small as possible below Pmax.

サブ回路スケジューリングの具体的な手法としては、例えばMaurice J. Bach著(坂本文 他訳)、「UNIX(登録商標)カーネルの設計」コンピュータサイエンス誌BIT別冊、共立出版、1990年10月発行(以下、文献6と記す)の211頁から記載されているようなUNIXオペレーティングシステムのプロセススケジューリングや、同じく文献6文献の231頁から記載されているようなUNIXオペレーティングシステムのメモリ管理と同様の考え方を用いることができる。 As a specific method of sub-circuit scheduling, for example Maurice J. Bach Author (Sakamoto sentence other translation), "UNIX (registered trademark) design of the kernel" computer science magazine BIT separate volume, Kyoritsu Shuppan, issued October 1990 (hereinafter referred to as , using the UNIX operating system and processes scheduling, also the memory management and the same concept of the UNIX operating system such as those described by 231 pages of documents 6 literature as described by 211 pages referred to as literature 6) be able to. すなわち、UNIXオペレーティングシステムではメモリ容量に上限があるというメモリ制約と、CPUの数が限られているために同時に実行できるプロセスの数が制約されるという実行制約から、複数のプロセスのスワップインとスワップアウト等を行って、全てのプロセスが定められたスケジューリング規則に従って実行している。 That is, a memory constraint that there is an upper limit to the memory capacity on a UNIX operating system, the execution restriction that the number of processes that can run at the same time to the number of CPU is limited is limited, swapped in a plurality of processes and swap go out like, running in accordance with the scheduling rule in which all processes defined. 一方、本発明のチップでは、消費電力に上限があるという制約から複数のサブ回路の電力制御を行い、全てのサブ回路が定められたスケジューリング規則に従って実行する。 On the other hand, in the chip of the present invention, the power consumption performs power control of a plurality of sub-circuits from constraint that has an upper limit, executes in accordance with the scheduling rule in which all of the sub-circuit have been established.

UNIXオペレーティングシステムにおけるプロセススケジューリングやメモリ管理には多くの手法が存在するが、それぞれのスケジューリング手法を本発明のサブ回路スケジューリングに適用することができる。 The process scheduling and memory management in a UNIX operating system are a number of methods exist, it is possible to apply the respective scheduling techniques subcircuit scheduling of the present invention. ここでは特にその方法は限定しない。 Here is not particularly limited method. 例えば、UNIXオペレーティングシステムでプロセスがメモリ上に存在(スワップイン状態)して実行中の状態が本発明のACT状態、UNIXオペレーティングシステムでプロセスがメモリ上に存在(スワップイン状態)して実行待ちの状態が本発明のSTB状態、UNIXオペレーティングシステムでプロセスがメモリ上に存在しない状態(スワップアウト状態)が本発明のSLP状態に対応させることができる。 For example, a process in the UNIX operating system is present on the memory (the swap-in state) to the state of running ACT state of the present invention, the process in the UNIX operating system is present on the memory (the swap-in state) to wait for execution of the state STB state of the present invention, the state in which the process in the UNIX operating system does not exist in the memory (swap out state) can correspond to SLP condition of the present invention.

以上で述べたUNIXオペレーティングシステム以外でも、米国マイクロソフト社のウィンドウズのようなオペレーティングシステムが多く存在するが、それらの方法で使用されているプロセススケジューリング方式やメモリ管理方式も同様に利用できる。 Besides the UNIX operating system described above, the United States Microsoft operating system such as Windows in many present, the process scheduling method and a memory management method used in these methods can be utilized as well. μITRONのようなリアルタイムオペレーティングシステムと呼ばれるものも多く存在し、それらのオペレーティングシステムはリアルタイム性を保証するために特別のスケジューリングを行っている。 Many present what is referred to as such real-time operating system ÁITRON, these operating systems have done special scheduling to ensure real-time. これらも本発明のサブ回路スケジューリングに適用できる。 These can also be applied to a sub-circuit scheduling of the present invention.

なお、図5では説明の簡単化のため、サブ回路CKT〜CKTnまでの回路のトータル電力消費が200mW以下になるようなサブ回路スケジューリングの実施例を示した(なお、後で記す図7の実施例の説明でも同様に、電力状態遷移に伴う電力消費は無視している)。 Incidentally, for the sake of simplicity in FIG. 5, the total power consumption of the circuit to sub-circuit CKT~CKTn showed an embodiment of the subcircuit scheduling such that 200mW or less (the embodiment of Figure 7 referred later Similarly in the example of description, it is ignored power consumption associated with the power state transition). しかし、本発明のサブ回路スケジューリングは、チップの消費電力が予め設定されたチップ許容電力Pmax以下になるように、各サブ回路の動作状態を制御しながら、使用要求されたサブ回路が使用できる状態にする必要がある。 However, the state subcircuit scheduling of the present invention, which as power consumption of the chip is below a preset chip allowable power Pmax, while controlling the operating status of each sub-circuit, the sub-circuit which is used request is available there is a need to. そのためには各サブ回路の状態遷移にともなう電力消費も考慮する必要がある。 Power associated in order that the state transition of each sub-circuit consumption it is necessary to consider. 特に、電源のオン・オフを伴う遷移では、遷移自体による電力消費が無視できない大きさになることが多い。 In particular, the transition with the power on and off, it is often the size of the power consumption by the transition itself can not be ignored. これは電源の遮断時には、回路内の多くのノードの電荷を放電することになり、電源の投入は前記ノードの電荷を充電することになるからである。 This is the time interruption of power, will be discharged to charge a number of nodes in the circuit, the power source of the input is because thereby charging the charge of the node.

このような多数の遷移による電力増加のオーバヘッドを抑制するためには、遷移頻度を抑制する方法が効果的である。 In order to suppress the overhead power increase due to a large number of such transitions, a method of suppressing the transition frequency is effective. 例えば、ある一定時間サブ回路が使用されなかったときだけ、電源がオフされる状態に遷移するようにする。 For example, certain time subcircuit is only when not used, so as to transition to a state in which power is turned off. そこで、各サブ回路の動作状態遷移頻度を制約する回路をチップカーネルCHPKNLに設けるか、各サブ回路CKTに動作状態遷移頻度を制約する回路を設ければよい。 Therefore, a circuit that constrains the operation state change frequency for each sub-circuit or provided in the chip kernel CHPKNL, may be provided a circuit for constraining the operating state transition frequency of each sub-circuit CKT. そのためには、各サブ回路CKTあるいはチップカーネルCHPKNLに、各サブ回路における各動作状態遷移で消費する電力情報を管理格納しておく。 For this purpose, each sub-circuit CKT or chip kernel CHPKNL, keep managing store power information consumed by each operation state change of each sub-circuit. 例えば、ACT状態からSLP状態またはSTB状態からSLP状態に遷移する場合に、電源を供給したまま消費電力が漸減する(あるいは一定に維持される)ような中間状態を設けておく(このような中間状態の設定が上述の電力情報に相当する)。 For example, in case of transition from the ACT state from SLP state or STB state in the SLP condition, the power consumption while supplying power is gradually reduced (or constant is the maintained) the intermediate state should be provided, such as (such intermediate state of the setting is equivalent to the power information described above). この中間状態の数は電源のオン・オフを伴う遷移による電力消費が大きい場合には多く、小さい場合には少なく設定しておくことが望ましい。 The number of intermediate states, it is desirable to set small in many cases, small when the power consumption by the transition with the power on and off large. 一つの制御の方法を例示すると、サブ回路の使用が終了してACT状態からSTB状態に遷移するにあたり、5つの中間状態(S1〜5)を順次経由してSTB状態に至るように設定し、かつ中間状態S5からSTB状態に遷移するときに電源をオフするようにする。 To illustrate the method of one of the control, when the transition from the ACT state to the STB state using subcircuit is complete, set to reach the STB state via five intermediate state (S1~5) successively, and so as to turn off the power when transitioning from the intermediate state S5 is STB state. これら中間状態の遷移は一定周期で行うようにする。 These transitions intermediate states to perform a constant period. この場合、遷移頻度が大きい場合には、STB状態に遷移してしまう前、すなわち中間状態(例えばS3)からACT状態に遷移することになり、電源のオン・オフを伴う電力消費の発生を防止できる。 In this case, if the transition frequency is large, before they transitioned to the STB state, i.e. results in a transition from the intermediate state (e.g., S3) to the ACT state, preventing the occurrence of power consumption associated with the power on and off it can. もちろん、動作状態遷移にともなう電力消費が無視できる場合には、動作状態遷移頻度を制約する回路を省略してもよい。 Of course, if the power consumption associated with operation state change is negligible, it may be omitted circuit to restrict the operation state change frequency.

このようにして、各サブ回路CKTの状態遷移時の電力消費を含めて、チップの消費電力がある決められた値以下になるように制御する。 In this way, including the power consumption during state transitions of the sub-circuits CKT, it is controlled to be below a certain determined value of the power consumption of the chip. また、サブ回路スケジューリングは、チップの消費電力をPmax以下にするようにスケジューリングするだけではなく、チップの処理性能が高くなるように考慮されながら、チップの消費電力をPmax以下のなるべく小さな値になるように制御することが望ましい。 The sub circuit scheduling not only schedules the power consumption of the chip to below Pmax, while being considered as performance of the chip is increased, so the power consumption of the chip as small as possible a value of less Pmax it is desirable to control so.

電力制約の仕方は以上に限られない。 Way of the power constraint is not limited to the above. チップ内に10個のサブ回路CKT1〜CKT10が存在する場合、その中のn個(1≦n≦10)のサブ回路の消費電力の合計がある値以下になるようにスケジューリングしてもよい。 If there are 10 sub-circuit CKT1~CKT10 in a chip, it may schedule so that the total is in the value less power consumption of the sub-circuit of n (1 ≦ n ≦ 10) therein. また、サブ回路CKT1〜CKT3の消費電力の合計がある値以下で、かつ、サブ回路CKT4〜CKT10までのサブ回路の消費電力の合計がある値以下となるようにスケジューリングしてもよい。 Further, the following value is the total power consumption of the sub-circuit CKT1~CKT3, and may schedule to be equal to or less than a certain value total power consumption of the sub-circuits to the sub-circuit CKT4~CKT10. Pmaxを超えない限り、様々な電力制約の方法がなされうる。 Unless it exceeds the Pmax, it can be made the method of various power constraints.
かかる本発明のチップ電力制御によって、以下のような効果がある。 The chip power control according the present invention, has the following effects.

(1)本発明のチップでは、チップ全体の回路規模にかかわらずチップの消費電力の合計がPmaxを超えないように制御できるため、消費電流Pac+Psl+Pglの増加を抑制できる。 (1) In the chip of the present invention, can be controlled so that the total chip power consumption regardless of the circuit scale of the entire chip does not exceed Pmax, it can suppress an increase in consumption current Pac + Psl + Pgl. また、サブスレッショルドリーク電流による電力消費Psl等が大きい場合には、従来ではチップを格納するパッケージによっては熱暴走の危険性があった。 Also, when the power consumption Psl due subthreshold leakage current is large, the conventional by package to contain the chips it had a risk of thermal runaway. 特に非同期動作を行うと、チップの動作周波数が高熱で高速になるために熱暴走の危険性が高くなる。 In particular, when performing the asynchronous operation, the risk of thermal runaway increases to the operating frequency of the chip become faster at high heat. しかし、本発明を適用することにより、消費電力の上限が方式的に規定されるために、熱暴走を防ぐことができる。 However, by applying the present invention, in order to limit the power consumption is method to define, it is possible to prevent thermal runaway.

(2)従来のチップでは、最大消費電力はどれだけの規模の回路をどれだけの頻度で動かすかによって依存するため、設計者は、最大消費電力の値をチップの設計前に把握することができなかった。 (2) In the conventional chip, since it depends on whether moving at a frequency of how much the circuit scale much maximum power dissipation is designer to grasp the value of the maximum power before the chip design could not. 本発明のチップでは、Pmaxを定めることで最大消費電力の値をチップの設計前に決定でき、設計が容易になる。 The chip of the present invention, the maximum power consumption value of by determining the Pmax can be determined before the chip design becomes easy to design.

(3)従来では、チップの消費電力制約が厳しい場合、各サブ回路の設計を多くの設計者に委託することや、多くの別々の設計者で作られたサブ回路を用いて、一つのチップを設計することが困難であった。 (3) In the conventional, if the power consumption constraints of the chip are severe, and to delegate the design of each sub-circuit for many designers, with the sub-circuit made of many different designer, a single chip it has been difficult to design. これは各サブ回路の電力消費が把握し難いことに起因する。 This is due to the difficulty to grasp the power consumption of each sub-circuit. 本発明のチップでは、リクエスト線REQS1〜REQSn、アクノレッジ線ACKS1〜ACKSn、電力制御線CTLS1〜CTLSnを介したチップカーネルCHPKNLの仕様を公開し、それに基づいて各サブ回路が設計することで、高集積の半導体集積回路の設計が容易になる。 The chip of the present invention, by publishing the specifications of the chip kernel CHPKNL via request lines REQS1~REQSn, acknowledge lines ACKS1~ACKSn, the power control line CTLS1~CTLSn, each sub-circuit is designed based on it, a highly integrated It can be easily designed in a semiconductor integrated circuit.

(4)従来のチップでは、電力制約から多くの低しきい値電圧のMOSトランジスタや多くの薄い酸化膜のMOSトランジスタを同一チップ上に集積することができなかった。 (4) In the conventional chip, it could not be integrated many MOS transistors of the MOS transistors and a number of thin oxide films with a low threshold voltage on the same chip from the power constraints. 例えば、しきい値電圧が0.2VのMOSトランジスタを1000万個同一チップ上に集積した場合、サブスレッショルドリーク電流だけで100mA以上になる可能性があり、電力制約が100mA程度の時には、上記の数の低しきい値MOSトランジスタを集積することができなかった。 For example, if the threshold voltage is integrated MOS transistors 0.2V to 10 million the same chip, may become just above 100mA subthreshold leakage current, when the power constraint of about 100mA, the number of the it was not possible to integrate a low threshold MOS transistor. 本発明のチップでは、チップのリーク電流を含めた消費電力がPmaxの値に従って制御されるため、例えば先に述べたしきい値電圧が0.2VのMOSトランジスタを1000万個同一チップ上に集積することができる(以下、この集積を仮想集積と呼ぶ)。 The chip of the present invention, since the power consumption, including the leakage current of the chip is controlled according to the value of Pmax, for example, the threshold voltage mentioned above is integrated MOS transistors 0.2V to 10 million the same chip it can (hereinafter, referred to as a virtual integration of this integration). もちろん、Pmaxの値が小さい場合には、それらのMOSトランジスタをすべての通電して同時に使用することはできないが、同時でなければ全てのMOSトランジスタを使用することができる。 Of course, if the value of Pmax is small, can not be used in all those MOS transistors simultaneously energized, it is possible to use all of the MOS transistors unless simultaneous. 特に、サブ回路を構成するトランジスタのしきい値電圧Vth1が0.2V以下の場合や、ゲート酸化膜厚tox1が4nm以下の場合には、サブスレッショルドリーク電流やゲートリーク電流が無視できないために効果的である。 In particular, and when the threshold voltage Vth1 of the transistor constituting the sub-circuit is 0.2V or less, when the gate oxide thickness tox1 is 4nm or less, effective to subthreshold leakage current and the gate leakage current can not be ignored it is.

(5)仮想集積が可能になることで、チップの機能を実現するためのMOSトランジスタのしきい値電圧Vth1を従来よりも低く設定でき、さらに酸化膜厚tox1を従来よりも薄く設定できる。 (5) that it allows the virtual integration, the threshold voltage Vth1 of the MOS transistors for realizing the functions of the chip can be set lower than conventionally, further oxidation thickness tox1 be set thinner than the conventional. これによって、従来よりも高性能なMOSトランジスタ(低しきい値電圧のトランジスタ)を多く使用することができ、チップの動作周波数を従来よりも高くすることができる。 Thus, than conventional can use a lot of high-performance MOS transistors (transistors of low threshold voltage), the operating frequency of the chip can be made higher than the conventional. 本発明ではチップカーネルCHPKNLがサブ回路の動作をある程度制約するために、チップの速度性能の劣化が懸念される。 To some extent restrict the operation of the chip kernel CHPKNL sub circuit in the present invention, deterioration of speed performance of the chip are concerned. しかし、MOSトランジスタに従来よりも高性能なものを使用することにより、トータルのチップの速度性能を従来よりも高くできる可能性を有する。 However, by using of high performance than conventionally MOS transistor, having the possibility of higher than conventional speed performance of the total chip.

<第2の実施の形態>図1で示した実施形態では、メイン回路MCKTが、チップカーネルCHPKNLの管理下のもとで、サブ回路CKT1〜CKTnを使用していた。 In the embodiment shown in <Second Embodiment> FIG. 1, the main circuit MCKT has been used under the management of a chip kernel CHPKNL, subcircuits CKT1~CKTn. 本実施例では、各サブ回路CKT1〜CKTnの使用権をもつ回路もまた電力制御の対象となる点で第1の実施形態と相違する。 In this embodiment, the circuit also differs from the first embodiment in that a target of the power control with the right of use of the sub-circuits CKT1~CKTn. この実施形態を図6に示す。 This embodiment is illustrated in FIG.

CKT1〜CKT4はサブ回路である。 CKT1~CKT4 is a sub-circuit. サブ回路CKT3は、サブ回路CKT2とサブ回路CKT4を用いてある機能を実現する。 Subcircuit CKT3 realizes the Aru function with sub circuit CKT2 and sub circuit CKT4. また、サブ回路CKT2は、サブ回路CKT1を用いてある機能を実現する。 The sub circuit CKT2 realizes the Aru function with sub-circuit CKT1. すなわち、サブ回路CKT3はサブ回路CKT2,CKT4の使用権をもち、サブ回路CKT2はサブ回路CKT1の使用権を有する。 That is, the sub circuit CKT3 has the right to use the sub circuit CKT2, CKT4, subcircuit CKT2 have the right to use the sub circuit CKT1. また、各サブ回路の使用許可は、図1の実施例の場合と同様に、チップカーネルCHPKNLが統括的に行っている。 Also, use permission of each subcircuit, as in the case of the embodiment of FIG. 1, the chip kernel CHPKNL is performed centrally.

本実施形態の別の特徴として、図1で存在していたチップカーネルCHPKNLによって電力が制御されないメイン回路MCKTが存在しない。 Another feature of this embodiment, the main circuit MCKT absence power is not controlled by a chip kernel CHPKNL that existed in Fig. メイン回路MCKTがない場合には、電源投入時のサブ回路の状態を全て図3で示されるSLP状態にすると、どの回路も動作しないために起動がかからない(永遠にチップが動作を始めない)という問題が生ずる。 If there is no main circuit MCKT, when the SLP condition shown the state of the sub-circuit when the power is turned on all 3, which circuit does not take even started to not work (chips forever does not start the operation) of problems arise. この問題を回避するためには、例えば電源投入時にACT状態になるサブ回路(以下、ブート回路と呼ぶ)を予め決定しておけばよい。 To avoid this problem, for example sub-circuit comprising the ACT state at power-on (hereinafter, referred to as the boot circuit) may be previously determined. 図6に示した構成例においてはブート回路はサブ回路CKT3である。 Boot circuit in the configuration example shown in FIG. 6 is a sub-circuit CKT3. 図に示す通り、ブート回路CKT3に対するリクエスト線REQS、アクノレッジ線ACKSは存在しない。 As shown in FIG., A request line REQS for boot circuit CKT3, acknowledge line ACKS is absent. 電源の投入後、電力制御信号CTLS3によりブート回路CKT3が起動される。 After power-up, boot circuit CKT3 is activated by the power control signal CTLS3. ブート回路CKT3は起動後においては、必要に応じて使用権をもつサブ回路CKT2やサブ回路CKT4を起動して所定の機能を実現する。 Boot circuit CKT3 in after activation, start subcircuit CKT2 and sub circuit CKT4 with usage rights if necessary to realize the predetermined function. このとき、リクエスト線REQS、アクノレッジ線ACKSによりチップカーネルCHPKNLからサブ回路の使用許可を得る必要があるのは第1の実施の形態と同様である。 At this time, the request line REQS, the need to obtain permission to use the sub-circuit from the chip kernel CHPKNL by acknowledge line ACKS is the same as in the first embodiment. また、サブ回路CKT2がサブ回路CKT1を使用する場合も同様である。 The same applies when the sub circuit CKT2 uses a sub-circuit CKT1.

ここで、使用権を持つ回路(例えば、サブ回路CKT3)を上位の回路、上位の回路に使用される回路(例えばサブ回路CKT3に対してサブ回路CKT2)を下位の回路と定義すると、ブート回路は最上位の回路(すなわち、該サブ回路を使用するサブ回路が存在しないサブ回路)とすることが望ましい。 Here, the circuit having the right to use (e.g., subcircuit CKT3) circuit of the upper and, defining a lower circuit (sub-circuit CKT2 against e.g. subcircuit CKT3) circuit used in the circuit of the upper, the boot circuit the circuit of the top (i.e., sub-circuit sub-circuit using the sub-circuit does not exist) is preferably set to. 言い換えれば、ブート回路が直接に(例えば、サブ回路CKT2)または間接に(例えば、サブ回路CKT1)使用することのできない回路については、チップカーネルCHPKNLによる電力制御は適用できない。 In other words, the boot circuit directly (for example, sub-circuit CKT2) or indirectly (e.g., sub-circuit CKT1) for which can not be used circuits, power control at the tip kernel CHPKNL can not be applied.

なお、図1や図6の構成に限らず、サブ回路CKTとメイン回路MCKTの構成は数々の構成が可能である。 The present invention is not limited to the configuration of FIG. 1 and FIG. 6, the configuration of the sub-circuit CKT and the main circuit MCKT is can be variously configured. 例えば、メイン回路MCKTを有する構成において、サブ回路CKTを図6のように階層的に構成しても良い。 For example, in a configuration having a main circuit MCKT, the sub circuit CKT may be hierarchically structured as shown in FIG 6. また、上位の回路と下位の回路とは1対1の関係にある必要はなく、1対多、多対1の関係にあってもよい。 Further, the circuit of the circuit and the lower-level need not be at one-to-one relationship, one-to-many, or even a many-to-one relationship.

<第3の実施の形態>図1や図6に示されるリクエスト線REQS1〜REQSn、アクノレッジ線ACKS1〜ACKSn、電力制御線CTLS1〜CTLSnの物理的な形態や論理的な形態は特に限定しない。 <Third Embodiment> request line REQS1~REQSn shown in FIGS. 1 and 6, acknowledge line ACKS1~ACKSn, physical form and logical form of power control line CTLS1~CTLSn is not particularly limited.

物理的な形態として図2の構成例では、電力制御線CTLS1〜CTLSnはそれぞれ3本の配線CTLSa, CTLSb, CTLScで構成されている。 In the configuration example of a physical FIG 2 in the form, respectively the power control line CTLS1~CTLSn the three wires CTLSa, CTLSb, is composed of CTLSc. このようにパラレルに電力制御信号を伝送するのではなく、シリアルに伝送することにより1本の配線で電力制御することも可能である。 Thus instead of transmitting power control signals in parallel, it is possible to power control in one wire by serially transmitted. もちろん、電力制御の種類を限定すれば配線数は少なくて済む。 Of course, the number of wires if only the type of power control is fewer.

リクエスト線REQS1〜REQSnについても同様である。 The same applies to the request line REQS1~REQSn. 状態遷移が1種類に限定されていれば(例えばACT状態とSTB状態のみ)、1ビットのリクエスト信号を1本のリクエスト線により伝達することができる。 If the state transition is limited to one type (e.g., ACT state and STB state only), it can be transmitted by a single request line 1 bit request signal. 図4の実施例で示したように3つ以上の状態があり、遷移する先が複数ありうる場合には、2ビット以上のリクエスト信号をビット数に応じた複数の配線を用いて各状態への遷移を要求できるようにしてもよい。 Figure there are three or more states, as shown in Example 4, when the destination of the transition may have multiple uses a plurality of wires in accordance with two or more bits of the request signal to the number of bits to each state the transition may be allowed to request. またさらに、各状態への遷移を要求する際、その遷移の優先度を指定できるようにすることも望ましい。 Furthermore, when requesting a transition to each state, it is also desirable to be able to specify the priority of the transition. サブ回路スケジューリングは、その優先度にしたがってサブ回路の電力遷移を制御する。 Subcircuit scheduling controls the power transition subcircuit according to their priorities. チップカーネルCHPKNLは、優先度の高い要求に対して優先的に使用許可を出し、リソースの使用効率が向上する。 Chip kernel CHPKNL issues a preferentially used allowed for high priority requests in a more efficient use of resources.

リクエスト線REQS1〜REQSn、アクノレッジ線ACKS1〜ACKSn、電力制御線CTLS1〜CTLSnは、まとめてバス構造(以下、電力制御バスと呼ぶ)にして各サブ回路に接続してもよい。 Request line REQS1~REQSn, acknowledge line ACKS1~ACKSn, the power control line CTLS1~CTLSn are collectively bus structure (hereinafter, referred to as a power control bus) may be connected to the respective sub-circuits. サブ回路の数が多い場合には、配線に要する面積を小さくすることができ、当然バス構造の方が拡張性にも優れる。 When the number of the sub-circuit is large, it is possible to reduce the area required for wiring, naturally towards the bus structure is excellent in expandability. この場合、一つのバス構造に対する、複数のアクセスの競合を回避する必要がある。 In this case, it is necessary to avoid for one bus structure, a plurality of access conflicts. リクエスト信号REQSは各サブ回路から任意のタイミングで出力されるため、リクエスト線REQS1〜REQSnについては一つの共通するバスで共用できない。 Request signal REQS is to be output at an arbitrary timing from each sub-circuit can not be shared by one common bus for the request line REQS1~REQSn. ラウインドロビン方式やトークンリング方式を採用する場合、リクエスト信号の到達が遅れる回路が生じるが、設計時の拡張性が高い。 If you want to adopt the La wind-robin or token ring system, but circuit the arrival of the request signal is delayed occurs, is highly scalable at the time of design. あるいは、アクノレッジ線ACKS、電力制御線はCTLSは共通バスにまとめ、リクエスト線REQSはポイント・ツウ・ポイント方式によって接続してもよい。 Alternatively, acknowledge line ACKS, the power control line CTLS is summarized in the common bus, the request line REQS may be connected by point-to-point manner. この場合は、どの回路もリクエスト信号が平等にかつ高速にチップカーネルCHPKNLに到達する。 In this case, all circuits request signal reaches the tip kernel CHPKNL in equally high speed.

また、電力制御バスとして、従来からチップ内に存在している信号伝播用のオンチップバス(例えば、英国ARM社のAdvanced Microcontroller Bus Architecture (SMBA)などが挙げられる)と一部あるいは全ての信号線を共用することも可能である。 Further, as a power control bus, the on-chip bus for signal propagation that are conventionally present in a chip (e.g., UK ARM's Advanced Microcontroller Bus Architecture (SMBA), and the like) as part or all of the signal lines it is also possible to share.
<第4の実施の形態>チップ許容電力Pmaxは、チップの製造時や設計時に決定し、その後は変更しないようにしてもよいし、チップの製造後に変更できるようにしてもよい。 <Fourth Embodiment> chip allowable power Pmax is determined during manufacture or design of the chip, then may be configured not to change, may be changed after manufacture of the chip. 変更できるようにするためには、Pmaxをチップ上に集積した不揮発性メモリに格納しておいてもよい。 To be able to change may be stored a Pmax in the non-volatile memory integrated on a chip. あるいはチップの電源投入時にチップ外部からPmaxの値を読み込むようにしてもよい。 Or it may be read the value of Pmax from the outside of the chip at power up of the chip. また、チップのボンティング仕様やチップ上に形成された配線によるジャンパ切り替えによって決定するようにしてもよい。 Further, it may be determined by the jumper switch by wiring formed on the chip Bonding specification and the chip. その他、様々な方法が考えられるがその手法は特に限定しない。 In addition, it is considered a variety of ways not limited to the technique especially.

チップ許容電力Pmaxをその設計後に変更できるようにすることで、同じ回路を集積したチップであっても、その実装するパッケージごとに異なる許容電力Pmaxを設定できる。 By to change the chip allowable power Pmax after its design, even chip containing the same circuit can set different allowable power Pmax for each package to its implementation. 一般に、安価なプラスティックパッケージを用いた場合には、熱抵抗が大きく耐熱性が悪いためにチップの消費電力の許容上限が低い。 Generally, when using an inexpensive plastic package, allowable upper limit of power consumption of the chip in the thermal resistance is poor greater heat resistance is low. このような場合には、Pmaxの値を小さくすればよい。 In such a case, it may be reduced to values ​​of Pmax. また逆に、高価なセラミックパッケージを用いた場合には、Pmaxの値を高くすることができる。 Conversely, in the case of using an expensive ceramic package, it is possible to increase the value of Pmax. Pmaxの値を高く設定すればそれだけ多くのサブ回路を同時に動作させることができるためにチップ性能を向上させることができる。 It can be improved chip performance to a much more subcircuits if set high value of Pmax can be operated simultaneously. パッケージごとに異なるPmaxを設定することで、チップの性能をパッケージに応じて設定できる。 By setting different Pmax for each package can be set according to the performance of the chip to the package.

このようにパッケージの種類に応じてPmaxの値を異ならせることにより、高速バージョンのチップと低電力バージョンのチップが、回路設計を共通にして開発コストを抑制しつつ実現でき、安価かつ容易に多くの品種展開ができる。 By thus different values ​​of Pmax in accordance with the type of package, fast version of the chip and the low-power version of the chip, it can be realized while suppressing the development costs and the circuit design to the common, inexpensive and easily many It can breed deployment. 図7にPmaxの値を図5の実施例の場合よりも小さく設定し、サブ回路の消費電力の合計を150mWに設定した場合の、図5とは異なるサブ回路スケジューリングの実施例を示す。 The value of Pmax is set smaller than in the embodiment of FIGS. 5 to 7, in the case of setting the total power consumption of the sub-circuit 150 mW, showing an embodiment of a different sub-circuits scheduling and FIG. 図5では、時刻5で200mWの電力を消費していたが、図7の実施例ではCKT1とCKT4のACT状態への遷移が延期され、結果的に150mW以下で動作が推移している。 In Figure 5, it had been consumed power 200mW at time 5, in the embodiment of FIG. 7 is postponed transition to ACT state of CKT1 and CKT4, resulting in operation at 150mW or less has remained. たとえば、図5を高速バージョンのサブ回路スケジューリングとすれば、図7は低電力バージョンのチップにおけるサブ回路スケジューリングに相当する。 For example, if 5 the high-speed version of the sub-circuit scheduling, Fig 7 corresponds to the sub-circuit scheduling in low power versions of the chip. このように処理性能と消費電力のバランスを要求されるチップの仕様に応じて変化させることができる。 This can be changed according to the chip specification of the required processing performance and a balance of power on.

また、設計後のPmaxの変更は、チップを異なる製造プロセスで作りなおした場合にも有効である。 Also, changes in Pmax after design is also effective when remade chips in different manufacturing processes. 製造プロセスごとに最適なPmaxが設定できる。 Optimal Pmax for each manufacturing process can be set.
さらに、チップ許容電力Pmaxは、チップの電源投入後に動的に変化させてもよい。 Furthermore, the chip allowable power Pmax may be dynamically changed after power-on of the chip. 例えば、Pmaxの値をチップの温度に応じて変化させる。 For example, the value of Pmax is changed in accordance with the temperature of the chip. チップ温度が高くなればPmaxを小さくし、チップ温度が低くなればPmaxを大きくする。 Reducing the Pmax the higher chip temperature increases the Pmax becomes lower chip temperature. 時間的な遅延はあるものの、チップの温度は消費電力と対応する(Tj=Ta+θ×W(Tj:ジャンクション温度、Ta:周辺温度、θ:パッケージの熱抵抗、W:消費電力))ため、本発明によってチップの温度を管理できる。 Although the time delay is, the temperature of the chip corresponds to the power consumption (Tj = Ta + θ × W (Tj: junction temperature, Ta: ambient temperature, theta: the thermal resistance of the package, W: Power)), the present invented by manage the temperature of the chip.

また、本発明のチップを電池で駆動している場合には、電池残量によってPmaxの設定値を変化させてもよい。 Further, when driving a chip of the present invention a battery can be changed the set value of Pmax by the battery remaining amount. 電池残量が多い場合やACコンセントから給電されている場合にはPmaxを大きくする。 To increase the Pmax in the case, which is powered from the case and the AC outlet the battery remaining amount is large. 電池残量が少なくなったらPmaxを小さくする。 The battery remaining amount is to reduce the Pmax Once you become less. あるいはACコンセントからの給電が停止された場合にPmaxを小さくしてもよい。 Or it may be reduced Pmax when the power supply from the AC outlet has been stopped. 電池駆動時間を長くできる。 Battery drive time can be lengthened.
<第5の実施の形態>各サブ回路の消費電力を考慮してサブ回路スケジューリングを行うためには、チップカーネルCHPKNLは図3で示したように、各サブ回路の各状態における消費電力量を把握している必要がある。 To perform sub-circuit scheduling in consideration of the power consumption of the <Fifth Embodiment> each subcircuit, as chip kernel CHPKNL is shown in FIG. 3, the power consumption in each state of each sub-circuit there is a need to know. 把握する方法としては、数々の方法が考えられるが、本発明では特にその方法は限定しない。 As a method for grasping is a number of methods conceivable, in particular its method of the present invention is not limited. 例えば、チップの設計時に図3の表をチップカーネルCHPKNL内に格納してもよい。 For example, a table of FIG. 3 may be stored in the chip kernel CHPKNL during chip design. また、各サブ回路に各状態時の電力情報を格納し、電源投入時等に、チップカーネルCHPKNLが特定のプロトコルに従ってその電力情報を各サブ回路から読み出してもよい。 Also, store the power information at each state in each sub-circuit, the power-on or the like, the power information chip kernel CHPKNL is according to a specific protocol may be read from each sub-circuit.

<第6の実施の形態>サブ回路スケジューリングは、チップカーネルCHPKNLがリクエスト線REQSを介してサブ回路の使用許可申請を受けてから、なるべく早くにアクノレッジ線ACKSを介して使用許可を与えた方が、チップの処理性能が高くなる。 <Sixth Embodiment> subcircuit scheduling from the chip kernel CHPKNL is used under license application subcircuit via the request line REQS, it is better to give permission to use via the acknowledge line ACKS as soon as possible , the processing performance of the chip is increased. 一つの方法としては、状態遷移に時間を要するものについてはそのような状態遷移がなるべく避けるようにスケジューリングする。 One way, for time consuming to state transition scheduled to avoid such a state transition as possible. 例えば、図4の状態遷移図の例ではSLP状態への遷移はなるべく避けるようにスケジューリングする。 For example, in the example of the state transition diagram of FIG. 4 are scheduled to avoid possible transition to the SLP condition. これは、SLP状態からACT状態またはSTB状態への遷移は電源のオンが伴い、電源のオンを伴わないSTB状態からACT状態への遷移と比べて多くの時間を要するためである。 This transition from SLP state to ACT state or STB condition involves on the power, because it takes a lot of time compared from the STB state without on the power supply and transition to ACT state. このようなスケジューリングを実現するためには、ACT状態(またはSTB状態)からSLP状態に遷移するために経由する中間状態をACT状態からSTB状態に遷移するために経由する中間状態を多く設ければよい。 To realize such scheduling, by providing many intermediate state via an intermediate state via which transitions from ACT state (or STB state) SLP state to transition from the ACT state to the STB state good. しかし、SLP状態をなるべく使わない方法では、電力の削減効果が小さくなるという課題がある。 However, the method is not possible using the SLP condition, there is a problem that reduction of power is reduced.

電力の削減効果を高めるため、サブ回路が実際に必要になる時刻よりも前に、チップカーネルCHPKNLにそのサブ回路の使用許可予定の申請をしてもよい。 To enhance the effect of reducing the power, before the time at which the sub-circuit is actually needed, may apply for permission to use schedule of the sub-circuit chip kernel CHPKNL. チップカーネルCHPKNLはこの使用許可予定の申請を受け取ると、引き続いて使用許可申請がなされたときに、すぐに使用許可を与えられるようにサブ回路の状態をスケジューリングする。 The chip kernel CHPKNL receives an application for the grant will, when used license application is made subsequently, for scheduling the status of the sub-circuit as given immediately grant. このサブ回路スケジューリングによって、チップカーネルCHPKNLがサブ回路の使用許可申請を受けてから使用許可を与えるまでの時間を短くすることができ、チップの処理性能を高くできる。 This subcircuit scheduling, chip kernel CHPKNL it is possible to shorten the time to authorize use after receiving permission to use application for sub-circuit can increase the performance of the chip. 例えば、ある機能を実現するために必要なサブ回路についてあらかじめ使用許可予定の申請によってSLP状態からSTB状態に遷移させておく。 For example, it allowed to transition from SLP state to the STB state by the application of pre-grant plan for the sub-circuits required for implementing a function. その後、サブ回路を使用するときに使用許可の申請によってSTB状態からACT状態に遷移させることで、許可申請がなされた後に比較的早くにサブ回路を使用することができる。 Then, by the transition from the STB state to the ACT state by the application of use permission when using sub-circuits, it is possible to use a sub-circuit relatively quickly after the license application was made.

<第7の実施の形態>図2では、NMOSトランジスタMN2(電源スイッチ)を用いてサブスレッショルドリーク電流を制御している。 In <Seventh Embodiment> FIG. 2, and controls the sub-threshold leakage current using the NMOS transistor MN2 (power switch). しかし、低消費電力化するための回路構成は図2に示すものに限られない。 However, a circuit configuration for reducing power consumption is not limited to that shown in FIG. 電源回路を内蔵し、その電源電圧を変化させる方式でもよい。 A built-in power supply circuit may be a system for changing the power supply voltage. 前記のようにCMOS回路の動作時消費電力は電源電圧の2乗に比例するため、低い電源電圧(例えば0.5V)と高い電源電圧(例えば1.2V)で動作する少なくとも二つの状態を設けることでも回路LGの電力を制御できる。 Since dynamic power of the CMOS circuit as the is proportional to the square of the supply voltage, also be provided with at least two states which operate at low power supply voltage (e.g. 0.5V) and the high supply voltage (e.g., 1.2V) It can control the power of the circuit LG.

図2の実施例では、MOSトランジスタMN2をオフ状態にしてしまうと、回路LG内のフリップフロップ等の情報記憶素子に格納されている情報が消去されてしまう。 In the embodiment of FIG. 2, when the MOS transistor MN2 becomes in the OFF state, information stored in the information storage element such as a flip-flop in the circuit LG is erased. これを防ぐ一つの方法として、MOSトランジスタMN2がオフ状態でも上記情報を保持するためのレベルホルダ回路を付加する。 One way to prevent this, MOS transistor MN2 is added level holder circuit for holding the information in the off state. 例えば、このレベルホルダ回路は、正の電源線VDDと負(グランド)の電源線VSSとの間で動作し、比較的低い駆動力のトランジスタで構成されるラッチ回路として実現できる。 For example, the level holder circuit operates between the power supply line VSS positive power supply line VDD and a negative (ground), it can be implemented as a latch circuit composed of a relatively low driving force of the transistor. また、上記のようにサブ回路の電源電圧として、低い電源電圧と高い電源電圧で動作する少なくとも二つの状態を設ける場合には、低い電源電圧の状態時にサブ回路に与える電源電圧を、サブ回路内のフリップフロップ等の情報記憶素子に格納されている情報が消去されないような電圧値とする(情報が保持できないような低い電圧値にしない)。 Further, as the power supply voltage of the sub-circuit as described above, at least in the case of providing the two states, a power supply voltage applied to the sub-circuit when the state of the low supply voltage to operate at a low supply voltage and a high supply voltage, the sub-circuit stored in the information storage element such as a flip-flop that information is a voltage value such as not erased (information is not in the low voltage value that can not be maintained). かかる構成では、レベルホルダ回路が不要になるという効果がある。 In such a configuration, the level holder circuit there is an effect that becomes unnecessary. また、そのような電圧であれば、高い電源電圧の状態への遷移が高速にでき、さらにその遷移に要する電力消費が少なくて済むという効果もある。 Further, there if such a voltage, can be a transition to the state of a high supply voltage is a high speed, further effect that requires less power consumption required for the transition.

また、図2ではANDゲートG1を用いて回路LGに伝播されるクロックのオン・オフを制御している。 Also it controls the clock on and off, which is propagated to the circuit LG using AND gate G1 in Fig. いわば、図2の制御方法はクロックを所定の周波数のクロック発振と周波数が0のクロック発振とを切り替えているともいえる。 So to speak, the control method of FIG. 2 can be said that the clock is clock oscillation frequency of the predetermined frequency is switched and a clock oscillation 0. これに対して、クロックCLKの周波数を変化させる手段(例えば分周器やフェーズ・ロックド・ループ(PLL)回路)をANDゲートG1の代わりに設置してもよい。 In contrast, it may be a means for varying the frequency of the clock CLK (e.g. divider and phase locked loop (PLL) circuit) is installed in place of the AND gate G1. 前記のようにCMOS回路の動作時消費電力は動作周波数に比例するため、低い動作周波数(例えば10MHz)と高い動作周波数(例えば200MHz)で動作する少なくとも二つの状態を設けることでも回路LGの電力を制御できる。 Since the operation time of the power consumption of the CMOS circuit as proportional to the operating frequency, the power of the low operating frequency (e.g. 10 MHz) and high operating frequency (e.g. 200 MHz) circuits by providing at least two states operate in LG It can be controlled.

図8はこのような多様な電力制御を実現できるサブ回路の構成を示したものである(図1を元にした構成例であるが、図6についてもサブ回路は同様の構成になる)。 Figure 8 shows the structure of a sub-circuit which can realize such a variety of power control (is a configuration example based on Figure 1, the sub-circuit also Figure 6 is a similar configuration). サブ回路CKT1とCKT2はそれぞれ、電力制御回路PWC1、PWC2と、サブ回路の機能を実現する回路LG1、LG2と、サブ回路の外部との通信を行うインターフェース回路IFC1、IFC2とで構成されている。 Each sub-circuit CKT1 and CKT2 includes a power control circuit PWC1, PWC2, a circuit LG1, LG2 for realizing the functions of the sub-circuit, and a interface circuit IFC 1, IFC2 for communicating with the outside of the sub-circuit.

電力制御回路PWCは、上記のような方法を用いて、サブ回路の負荷の充放電による電力消費とリーク電流による電力消費を、チップカーネルCHPKNLからの電力制御線CTLSの指示にしたがって制御する。 The power control circuit PWC, using such a method, the power consumption by the power consumption and the leakage current due to charging and discharging of the load sub-circuits, and controls according to the instructions of the power control line CTLS from chip kernel CHPKNL. 上記の電源回路やPLL回路等のクロック周波数可変回路が、電力制御回路PWCの具体的な構成例である。 Clock frequency variable circuit such as the power supply circuit and the PLL circuit is a specific configuration example of the power control circuit PWC.

また、上記のようにサブ回路内の回路LGに供給する電源電圧をサブ回路毎に異なる値にして、サブ回路の電力を制御する場合には、それらのサブ回路CKT間あるいはサブ回路CKTとメイン回路MCKT間でのインターフェースを行う回路が必要となる。 Further, the power supply voltage supplied to the circuit LG in the sub-circuit as described above to different values ​​for each sub-circuit, when controlling the power of the sub-circuit, between those sub-circuits CKT or sub circuit CKT and the main circuit for interfacing between circuits MCKT is required. 電源電圧値の異なるCMOS回路をそのまま接続すると貫通電流等のリーク電流が流れるからである。 This is because as the leakage current through current such as the connecting flows different CMOS circuits the power supply voltage value. インターフェース回路IFCはこれらの貫通電流を防ぐために設置する。 The interface circuit IFC is installed to prevent the through current. 電源電圧の異なるサブ回路のインターフェース回路IFCに好ましいレベル変換回路の構成例が、特開平11-195975号公報に開示されている。 Configuration Example of a preferred level converting circuit to the interface circuit IFC in different sub-circuits the power supply voltage is disclosed in JP-A-11-195975.

なお、図2の構成例と図8の構成例との対応は次の通りである。 The correspondence between the configuration example of the configuration example and 8 in FIG. 2 is as follows. ANDゲートG2及びG3がインターフェース回路IFCに相当し、NMOSトランジスタNM2及びANDゲートG1が電力制御回路PWCに相当する。 AND gates G2 and G3 correspond to the interface circuit IFC, NMOS transistor NM2 and the AND gate G1 corresponds to the power control circuit PWC.

<第9の実施の形態>図9にチップカーネルCHPKNLの構成例を示す。 It shows a configuration example of a chip kernel CHPKNL to <Ninth Embodiment> FIG. バッファBUF1〜BUFnは電力制御線CTLSの駆動回路である。 Buffer BUF1~BUFn is a driving circuit of the power control line CTLS. シーケンサSEQ1〜SEQnは図4の例に示したような状態遷移を実現する。 Sequencer SEQ1~SEQn realizes the state transition as shown in the example of FIG. 電力テーブルPWRTABは、図3の例に示したような各動作状態時の電力値や、各動作状態遷移に必要な電力の値(エネルギー値でも可)が格納されている。 Power table PWRTAB is or power value at each operating condition as shown in the example of FIG. 3, the value of the power required for each operation state change (or a energy value) is stored. バッファBUF1〜BUFnを構成するドライバC1〜C3については第1の実施の形態において説明した。 For driver C1~C3 constituting the buffer BUF1~BUFn was described in the first embodiment. シーケンサSEQ1〜SEQnとバッファBUF1〜BUFnによって、電力制御モジュールPCM1〜PCMnが構成され、各サブ回路毎の動作状態が管理されている。 The sequencer SEQ1~SEQn buffer BUF1~BUFn, configured power control module PCM1~PCMn, operating status of each sub-circuit is managed.

電力アービタARBITは、各電力制御モジュールPCM1〜PCMn中の電力テーブルPWRTABの値を参照しながら、上記のサブ回路スケジューリングにしたがって各サブ回路の動作状態を制御している。 Power arbiter ARBIT while referring to the value of the power table PWRTAB in each power control module PCM1~PCMn, controls the operation state of each sub-circuit in accordance with the sub circuit scheduling described above. このように、各サブ回路CKT1〜CKTnに対する電力制御は各電力制御モジュールPCM1〜PCMnが行い、電力アービタARBITは、各サブ回路CKT1〜CKTn間での電力消費の調整を行うことで、サブ回路スケジューリングに必要な処理を階層で分散することができ、各階層の設計が容易になるという効果がある。 Thus, power control for each sub-circuit CKT1~CKTn performs each power control module PCM1~PCMn, power arbiter ARBIT, by adjusting the power consumption between the sub-circuits CKT1~CKTn, subcircuit scheduling It can be dispersed in a hierarchical processing necessary for an effect that the design of each layer is facilitated.

上記した各サブ回路CKTの動作状態遷移頻度を制約する回路は、電力制御モジュールPCM1〜PCMnで実現する。 Circuit that constrains the operation state change frequency for each sub-circuit CKT described above is realized by the power control module PCM1~PCMn. また、別の例では、サブ回路CKTがある一定以上の時間使用されなかった場合には、そのサブ回路に対応した電力制御モジュールPCMが、電力アービタARBITとは独立して、そのサブ回路の動作状態をより低電力な動作状態になるように変更し、変更後の状態及びその電力消費量を電力アービタARBITに通知する。 In another example, if they have not been used for some more time there is a sub-circuit CKT, the power control module PCM corresponding to the sub-circuit, independently of the power arbiter ARBIT, operation of the sub-circuit change state so to a lower power operational state, and notifies the state and its power consumption after the change in power arbiter ARBIT. これにより電力アービタARBITに多くの処理負荷を負わすことなく、チップの消費電力を効率的に削減するサブ回路スケジューリングが実現できる。 Thus without Owasu much processing load power arbiter ARBIT, subcircuit scheduling to reduce power consumption of the chip efficiently it can be realized.

<第10の実施の形態>図10は、本発明のチップ電力制御を実現する半導体装置の設計フローを示す。 <Tenth Embodiment> FIG. 10 shows a design flow of the semiconductor device for realizing the chip power control of the present invention. ライブラリLG_LIB1は、サブ回路CKTの機能を実現する回路が格納されたライブラリである。 Library LG_LIB1 is a library which a circuit is stored to implement the functions of the sub-circuits CKT. すなわち、図9の実施例で示したサブ回路CKTの電力制御モジュールPCMが付加されていないものである。 That, in which the power control module PCM subcircuit CKT shown in the embodiment of FIG. 9 is not added. ライブラリPCM_LIB1はLG_LIB1中のサブ回路CKTに対応する電力制御モジュールPCMが格納されたライブラリである。 Library PCM_LIB1 are library power control module PCM corresponding to a sub-circuit CKT in LG_LIB1 is stored. ライブラリLG_LIB2もサブ回路CKTのライブラリであるが、格納されているサブ回路には電力制御モジュールPCMが既に付加されている。 Although libraries LG_LIB2 also a library of sub-circuit CKT, the subcircuit stored power control module PCM is already added. ライブラリMC_LIBは図1の実施例で示したメイン回路MCKTが格納されたライブラリである。 Library MC_LIB are libraries main circuit MCKT is stored as shown in the embodiment of FIG.

LG_LIB1、PCM_LIB1、LG_LIB2、MC_LIBで示された4つのライブラリと、チップカーネルCHPKNLは、例えばその機能がHDL(Hardware Description Language)等の言語でその回路の機能を記述したデータとして格納される。 LG_LIB1, PCM_LIB1, LG_LIB2, four libraries indicated by MC_LIB, chip kernel CHPKNL, for example the function is stored as data describing the function of the circuit in a language such as HDL (Hardware Description Language). 論理合成用セルライブラリCELL_LIBには、論理合成に用いられる各種セル(例えば、AND、OR等の論理ゲートまたは複合論理ゲートのセル)の情報(例えば、各種セルの遅延時間情報)が格納される。 The logic synthesis cell library CELL_LIB, various cell (e.g., AND, logic gates or composite logic gate cell of OR, etc.) used in the logic synthesis information (e.g., delay time information of various cell) is stored. 設計者はチップ全体に係る論理仕様RTL(特に限定しないが、ここではレジスタ・トランスファ・レベル(RTL:Registor Transfer Level)で記述されているものと仮定した)を作成し、論理仕様RTL、ライブラリに格納された回路データ及びセルの情報からネットリストNETLSTを論理合成(LOG_SYN)する。 Designer (but not limited particularly, where the register transfer level (RTL: Registor Transfer Level) was assumed to be written in) logical specification RTL according to the entire chip to create a logical specification RTL, the library stored netlist NETLST from the information of the circuit data and cell logic synthesis (LOG_SYN). ネットリストNETLSTはその後、レイアウトされる(LAY)。 Netlist NETLST is then layout (LAY).

上記設計フローによって、そのままでは本発明の電力制御が適用できないようなサブ回路(ライブラリLG_LIB1に格納されたサブ回路)でも、電力制御モジュールPCMを付加することで、本発明の電力制御が適用できるようになる。 By the design flow, as is the even sub-circuits that can not be applicable power control of the present invention (sub-circuit stored in the library LG_LIB1), by adding the power control module PCM, so as to be able to apply the power control of the present invention become. いわゆるIPプロバイダの供給する多くのIP(Intellectual Property:半導体集積回路に設けられる演算機能や信号制御機能等の機能上のまとまりを単位とする回路ブロック)をチップ設計に取り込むことができ、効率的な設計が可能になる。 Many IP supplying the so-called IP Provider: can capture (Intellectual Property circuit block in units of group of functional computing function and the signal control function or the like provided in the semiconductor integrated circuit) in chip design, efficient design becomes possible.

電力制御モジュールPCMは各サブ回路毎に作成する必要がある。 The power control module PCM should be created for each sub-circuit. このためには、電力アービタARBITと電力制御モジュールPCMの間のインターフェース仕様(以下、PSI(Power Scheduling Interface)と呼ぶ)に基づき設計する。 For this purpose, the interface specifications between the power arbiter ARBIT a power control module PCM (hereinafter, PSI (Power referred to as Scheduling Interface)) designed based on the. PSIには、電力アービタARBITからのコマンドとそのコマンドに対する電力制御モジュールの応答のプロトコルが含まれる。 The PSI, include commands and protocol response of the power control module to the command from the power arbiter ARBIT.

同様に、論理仕様RTLを設計する設計者は、電力制御モジュールPCMとサブ回路ブロックCKTの間のインターフェース仕様(以下、PMI(Power Managing Interface)と呼ぶ。PMIには、メイン回路MKCTまたはサブ回路ブロックCKTからのリクエスト信号REQSとチップカーネルCHPKNLからのアクノレッジ信号REQSとのプロトコルが含まれる。)を把握し、リクエスト信号REQSとアクノレッジ信号ACKSで制御される各サブ回路を用いた設計ができる。 Similarly, the designer to design a logical specification RTL, the interface specifications between the power control module PCM and the sub circuit block CKT (hereinafter, the .PMI called the PMI (Power Managing Interface), the main circuit MKCT or sub-circuit block protocol includes the acknowledge signal REQS from the request signal REQS chip kernel CHPKNL from CKT.) to understand, it is designed with a respective sub-circuit controlled by the request signal REQS and acknowledge signal ACKS.
インターフェース仕様PMIとPSIに基づき、既存の回路ブロックの設計を利用して本発明の電力制御を容易に実現することができる。 Based on the interface specification PMI and PSI, the power control of the present invention can be easily realized by utilizing a design of existing circuit blocks.

<第11の実施の形態>図11は、本発明の電力制御を用いたチップ(CHP3)の実施例を示した図である。 <The eleventh embodiment> FIG. 11 is a diagram showing an example of a chip (CHP3) using power control of the present invention. チップ内の信号伝播用のオンチップバスSBUSに、マイクロプロセッサ(CentralProcessing Unit)CPU、Long Instruction word方式のマイクロプロセッサVLIW、デジタル信号処理プロセッサ(Degital signal processor)DSP、グラフィックプロセッサ(Graphic processor)GP、MPEG(Moving Picture Experts Group)信号処理回路MPEG、バス制御回路BSC、チップ電力制御回路PMU、USB(Universal Sirial Bus)インターフェース回路USB、IrDA(Infrared Data Association)赤外線通信インターフェース回路IrDA、IEEE1394インターフェース回路IEEE1394、PCI(Peripheral Component Interconnect)インターフェース回路PCI、メモリMEMが接続されている。 The on-chip bus SBUS for signal propagation within the chip, a microprocessor (CentralProcessing Unit) CPU, Long Instruction word scheme microprocessor VLIW, a digital signal processor (Degital signal processor) DSP, a graphics processor (Graphic processor) GP, MPEG (Moving Picture Experts Group) signal processing circuit MPEG, bus control circuit BSC, chip power control circuit PMU, USB (Universal Sirial bus) interface circuit USB, IrDA (infrared Data Association) infrared communication interface circuit IrDA, IEEE1394 interface circuit IEEE1394, PCI (Peripheral Component Interconnect) interface circuit PCI, memory MEM is coupled. EXTBUSは外部バスであって、バスコントローラBSCを介してオンチップバスSBUSと接続される。 EXTBUS is an external bus are connected to the on-chip bus SBUS through a bus controller BSC. CHP3は、CPU、VLIW、DSP、GP、MPEG等の専用回路とメモリMEMを用いてデータ処理を行い、USB、IrDA、IEEE1394、PCI、BSCを用いてチップ外部とのデータの授受を行う。 CHP3 performs data processing using CPU, VLIW, DSP, GP, a dedicated circuit and the memory MEM such as MPEG, exchanges data with the outside of the chip by using USB, IrDA, IEEE1394, PCI, the BSC. もちろんこれらの回路ブロックは例示であって、チップCHP3の用途に応じて必要な回路ブロックを搭載する。 Of course a These circuit blocks illustrated, equipped with the necessary circuit blocks depending on the application of the chip CHP3. また、電力制御バスPBUSは本発明の電力制御を実施するためのものである。 The power control bus PBUS is for implementing power control of the present invention.

チップCHP3の電力制御は以下のように行われる。 Power control chip CHP3 is performed as follows. チップ電力制御回路PMUはチップCHP3の電力状態を制御している回路であり、チップ外部(例えばEXTBUS)からの指示(割り込み処理等)あるいは、CPU等が実行する命令列(スタンバイ命令等)にしたがって、チップ全体の動作状態を制御する。 Chip power control circuit PMU is a circuit which controls the power state of the chip CHP3, instruction from outside the chip (for example EXTBUS) (interrupt handling, etc.) or according to the instruction sequence by the CPU or the like is performed (standby instruction, etc.) and controls the operation state of the entire chip. たとえば、チップ全体を高速動作する動作状態や、低速動作する動作状態、あるいは、動作を停止させる待機状態等に制御する(以下、これらのチップ全体の動作状態をチップ動作状態と記す)。 For example, the operation state of the high-speed operation of the entire chip, low-speed operation to the operating state or controls the standby state or the like to stop the operation (hereinafter, the operation state of the entire these chips referred to as chip operation state). チップ電力制御回路PMUはチップカーネルCHPKNLを制御して、上記したような数々のチップ動作状態を実現する。 Chip power control circuit PMU controls the chip kernel CHPKNL, to achieve a number of chip operation state as described above. チップ電力制御回路PMUのチップカーネルCHPKNLの制御方法は特に限定しないが、例えばチップカーネルCHPKNL のPmax値を、チップ動作状態に応じて変化させることで実現できる。 The method of the chip kernel CHPKNL chip power control circuit PMU is not particularly limited, for example, the Pmax value of the chip kernel CHPKNL, can be realized by changing in accordance with the chip operation state. また、ほとんど全ての回路モジュールはチップカーネルCHPKNLによって、本発明の方法にしたがって電力制御される。 Further, the chip kernel CHPKNL almost all circuit modules are power controlled in accordance with the method of the present invention. なお、チップカーネルCHPKNLは、図11に示されるように独立の回路ブロックとしてもよく、一部の回路ブロック(例えばCPU)の一部機能として実現することも可能である。 Incidentally, the chip kernel CHPKNL may be independent of the circuit blocks as shown in FIG. 11, it is also possible to implement as part of the functions of some of the circuit blocks (e.g., CPU).

一般に、専用回路は汎用回路よりも消費電力が小さい。 Generally, dedicated circuitry consumes less power than a general-purpose circuit. 専用回路は汎用回路と比較して、ある機能を実現するために無駄な回路が少ないためである。 Dedicated circuitry compared with general-purpose circuit, useless circuit for realizing a certain function because less. 例えばMPEG処理を汎用のマイクロプロセッサで実現するよりも、MPEG処理専用の回路で実現する方が低電力である。 For example rather than implement the MPEG processing in general-purpose microprocessors, who realized in the circuit of MPEG processing dedicated low power. 本発明のチップでは上記した仮想集積を行えるために、図11の実施例のように多くの専用回路をチップ上に集積することができ、汎用回路ではなく専用回路で処理することにより、チップの消費電力を大幅に削減できる。 For a chip of the present invention is capable of performing a virtual integrated as described above, a number of dedicated circuits as in the embodiment of FIG. 11 can be integrated on a chip, by treatment with a dedicated circuit rather than a general-purpose circuit, chip the power consumption can be significantly reduced.

<第12の実施の形態>本発明のチップは、従来のチップに比べてその消費電流変動を小さくできる。 Chip <Twelfth Embodiment> The present invention can reduce its current consumption fluctuations compared to conventional chip. 従来のチップでは、チップ全体の消費電力を考慮することなくサブ回路の電力制御を行う。 In conventional chip performs power control sub-circuit without considering the power consumption of the entire chip. そのため、電力のピーク値(熱設計電力:Thermal Design Power)は平均電力の数倍の大きさになってしまうのが通常である。 Therefore, the peak value of the power (Thermal Design Power: Thermal Design Power) is that becomes several times the size of the average power is usually. これに対して本発明のチップでは、チップ全体の消費電力が予め設定されたチップ許容電力Pmaxに制限され、Pmaxの超過を生ぜしめるようなサブ回路の使用は後回しにされる。 Chip of the present invention, on the other hand, the power consumption of the whole chip is limited to a preset chip allowable power Pmax, the use of sub-circuits, such as causing a excess of Pmax is postponed. チップの消費電力に余裕が生じ、当該サブ回路を使用してもPmaxの超過を生じない状況になって初めて、当該サブ回路の使用が許可される。 Occurs is a margin in the power consumption of the chip, the first time be used the sub-circuit a situation which does not cause excess Pmax, the use of the sub-circuit is permitted. すなわち、本発明の電力制御は、いわば従来のチップにみられた電力消費の山を削り、その削った電力消費量をもって、従来のチップにみられた電力処理の谷を埋めることに相当する。 That is, the power control of the present invention is, as it were scraping piles of power consumption found in the conventional chip, with a power consumption shaved thereof, equivalent to fill valleys power handling seen in conventional chip. チップ許容電力Pmaxは従来のチップのピーク電力よりも低く、平均電力に近づけることができる。 Chip allowable power Pmax is lower than the peak power of the conventional chip can be brought close to the average power. それに伴ってチップの消費電流の時間変動di/dtは緩やかになる。 Along with this time variation di / dt of the current consumption of the chip becomes gentle. この消費電力の時間変動di/dtは、Ldi/dt(Lはチップの電源ラインのインダクタンスである)で表される電圧の時間変動dV/dtを生じさせる。 Time variation di / dt of the power consumption, Ldi / dt (L is the inductance of the chip of the power supply lines) produces a time-varying dV / dt of the voltage represented by. したがって、本発明はチップの電圧変動を従来のチップよりも小さく抑制できるという効果をも有する。 Accordingly, the present invention also has the effect of voltage variation of the chip can be suppressed smaller than conventional chips.

さて、第4の実施の形態としてチップ許容電力Pmaxを変更できるようにした実施例を先に示した。 Now, showing an embodiment in which to change the chip allowable power Pmax as a fourth embodiment above. ここでは、電圧変動(Ldi/dt)を小さくするようにPmaxを変更する制御方法について示す。 Here, an control method of changing the Pmax so as to reduce the voltage variation (Ldi / dt). 図12は、例えばチップの負荷に応じてチップ許容電力Pmaxを3段階に制御する場合を示している。 Figure 12, for example in accordance with the load of the chip shows the case of controlling the tip allowable power Pmax in three stages.

チップ動作状態1(ST1)は、チップに電源が供給されていないあるいは回路動作が待機・停止している状態であり、例えばPmax=0とする。 Chip operating state 1 (ST1) is a state where the chip or the circuit operation power is not supplied to the is stopped waiting-, eg, Pmax = 0. チップ動作状態2(ST2)は、チップの処理負荷が小さく、Pmaxが比較的低くても処理遅延が問題にならない状態であり、例えばPmax=5とする。 Chip operation state 2 (ST2), the processing load of the chip is small, Pmax is a state in which the relatively lower processing delay is not an issue, for example, Pmax = 5. チップ動作状態3(ST3)は、チップの処理負荷が大きく、Pmaxを高くして処理遅延を抑制する必要のある状態であり、例えばPmax=10とする。 Chip operation state 3 (ST3), the processing load of the chip is large, a state that needs to suppress the higher the processing delay Pmax, eg, Pmax = 10. 本実施例は、これらのチップ動作状態の遷移においてPmaxを段階的に変化させるものである。 This embodiment is intended to stepwise vary the Pmax in the transition of these chips operating conditions. 例えば、チップ動作状態1からチップ動作状態2に一度に遷移した場合には一度にk個のサブ回路ブロックが動作可能になるとすれば、段階的に制御した場合には一度に動作可能になるサブ回路ブロックの数はkよりも少なく抑えられる。 For example, if when a transition at a time from the chip operation state 1 to the chip operational state 2 k sub circuit block is operable at a time, become operational at a time when the stepwise control sub the number of circuit blocks is suppressed less than k. その結果、電流変動による電圧変動を小さくすることができるものである。 As a result, in which it is possible to reduce the voltage variation due to current fluctuations.

<第13の実施の形態>本発明のチップの平均電力AVEP、タスク実行時間EXETのPmax依存性の一例を図13に示す。 Shown <Thirteenth Embodiment> The average power AVEP of chips present invention, an example of Pmax dependent task execution time EXET Figure 13. 点線が平均電力を、実線が実行時間を示している。 Dotted line is the average power, the solid line indicates the running time. なお、図13の平均電力にはトランジスタのリーク電流は考慮していない。 Incidentally, the average power of 13 the leakage current of the transistor is not considered. Pmaxとの依存性の大小によって大きく2つの領域(領域Aと領域B)に分けられる。 It is divided into two regions increases (region A and region B) by dependence of the magnitude of the Pmax. 領域AではPmaxが変化しても、平均電力AVEP、実行時間EXETの変化はほとんど見られない。 Even after changing the Pmax in the region A, the average power AVEP, changes in execution time EXET is hardly observed. 一方、領域BではPmaxを小さくするにつれて、平均電力AVEPは小さくなり、実行時間EXETは大きくなる。 On the other hand, as to reduce the Pmax in the region B, the average power AVEP decreases, the execution time EXET increases. 領域Aは、チップ許容電力Pmaxによって、一部のサブ回路の使用が後回しになる状態が生じても、電力に余裕のあるときに、その時間帯に使用すべきサブ回路とともに後回しになった一部のサブ回路の使用をも許可することにより、タスク全体としての実行時間の遅延はほとんど生じないで済んでいる状態である。 Region A, the chip allowable power Pmax, even if a state in which use of some sub-circuit is put off, when a margin to the power, was postponed with sub circuit to be used during that time one by allowing also the use of the sub-circuit parts, the delay of the execution time of the overall task is in a state been finished without hardly occur. 一方、領域Bは、ほぼ常にチップ許容電力Pmaxに近い状態で動作しており、サブ回路の使用の後回しが、タスク全体としての実行時間にかなり反映されてしまう状態である。 On the other hand, region B is operating in almost always a state close to the chip allowable power Pmax, postponement of the use of subcircuits, a condition would be considerably reflected in the execution time of the overall task. 領域Aと領域Bの境界となるチップ許容電力Pmaxは、チップ許容電力が∞の場合の平均電力AVEP(∞)付近の値となる(図13の例では10W)。 The chip allowable power Pmax at the boundary of regions A and B, the chip allowable power is average power AVEP (∞) value in the vicinity of the case of ∞ (10 W in the example of FIG. 13). なぜならば、チップ許容電力PmaxをAVEP(∞)以下にするならば、タスク全体としての実行時間は延びざるを得ず、チップ許容電力Pmaxの制限はそのまま消費電力の低下につながるためである。 This is because, if the chip allowable power Pmax below AVEP (∞), the execution time of the entire task not help but extend, chips allowable power Pmax limit is because it leads to a decrease in power consumption.

上述のように、リーク電流及び電力制御のための消費電力分を除外して算出した平均電力AVEPと実行時間EXETの積で計算されるタスク全体の処理に要する消費エネルギーは、Pmaxには依存しない。 As described above, the energy consumption required for the entire task that is calculated by the average power AVEP the product of execution time EXET consumption calculated by excluding the power fraction for the leakage current and the power control process is not dependent on Pmax .

一方、リーク電流はオフ状態のトランジスタを流れる電流でありタスクの処理とは無関係に生じる。 On the other hand, the leakage current is independent results from the processing of and tasks a current flowing through the transistor in the off state. しかしながら、第1の実施の形態において図5に関連して述べたように、本発明においては各サブ回路は動作状態遷移頻度に応じて低消費電力モードに遷移するように構成できる。 However, as discussed in connection with FIG. 5 in the first embodiment, each sub-circuit in the present invention can be configured to transition to the low power consumption mode in accordance with the operation state change frequency. この構成を採用する場合には、Pmaxを小さくすることによってタスクの処理時間が長くなり、動作しないサブ回路はリーク電流を制限する低消費電力モードに移行することができ、リーク電流による電力消費も削減することができる。 When this configuration is employed, a longer processing time of the task by reducing the Pmax, subcircuit not work can be shifted to a low power consumption mode to limit the leakage current, the power consumption due to a leakage current it can be reduced. したがって、リーク電流を考慮した場合Pmaxを小さくすればタスクの処理時間が長くなり、タスク全体の処理に要する消費エネルギーは小さくなる。 Therefore, the task processing time is prolonged by reducing the Pmax when considering the leakage current, the energy consumption required for the entire task processing is reduced.

そこで、第12の実施の形態と同様の動作状態を設ける場合、Pmaxをチップ許容電力が∞の場合の平均電力AVEP(∞)(すなわちチップ全体の消費電力に応じたタスクの処理制御を行わない場合の平均電力)と関連づけて定める。 Therefore, in the case of providing the twelfth same operating conditions as the embodiment of the average power AVEP (∞) when the Pmax of chips allowable power ∞ (i.e. not process control tasks in accordance with the power consumption of the whole chip determine the average power) in association with the case. なお、このAVEP(∞)の大きさはチップのシステム構成によって主に決定され、タスクの内容によって大きく変わることはない。 The size of this AVEP (∞) is mainly determined by the system configuration of a chip, does not change greatly depending on the content of the task.
チップ動作状態2(ST2)においてはチップが低消費電力で動作することを重視し、Pmax(ST2)の値は領域Bの値で、例えばPmax=5Wとする。 In the chip operation state 2 (ST2) emphasizes the chip to operate with low power consumption, the value of Pmax (ST2) is the value of area B, for example, and Pmax = 5W. チップ動作状態3(ST3)においてはチップが最小の動作速度劣化で低消費電力で動作することを重視し、Pmax(ST3)の値は領域Aの値で、例えばPmax=10Wとする。 In the chip operation state 3 (ST3) emphasizes the chip to operate with low power consumption at the minimum operating speed degradation, the value of Pmax (ST3) is the value of the area A, for example, and Pmax = 10 W. このように(Pmax(ST3)−AVEP(∞))の絶対値が(Pmax(ST2)−AVEP(∞))の絶対値より小さくなるようにPmaxの値を制御することにより、リーク電流によるチップの消費エネルギーへの影響を小さくすることができる。 By controlling the value of the absolute value (Pmax (ST2) -AVEP (∞)) of the absolute value As is smaller in Pmax Thus (Pmax (ST3) -AVEP (∞)), the chip due to the leakage current it is possible to reduce the impact on the energy consumption of.
以上、本発明者によりなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Although the invention made by the present inventors has been described specifically based on examples, but the present invention is not limited to the above embodiments, rather it can be variously modified without departing from the spirit thereof until no. 例えば図1で示された回路の具体的構造やレイアウト構造は、種々の実施形態を取ることができる。 For example specific structure and layout structure of the circuit shown in FIG. 1, can take various embodiments. この発明は、チップ上に集積された全ての回路が同時に電源投入あるいは動作させると、チップあるいはシステムの許容電力を超えるような、チップあるいはそれを使用したシステムに対して、広く利用できるものである。 The present invention, when all the circuits are integrated on the chip to power up or operation simultaneously, that exceeds the allowable power of the chip or system, the system using the chip or it is one widely available .

また、チップの消費電力を資源として統括管理する方法を示したが、統括管理する資源はチップの消費電力に限られない。 Further, the method of supervising the power consumption of the chip as a resource, resources supervisor is not limited to the power dissipation of the chip. 例えば、リコンフィギャラブルな構成のチップ(チップ製造後に電気的あるいは物理的に結線状態を変更することで、同一トランジスタあるいはゲートを異なった機能を実現するための部品として使用できるように構成されているチップ)において、チップに集積したトランジスタ、ゲートあるいは配線を資源として統括管理することもできる。 For example, by changing the electrical or physical connection state after the chip (chip manufacturing reconfigurable structure is configured to be used as a component for realizing different functions of the same transistor or gate in the chip) can be integrated management transistors integrated on a chip, a gate or wire as a resource.

本発明のチップの実施例を示す図である。 It illustrates an embodiment of a chip of the present invention. 本発明の電力制御方式の実施例を示す図である。 It illustrates an embodiment of a power control scheme of the present invention. 本発明の電力制御方式を用いた場合のサブ回路の状態の電力テーブルを示す実施例である。 The power table of the state of the sub-circuit in the case of using the power control scheme of the present invention is the embodiment shown. サブ回路の動作状態の状態遷移図を示す実施例である。 An example that illustrates a state transition diagram of the operation state of the sub-circuit. サブ回路スケジューリングの例を示す実施例である。 An example that illustrates an example of a sub-circuit scheduling. 本発明のチップの実施例を示す図である。 It illustrates an embodiment of a chip of the present invention. サブ回路スケジューリングの例を示す実施例である。 An example that illustrates an example of a sub-circuit scheduling. 図1の実施例をより具体的に図示した図である。 It is more specifically illustrated Figure the embodiment of FIG. 図1のチップカーネルCHPKNLをより具体的に図示した図である。 Is a diagram illustrating a chip kernel CHPKNL more specifically in FIG. 設計フローの実施例を示した図である。 Is a diagram showing an example of a design flow. 本発明の電力制御を用いたチップの実施例を示した図である。 Is a diagram showing an embodiment of a chip using a power control of the present invention. Pmaxを段階的に変化させて、チップ動作状態を遷移させた場合を例示した図である。 Stepwise varying the Pmax, it is a diagram illustrating a case where transits the chip operation state. 本発明のチップの平均電力(AVEP)と実行時間(EXET)のPmax依存性の例を示した図である。 Is a diagram showing an example of Pmax-dependent average power (AVEP) and the execution time of the chip of the present invention (EXET).

符号の説明 DESCRIPTION OF SYMBOLS

CHPKNL チップカーネル CHPKNL chip kernel
CKT1〜CKTn サブ回路 CKT1~CKTn sub-circuit
MCKT メイン回路 MCKT main circuit
CTLS1〜CTLSn、CTLSa、CTLSb、CTLSc 電力制御線 CTLS1~CTLSn, CTLSa, CTLSb, CTLSc power control line
DATS1〜DATSn データ線 DATS1~DATSn data lines
REQS1〜REQSn リクエスト線 REQS1~REQSn request line
ACKS1〜ACKSn アクノレッジ線 ACKS1~ACKSn acknowledge line
VDD 正側電源 VDD positive power supply
VSS 負側電源(接地) VSS negative supply (ground)
VVDD 仮想接地線 VVDD virtual ground line
MN1 低しきい値・薄ゲート酸化膜NMOSトランジスタ MN1 low threshold-thin gate oxide NMOS transistor
MP1 低しきい値・薄ゲート酸化膜PMOSトランジスタ MP1 low threshold-thin gate oxide film PMOS transistor
MN2 高しきい値・厚ゲート酸化膜NMOSトランジスタ MN2 high threshold, thick gate oxide NMOS transistor
FF フリップフロップ FF flip-flop
G1、G2、G3 ANDゲート G1, G2, G3 AND gate
PWC1、PWC2 電力制御回路 PWC1, PWC2 power control circuit
IFC1、IFC2 インターフェース回路 IFC1, IFC2 interface circuit
LG、LG1、LG2 回路 LG, LG1, LG2 circuit
BUF1〜BUFn 電力制御線の駆動回路 Driving circuit of BUF1~BUFn power control line
SEQ1〜SEQn シーケンサ SEQ1~SEQn sequencer
ARBIT 電力アービタ ARBIT power arbiter
PWRTAB 電力テーブル PWRTAB power table
PCM1〜PCMn 電力制御モジュール PCM1~PCMn power control module
CPU マイクロプロセッサ CPU microprocessor
VLIW Long Instruction word方式のマイクロプロセッサ The microprocessor of VLIW Long Instruction word method
DSP デジタル信号処理プロセッサ(Digital signal processor) DSP digital signal processor (Digital signal processor)
GP グラフィックプロセッサ(Graphic processor) GP graphics processor (Graphic processor)
MPEG MPEG(Moving Picture Experts Group)信号処理回路 MPEG MPEG (Moving Picture Experts Group) signal processing circuit
BSC バス制御回路 BSC bus control circuit
PMU チップ電力制御回路 PMU chip power control circuit
USB USB(Universal Sirial Bus)インターフェース回路 USB USB (Universal Sirial Bus) interface circuit
IrDA IrDA(Infrared Data Association)赤外線通信インターフェース回路 IrDA IrDA (Infrared Data Association) infrared communication interface circuit
PCI PCI(Peripheral Component Interconnect)インターフェース回路 PCI PCI (Peripheral Component Interconnect) interface circuit
MEM メモリ MEM memory
EXTBUS 外部バス EXTBUS external bus
SBUS チップ内の信号伝播用のバス SBUS bus for signal propagation in the chip
PBUS 電力制御バス PBUS power control bus

Claims (1)

  1. 複数の回路ブロックと第1のバスと第2のバスとを有し、 A plurality of circuit blocks and the first bus and the second bus,
    上記第1のバスで上記複数の回路ブロック間のデータがやり取りされ、 Data between said plurality of circuit blocks in the first bus is exchanged,
    上記第2のバスで、上記複数の回路ブロックに対する電力制御のための通信がなされる半導体集積回路装置。 In the second bus, the semiconductor integrated circuit device communication for power control for the plurality of circuit blocks is performed.
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