JP2006093312A - Piezoelectric element, liquid injection head, and their manufacturing methods - Google Patents

Piezoelectric element, liquid injection head, and their manufacturing methods Download PDF

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Kinzan Ri
欣山 李
Masami Murai
正己 村井
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a piezoelectric element capable of improving the characteristics of a piezoelectric layer constituting the piezoelectric element with the characteristics of the piezoelectric layer being stabilized, also to provide a liquid injection head using the piezoelectric element and its manufacturing method, and further to provide a liquid injection apparatus using the piezoelectric element. <P>SOLUTION: There are provided a lower electrode formed via a diaphragm, a piezoelectric layer formed on the lower electrode, and an upper electrode formed on the piezoelectric layer. The surface roughness Ra of the lower electrode ranges from 0.05 to 2 nm. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、圧電素子、液体噴射ヘッド及び液体噴射装置、並びに圧電素子の製造方法に関する。   The present invention relates to a piezoelectric element, a liquid ejecting head, a liquid ejecting apparatus, and a method for manufacturing a piezoelectric element.

電圧を印加することにより変位する圧電素子を具備するアクチュエータ装置は、例えば、液滴を噴射する液体噴射ヘッド等に搭載される。このような液体噴射ヘッドとしては、例えば、ノズル開口と連通する圧力発生室の一部を振動板で構成し、この振動板を圧電素子により変形させて圧力発生室のインクを加圧してノズル開口からインク滴を吐出させるインクジェット式記録ヘッドが知られている。そして、インクジェット式記録ヘッドには、圧電素子の軸方向に伸長、収縮する縦振動モードの圧電アクチュエータ装置を搭載したものと、たわみ振動モードの圧電アクチュエータ装置を搭載したものの2種類が実用化されている。そして、たわみ振動モードのアクチュエータを使用したものとしては、例えば、振動板の表面全体に亙って成膜技術により均一な圧電体膜を形成し、この圧電体層をリソグラフィ法により圧力発生室に対応する形状に切り分けることによって圧力発生室毎に独立するように圧電素子を形成したものがある。   An actuator device including a piezoelectric element that is displaced by applying a voltage is mounted on, for example, a liquid ejecting head that ejects droplets. As such a liquid ejecting head, for example, a part of a pressure generation chamber communicating with a nozzle opening is configured by a vibration plate, and the vibration plate is deformed by a piezoelectric element so as to pressurize ink in the pressure generation chamber to form a nozzle opening. Inkjet recording heads that discharge ink droplets are known. Two types of ink jet recording heads have been put into practical use: those equipped with a piezoelectric actuator device in a longitudinal vibration mode that extends and contracts in the axial direction of the piezoelectric element, and those equipped with a piezoelectric actuator device in a flexural vibration mode. Yes. As an actuator using a flexural vibration mode actuator, for example, a uniform piezoelectric film is formed over the entire surface of the diaphragm by a film forming technique, and this piezoelectric layer is formed into a pressure generating chamber by a lithography method. There is one in which a piezoelectric element is formed so as to be independent for each pressure generating chamber by cutting into corresponding shapes.

この圧電体層(圧電体薄膜)としては、例えば、チタン酸ジルコン酸鉛(PZT)等の強誘電体が用いられている。そして、このような圧電体薄膜は、例えば、下電極上にスパッタ法等によりチタン結晶を形成し、このチタン結晶上にゾル−ゲル法により圧電体前駆体膜を形成すると共にこの圧電体前駆体膜を焼成することによって形成される(例えば、特許文献1参照)。   As the piezoelectric layer (piezoelectric thin film), for example, a ferroelectric such as lead zirconate titanate (PZT) is used. Such a piezoelectric thin film is formed, for example, by forming a titanium crystal on the lower electrode by sputtering or the like, and forming a piezoelectric precursor film on the titanium crystal by a sol-gel method. The film is formed by firing (see, for example, Patent Document 1).

このような方法で圧電体層を形成すると、チタン結晶を核として圧電体層の結晶が成長し、比較的緻密で柱状の結晶を得ることができる。しかしながら、圧電体層の結晶性を制御するのは難しく、圧電体層の電気的、あるいは機械的特性を均一化することができないため、圧電素子の変位特性にばらつきが生じてしまうという問題がある。なお、このような問題は、インクジェット式記録ヘッド等の液体噴射ヘッドに搭載されるアクチュエータ装置の製造時だけでなく、他の装置に搭載されるアクチュエータ装置の製造時においても同様に存在する。   When the piezoelectric layer is formed by such a method, the crystal of the piezoelectric layer grows with the titanium crystal as a nucleus, and a relatively dense columnar crystal can be obtained. However, it is difficult to control the crystallinity of the piezoelectric layer, and the electrical or mechanical characteristics of the piezoelectric layer cannot be made uniform, resulting in variations in the displacement characteristics of the piezoelectric elements. . Such a problem exists not only when manufacturing an actuator device mounted on a liquid ejecting head such as an ink jet recording head but also when manufacturing an actuator device mounted on another device.

特開2001−274472号公報(第5頁)JP 2001-274472 A (page 5)

本発明は上述した事情に鑑み、圧電素子を構成する圧電体層の特性を向上でき且つ圧電体層の特性を安定させた圧電素子、及びこれを用いた液体噴射ヘッド及びその製造方法、並びにこの圧電素子を用いた液体噴射ヘッド及び液体噴射装置を提供することを課題とする。   In view of the circumstances described above, the present invention provides a piezoelectric element that can improve the characteristics of the piezoelectric layer constituting the piezoelectric element and stabilize the characteristics of the piezoelectric layer, a liquid ejecting head using the piezoelectric element, a manufacturing method thereof, and the It is an object to provide a liquid ejecting head and a liquid ejecting apparatus using a piezoelectric element.

前記課題を解決する本発明の第1の態様は、振動板を介して形成された下電極と、該下電極上に形成された圧電体層と、該圧電体層上に形成された上電極とを有し、前記下電極の表面粗さRaが0.05〜2nmの範囲にあることを特徴とする圧電素子にある。
かかる第1の態様では、下電極の表面粗さRaが0.05〜2nmの範囲に制御されているので、圧電体層の特性が向上されている。
According to a first aspect of the present invention for solving the above problems, a lower electrode formed via a diaphragm, a piezoelectric layer formed on the lower electrode, and an upper electrode formed on the piezoelectric layer And the surface roughness Ra of the lower electrode is in the range of 0.05 to 2 nm.
In the first aspect, since the surface roughness Ra of the lower electrode is controlled in the range of 0.05 to 2 nm, the characteristics of the piezoelectric layer are improved.

本発明の第2の態様は、第1の態様において、前記下電極は、前記振動板側に位置する最下層である密着層を有し、前記密着層の表面粗さが前記下電極の表面粗さより小さいことを特徴とする圧電素子にある。
かかる第2の態様では、密着層の表面粗さRaが下電極の表面粗さより小さく、すなわち、2nmより小さく制御されており、その上に積層された層を有する下電極の表面粗さRaが0.05〜2nmの範囲に比較的容易に制御される。
According to a second aspect of the present invention, in the first aspect, the lower electrode has an adhesion layer that is a lowermost layer located on the diaphragm side, and a surface roughness of the adhesion layer is a surface of the lower electrode. The piezoelectric element is characterized by being smaller in roughness.
In the second aspect, the surface roughness Ra of the adhesion layer is controlled to be smaller than the surface roughness of the lower electrode, that is, smaller than 2 nm, and the surface roughness Ra of the lower electrode having a layer laminated thereon is It is controlled relatively easily in the range of 0.05 to 2 nm.

本発明の第3の態様は、第2の態様において、前記密着層は、チタン(Ti)からなることを特徴とする圧電素子にある。
かかる第3の態様では、チタンからなる密着層の表面粗さを制御することにより、下電極の表面粗さが比較的容易に制御される。
According to a third aspect of the present invention, in the piezoelectric element according to the second aspect, the adhesion layer is made of titanium (Ti).
In the third aspect, the surface roughness of the lower electrode is relatively easily controlled by controlling the surface roughness of the adhesion layer made of titanium.

本発明の第4の態様は、第2又は3の態様において、前記下電極は、前記圧電体層側に位置しIrを含む第一層と、この第一層の下側に位置しPtを含む第二層とを有することを特徴とする圧電素子にある。
かかる第4の態様では、下電極は、圧電体層側のIrを含む第一層とこの第一層の下側にあるPtを含む第二層とを有し、密着層の表面粗さの制御により、比較的容易に第一層の表面粗さRaが2nm以下となるようになる。
According to a fourth aspect of the present invention, in the second or third aspect, the lower electrode is located on the piezoelectric layer side and includes a first layer containing Ir, and a lower layer located on the lower side of the first layer. And a second layer including the piezoelectric element.
In the fourth aspect, the lower electrode has a first layer containing Ir on the piezoelectric layer side and a second layer containing Pt on the lower side of the first layer, and the surface roughness of the adhesion layer is By the control, the surface roughness Ra of the first layer becomes 2 nm or less relatively easily.

本発明の第5の態様は、第4の態様において、前記下電極は、前記密着層と前記第二層との間にIrを含む第三層を有することを特徴とする圧電素子にある。
かかる第5の態様は、密着層上に設けられたIrを含む第三層と、第三層上に設けられた第二層と、第二層上に設けられた第一層とを有し、第一層の表面粗さRaが2nm以下に制御されている。
A fifth aspect of the present invention is the piezoelectric element according to the fourth aspect, wherein the lower electrode has a third layer containing Ir between the adhesion layer and the second layer.
The fifth aspect includes a third layer containing Ir provided on the adhesion layer, a second layer provided on the third layer, and a first layer provided on the second layer. The surface roughness Ra of the first layer is controlled to 2 nm or less.

本発明の第6の態様は、第1〜5の何れかの態様において、前記圧電体層は、菱面体晶系の(100)面に優先配向していることを特徴とする圧電素子にある。
かかる第6の態様では、圧電体層の結晶の配向が制御されているので、機械的特性に優れたものとなる。
A sixth aspect of the present invention is the piezoelectric element according to any one of the first to fifth aspects, wherein the piezoelectric layer is preferentially oriented in a rhombohedral (100) plane. .
In the sixth aspect, since the crystal orientation of the piezoelectric layer is controlled, the mechanical characteristics are excellent.

本発明の第7の態様は、第1〜6の何れかの態様において、前記圧電体層は、前記下電極上に所望の厚さに設けられた種Ti層上に形成されたものであることを特徴とする圧電素子にある。
かかる第7の態様では、圧電体層は、表面粗さが制御された下電極上に設けられた種Ti層上に形成されているので、結晶性が向上されたものである。
According to a seventh aspect of the present invention, in any one of the first to sixth aspects, the piezoelectric layer is formed on a seed Ti layer provided at a desired thickness on the lower electrode. The piezoelectric element is characterized by the above.
In the seventh aspect, since the piezoelectric layer is formed on the seed Ti layer provided on the lower electrode whose surface roughness is controlled, the crystallinity is improved.

本発明の第8の態様は、第1〜7の何れかの態様の圧電素子を圧電アクチュエータとして備えたことを特徴とする液体噴射ヘッドにある。
かかる第8の態様は、変位特性が向上した圧電アクチュエータを具備する液体噴射ヘッドが実現できる。
According to an eighth aspect of the present invention, there is provided a liquid ejecting head including the piezoelectric element according to any one of the first to seventh aspects as a piezoelectric actuator.
According to the eighth aspect, a liquid jet head including a piezoelectric actuator with improved displacement characteristics can be realized.

本発明の第9の態様は、第8の態様の液体噴射ヘッドを具備することを特徴とする液体噴射装置にある。
かかる第9の態様では、変位特性が向上した圧電アクチュエータを備えた液体噴射ヘッドが搭載されているので、液体の噴射特性が向上した液体噴射装置が実現できる。
According to a ninth aspect of the invention, there is provided a liquid ejecting apparatus including the liquid ejecting head according to the eighth aspect.
In the ninth aspect, since the liquid ejecting head including the piezoelectric actuator with improved displacement characteristics is mounted, a liquid ejecting apparatus with improved liquid ejecting characteristics can be realized.

本発明の第10の態様は、基板の一方面に設けられた振動板上に下電極を、その表面粗さRaが0.05〜2nmの範囲にあるように形成する工程と、この下電極上にスパッタ法によりチタン(Ti)を塗布して種チタン層を形成する工程と、該種チタン層上に圧電材料を塗布して圧電体前駆体膜を形成すると共に該圧電体前駆体膜を焼成して結晶化させることで前記圧電体層を形成する工程と、この圧電体層上に上電極を形成する工程とを具備することを特徴とする圧電素子の製造方法にある。
かかる第10の態様では、表面粗さが所定の値に制御された下電極上に種チタン層を設けて圧電体層を形成するので、種チタン層が有効に作用して、結晶性の向上した圧電体層を有する圧電素子が比較的容易に製造できる。
According to a tenth aspect of the present invention, there is provided a step of forming a lower electrode on a diaphragm provided on one surface of a substrate so that the surface roughness Ra is in the range of 0.05 to 2 nm, and the lower electrode A step of applying titanium (Ti) by sputtering to form a seed titanium layer, and applying a piezoelectric material on the seed titanium layer to form a piezoelectric precursor film, and forming the piezoelectric precursor film The piezoelectric element manufacturing method includes a step of forming the piezoelectric layer by firing and crystallizing, and a step of forming an upper electrode on the piezoelectric layer.
In the tenth aspect, since the seed titanium layer is provided on the lower electrode whose surface roughness is controlled to a predetermined value to form the piezoelectric layer, the seed titanium layer effectively acts to improve the crystallinity. A piezoelectric element having the piezoelectric layer can be manufactured relatively easily.

本発明の第11の態様は、第10の態様において、前記下電極を形成する工程は、前記振動板上に密着層を、その表面粗さRaが0.05〜2nmの範囲にあるように形成する工程と、この密着層上の第1のIr層を形成する工程と、この第1のIr層上にPt層を形成する工程と、このPt層上の第2のIr層を形成する工程とを含むことを特徴とする圧電素子の製造方法にある。
かかる第11の態様では、密着層の表面粗さが所望の範囲になるように制御することにより、その上に積層される第1のIr層、Pt層、及び第2のIr層の表面粗さを比較的容易に制御することができ、表面粗さRaが0.05〜2nmの範囲にある下電極を比較的容易に製造することができる。
According to an eleventh aspect of the present invention, in the tenth aspect, in the step of forming the lower electrode, the adhesion layer is formed on the diaphragm so that the surface roughness Ra is in the range of 0.05 to 2 nm. Forming, forming a first Ir layer on the adhesion layer, forming a Pt layer on the first Ir layer, and forming a second Ir layer on the Pt layer. And a step of manufacturing the piezoelectric element.
In the eleventh aspect, the surface roughness of the first Ir layer, the Pt layer, and the second Ir layer laminated thereon is controlled by controlling the surface roughness of the adhesion layer to be in a desired range. The lower electrode having a surface roughness Ra in the range of 0.05 to 2 nm can be manufactured relatively easily.

本発明の第12の態様は、第11の態様において、前記密着層が、チタン(Ti)からなることを特徴とする圧電素子の製造方法にある。
かかる第12の態様では、チタンからなる密着層の表面粗さを制御することにより、その上に積層する各層の表面粗さを比較的容易に制御することができる。
A twelfth aspect of the present invention is the method for manufacturing a piezoelectric element according to the eleventh aspect, wherein the adhesion layer is made of titanium (Ti).
In the twelfth aspect, by controlling the surface roughness of the adhesion layer made of titanium, the surface roughness of each layer laminated thereon can be controlled relatively easily.

本発明の第13の態様は、第11又は12の態様において、前記密着層を、圧力が0.01〜0.2Paの条件下でのスパッタ法により形成したことを特徴とする圧電素子の製造方法にある。
かかる第13の態様は、密着層を圧力が0.01〜0.2Paの条件下でのスパッタ法により形成することにより、比較的容易に表面粗さRaが0.05〜2nmの範囲にある層とすることができる。
A thirteenth aspect of the present invention is the manufacture of a piezoelectric element according to the eleventh or twelfth aspect, wherein the adhesion layer is formed by a sputtering method under a pressure of 0.01 to 0.2 Pa. Is in the way.
In the thirteenth aspect, the surface roughness Ra is relatively easily in the range of 0.05 to 2 nm by forming the adhesion layer by sputtering under a pressure of 0.01 to 0.2 Pa. It can be a layer.

本発明の第14の態様は、第13の態様において、前記密着層を、温度が常温から200℃の範囲、パワー密度が3〜10kW/mの条件下でのスパッタ法により形成したことを特徴とする圧電素子の製造方法にある。
かかる第14の態様では、表面粗さRaが0.05〜2nmの範囲にある密着層を比較的容易に形成できる。
A fourteenth aspect of the present invention is that, in the thirteenth aspect, the adhesion layer is formed by sputtering under conditions where the temperature is in the range of room temperature to 200 ° C. and the power density is 3 to 10 kW / m 2. It is in the manufacturing method of the piezoelectric element characterized.
In the fourteenth aspect, an adhesion layer having a surface roughness Ra in the range of 0.05 to 2 nm can be formed relatively easily.

本発明の第15の態様は、第11〜14の何れかの態様において、前記第1のIr層、前記Pt層及び前記第2のIr層を、パワー密度を8〜30kW/m、0.01〜0.3Paの圧力、常温から200℃の温度という条件下でのスパッタ法により形成したことを特徴とする圧電素子の製造方法にある。
かかる第15の態様では、表面粗さRaが0.05〜2nmの範囲にある下電極を比較的容易に製造することができる。
According to a fifteenth aspect of the present invention, in any one of the first to fourteenth aspects, the first Ir layer, the Pt layer, and the second Ir layer have a power density of 8 to 30 kW / m 2 , 0. The piezoelectric element manufacturing method is characterized by being formed by sputtering under the conditions of a pressure of 0.01 to 0.3 Pa and a temperature of room temperature to 200 ° C.
In the fifteenth aspect, a lower electrode having a surface roughness Ra in the range of 0.05 to 2 nm can be manufactured relatively easily.

以下に本発明を実施形態に基づいて詳細に説明する。   Hereinafter, the present invention will be described in detail based on embodiments.

(実施形態1)
図1は、本発明の実施形態1に係る液体噴射ヘッドの一例としてのインクジェット式記録ヘッドを示す分解斜視図であり、図2は、図1の平面図及び断面図である。図示するように、流路形成基板10は、本実施形態では面方位(110)のシリコン単結晶基板からなり、その一方の面には予め熱酸化により形成した二酸化シリコンからなる、厚さ0.5〜2μmの弾性膜50が形成されている。流路形成基板10には、その他方面側から異方性エッチングすることにより形成され、隔壁11によって区画された複数の圧力発生室12がその幅方向に並設されている。また、流路形成基板10の圧力発生室12の長手方向外側の領域には連通部13が形成され、連通部13と各圧力発生室12とが、各圧力発生室12毎に設けられたインク供給路14を介して連通されている。なお、連通部13は、後述する保護基板のリザーバ部と連通して各圧力発生室12の共通のインク室となるリザーバの一部を構成する。インク供給路14は、圧力発生室12よりも狭い幅で形成されており、連通部13から圧力発生室12に流入するインクの流路抵抗を一定に保持している。
(Embodiment 1)
FIG. 1 is an exploded perspective view showing an ink jet recording head as an example of a liquid jet head according to Embodiment 1 of the present invention, and FIG. 2 is a plan view and a cross-sectional view of FIG. As shown in the drawing, the flow path forming substrate 10 is made of a silicon single crystal substrate having a plane orientation (110) in this embodiment, and one surface thereof is made of silicon dioxide previously formed by thermal oxidation. An elastic film 50 of 5 to 2 μm is formed. The flow path forming substrate 10 is formed by anisotropic etching from the other side, and a plurality of pressure generating chambers 12 partitioned by the partition walls 11 are arranged in parallel in the width direction. In addition, a communication portion 13 is formed in a region outside the longitudinal direction of the pressure generation chamber 12 of the flow path forming substrate 10, and the communication portion 13 and each pressure generation chamber 12 are provided for each pressure generation chamber 12. Communication is made via a supply path 14. The communication part 13 constitutes a part of a reservoir that communicates with a reservoir part of a protective substrate, which will be described later, and serves as a common ink chamber for the pressure generating chambers 12. The ink supply path 14 is formed with a narrower width than the pressure generation chamber 12, and maintains a constant flow path resistance of ink flowing into the pressure generation chamber 12 from the communication portion 13.

また、流路形成基板10の開口面側には、各圧力発生室12のインク供給路14とは反対側の端部近傍に連通するノズル開口21が穿設されたノズルプレート20が、後述するマスク膜を介して接着剤や熱溶着フィルム等によって固着されている。なお、ノズルプレート20は、厚さが例えば、0.01〜1mmで、線膨張係数が300℃以下で、例えば2.5〜4.5[×10-6/℃]であるガラスセラミックス、シリコン単結晶基板又は不錆鋼などからなる。 Further, a nozzle plate 20 having a nozzle opening 21 communicating with the vicinity of the end portion of each pressure generating chamber 12 on the side opposite to the ink supply path 14 on the opening surface side of the flow path forming substrate 10 will be described later. It is fixed by an adhesive, a heat welding film or the like through a mask film. The nozzle plate 20 has a thickness of, for example, 0.01 to 1 mm, a linear expansion coefficient of 300 ° C. or less, for example, 2.5 to 4.5 [× 10 −6 / ° C.], glass ceramics, silicon It consists of a single crystal substrate or non-rust steel.

一方、このような流路形成基板10の開口面とは反対側には、上述したように、厚さが例えば約1.0μmの二酸化シリコン(SiO)からなる弾性膜50が形成され、この弾性膜50上には、厚さが例えば、約0.4μmの酸化ジルコニウム(ZrO)からなる絶縁体膜55が形成されている。また、この絶縁体膜55上には、厚さが例えば、約0.1〜0.2μmの下電極膜60と、厚さが例えば、約1.0μmの圧電体層70と、厚さが例えば、約0.05μmの上電極膜80とが、後述するプロセスで積層形成されて、圧電素子300を構成している。 On the other hand, as described above, the elastic film 50 made of silicon dioxide (SiO 2 ) having a thickness of, for example, about 1.0 μm is formed on the side opposite to the opening surface of the flow path forming substrate 10. On the elastic film 50, an insulator film 55 made of zirconium oxide (ZrO 2 ) having a thickness of, for example, about 0.4 μm is formed. Further, on the insulator film 55, a lower electrode film 60 having a thickness of, for example, about 0.1 to 0.2 μm, a piezoelectric layer 70 having a thickness of, for example, about 1.0 μm, and a thickness of For example, the upper electrode film 80 of about 0.05 μm is laminated and formed by a process described later to constitute the piezoelectric element 300.

ここで、圧電素子300は、下電極膜60、圧電体層70及び上電極膜80を含む部分をいう。一般的には、圧電素子300の何れか一方の電極を共通電極とし、他方の電極及び圧電体層70を各圧力発生室12毎にパターニングして構成する。そして、ここではパターニングされた何れか一方の電極及び圧電体層70から構成され、両電極への電圧の印加により圧電歪みが生じる部分を圧電体能動部という。本実施形態では、下電極膜60を圧電素子300の共通電極とし、上電極膜80を圧電素子300の個別電極としているが、駆動回路や配線の都合でこれを逆にしても支障はない。何れの場合においても、各圧力発生室毎に圧電体能動部が形成されていることになる。   Here, the piezoelectric element 300 refers to a portion including the lower electrode film 60, the piezoelectric layer 70, and the upper electrode film 80. In general, one electrode of the piezoelectric element 300 is used as a common electrode, and the other electrode and the piezoelectric layer 70 are patterned for each pressure generating chamber 12. In addition, here, a portion that is configured by any one of the patterned electrodes and the piezoelectric layer 70 and in which piezoelectric distortion is generated by applying a voltage to both electrodes is referred to as a piezoelectric active portion. In the present embodiment, the lower electrode film 60 is used as a common electrode of the piezoelectric element 300 and the upper electrode film 80 is used as an individual electrode of the piezoelectric element 300. However, there is no problem even if this is reversed for convenience of a drive circuit and wiring. In either case, a piezoelectric active part is formed for each pressure generating chamber.

また、ここでは、圧電素子300と当該圧電素子300の駆動により変位が生じる振動板とを合わせて圧電アクチュエータと称する。なお、上述した例では、弾性膜50、絶縁体膜55及び下電極膜60が振動板としての役割を果たす。   Further, here, the piezoelectric element 300 and the vibration plate that is displaced by driving the piezoelectric element 300 are collectively referred to as a piezoelectric actuator. In the example described above, the elastic film 50, the insulator film 55, and the lower electrode film 60 serve as a diaphragm.

また、このような各圧電素子300の上電極膜80には、リード電極90がそれぞれ接続され、このリード電極90を介して各圧電素子300に選択的に電圧が印加されるようになっている。   Further, a lead electrode 90 is connected to the upper electrode film 80 of each piezoelectric element 300, and a voltage is selectively applied to each piezoelectric element 300 via the lead electrode 90. .

ここで、圧電素子300を構成する圧電体層70の下地となる下電極膜60の表面粗さRa(算術平均粗さ)が0.05〜2nmの範囲内にあり、好ましくは1.5nm以下、さらに好ましくは1.0nm以下になっている。詳しくは後述するが、下電極膜60の表面粗さRaを所望の範囲に制御することにより、圧電体層70の特性を向上させている。なお、下電極膜60の表面粗さが小さいほど圧電体層70の特性が向上すると考えられ、上述した範囲より大きいと、圧電体層70の特性を顕著に向上させるという効果は得られず、一方、上記範囲より小さい表面粗さは実際上得ることが難しい。   Here, the surface roughness Ra (arithmetic mean roughness) of the lower electrode film 60 which is the base of the piezoelectric layer 70 constituting the piezoelectric element 300 is in the range of 0.05 to 2 nm, preferably 1.5 nm or less. More preferably, it is 1.0 nm or less. As will be described in detail later, the characteristics of the piezoelectric layer 70 are improved by controlling the surface roughness Ra of the lower electrode film 60 within a desired range. Note that it is considered that the smaller the surface roughness of the lower electrode film 60 is, the more the characteristics of the piezoelectric layer 70 are improved. If the surface roughness is larger than the above range, the effect of remarkably improving the characteristics of the piezoelectric layer 70 cannot be obtained. On the other hand, it is practically difficult to obtain a surface roughness smaller than the above range.

また、流路形成基板10上の圧電素子300側の面には、圧電素子300に対向する領域に圧電素子保持部31を有する保護基板30が接着剤を介して接合されている。圧電素子300は、この圧電素子保持部31内に形成されているため、外部環境の影響を殆ど受けない状態で保護されている。さらに、保護基板30には、流路形成基板10の連通部13に対応する領域にリザーバ部32が設けられている。このリザーバ部32は、本実施形態では、保護基板30を厚さ方向に貫通して圧力発生室12の並設方向に沿って設けられており、上述したように流路形成基板10の連通部13と連通されて各圧力発生室12の共通のインク室となるリザーバ100を構成している。   Further, the protective substrate 30 having the piezoelectric element holding portion 31 is bonded to the surface of the flow path forming substrate 10 on the piezoelectric element 300 side in a region facing the piezoelectric element 300 via an adhesive. Since the piezoelectric element 300 is formed in the piezoelectric element holding part 31, it is protected in a state hardly affected by the external environment. Further, the protective substrate 30 is provided with a reservoir portion 32 in a region corresponding to the communication portion 13 of the flow path forming substrate 10. In this embodiment, the reservoir portion 32 is provided along the direction in which the pressure generating chambers 12 are arranged so as to penetrate the protective substrate 30 in the thickness direction, and as described above, the communication portion of the flow path forming substrate 10. The reservoir 100 is connected to the pressure generation chamber 12 and serves as a common ink chamber for the pressure generation chambers 12.

また、保護基板30の圧電素子保持部31とリザーバ部32との間の領域には、保護基板30を厚さ方向に貫通する貫通孔33が設けられ、この貫通孔33内に下電極膜60の一部及びリード電極90の先端部が露出され、これら下電極膜60及びリード電極90には、図示しないが、一端が駆動ICに接続された接続配線の他端が接続される。   In addition, a through hole 33 that penetrates the protective substrate 30 in the thickness direction is provided in a region between the piezoelectric element holding portion 31 and the reservoir portion 32 of the protective substrate 30, and the lower electrode film 60 is provided in the through hole 33. And the other end of the connection wiring having one end connected to the drive IC (not shown) are connected to the lower electrode film 60 and the lead electrode 90.

なお、保護基板30の材料としては、例えば、ガラス、セラミックス材料、金属、樹脂等が挙げられるが、流路形成基板10の熱膨張率と略同一の材料で形成されていることがより好ましく、本実施形態では、流路形成基板10と同一材料のシリコン単結晶基板を用いて形成した。   In addition, examples of the material of the protective substrate 30 include glass, ceramic material, metal, resin, and the like, but it is more preferable that the material is substantially the same as the coefficient of thermal expansion of the flow path forming substrate 10. In this embodiment, the silicon single crystal substrate made of the same material as the flow path forming substrate 10 is used.

また、保護基板30上には、封止膜41及び固定板42とからなるコンプライアンス基板40が接合されている。封止膜41は、剛性が低く可撓性を有する材料(例えば、厚さが6μmのポリフェニレンサルファイド(PPS)フィルム)からなり、この封止膜41によってリザーバ部32の一方面が封止されている。また、固定板42は、金属等の硬質の材料(例えば、厚さが30μmのステンレス鋼(SUS)等)で形成される。この固定板42のリザーバ100に対向する領域は、厚さ方向に完全に除去された開口部43となっているため、リザーバ100の一方面は可撓性を有する封止膜41のみで封止されている。   A compliance substrate 40 including a sealing film 41 and a fixing plate 42 is bonded onto the protective substrate 30. The sealing film 41 is made of a material having low rigidity and flexibility (for example, a polyphenylene sulfide (PPS) film having a thickness of 6 μm). Yes. The fixing plate 42 is made of a hard material such as metal (for example, stainless steel (SUS) having a thickness of 30 μm). Since the region of the fixing plate 42 facing the reservoir 100 is an opening 43 that is completely removed in the thickness direction, one surface of the reservoir 100 is sealed only with a flexible sealing film 41. Has been.

このような本実施形態のインクジェット式記録ヘッドでは、図示しない外部インク供給手段からインクを取り込み、リザーバ100からノズル開口21に至るまで内部をインクで満たした後、図示しない駆動ICからの記録信号に従い、圧力発生室12に対応するそれぞれの下電極膜60と上電極膜80との間に電圧を印加し、弾性膜50、絶縁体膜55、下電極膜60及び圧電体層70をたわみ変形させることにより、各圧力発生室12内の圧力が高まりノズル開口21からインクが吐出する。   In such an ink jet recording head of this embodiment, ink is taken in from an external ink supply means (not shown), filled with ink from the reservoir 100 to the nozzle opening 21, and then in accordance with a recording signal from a drive IC (not shown). Then, a voltage is applied between each of the lower electrode film 60 and the upper electrode film 80 corresponding to the pressure generation chamber 12 to bend and deform the elastic film 50, the insulator film 55, the lower electrode film 60, and the piezoelectric layer 70. As a result, the pressure in each pressure generating chamber 12 increases and ink is ejected from the nozzle openings 21.

ここで、このようなインクジェット式記録ヘッドの製造方法について、図3〜図6を参照して説明する。なお、図3〜図6は、圧力発生室12の長手方向の断面図である。まず、図3(a)に示すように、シリコンウェハである流路形成基板用ウェハ110を約1100℃の拡散炉で熱酸化し、その表面に弾性膜50を構成する二酸化シリコン膜51を形成する。なお、本実施形態では、流路形成基板用ウェハ110として、膜厚が約625μmと比較的厚く剛性の高いシリコンウェハを用いている。   Here, a method of manufacturing such an ink jet recording head will be described with reference to FIGS. 3 to 6 are cross-sectional views of the pressure generating chamber 12 in the longitudinal direction. First, as shown in FIG. 3A, a channel forming substrate wafer 110 which is a silicon wafer is thermally oxidized in a diffusion furnace at about 1100 ° C., and a silicon dioxide film 51 constituting an elastic film 50 is formed on the surface thereof. To do. In this embodiment, a silicon wafer having a relatively thick film thickness of about 625 μm and a high rigidity is used as the flow path forming substrate wafer 110.

次いで、図3(b)に示すように、弾性膜50(二酸化シリコン膜51)上に、酸化ジルコニウムからなる絶縁体膜55を形成する。具体的には、弾性膜50(二酸化シリコン膜51)上に、DCスパッタ法又はRFスパッタ法等によりジルコニウム(Zr)層を形成する。このとき、ジルコニウム層の表面粗さ(算術平均粗さRa)が1〜3nm、好ましくは1.5nm以上、さらに好ましくは2.0nmより大きくなるように制御する。   Next, as shown in FIG. 3B, an insulator film 55 made of zirconium oxide is formed on the elastic film 50 (silicon dioxide film 51). Specifically, a zirconium (Zr) layer is formed on the elastic film 50 (silicon dioxide film 51) by DC sputtering or RF sputtering. At this time, the surface roughness (arithmetic average roughness Ra) of the zirconium layer is controlled to be 1 to 3 nm, preferably 1.5 nm or more, and more preferably greater than 2.0 nm.

さらに、ジルコニウム層は、その表面の(002)面配向度が80%以上となっていることが好ましい。なお、ここでいう「配向度」とは、X線回折広角法によってジルコニウム層を測定した際に生じる回折強度の比率をいう。具体的には、ジルコニウム層をX線回折広角法により測定すると、(100)面、(002)面及び(101)面に相当する回折強度のピークが発生する。そして、「(002)面配向度」とは、これら各面に相当するピーク強度の和に対する(002)面に相当するピーク強度の比率を意味する。   Furthermore, it is preferable that the (002) plane orientation degree of the surface of the zirconium layer is 80% or more. Here, “degree of orientation” refers to the ratio of the diffraction intensity generated when the zirconium layer is measured by the X-ray diffraction wide angle method. Specifically, when the zirconium layer is measured by the X-ray diffraction wide angle method, peaks of diffraction intensity corresponding to the (100) plane, the (002) plane, and the (101) plane are generated. The “(002) plane orientation degree” means the ratio of the peak intensity corresponding to the (002) plane to the sum of the peak intensity corresponding to each plane.

そして、このようにジルコニウム層の表面粗さRaを1〜3nmの範囲内とするためには、ジルコニウム層を形成する際のスパッタ出力を500W以下とすることが好ましい。また、スパッタ温度は常温(約23〜25℃)とすることが好ましい。さらに、スパッタ圧力は0.5Pa以上とするのが好ましい。また、ターゲット間隔(ターゲットと基板との間の距離)を100mm以下とするのが好ましい。このように成膜条件を適宜選択してジルコニウム層を形成することにより、ジルコニウム層の表面粗さRaを1〜3nmの範囲内に制御することができ、また同時に(002)面配向度を80%以上とすることができる。   And in order to make surface roughness Ra of a zirconium layer into the range of 1-3 nm in this way, it is preferable that the sputtering output at the time of forming a zirconium layer shall be 500 W or less. The sputtering temperature is preferably room temperature (about 23 to 25 ° C.). Furthermore, the sputtering pressure is preferably 0.5 Pa or more. Further, the target interval (distance between the target and the substrate) is preferably set to 100 mm or less. Thus, by appropriately selecting the film forming conditions and forming the zirconium layer, the surface roughness Ra of the zirconium layer can be controlled within the range of 1 to 3 nm, and at the same time the (002) plane orientation degree is 80. % Or more.

このようにジルコニウム層を形成した後は、このジルコニウム層を熱酸化して酸化ジルコニウムからなる絶縁体膜55を形成する。このときの加熱温度は、900℃以下、好ましくは700〜900℃の範囲内とするのがよい。このように熱酸化時の加熱温度を調整することで、絶縁体膜55の表面粗さRaが1〜3nmの範囲内となるように形成する。例えば、本実施形態では、約700〜900℃に加熱された酸素雰囲気下の拡散炉内に、300mm/min以上、好ましくは500mm/min以上のスピードで流路形成基板用ウェハ110を挿入してジルコニウム層を約15〜60分間熱酸化させるようにした。   After the zirconium layer is thus formed, the zirconium layer is thermally oxidized to form an insulator film 55 made of zirconium oxide. The heating temperature at this time is 900 ° C. or less, preferably 700 to 900 ° C. Thus, by adjusting the heating temperature during thermal oxidation, the insulator film 55 is formed so that the surface roughness Ra is within a range of 1 to 3 nm. For example, in this embodiment, the flow path forming substrate wafer 110 is inserted into a diffusion furnace in an oxygen atmosphere heated to about 700 to 900 ° C. at a speed of 300 mm / min or more, preferably 500 mm / min or more. The zirconium layer was thermally oxidized for about 15-60 minutes.

これにより、結晶状態が良好な絶縁体膜55が得られ、その絶縁体膜55の表面粗さRaが1〜3nmの範囲内となる。すなわち、絶縁体膜55を構成する酸化ジルコニウムの結晶が略均一に成長して下面から上面まで連続的な柱状結晶となることで、表面粗さRaが1〜3nmの範囲内と比較的粗くなる。なお、本実施形態では、絶縁体膜55を設けているが、絶縁体膜55は必ずしも設ける必要はなく、また、その表面粗さも上述した範囲以外でもよい。   Thereby, the insulator film 55 having a good crystal state is obtained, and the surface roughness Ra of the insulator film 55 falls within the range of 1 to 3 nm. That is, the crystal of zirconium oxide constituting the insulator film 55 grows substantially uniformly and becomes a continuous columnar crystal from the lower surface to the upper surface, so that the surface roughness Ra becomes relatively rough within a range of 1 to 3 nm. . In this embodiment, the insulator film 55 is provided. However, the insulator film 55 is not necessarily provided, and the surface roughness may be outside the above range.

次いで、図3(c)に示すように、例えば、少なくとも白金とイリジウムとからなる下電極膜60を絶縁体膜55の全面にスパッタ法等により形成する。本実施形態では、最下層に密着層61、その上に第三層としてIr層62、第二層としてPt層63、第一層としてIr層64を順次積層し、下電極膜60とした。ここで、下電極膜60の表面粗さ、すなわち、第一層のIr層64の表面粗さRaが0.05〜2nmの範囲内にあれば、上述したように、圧電体層70の特性を向上させることができるが、本実施形態では、密着層61、Ir層62及びPt層63、特に、密着層61の成膜条件を調整してその表面粗さを、Ir層64(下電極膜60)の所望の表面粗さより小さくなるように制御することにより、比較的容易にIr層64の表面粗さRaを所望の範囲に制御している。   Next, as shown in FIG. 3C, for example, a lower electrode film 60 made of at least platinum and iridium is formed on the entire surface of the insulator film 55 by sputtering or the like. In the present embodiment, the adhesion layer 61 is formed on the lowermost layer, the Ir layer 62 is formed on the third layer, the Pt layer 63 is formed on the second layer, and the Ir layer 64 is formed on the first layer to form the lower electrode film 60. Here, if the surface roughness of the lower electrode film 60, that is, the surface roughness Ra of the first Ir layer 64 is in the range of 0.05 to 2 nm, the characteristics of the piezoelectric layer 70 as described above. In the present embodiment, the surface roughness of the adhesion layer 61, the Ir layer 62, and the Pt layer 63, particularly the adhesion layer 61 is adjusted by adjusting the film formation conditions of the Ir layer 64 (lower electrode). By controlling the film 60) to be smaller than the desired surface roughness, the surface roughness Ra of the Ir layer 64 is controlled to a desired range relatively easily.

ここで、密着層61の厚さは、密着性が確保できるように10nm以上とするのが好ましい。なお、密着層61は、下電極膜60の下地層との密着性を良好にするためのものであり、チタン(Ti)又はクロム(Cr)などの金属層、好ましくはTi層とすればよく、本実施形態ではTi層とした。   Here, the thickness of the adhesion layer 61 is preferably 10 nm or more so as to ensure adhesion. The adhesion layer 61 is for improving the adhesion between the lower electrode film 60 and the underlying layer, and may be a metal layer such as titanium (Ti) or chromium (Cr), preferably a Ti layer. In this embodiment, the Ti layer is used.

本実施形態では、密着層61、Ir層62、Pt層63、及びIr層64をDCスパッタ法又はRFスパッタ法などのスパッタ法により順次積層した。ここで、密着層61としてのTi層は、圧力を0.2Pa以下の条件で形成するのが好ましい。これより大きい圧力で行うと、表面粗さが大きくなって平滑性が薄れ、結果として下電極膜60の表面粗さRaが2nm以下という条件を満足できないからである。なお、パワー密度は3kW・m以上で、せいぜい10kW・m程度までで行うのが好ましく、温度は常温(約23〜25℃)から200℃の範囲で行うのが好ましい。 In this embodiment, the adhesion layer 61, the Ir layer 62, the Pt layer 63, and the Ir layer 64 are sequentially stacked by a sputtering method such as a DC sputtering method or an RF sputtering method. Here, the Ti layer as the adhesion layer 61 is preferably formed under a pressure of 0.2 Pa or less. This is because if the pressure is higher than this, the surface roughness becomes large and the smoothness becomes poor, and as a result, the condition that the surface roughness Ra of the lower electrode film 60 is 2 nm or less cannot be satisfied. The power density is 3 kW · m 2 or more, preferably at most about 10 kW · m 2 , and the temperature is preferably in the range of room temperature (about 23 to 25 ° C.) to 200 ° C.

このように比較的平滑な層となった密着層61上に形成されるIr層62、Pt層63、及びIr層64は、密着層61の平滑性のため、比較的平滑に形成することができ、各層の成膜は、例えば、圧力0.3Pa以下、パワー密度が30kW・m以下、温度が200℃以下という条件で行うのが好ましい。 The Ir layer 62, the Pt layer 63, and the Ir layer 64 formed on the adhesion layer 61 that has become a relatively smooth layer as described above can be formed relatively smoothly due to the smoothness of the adhesion layer 61. Each layer can be formed preferably under conditions of, for example, a pressure of 0.3 Pa or less, a power density of 30 kW · m 2 or less, and a temperature of 200 ° C. or less.

このような条件で製造すると、結晶性が良好で、表面が平滑で欠陥のほとんどない下電極膜60を得ることができる。また、特に、密着層61を上述した条件で設けると、下地、例えば、絶縁体層55の同一ウェハ内での表面粗さのばらつきが低減され、例えば、絶縁体膜55の表面粗さRaが、中心部で1.7nm程度、外周部で1.4nm程度というばらつきに対して、下電極膜60の表面粗さRaのばらつきは極めて小さく抑えられる。なお、このような層構造とすると、後述するように圧電体前駆体膜を焼成して圧電体膜を形成することにより、圧電体層側から順に、Irを含む第一層と、Ptを含む第二層と、Irを含む第三層と、Tiを含む最下層からなる下電極膜60となる。   When manufactured under such conditions, the lower electrode film 60 having good crystallinity, a smooth surface and almost no defects can be obtained. In particular, when the adhesion layer 61 is provided under the above-described conditions, variations in the surface roughness of the base, for example, the insulator layer 55 within the same wafer are reduced. For example, the surface roughness Ra of the insulator film 55 is reduced. The variation of the surface roughness Ra of the lower electrode film 60 can be suppressed to a very small value with respect to the variation of about 1.7 nm in the central portion and about 1.4 nm in the outer peripheral portion. With such a layer structure, a piezoelectric precursor film is formed by firing a piezoelectric film as will be described later, so that a first layer containing Ir and Pt are included in this order from the piezoelectric layer side. The lower electrode film 60 is composed of the second layer, the third layer containing Ir, and the lowermost layer containing Ti.

次に、図3(d)に示すように、下電極膜60を所定形状にパターニングした後、下電極膜60及び絶縁体膜55上に、チタン(Ti)をスパッタ法、例えば、DCスパッタ法で2回以上、本実施形態では2回塗布することにより所定の厚さの種チタン層65を形成する。このときのスパッタ条件は特に限定されないが、スパッタ圧力は、0.4〜4.0Paの範囲内であるのが好ましい。また、スパッタ出力は50〜100Wとするのが好ましく、スパッタ温度は常温(約23〜25℃)〜200℃の範囲内とするのが好ましい。さらに、パワー密度は1〜4kW/m程度とすることが好ましい。また、上述したように、ここではチタンを2回塗布することで、次工程で形成する圧電体層70の結晶の核となる種チタンを多数形成することができる。 Next, as shown in FIG. 3D, after patterning the lower electrode film 60 into a predetermined shape, titanium (Ti) is sputtered onto the lower electrode film 60 and the insulator film 55, for example, DC sputtering. The seed titanium layer 65 having a predetermined thickness is formed by coating twice or more in this embodiment. The sputtering conditions at this time are not particularly limited, but the sputtering pressure is preferably in the range of 0.4 to 4.0 Pa. The sputtering output is preferably 50 to 100 W, and the sputtering temperature is preferably in the range of room temperature (about 23 to 25 ° C.) to 200 ° C. Furthermore, the power density is preferably about 1 to 4 kW / m 2 . Further, as described above, here, by applying titanium twice, a large number of seed titanium serving as the crystal nucleus of the piezoelectric layer 70 to be formed in the next step can be formed.

次に、このように形成した種チタン層65上に、例えば、チタン酸ジルコン酸鉛(PZT)からなる圧電体層70を形成する。本実施形態では、金属有機物を触媒に溶解・分散したいわゆるゾルを塗布乾燥してゲル化し、さらに高温で焼成することで金属酸化物からなる圧電体層70を得る、いわゆるゾル−ゲル法を用いてPZTからなる圧電体層70を形成した。   Next, a piezoelectric layer 70 made of, for example, lead zirconate titanate (PZT) is formed on the seed titanium layer 65 thus formed. In the present embodiment, a so-called sol-gel method is used in which a so-called sol in which a metal organic substance is dissolved and dispersed in a catalyst is applied and dried to be gelled, and further fired at a high temperature to obtain a piezoelectric layer 70 made of metal oxide. Thus, the piezoelectric layer 70 made of PZT was formed.

圧電体層70の形成手順としては、まず、図4(a)に示すように、種チタン層65上にPZT前駆体膜である圧電体前駆体膜71を成膜する。すなわち、流路形成基板用ウェハ110上に金属有機化合物を含むゾル(溶液)を塗布する。次いで、圧電体前駆体膜71を、所定温度に加熱して一定時間乾燥させ、ゾルの溶媒を蒸発させることで圧電体前駆体膜71を乾燥させる。さらに、大気雰囲気下において一定の温度で一定時間、圧電体前駆体膜71を脱脂する。なお、ここでいう脱脂とは、ゾル膜の有機成分を離脱させることである。   As a procedure for forming the piezoelectric layer 70, first, as shown in FIG. 4A, a piezoelectric precursor film 71 which is a PZT precursor film is formed on the seed titanium layer 65. That is, a sol (solution) containing a metal organic compound is applied onto the flow path forming substrate wafer 110. Next, the piezoelectric precursor film 71 is heated to a predetermined temperature and dried for a predetermined time, and the sol solvent is evaporated to dry the piezoelectric precursor film 71. Further, the piezoelectric precursor film 71 is degreased at a constant temperature for a predetermined time in an air atmosphere. In addition, degreasing here is removing the organic component of a sol film.

そして、このような塗布・乾燥・脱脂の工程を、所定回数、例えば、本実施形態では、2回繰り返すことで、図4(b)に示すように、圧電体前駆体膜71を所定厚に形成し、この圧電体前駆体膜71を拡散炉で加熱処理することによって結晶化させて圧電体膜72を形成する。すなわち、圧電体前駆体膜71を焼成することで種チタン層65を核として結晶が成長して圧電体膜72が形成される。例えば、本実施形態では、約700℃で30分間加熱を行って圧電体前駆体膜71を焼成して圧電体膜72を形成した。なお、このように形成した圧電体膜72の結晶は(100)面に優先配向する。   Then, by repeating such coating, drying, and degreasing processes a predetermined number of times, for example, twice in the present embodiment, the piezoelectric precursor film 71 has a predetermined thickness as shown in FIG. Then, the piezoelectric precursor film 71 is crystallized by heat treatment in a diffusion furnace to form the piezoelectric film 72. That is, by firing the piezoelectric precursor film 71, crystals grow with the seed titanium layer 65 as a nucleus to form the piezoelectric film 72. For example, in this embodiment, the piezoelectric precursor film 71 is baked by heating at about 700 ° C. for 30 minutes to form the piezoelectric film 72. The crystal of the piezoelectric film 72 thus formed is preferentially oriented in the (100) plane.

さらに、上述した塗布・乾燥・脱脂・焼成の工程を、複数回繰り返すことにより、図4(c)に示すように、複数層、本実施形態では、5層の圧電体膜72からなる所定厚さの圧電体層70を形成する。例えば、ゾルの塗布1回あたりの膜厚が0.1μm程度の場合には、圧電体層70全体の膜厚は約1μmとなる。   Further, by repeating the above-described coating, drying, degreasing, and firing steps a plurality of times, as shown in FIG. 4C, a predetermined thickness composed of a plurality of layers, in this embodiment, five layers of piezoelectric films 72. The piezoelectric layer 70 is formed. For example, when the film thickness per sol application is about 0.1 μm, the entire film thickness of the piezoelectric layer 70 is about 1 μm.

以上のような工程で圧電体層70を形成することにより、圧電体層70の特性を向上させることができ且つ特性を安定させることができる。すなわち、圧電体層70の結晶性、例えば、配向度、強度、粒径等は、その下地の影響を受けやすいが、本発明では、その下地となる下電極膜60の表面粗さRaを0.05〜2nmの範囲内に制御し、また、その結晶性を良好に制御することで、その上に設けられる種チタン層65の種チタンを有効に作用させることができ、これにより圧電体層70の結晶性を向上させている。すなわち、下電極膜60の表面粗さRaが2nm以下であるのに対し、種チタン層65の種チタンの粒径は2nmより大きいので、下電極膜60の表面の凹部に入り込むことなく、有効に作用して圧電体層70の特性の向上に寄与することができると思われる。これにより、電気的及び機械的特性に優れた圧電体層70を形成することができる。また、下電極膜60の同一ウェハ内での表面粗さや結晶性のばらつきが抑えられているので、圧電体層70の特性のばらつきも極めて小さく抑えることができる。   By forming the piezoelectric layer 70 through the steps as described above, the characteristics of the piezoelectric layer 70 can be improved and the characteristics can be stabilized. That is, the crystallinity of the piezoelectric layer 70, for example, the degree of orientation, the strength, the particle size, and the like are easily affected by the base, but in the present invention, the surface roughness Ra of the lower electrode film 60 serving as the base is set to 0. The seed titanium of the seed titanium layer 65 provided on the seed titanium layer 65 can be effectively acted by controlling the crystallinity within a range of 0.05 nm to 2 nm and controlling the crystallinity thereof satisfactorily. The crystallinity of 70 is improved. That is, the surface roughness Ra of the lower electrode film 60 is 2 nm or less, whereas the seed titanium particle size of the seed titanium layer 65 is larger than 2 nm, so that it is effective without entering the recesses on the surface of the lower electrode film 60. It is considered that it can contribute to the improvement of the characteristics of the piezoelectric layer 70 by acting on the above. Thereby, the piezoelectric layer 70 having excellent electrical and mechanical characteristics can be formed. In addition, since variations in the surface roughness and crystallinity of the lower electrode film 60 within the same wafer are suppressed, variations in the characteristics of the piezoelectric layer 70 can be suppressed to an extremely low level.

さらに、圧電体層70の結晶性をコントロールしやすくなり、所望の特性の圧電体層70を比較的容易に製造することができ、量産性も大幅に向上する。すなわち、本発明では、下電極膜60の表面粗さRaを0.05〜2nmの範囲内となるように制御することで、この上に種チタン層65を形成する際のスパッタ条件を厳密に制御しなくても、下電極膜60の表面粗さRaを所定の範囲以外とした場合と比べて、この上に形成される圧電体層70の結晶を比較的容易に(100)面に優先配向させ、その特性を比較的容易に向上させることができ且つ圧電体層の特性を比較的容易に安定させることができる。これにより、歩留まりを向上することができる。   Furthermore, the crystallinity of the piezoelectric layer 70 can be easily controlled, the piezoelectric layer 70 having desired characteristics can be manufactured relatively easily, and mass productivity is greatly improved. That is, in the present invention, by controlling the surface roughness Ra of the lower electrode film 60 to be in the range of 0.05 to 2 nm, the sputtering conditions for forming the seed titanium layer 65 thereon are strictly limited. Even if it is not controlled, the crystal of the piezoelectric layer 70 formed on the lower electrode film 60 is more easily given priority over the (100) plane than when the surface roughness Ra of the lower electrode film 60 is outside the predetermined range. It can be oriented and its characteristics can be improved relatively easily, and the characteristics of the piezoelectric layer can be stabilized relatively easily. Thereby, a yield can be improved.

なお、圧電体層70の材料としては、例えば、チタン酸ジルコン酸鉛(PZT)等の強誘電性圧電性材料に、ニオブ、ニッケル、マグネシウム、ビスマス又はイットリウム等の金属を添加したリラクサ強誘電体等を用いてもよい。その組成は、圧電素子の特性、用途等を考慮して適宜選択すればよいが、例えば、PbTiO(PT)、PbZrO(PZ)、Pb(ZrTi1−x)O(PZT)、Pb(Mg1/3Nb2/3)O−PbTiO(PMN−PT)、Pb(Zn1/3Nb2/3)O−PbTiO(PZN−PT)、Pb(Ni1/3Nb2/3)O−PbTiO(PNN−PT)、Pb(In1/2Nb1/2)O−PbTiO(PIN−PT)、Pb(Sc1/3Ta1/2)O−PbTiO(PST−PT)、Pb(Sc1/3Nb1/2)O−PbTiO(PSN−PT)、BiScO−PbTiO(BS−PT)、BiYbO−PbTiO(BY−PT)等が挙げられる。また、圧電体層70の製造方法は、ゾル−ゲル法に限定されず、例えば、MOD(Metal-Organic Decomposition)法等を用いてもよい。 As a material of the piezoelectric layer 70, for example, a relaxor ferroelectric material obtained by adding a metal such as niobium, nickel, magnesium, bismuth or yttrium to a ferroelectric piezoelectric material such as lead zirconate titanate (PZT). Etc. may be used. The composition may be appropriately selected in consideration of the characteristics and application of the piezoelectric element. For example, PbTiO 3 (PT), PbZrO 3 (PZ), Pb (Zr x Ti 1-x ) O 3 (PZT) , Pb (Mg 1/3 Nb 2/3 ) O 3 -PbTiO 3 (PMN-PT), Pb (Zn 1/3 Nb 2/3 ) O 3 -PbTiO 3 (PZN-PT), Pb (Ni 1 / 3 Nb 2/3 ) O 3 -PbTiO 3 (PNN-PT), Pb (In 1/2 Nb 1/2 ) O 3 -PbTiO 3 (PIN-PT), Pb (Sc 1/3 Ta 1/2 ) O 3 -PbTiO 3 (PST-PT), Pb (Sc 1/3 Nb 1/2 ) O 3 -PbTiO 3 (PSN-PT), BiScO 3 -PbTiO 3 (BS-PT), BiYbO 3 -PbTiO 3 ( BY-PT Etc. The. The method for manufacturing the piezoelectric layer 70 is not limited to the sol-gel method, and for example, a MOD (Metal-Organic Decomposition) method or the like may be used.

また、このように圧電体層70を形成した後は、図5(a)に示すように、例えば、イリジウムからなる上電極膜80を流路形成基板用ウェハ110の全面に形成する。次いで、図5(b)に示すように、圧電体層70及び上電極膜80を、各圧力発生室12に対向する領域にパターニングして圧電素子300を形成する。次に、リード電極90を形成する。具体的には、図5(c)に示すように、流路形成基板用ウェハ110の全面に亘って、例えば、金(Au)等からなる金属層91を形成する。その後、例えば、レジスト等からなるマスクパターン(図示なし)を介して金属層91を各圧電素子300毎にパターニングすることでリード電極90が形成される。   After the piezoelectric layer 70 is formed in this way, as shown in FIG. 5A, for example, an upper electrode film 80 made of iridium is formed on the entire surface of the flow path forming substrate wafer 110. Next, as shown in FIG. 5B, the piezoelectric layer 300 and the upper electrode film 80 are patterned in a region facing each pressure generating chamber 12 to form the piezoelectric element 300. Next, the lead electrode 90 is formed. Specifically, as shown in FIG. 5C, a metal layer 91 made of, for example, gold (Au) or the like is formed over the entire surface of the flow path forming substrate wafer 110. Thereafter, for example, the lead electrode 90 is formed by patterning the metal layer 91 for each piezoelectric element 300 through a mask pattern (not shown) made of a resist or the like.

次に、図5(d)に示すように、流路形成基板用ウェハ110の圧電素子300側に、シリコンウェハであり複数の保護基板30となる保護基板用ウェハ130を接合する。なお、この保護基板用ウェハ130は、例えば、400μm程度の厚さを有するため、保護基板用ウェハ130を接合することによって流路形成基板用ウェハ110の剛性は著しく向上することになる。   Next, as shown in FIG. 5D, a protective substrate wafer 130 that is a silicon wafer and serves as a plurality of protective substrates 30 is bonded to the piezoelectric element 300 side of the flow path forming substrate wafer 110. Since the protective substrate wafer 130 has a thickness of, for example, about 400 μm, the rigidity of the flow path forming substrate wafer 110 is remarkably improved by bonding the protective substrate wafer 130.

次いで、図6(a)に示すように、流路形成基板用ウェハ110をある程度の厚さとなるまで研磨した後、更に弗化硝酸によってウェットエッチングすることにより流路形成基板用ウェハ110を所定の厚みにする。例えば、本実施形態では、約70μm厚になるように流路形成基板用ウェハ110をエッチング加工した。次いで、図6(b)に示すように、流路形成基板用ウェハ110上に、例えば、窒化シリコン(SiN)からなるマスク膜52を新たに形成し、所定形状にパターニングする。そして、このマスク膜52を介して流路形成基板用ウェハ110を異方性エッチングすることにより、図6(c)に示すように、流路形成基板用ウェハ110に圧力発生室12、連通部13及びインク供給路14等を形成する。   Next, as shown in FIG. 6A, after the flow path forming substrate wafer 110 is polished to a certain thickness, it is further wet-etched with fluorinated nitric acid, so that the flow path forming substrate wafer 110 is Make it thick. For example, in this embodiment, the flow path forming substrate wafer 110 is etched so as to have a thickness of about 70 μm. Next, as shown in FIG. 6B, a mask film 52 made of, for example, silicon nitride (SiN) is newly formed on the flow path forming substrate wafer 110 and patterned into a predetermined shape. Then, the flow path forming substrate wafer 110 is anisotropically etched through the mask film 52, whereby, as shown in FIG. 13 and the ink supply path 14 are formed.

なお、その後は、流路形成基板用ウェハ110及び保護基板用ウェハ130の外周縁部の不要部分を、例えば、ダイシング等により切断することによって除去する。そして、流路形成基板用ウェハ110の保護基板用ウェハ130とは反対側の面にノズル開口21が穿設されたノズルプレート20を接合すると共に、保護基板用ウェハ130にコンプライアンス基板40を接合し、流路形成基板用ウェハ110等を図1に示すような一つのチップサイズの流路形成基板10等に分割することによって、本実施形態のインクジェット式記録ヘッドとする。   After that, unnecessary portions of the outer peripheral edge portions of the flow path forming substrate wafer 110 and the protective substrate wafer 130 are removed by cutting, for example, by dicing. The nozzle plate 20 having the nozzle openings 21 formed on the surface of the flow path forming substrate wafer 110 opposite to the protective substrate wafer 130 is bonded, and the compliance substrate 40 is bonded to the protective substrate wafer 130. By dividing the flow path forming substrate wafer 110 and the like into the flow path forming substrate 10 and the like of one chip size as shown in FIG. 1, the ink jet recording head of this embodiment is obtained.

ここで、密着層61形成時のスパッタ圧力を約0.2Pa、スパッタ出力を9kW/m、温度を室温(約25℃)とし、Ir層62、Pt層63、Ir層64のスパッタ圧力を約0.3Pa、スパッタ出力を8kW/m、温度を100℃として、下電極膜60を形成した以外は、上述した製造方法により作製したものを実施例1のインクジェット式記録ヘッドとした。この実施例1の下電極の表面粗さRaは約1.5nmであった。 Here, the sputtering pressure when forming the adhesion layer 61 is about 0.2 Pa, the sputtering output is 9 kW / m 2 , the temperature is room temperature (about 25 ° C.), and the sputtering pressures of the Ir layer 62, the Pt layer 63, and the Ir layer 64 are set. The ink jet recording head of Example 1 was manufactured by the above-described manufacturing method except that the lower electrode film 60 was formed at about 0.3 Pa, the sputtering output was 8 kW / m 2 , the temperature was 100 ° C. The surface roughness Ra of the lower electrode of Example 1 was about 1.5 nm.

一方、密着層61形成時のスパッタ圧力を約0.3Paとした以外は、実施例1と同様に作製したヘッドを比較例1とした。このヘッドの下電極膜の表面粗さRaは約2.1nmであった。   On the other hand, a head manufactured in the same manner as in Example 1 was used as Comparative Example 1 except that the sputtering pressure when forming the adhesion layer 61 was about 0.3 Pa. The surface roughness Ra of the lower electrode film of this head was about 2.1 nm.

図7(a)には、実施例1の下電極膜の表面のSEM(走査電子顕微鏡)写真を示す。また、図8(a)には、実施例1の密着層の表面のSEM(走査電子顕微鏡)写真を示す。   FIG. 7A shows a SEM (scanning electron microscope) photograph of the surface of the lower electrode film of Example 1. FIG. FIG. 8A shows a SEM (scanning electron microscope) photograph of the surface of the adhesion layer of Example 1. FIG.

図7(b)には、比較例1の下電極膜の表面のSEM写真を示す。また、図8(b)には、比較例1の密着層の表面のSEM(走査電子顕微鏡)写真を示す。   FIG. 7B shows an SEM photograph of the surface of the lower electrode film in Comparative Example 1. FIG. 8B shows a SEM (scanning electron microscope) photograph of the surface of the adhesion layer of Comparative Example 1.

図7(a)及び図7(b)並びに図8(a)及び(b)に示すように、実施例1の下電極膜は、比較例1の下電極膜よりも平滑な層となっているのが確認できる。そして、上記実施例1及び比較例1のヘッドについて、圧電素子(圧電体層)の特性を比較したところ、比較例1のヘッドよりも実施例1のヘッドの方が圧電体層の特性が高いことが分った。   As shown in FIGS. 7A and 7B and FIGS. 8A and 8B, the lower electrode film of Example 1 is a smoother layer than the lower electrode film of Comparative Example 1. It can be confirmed. When the characteristics of the piezoelectric element (piezoelectric layer) were compared for the heads of Example 1 and Comparative Example 1, the head of Example 1 had higher characteristics of the piezoelectric layer than the head of Comparative Example 1. I found out.

(他の実施形態)
以上、本発明の一実施形態について説明したが、本発明は、上述した実施形態に限定されるものではない。また、上述した実施形態においては、液体噴射装置に用いるヘッドの一例としてインクジェット式記録ヘッドを例示したが、本発明は、広く液体噴射ヘッドの全般を対象としたものであり、インク以外の液体を噴射するものにも勿論適用することができる。その他の液体噴射ヘッドとしては、例えば、プリンタ等の画像記録装置に用いられる各種の記録ヘッド、液晶ディスプレー等のカラーフィルタの製造に用いられる色材噴射ヘッド、有機ELディスプレー、FED(面発光ディスプレー)等の電極形成に用いられる電極材料噴射ヘッド、バイオchip製造に用いられる生体有機物噴射ヘッド等が挙げられる。また、本発明は、このような液体噴射ヘッド(インクジェット式記録ヘッド)に液体吐出手段として搭載されるアクチュエータ装置だけでなく、あらゆる装置に搭載されるアクチュエータ装置に適用することができる。例えば、アクチュエータ装置は、上述したヘッドの他に、センサー等にも適用することができる。
(Other embodiments)
Although one embodiment of the present invention has been described above, the present invention is not limited to the above-described embodiment. In the above-described embodiment, the ink jet recording head is exemplified as an example of the head used in the liquid ejecting apparatus. However, the present invention is widely intended for the entire liquid ejecting head, and liquid other than ink is used. Of course, the present invention can also be applied to a jet. Other liquid ejecting heads include, for example, various recording heads used in image recording apparatuses such as printers, color material ejecting heads used in the manufacture of color filters such as liquid crystal displays, organic EL displays, and FEDs (surface emitting displays). Examples thereof include an electrode material ejection head used for electrode formation, a bioorganic matter ejection head used for biochip production, and the like. The present invention can be applied not only to an actuator device mounted as liquid ejecting means on such a liquid jet head (inkjet recording head) but also to an actuator device mounted on any device. For example, the actuator device can be applied to a sensor or the like in addition to the head described above.

実施形態1に係る記録ヘッドの分解斜視図である。FIG. 3 is an exploded perspective view of the recording head according to the first embodiment. 実施形態1に係る記録ヘッドの平面図及び断面図である。2A and 2B are a plan view and a cross-sectional view of the recording head according to the first embodiment. 実施形態1に係る記録ヘッドの製造工程を示す断面図である。5 is a cross-sectional view illustrating a manufacturing process of the recording head according to Embodiment 1. FIG. 実施形態1に係る記録ヘッドの製造工程を示す断面図である。5 is a cross-sectional view illustrating a manufacturing process of the recording head according to Embodiment 1. FIG. 実施形態1に係る記録ヘッドの製造工程を示す断面図である。5 is a cross-sectional view illustrating a manufacturing process of the recording head according to Embodiment 1. FIG. 実施形態1に係る記録ヘッドの製造工程を示す断面図である。5 is a cross-sectional view illustrating a manufacturing process of the recording head according to Embodiment 1. FIG. 実施例1及び比較例1の下電極膜の表面のSEM写真である。3 is a SEM photograph of the surface of the lower electrode film of Example 1 and Comparative Example 1. 実施例1及び比較例1の密着層の表面のSEM写真である。2 is a SEM photograph of the surface of the adhesion layer of Example 1 and Comparative Example 1.

符号の説明Explanation of symbols

10 流路形成基板、 12 圧力発生室、 20 ノズルプレート、 21 ノズル開口、 30 保護基板、 40 コンプライアンス基板、 50 弾性膜、 55 絶縁体膜、 60 下電極膜、61 密着層、62 Ir層、63 Pt層、64 Ir層、 65 種チタン層、 70 圧電体膜、 80 上電極膜、 300 圧電素子   10 flow path forming substrate, 12 pressure generating chamber, 20 nozzle plate, 21 nozzle opening, 30 protective substrate, 40 compliance substrate, 50 elastic film, 55 insulator film, 60 lower electrode film, 61 adhesion layer, 62 Ir layer, 63 Pt layer, 64 Ir layer, 65 seed titanium layer, 70 piezoelectric film, 80 upper electrode film, 300 piezoelectric element

Claims (15)

振動板を介して形成された下電極と、該下電極上に形成された圧電体層と、該圧電体層上に形成された上電極とを有し、前記下電極の表面粗さRaが0.05〜2nmの範囲にあることを特徴とする圧電素子。 A lower electrode formed through the diaphragm; a piezoelectric layer formed on the lower electrode; and an upper electrode formed on the piezoelectric layer, wherein the surface roughness Ra of the lower electrode is A piezoelectric element having a range of 0.05 to 2 nm. 請求項1において、前記下電極は、前記振動板側に位置する最下層である密着層を有し、前記密着層の表面粗さが前記下電極の表面粗さより小さいことを特徴とする圧電素子。 2. The piezoelectric element according to claim 1, wherein the lower electrode has an adhesion layer which is a lowermost layer located on the diaphragm side, and a surface roughness of the adhesion layer is smaller than a surface roughness of the lower electrode. . 請求項2において、前記密着層は、チタン(Ti)からなることを特徴とする圧電素子。 3. The piezoelectric element according to claim 2, wherein the adhesion layer is made of titanium (Ti). 請求項2又は3において、前記下電極は、前記圧電体層側に位置しIrを含む第一層と、この第一層の下側に位置しPtを含む第二層とを有することを特徴とする圧電素子。 4. The lower electrode according to claim 2, wherein the lower electrode includes a first layer located on the piezoelectric layer side and containing Ir, and a second layer located below the first layer and containing Pt. A piezoelectric element. 請求項4において、前記下電極は、前記密着層と前記第二層との間にIrを含む第三層を有することを特徴とする圧電素子。 5. The piezoelectric element according to claim 4, wherein the lower electrode has a third layer containing Ir between the adhesion layer and the second layer. 請求項1〜5の何れかにおいて、前記圧電体層は、菱面体晶系の(100)面に優先配向していることを特徴とする圧電素子。 6. The piezoelectric element according to claim 1, wherein the piezoelectric layer is preferentially oriented in a rhombohedral (100) plane. 請求項1〜6の何れかにおいて、前記圧電体層は、前記下電極上に所望の厚さに設けられた種Ti層上に形成されたものであることを特徴とする圧電素子。 7. The piezoelectric element according to claim 1, wherein the piezoelectric layer is formed on a seed Ti layer provided at a desired thickness on the lower electrode. 請求項1〜7の何れかの圧電素子を圧電アクチュエータとして備えたことを特徴とする液体噴射ヘッド。 A liquid ejecting head comprising the piezoelectric element according to claim 1 as a piezoelectric actuator. 請求項8の液体噴射ヘッドを具備することを特徴とする液体噴射装置。 A liquid ejecting apparatus comprising the liquid ejecting head according to claim 8. 基板の一方面に設けられた振動板上に下電極を、その表面粗さRaが0.05〜2nmの範囲にあるように形成する工程と、この下電極上にスパッタ法によりチタン(Ti)を塗布して種チタン層を形成する工程と、該種チタン層上に圧電材料を塗布して圧電体前駆体膜を形成すると共に該圧電体前駆体膜を焼成して結晶化させることで前記圧電体層を形成する工程と、この圧電体層上に上電極を形成する工程とを具備することを特徴とする圧電素子の製造方法。 A step of forming a lower electrode on a diaphragm provided on one surface of the substrate so that the surface roughness Ra is in the range of 0.05 to 2 nm, and titanium (Ti) on the lower electrode by sputtering. Forming a seed titanium layer by applying a piezoelectric material, forming a piezoelectric precursor film by applying a piezoelectric material on the seed titanium layer, and firing and crystallizing the piezoelectric precursor film. A method for manufacturing a piezoelectric element, comprising: a step of forming a piezoelectric layer; and a step of forming an upper electrode on the piezoelectric layer. 請求項10において、前記下電極を形成する工程は、前記振動板上に密着層を、その表面粗さRaが0.05〜2nmの範囲にあるように形成する工程と、この密着層上の第1のIr層を形成する工程と、この第1のIr層上にPt層を形成する工程と、このPt層上の第2のIr層を形成する工程とを含むことを特徴とする圧電素子の製造方法。 11. The step of forming the lower electrode according to claim 10, the step of forming an adhesion layer on the diaphragm so that the surface roughness Ra is in the range of 0.05 to 2 nm, and the step of forming an adhesion layer on the adhesion layer. A piezoelectric device comprising: a step of forming a first Ir layer; a step of forming a Pt layer on the first Ir layer; and a step of forming a second Ir layer on the Pt layer. Device manufacturing method. 請求項11において、前記密着層が、チタン(Ti)からなることを特徴とする圧電素子の製造方法。 12. The method for manufacturing a piezoelectric element according to claim 11, wherein the adhesion layer is made of titanium (Ti). 請求項11又は12において、前記密着層を、圧力が0.01〜0.2Paの条件下でのスパッタ法により形成したことを特徴とする圧電素子の製造方法。 13. The method for manufacturing a piezoelectric element according to claim 11, wherein the adhesion layer is formed by a sputtering method under a pressure of 0.01 to 0.2 Pa. 請求項13において、前記密着層を、温度が常温から200℃の範囲、パワー密度が3〜10kW/mの条件下でのスパッタ法により形成したことを特徴とする圧電素子の製造方法。 14. The method for manufacturing a piezoelectric element according to claim 13, wherein the adhesion layer is formed by a sputtering method under conditions where a temperature is in a range from room temperature to 200 ° C. and a power density is 3 to 10 kW / m 2 . 請求項11〜14の何れかにおいて、前記第1のIr層、前記Pt層及び前記第2のIr層を、パワー密度を8〜30kW/m、0.01〜0.3Paの圧力、常温から200℃の温度という条件下でのスパッタ法により形成したことを特徴とする圧電素子の製造方法。 15. The method according to claim 11, wherein the first Ir layer, the Pt layer, and the second Ir layer have a power density of 8 to 30 kW / m 2 , a pressure of 0.01 to 0.3 Pa, and a normal temperature. A method for manufacturing a piezoelectric element, characterized in that the piezoelectric element is formed by sputtering under a temperature of 200 ° C. to 200 ° C.
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