JP2006060194A - Flip chip mounting method - Google Patents

Flip chip mounting method Download PDF

Info

Publication number
JP2006060194A
JP2006060194A JP2005187237A JP2005187237A JP2006060194A JP 2006060194 A JP2006060194 A JP 2006060194A JP 2005187237 A JP2005187237 A JP 2005187237A JP 2005187237 A JP2005187237 A JP 2005187237A JP 2006060194 A JP2006060194 A JP 2006060194A
Authority
JP
Japan
Prior art keywords
electrode
semiconductor chip
stud bump
mounting substrate
stud
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005187237A
Other languages
Japanese (ja)
Other versions
JP4035138B2 (en
Inventor
Yoshiharu Sanagawa
佳治 佐名川
Michihiko Ueda
充彦 植田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Works Ltd filed Critical Matsushita Electric Works Ltd
Priority to JP2005187237A priority Critical patent/JP4035138B2/en
Publication of JP2006060194A publication Critical patent/JP2006060194A/en
Application granted granted Critical
Publication of JP4035138B2 publication Critical patent/JP4035138B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of mounting a flip chip at ordinary temperatures which does not cause poor bonding and maintains high bonding strength. <P>SOLUTION: Au stud bumps 3 are formed on the surface of electrodes 2 on a semiconductor chip 1 at a first step (I), the semiconductor chip 1 is annealed at a second step (II), and the Au stud bumps 3 on the semiconductor chip 1, and thin film electrodes 7 which are formed on the mount substrate 6 and are formed with Au plating layers 7a on the surface thereof are irradiated with radio-frequency plasmas to activate each surface at a third step (III). Then, the electrodes 7 on the mount substrate 6 and the Au stud bumps 3 on the semiconductor chip 1 are bonded by pressure in an ordinary temperature atmosphere at a final fourth step (IV). <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、常温でのフリップチップ実装方法に関するものある。   The present invention relates to a flip chip mounting method at room temperature.

Ａｕバンプと、電極の直接接合によりフリップチップ接合を行う方法として、高温加熱する方法があったが、半導体チップと実装基板との熱膨張係数の違いにより、剪断応力が生じ接合部の破壊に繋がる等問題があった。   As a method of performing flip chip bonding by directly bonding an Au bump and an electrode, there was a method of heating at a high temperature, but due to a difference in thermal expansion coefficient between the semiconductor chip and the mounting substrate, shear stress is generated, which leads to destruction of the bonded portion. There was a problem.

そこで、常温でフリップチップ接合を行う方法が提供されるようになっている（例えば非特許文献１、特許文献１）。   Therefore, a method of performing flip chip bonding at room temperature has been provided (for example, Non-Patent Document 1 and Patent Document 1).

この常温でのフリップチップ接合は、半導体チップにＡｕメッキバンプを形成し、このＡｕメッキバンプに対してＡｕ薄膜の電極を実装基板側に形成し、これらの半導体チップ及び実装基板をプラズマ照射によって活性化した実装基板のＡｕメッキバンプと、半導体チップの電極側とを常温下で圧接接合するもので、表面の活性化により十分な接合強度を得ることで常温での接合を可能としている。
冨田 誠、他３名「表面活性化による低温フリップチップ接合」，第１２回マイクロエレクトロニクスシンポジウム論文集、社団法人エレクトロニクス実装学会、２００２年１０月 特開２００１−３５１８９２号公報（段落番号００２２−００２３） In this flip chip bonding at room temperature, an Au plated bump is formed on a semiconductor chip, an Au thin film electrode is formed on the mounting substrate side with respect to the Au plated bump, and these semiconductor chip and mounting substrate are activated by plasma irradiation. The Au-plated bumps of the mounted substrate and the electrode side of the semiconductor chip are pressure-bonded at room temperature, and bonding at room temperature is possible by obtaining sufficient bonding strength by activating the surface.
Makoto Hamada and three others "Low-temperature flip chip bonding by surface activation", Proceedings of the 12th Microelectronics Symposium, Japan Institute of Electronics Packaging, October 2002 JP 2001-351892 A (paragraph numbers 0022-0023)

ところで、従来の常温におけるフリップチップ接合では、金メッキバンプを介して行うため、実装基板側の平面度のばらつきやバンプ高さのばらつきがあった場合、接合不良が発生するという問題があった。   By the way, since conventional flip chip bonding at normal temperature is performed through gold-plated bumps, there is a problem in that bonding failure occurs when there is variation in flatness or bump height on the mounting substrate side.

この問題を解決するためにバンプ変形量の大きいＡｕスタッドバンプを用いれば接合不良を解決することが可能であるが、Ａｕスタッドバンプの先部の洗浄不良や先部の硬度増加のために接合強度が低いという問題があった。   In order to solve this problem, it is possible to solve poor bonding by using Au stud bumps with a large amount of bump deformation, but due to poor cleaning of the tip of the Au stud bump and increased hardness of the tip, the bonding strength There was a problem of low.

本発明は、上記の問題に鑑みて為されたもので、その目的とするところは接合不良の発生がなく、且つ接合強度も高い常温下におけるフリップチップ実装方法を提供することにある。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a flip-chip mounting method at room temperature which does not cause bonding failure and has high bonding strength.

上記の目的を達成するために、請求項１のフリップチップ実装方法の発明では、Ａｕスタッドバンプを半導体チップの電極表面に形成する第１の工程と、該第１の工程を経た前記半導体チップをアニールする第２の工程と、該第２の工程を経た前記半導体チップのＡｕスタッドバンプ及び該半導体チップを実装する実装基板に形成された表面層がＡｕからなる電極をエネルギー波の照射によって活性化する第３の工程と、該第３の工程の終了後、常温の雰囲気で前記実装基板の電極と前記半導体チップのＡｕスタッドバンプとを圧接して接合する第４の工程とからなることを特徴とする。   In order to achieve the above object, according to the flip chip mounting method of the present invention, a first step of forming Au stud bumps on the electrode surface of the semiconductor chip, and the semiconductor chip that has undergone the first step are provided. A second step of annealing, an Au stud bump of the semiconductor chip that has undergone the second step, and an electrode whose surface layer formed on the mounting substrate for mounting the semiconductor chip is made of Au are activated by irradiation with energy waves. And a fourth step of pressing and bonding the electrodes of the mounting substrate and the Au stud bumps of the semiconductor chip in a room temperature atmosphere after completion of the third step. And

請求項１のフリップチップ実装方法の発明によれば、変形量の大きなＡｕスタッドバンプを用いることで、実装基板の板厚のばらつきを吸収してその影響を無くすことができ、加えて、ＡｕスタッドバンプをアニールすることによりＡｕスタッドバンプの先部の硬度を低下させているので、圧接時にＡｕスタッドバンプが容易に変形するようになり、これにより半導体チップのＡｕスタッドバンプと実装基板の電極との接合面積を増加できる。そのため、高い接合強度を確保しつつ常温下での実装基板側電極と半導体チップ側のＡｕスタッドバンプの接合面との圧接接合ができ、その結果電気的接続の信頼性が高い所望のフリップチップ実装が行える。   According to the invention of the flip chip mounting method of claim 1, by using the Au stud bump having a large deformation amount, it is possible to absorb the variation in the thickness of the mounting substrate and eliminate the influence thereof. Since the hardness of the front portion of the Au stud bump is reduced by annealing the bump, the Au stud bump is easily deformed at the time of pressure contact, and thereby the Au stud bump of the semiconductor chip and the electrode of the mounting substrate are Bonding area can be increased. Therefore, it is possible to achieve pressure bonding of the mounting substrate side electrode and the bonding surface of the Au stud bump on the semiconductor chip side at room temperature while ensuring high bonding strength, and as a result, desired flip chip mounting with high electrical connection reliability. Can be done.

請求項２のフリップチップ実装方法の発明では、Ａｕスタッドバンプを実装基板側の電極表面に形成する第１の工程と、該第１の工程を経た前記実装基板をアニールする第２の工程と、該第２の工程を経た前記実装基板のＡｕスタッドバンプ及び半導体チップに形成された表面層がＡｕからなる電極をエネルギー波の照射によって活性化する第３の工程と、該第３の工程終了後、常温の雰囲気で前記実装基板のＡｕスタッドバンプと前記半導体チップの電極とを圧接して接合する第４の工程とからなることを特徴とする。   In the invention of the flip chip mounting method according to claim 2, a first step of forming Au stud bumps on the electrode surface on the mounting substrate side, a second step of annealing the mounting substrate that has undergone the first step, A third step of activating the Au stud bump of the mounting substrate and the surface layer formed on the semiconductor chip made of Au through the second step by irradiating energy waves; and after the completion of the third step And a fourth step in which the Au stud bump of the mounting substrate and the electrode of the semiconductor chip are pressed and joined in a normal temperature atmosphere.

請求項２のフリップチップ実装方法の発明によれば、変形量の大きなＡｕスタッドバンプを用いることで、実装基板の板厚のばらつきを吸収してその影響を無くすことができ、加えて、ＡｕスタッドバンプをアニールすることによりＡｕスタッドバンプの先部の硬度を低下させているので、圧接時にＡｕスタッドバンプが容易に変形するようになり、これにより実装基板のＡｕスタッドバンプと半導体チップの電極との接合面積を増加できる。しかも、半導体チップの電極は、一般に実装基板の電極に比べて平坦度が良好で表面粗さが小さいので、Ａｕスタッドバンプの圧接接合の対象としては実装基板の電極よりも半導体チップの電極を用いた方が接合面積を増加できる。そのため、高い接合強度を確保しつつ常温下での実装基板側のＡｕスタッドバンプと半導体チップ側電極の接合面との圧接接合ができ、その結果電気的接続の信頼性が高い所望のフリップチップ実装が行える。   According to the invention of the flip chip mounting method of claim 2, by using the Au stud bump having a large deformation amount, it is possible to absorb the variation in the thickness of the mounting substrate and eliminate the influence thereof. Since the hardness of the tip portion of the Au stud bump is reduced by annealing the bump, the Au stud bump easily deforms during the pressure contact, and thereby the Au stud bump of the mounting substrate and the electrode of the semiconductor chip Bonding area can be increased. In addition, since the semiconductor chip electrode generally has better flatness and lower surface roughness than the mounting substrate electrode, the electrode of the semiconductor chip is used as the object of pressure welding of the Au stud bump rather than the mounting substrate electrode. The bonding area can be increased. Therefore, it is possible to press-bond the Au stud bump on the mounting substrate side to the bonding surface of the semiconductor chip side electrode at room temperature while ensuring high bonding strength, and as a result, desired flip chip mounting with high electrical connection reliability Can be done.

請求項３のフリップチップ実装方法の発明では、Ａｕスタッドバンプを半導体チップの電極表面に形成する第１の工程と、該第１の工程で形成されたＡｕスタッドバンプの先端部を押圧材によって押潰して平坦な接合面を形成する第２の工程と、該第２の工程を経た前記半導体チップをアニールする第３の工程と、該第３の工程を経た前記半導体チップのＡｕスタッドバンプの前記接合面及び該半導体チップを実装する実装基板に形成された表面層がＡｕからなる電極をエネルギー波の照射によって活性化する第４の工程と、該第４の工程の終了後、常温の雰囲気で前記実装基板の電極と前記半導体チップのＡｕスタッドバンプの前記接合面とを圧接して接合する第５の工程とからなることを特徴とする。   According to the flip chip mounting method of the present invention, the first step of forming the Au stud bump on the electrode surface of the semiconductor chip, and the tip of the Au stud bump formed in the first step are pressed by the pressing material. A second step of crushing to form a flat bonding surface; a third step of annealing the semiconductor chip that has undergone the second step; and the Au stud bump of the semiconductor chip that has undergone the third step. A fourth step of activating an electrode made of Au having a surface layer formed on a bonding surface and a mounting substrate on which the semiconductor chip is mounted by irradiation of an energy wave; and after completion of the fourth step, in a room temperature atmosphere The method includes a fifth step of joining the electrodes of the mounting substrate and the joint surfaces of the Au stud bumps of the semiconductor chip by pressure contact.

請求項３のフリップチップ実装方法の発明によれば、請求項１と同様に、変形量の大きなＡｕスタッドバンプを用いることで、実装基板の板厚のばらつきを吸収してその影響を無くすことができ、加えて、ＡｕスタッドバンプをアニールすることによりＡｕスタッドバンプの先部の硬度を低下させているので、圧接時にＡｕスタッドバンプが容易に変形するようになり、これにより半導体チップのＡｕスタッドバンプと実装基板の電極との接合面積を増加できる。これに加えてＡｕスタッドバンプの先端部を押潰して平坦な接合面を形成しているので、エネルギー波照射による表面活性化を確実なものとすることができ、これにより請求項１よりも高い接合強度を確保しつつ常温下での実装基板側電極と半導体チップ側のＡｕスタッドバンプの接合面との圧接接合ができ、その結果さらに電気的接続の信頼性が高い所望のフリップチップ実装が行える。   According to the invention of the flip chip mounting method of claim 3, similarly to claim 1, by using the Au stud bump having a large deformation amount, the variation in the thickness of the mounting substrate can be absorbed and the influence thereof can be eliminated. In addition, since the hardness of the tip of the Au stud bump is lowered by annealing the Au stud bump, the Au stud bump can be easily deformed at the time of pressure contact, and thereby the Au stud bump of the semiconductor chip. It is possible to increase the bonding area between the electrode and the mounting board electrode. In addition to this, the tip portion of the Au stud bump is crushed to form a flat joint surface, so that surface activation by energy wave irradiation can be ensured, which is higher than that of claim 1. While securing the bonding strength, pressure bonding of the mounting substrate side electrode and the bonding surface of the Au stud bump on the semiconductor chip side can be performed at room temperature, and as a result, desired flip chip mounting with high electrical connection reliability can be performed. .

請求項４のフリップチップ実装方法の発明では、Ａｕスタッドバンプを実装基板側の電極表面に形成する第１の工程と、該第１の工程で形成されたＡｕスタッドバンプの先端部を押圧材によって押潰して平坦な接合面を形成する第２の工程と、該第２の工程を経た前記実装基板をアニールする第３の工程と、該第３の工程を経た前記実装基板のＡｕスタッドバンプの前記接合面及び該半導体チップに形成された表面層がＡｕからなる電極をエネルギー波の照射によって活性化する第４の工程と、該第４の工程終了後、常温の雰囲気で前記実装基板のＡｕスタッドバンプの前記接合面と前記半導体チップの電極とを圧接して接合する第５の工程とからなることを特徴とする。   In the invention of the flip-chip mounting method according to claim 4, the first step of forming the Au stud bump on the electrode surface on the mounting substrate side, and the tip of the Au stud bump formed in the first step by the pressing material A second step of crushing to form a flat bonding surface; a third step of annealing the mounting substrate that has undergone the second step; and an Au stud bump of the mounting substrate that has undergone the third step. A fourth step of activating an electrode whose surface layer formed on the bonding surface and the semiconductor chip is made of Au by irradiating energy waves; and after completion of the fourth step, the Au of the mounting substrate in a room temperature atmosphere The method includes a fifth step of joining the joint surface of the stud bump and the electrode of the semiconductor chip by pressure contact.

請求項４のフリップチップ実装方法の発明によれば、請求項２と同様に、変形量の大きなＡｕスタッドバンプを用いることで、実装基板の板厚のばらつきを吸収してその影響を無くすことができ、加えて、ＡｕスタッドバンプをアニールすることによりＡｕスタッドバンプの先部の硬度を低下させているので、圧接時にＡｕスタッドバンプが容易に変形するようになり、これにより実装基板のＡｕスタッドバンプと半導体チップの電極との接合面積を増加できる。これに加えてＡｕスタッドバンプの先端部を押潰して平坦な接合面を形成しているので、エネルギー波照射による表面活性化を確実なものとすることができ、これにより請求項２よりも高い接合強度を確保しつつ常温下での実装基板側のＡｕスタッドバンプの接合面と半導体チップ側電極との圧接接合ができ、その結果さらに電気的接続の信頼性が高い所望のフリップチップ実装が行え、更に平坦化により実装時の半導体チップへの衝撃を低減できる。   According to the invention of the flip chip mounting method of the fourth aspect, similarly to the second aspect, by using the Au stud bump having a large deformation amount, the variation in the thickness of the mounting board can be absorbed and the influence can be eliminated. In addition, since the hardness of the tip portion of the Au stud bump is lowered by annealing the Au stud bump, the Au stud bump can be easily deformed at the time of pressure contact, and thereby the Au stud bump of the mounting substrate. And the bonding area between the electrodes of the semiconductor chip can be increased. In addition to this, the tip part of the Au stud bump is crushed to form a flat joint surface, so that surface activation by irradiation with energy waves can be ensured, which is higher than that of claim 2. The bonding surface of the Au stud bump on the mounting board side and the semiconductor chip side electrode can be pressure-bonded at room temperature while ensuring the bonding strength, and as a result, the desired flip chip mounting with high electrical connection reliability can be performed. Furthermore, the impact on the semiconductor chip during mounting can be reduced by further planarization.

請求項５のフリップチップ実装方法の発明では、請求項１又は２の構成に加えて、前記第１の工程から前記第２工程との間に、前記第４工程で電極と接合するＡｕスタッドバンプの部分にＡｕメッキ層を形成する工程を設けていることを特徴とする。   In the invention of the flip chip mounting method of claim 5, in addition to the configuration of claim 1 or 2, Au stud bumps joined to the electrodes in the fourth step between the first step and the second step. The step of forming an Au plating layer is provided in the portion.

請求項５のフリップチップ実装方法の発明によれば、Ａｕスタッドバンプの最表面のＡｕ純度を高くでき、実装基板の電極との接合強度を向上させることができる。   According to the invention of the flip chip mounting method of claim 5, the Au purity of the outermost surface of the Au stud bump can be increased, and the bonding strength with the electrode of the mounting substrate can be improved.

請求項６のフリップチップ実装方法の発明では、請求項３の構成に加えて、前記実装基板の電極は電極材表面に、先部が押潰されて形成され、且つ活性化された接合面を有するＡｕスタッドバンプを設けたものであって、該実装基板側のＡｕスタッドバンプの前記接合面に対して前記半導体チップ側のＡｕスタッドバンプの前記接合面を圧接して接合することを特徴とする。   In the flip-chip mounting method invention of claim 6, in addition to the configuration of claim 3, the electrodes of the mounting substrate are formed by crushing the tip of the electrodes on the surface of the electrode material, and having an activated bonding surface. An Au stud bump is provided, and the bonding surface of the Au stud bump on the semiconductor chip side is pressed and bonded to the bonding surface of the Au stud bump on the mounting substrate side. .

請求項６のフリップチップ実装方法の発明によれば、実装基板側のＡｕスタッドバンプによって、実装基板の板厚のばらつきを吸収する能力の吸収量を更に増加させることができ、その結果接合が確実に行え電気的接続の信頼性も向上する。   According to the invention of the flip chip mounting method of claim 6, the Au stud bump on the mounting substrate side can further increase the absorption amount of the ability to absorb the variation in the thickness of the mounting substrate, and as a result, the bonding is ensured. The reliability of electrical connection can be improved.

請求項７のフリップチップ実装方法の発明では、請求項３又は４又は６の構成に加えて、前記第２の工程から前記第３工程との間に、前記第５工程で電極と接合するＡｕスタッドバンプの部分にＡｕメッキ層を形成する工程を設けていることを特徴とする。   In the invention of the flip chip mounting method of claim 7, in addition to the configuration of claim 3, 4 or 6, Au between the second step and the third step is bonded to the electrode in the fifth step. A step of forming an Au plating layer in the stud bump portion is provided.

請求項７のフリップチップ実装方法の発明によれば、Ａｕスタッドバンプの最表面のＡｕ純度を高くでき、実装基板の電極との接合強度を向上させることができる。   According to the flip chip mounting method of the present invention, the Au purity of the outermost surface of the Au stud bump can be increased, and the bonding strength with the electrode of the mounting substrate can be improved.

請求項８のフリップチップ実装方法の発明では、請求項３又は４又は６又は７の構成に加えて、前記第２の工程において前記押圧材によってＡｕスタッドバンプの先端部を押潰する際に超音波振動を前記押圧材に印加することを特徴とする。   In the invention of the flip chip mounting method of claim 8, in addition to the configuration of claim 3, 4 or 6 or 7, when the tip of the Au stud bump is crushed by the pressing material in the second step, A sonic vibration is applied to the pressing material.

請求項８のフリップチップ実装方法の発明によれば、Ａｕスタッドバンプの接合面を押圧形成する際に同時に接合面の粗さを減少させることができ、そのため接合面積を増加させ、実装基板の電極との接合強度を向上させることができる。   According to the invention of the flip chip mounting method of the eighth aspect, when the bonding surface of the Au stud bump is pressed and formed, the roughness of the bonding surface can be reduced at the same time. The joint strength can be improved.

請求項９のフリップチップ実装方法の発明では、請求項３又は４又は６〜８のいずれか１項の構成に加えて、前記第２の工程の終了から第３の工程との間に前記Ａｕスタッドバンプの前記接合面の表面粗さを減少させる工程を設けていることを特徴とする。   In the flip-chip mounting method according to the ninth aspect of the present invention, in addition to the configuration of the third aspect, the fourth aspect, or the sixth to eighth aspects, the Au is provided between the end of the second step and the third step. A step of reducing the surface roughness of the joint surface of the stud bump is provided.

請求項９のフリップチップ実装方法の発明によれば、第２の工程で形成したＡｕスタッドバンプの接合面の粗さを減少させることができ、そのため接合面積を増加させ、実装基板の電極との接合強度を向上させることができる。   According to the invention of the flip chip mounting method of the ninth aspect, the roughness of the bonding surface of the Au stud bump formed in the second step can be reduced, so that the bonding area is increased, Bonding strength can be improved.

請求項１０のフリップチップ実装方法の発明では、請求項３又は４又は６〜９のいずれか１項の構成に加えて、前記押圧材として前記実装基板を用いるとともに押圧部位を前記第４の工程での接合位置に対応させることを特徴とする。   In the invention of the flip chip mounting method of claim 10, in addition to the configuration of claim 3 or 4 or 6-9, the mounting substrate is used as the pressing material and the pressing portion is the fourth step. It corresponds to the joining position at.

請求項１０のフリップチップ実装方法の発明によれば、板厚のばらつきに対応した高さとなっている実装基板の電極に対応した高さを持つＡｕスタッドバンプの接合面を形成することができるので、半導体チップのＡｕスタッドバンプの接合面と実装基板の電極とを圧接する際に半導体チップにかかる荷重が均一となり、そのため半導体チップへの残留応力分布が減少し、半導体チップの素子特性の変動を無くすことができる。   According to the invention of the flip chip mounting method of the tenth aspect, the bonding surface of the Au stud bump having a height corresponding to the electrode of the mounting substrate having a height corresponding to the variation in the plate thickness can be formed. When the bonding surface of the Au stud bump of the semiconductor chip and the electrode of the mounting substrate are pressed against each other, the load applied to the semiconductor chip becomes uniform, so that the residual stress distribution on the semiconductor chip is reduced and the element characteristics of the semiconductor chip are changed It can be lost.

請求項１１のフリップチップ実装方法の発明では、請求項１〜４のいずれか１項の構成に加えて、Ａｕの拡散を抑制する金属材料を、前記Ａｕスタッドバンプが形成される電極の材料として、若しくは前記Ａｕスタッドバンプが形成される電極と該電極が形成される部位との間に介在させる材料として用いていることを特徴とする。   In the invention of the flip chip mounting method of claim 11, in addition to the structure of any one of claims 1 to 4, a metal material that suppresses diffusion of Au is used as a material of an electrode on which the Au stud bump is formed. Alternatively, it is used as a material interposed between an electrode on which the Au stud bump is formed and a portion on which the electrode is formed.

請求項１１のフリップチップ実装方法の発明によれば、アニール時においてＡｕスタッドバンプのＡｕが、Ａｕスタッドバンプを形成した電極側に拡散して金属間化合物が成長するのを防いで、前記電極と該電極が形成される部位との間の密着強度の低下を防止できる。   According to the flip chip mounting method of the present invention, the Au stud bump Au is prevented from diffusing to the electrode side on which the Au stud bump is formed during annealing, and the intermetallic compound is prevented from growing. It is possible to prevent a decrease in the adhesion strength between the part where the electrode is formed.

本発明は、変形量の大きなＡｕスタッドバンプを用いることで、実装基板の板厚のばらつきを吸収してその影響を無くすことができ、加えて、ＡｕスタッドバンプをアニールすることによりＡｕスタッドバンプの先部の硬度を低下させているので、圧接時にＡｕスタッドバンプが容易に変形するようになり、これにより半導体チップのＡｕスタッドバンプと実装基板の電極との接合面積を増加できるから、高い接合強度を確保しつつ常温下での実装基板側電極と半導体チップ側のＡｕスタッドバンプの接合面との圧接接合ができ、その結果電気的接続の信頼性が高い所望のフリップチップ実装が行えるという効果がある。   In the present invention, by using the Au stud bump having a large deformation amount, the variation in the thickness of the mounting substrate can be absorbed and the influence can be eliminated. In addition, the Au stud bump can be annealed by annealing the Au stud bump. Since the hardness of the tip is reduced, the Au stud bumps can be easily deformed during pressure welding, and this can increase the bonding area between the Au stud bumps of the semiconductor chip and the electrodes of the mounting substrate, thereby providing high bonding strength. In this way, the mounting substrate side electrode and the bonding surface of the Au stud bump on the semiconductor chip side can be pressure-bonded at room temperature while securing the desired flip chip mounting with high electrical connection reliability. is there.

以下本発明を実施形態により説明する。   Embodiments of the present invention will be described below.

（実施形態１）
本実施形態のフリップチップ実装方法は、図１に示すように第１工程（Ｉ）から第４工程（IV）までの４つの工程からなり、第１工程（Ｉ）はＳｉチップからなる半導体チップ１の表面に形成した薄膜の電極２の表面にＡｕスタッドバンプ３を形成するスタッドバンプ形成工程である。 (Embodiment 1)
As shown in FIG. 1, the flip chip mounting method of this embodiment includes four steps from the first step (I) to the fourth step (IV), and the first step (I) is a semiconductor chip made of a Si chip. This is a stud bump forming step of forming Au stud bumps 3 on the surface of the thin-film electrode 2 formed on the surface of 1.

ここでＡｕスタッドバンプ３は切断性を保つために若干の不純物を含むが、９９％以上、望ましくは９９．９９％以上のＡｕを含むワイヤを用いて形成する。ここで本実施形態では、例えば図２に示すように直径がφ２５μｍのワイヤを用い、基部の高さ（厚さ）が２０〜３０μｍ、その直径が９０±１０μｍ、全高が７０〜１２０μｍとなるＡｕスタッドバンプ３を形成している。   Here, the Au stud bump 3 contains a slight amount of impurities in order to maintain cutability, but is formed using a wire containing 99% or more, preferably 99.99% or more of Au. In this embodiment, for example, as shown in FIG. 2, a wire having a diameter of 25 μm is used, the height (thickness) of the base is 20 to 30 μm, the diameter is 90 ± 10 μm, and the total height is 70 to 120 μm. A stud bump 3 is formed.

次の第２工程(II)では、Ａｕスタッドバンプ３を形成した半導体チップ１を窒素ガス（Ｎ２）等不活性ガス８が満たされているチャンバー９内に入れ、３００℃に３０分間加熱してアニール処理を行い、その後徐々に冷却し、Ａｕの硬度の軟化、特にＡｕスタッドバンプ３の先端部（先部）３ａの軟化を図る。   In the next second step (II), the semiconductor chip 1 on which the Au stud bump 3 is formed is placed in a chamber 9 filled with an inert gas 8 such as nitrogen gas (N2) and heated to 300 ° C. for 30 minutes. Annealing treatment is performed, and then cooling is performed gradually to soften the hardness of Au, and in particular, soften the tip (tip) 3a of the Au stud bump 3.

この第２工程(II)では３００℃にＡｕスタッドバンプ３が加熱されるため、Ａｕが電極２へ拡散して電極２と半導体チップ１との密着強度が低下する恐れがある場合には、電極２の材料をＣｒ、Ｔｉ、Ｎｉ、Ｗ等Ａｕの拡散を抑制する金属材料から形成するか、或いは電極２と半導体チップ１との間にＣｒ、Ｔｉ、Ｎｉ、Ｗ等Ａｕの拡散を抑制する金属材料を介在させる。   In this second step (II), since the Au stud bump 3 is heated to 300 ° C., if there is a possibility that Au diffuses into the electrode 2 and the adhesion strength between the electrode 2 and the semiconductor chip 1 is lowered, the electrode 2 is formed from a metal material that suppresses the diffusion of Au such as Cr, Ti, Ni, and W, or suppresses the diffusion of Au such as Cr, Ti, Ni, and W between the electrode 2 and the semiconductor chip 1. A metal material is interposed.

次の第３工程（III)では、上述のようにアニール処理が施された半導体チップ１及び実装基板６を減圧雰囲気に配置してＡｒプラズマ若しくは高速原子ビームの様なエネルギー波を矢印で示すように照射する。この場合（ａ）に示す半導体チップ１ではＡｕスタッドバンプ３に向けて照射し、Ａｕスタッドバンプ３の表面の活性化（清浄化）を図る。また（ｂ）に示す実装基板６の場合には表面にＡｕメッキ層７ａを形成した薄膜の電極７側に向けて照射し、Ａｕメッキ層７ａの表面の活性化（清浄化）を図る。   In the next third step (III), the semiconductor chip 1 and the mounting substrate 6 that have been annealed as described above are placed in a reduced-pressure atmosphere, and an energy wave such as Ar plasma or a fast atom beam is indicated by an arrow. Irradiate. In this case, the semiconductor chip 1 shown in (a) irradiates the Au stud bump 3 to activate (clean) the surface of the Au stud bump 3. In the case of the mounting substrate 6 shown in (b), the surface of the Au plating layer 7a is activated (cleaned) by irradiating the thin film having the Au plating layer 7a formed on the surface thereof toward the electrode 7 side.

第４工程（IV）では上述のように活性化処理された半導体チップ１のＡｕスタッドバンプ３を活性化処理された実装基板６の電極７表面のＡｕメッキ層７ａに当接して矢印の方向に加圧（例えば１バンプ当りの荷重１００〜３００ｇｆ／ｂｕｍｐ）すると、Ａｕメッキ層７ａに対しＡｕスタッドバンプ３が圧接して接合されることになる。つまり半導体チップ１がフリップチップ接合により実装基板６に実装されることになる。   In the fourth step (IV), the Au stud bump 3 of the semiconductor chip 1 activated as described above is brought into contact with the Au plating layer 7a on the surface of the electrode 7 of the activated mounting substrate 6 in the direction of the arrow. When pressure is applied (for example, a load per bump of 100 to 300 gf / bump), the Au stud bump 3 is pressed and joined to the Au plating layer 7a. That is, the semiconductor chip 1 is mounted on the mounting substrate 6 by flip chip bonding.

このようにして本実施形態では、変形量の大きなＡｕスタッドバンプ３を用いることで、実装基板６の板厚のばらつきを吸収してその影響（接合不良等）を無くし、しかもＡｕスタッドバンプ３をアニールすることによりＡｕスタッドバンプ３の先端部３ａの硬度を低下させているので、圧接時にＡｕスタッドバンプ３が容易に変形するようになり、これにより半導体チップ１のＡｕスタッドバンプ３と実装基板６の電極７のＡｕメッキ層７ａとの接合面積を増加できる。そのため、高い接合強度を確保しつつ常温下での実装基板６の電極７のＡｕメッキ層７ａと半導体チップ１のＡｕスタッドバンプ３との圧接接合ができ、その結果電気的接続の信頼性が高い所望のフリップチップ実装が行える。   In this way, in the present embodiment, by using the Au stud bump 3 having a large deformation amount, variations in the thickness of the mounting substrate 6 are absorbed and the influence (bonding failure, etc.) is eliminated. Since the hardness of the tip portion 3a of the Au stud bump 3 is lowered by annealing, the Au stud bump 3 can be easily deformed at the time of pressure contact, whereby the Au stud bump 3 and the mounting substrate 6 of the semiconductor chip 1 are deformed. The bonding area between the electrode 7 and the Au plating layer 7a can be increased. Therefore, it is possible to press-bond the Au plating layer 7a of the electrode 7 of the mounting substrate 6 and the Au stud bump 3 of the semiconductor chip 1 at room temperature while ensuring high bonding strength, and as a result, the reliability of electrical connection is high. Desired flip chip mounting can be performed.

尚第１工程（Ｉ）の終了後、各Ａｕスタッドバンプ３の表面全体にＡｕメッキ層を形成してもよい。これによりＡｕスタッドバンプ３の最表面のＡｕ純度が高くなって、実装基板６の電極７のＡｕメッキ層７ａとの接合強度を更に増加させることができる。この場合、少なくとも第４工程（IV）で実装基板６の電極７と接合するＡｕスタッドバンプ３の部分にＡｕメッキ層を形成しておけば同様の効果を得ることができる。   After the first step (I), an Au plating layer may be formed on the entire surface of each Au stud bump 3. Thereby, the Au purity of the outermost surface of the Au stud bump 3 is increased, and the bonding strength between the electrode 7 of the mounting substrate 6 and the Au plating layer 7a can be further increased. In this case, the same effect can be obtained if an Au plating layer is formed on the Au stud bump 3 portion to be bonded to the electrode 7 of the mounting substrate 6 at least in the fourth step (IV).

（実施形態２）
実施形態１は半導体チップ１側にＡｕスタッドバンプ３を形成していたが、本実施形態では、実装基板６側のみにＡｕスタッドバンプ３を形成して半導体チップ１側はＡｕの薄膜の電極２のみとした点に特徴がある。 (Embodiment 2)
In the first embodiment, the Au stud bump 3 is formed on the semiconductor chip 1 side. However, in this embodiment, the Au stud bump 3 is formed only on the mounting substrate 6 side, and the Au thin film electrode 2 is formed on the semiconductor chip 1 side. There is a feature in the point made only.

すなわち、本実施形態の方法は、図３に示すように第１工程（Ｉ）から第４工程（IV）までの４つの工程からなり、第１工程（Ｉ）は実装基板６の電極７表面のＡｕメッキ層７ａの表面にＡｕスタッドバンプ３を形成するスタッドバンプ形成工程である。ここで、Ａｕスタッドバンプ３は、実施形態１と同様に形成している。   That is, the method of the present embodiment includes four steps from the first step (I) to the fourth step (IV) as shown in FIG. 3, and the first step (I) is the surface of the electrode 7 on the mounting substrate 6. This is a stud bump forming step of forming the Au stud bump 3 on the surface of the Au plating layer 7a. Here, the Au stud bump 3 is formed in the same manner as in the first embodiment.

次に第２工程（II）では、Ａｕスタッドバンプ３を形成した実装基板６を窒素ガス（Ｎ２）等不活性ガス８が満たされているチャンバー９内に入れ、３００℃に３０分間加熱してアニール処理を行い、その後徐々に冷却し、Ａｕの硬度の軟化、特にＡｕスタッドバンプ３の先端部（先部）３ａの軟化を図る。 Next, in the second step (II), the mounting substrate 6 on which the Au stud bump 3 is formed is placed in a chamber 9 filled with an inert gas 8 such as nitrogen gas (N 2 ) and heated to 300 ° C. for 30 minutes. Annealing treatment is performed, and then cooling is performed gradually to soften the hardness of Au, in particular, soften the tip (tip) 3a of the Au stud bump 3.

この第２工程(II)では３００℃にＡｕスタッドバンプ３が加熱されるため、Ａｕが電極７側へ拡散して電極７と実装基板６との密着強度が低下する恐れがある場合には、電極７の材料をＣｒ、Ｔｉ、Ｎｉ、Ｗ等Ａｕの拡散を抑制する金属材料から形成するか、或いは電極７と実装基板６との間にＣｒ、Ｔｉ、Ｎｉ、Ｗ等Ａｕの拡散を抑制する金属材料を介在させる。   In this second step (II), since the Au stud bump 3 is heated to 300 ° C., if Au is diffused to the electrode 7 side and the adhesion strength between the electrode 7 and the mounting substrate 6 may be reduced, The electrode 7 is made of a metal material that suppresses the diffusion of Au such as Cr, Ti, Ni, and W, or the diffusion of Cr, Ti, Ni, and W such as Au is suppressed between the electrode 7 and the mounting substrate 6. Intervening metal material.

次の第３工程（III）では、上述のようにアニール処理が施された実装基板６及び表面に薄膜の電極２が形成されたＳｉチップからなる半導体チップ１を減圧雰囲気に配置してＡｒプラズマ若しくは高速原子ビームの様なエネルギー波を矢印で示すように照射する。この場合（ａ）に示す実装基板６ではＡｕスタッドバンプ３に向けて照射し、Ａｕスタッドバンプ３の表面の活性化（清浄化）を図る。また（ｂ）に示す半導体チップ１の場合には薄膜の電極２側に向けて照射し、電極２の表面の活性化（清浄化）を図る。   In the next third step (III), the mounting substrate 6 that has been annealed as described above and the semiconductor chip 1 composed of the Si chip with the thin-film electrode 2 formed on the surface are placed in a reduced-pressure atmosphere, and Ar plasma is applied. Alternatively, an energy wave such as a fast atom beam is irradiated as indicated by an arrow. In this case, the mounting substrate 6 shown in (a) irradiates the Au stud bump 3 to activate (clean) the surface of the Au stud bump 3. In the case of the semiconductor chip 1 shown in (b), the thin film is irradiated toward the electrode 2 side to activate (clean) the surface of the electrode 2.

第４工程（IV）では上述のように活性化処理された実装基板６のＡｕスタッドバンプ３を活性化処理された半導体チップ１の電極２に当接して矢印の方向に加圧（例えば１バンプ当りの荷重１００〜３００ｇｆ／ｂｕｍｐ）すると、電極２に対しＡｕスタッドバンプ３が圧接して接合されることになる。つまり半導体チップ１がフリップチップ接合により実装基板６に実装されることになる。   In the fourth step (IV), the Au stud bump 3 of the mounting substrate 6 activated as described above is brought into contact with the electrode 2 of the activated semiconductor chip 1 and pressed in the direction of the arrow (for example, 1 bump) When the per unit load is 100 to 300 gf / bump), the Au stud bump 3 is pressed and joined to the electrode 2. That is, the semiconductor chip 1 is mounted on the mounting substrate 6 by flip chip bonding.

このようにして本実施形態では、実施形態１と同様に、変形量の大きなＡｕスタッドバンプ３を用いることで、実装基板６の板厚のばらつきを吸収してその影響（接合不良等）を無くし、しかもＡｕスタッドバンプ３をアニールすることによりＡｕスタッドバンプ３の先端部３ａの硬度を低下させているので、圧接時にＡｕスタッドバンプ３が容易に変形するようになり、これにより実装基板６のＡｕスタッドバンプ３と半導体チップ１の電極２との接合面積を増加できる。しかも、半導体チップ１の電極２は、一般に実装基板６の電極７やＡｕメッキ層７ａに比べて平坦度が良好で表面粗さが小さいので、Ａｕスタッドバンプ３の圧接接合の対象としては実装基板６の電極７よりも半導体チップ１の電極２を用いた方がＡｕスタッドバンプ３との接合面積を増加できる。そのため、高い接合強度を確保しつつ常温下での実装基板６のＡｕスタッドバンプ３と半導体チップ１の電極２との圧接接合ができ、その結果電気的接続の信頼性が高い所望のフリップチップ実装が行える。   In this way, in the present embodiment, similarly to the first embodiment, by using the Au stud bump 3 having a large deformation amount, the variation in the thickness of the mounting substrate 6 is absorbed and the influence (such as bonding failure) is eliminated. In addition, since the hardness of the tip 3a of the Au stud bump 3 is lowered by annealing the Au stud bump 3, the Au stud bump 3 can be easily deformed at the time of pressure contact. The bonding area between the stud bump 3 and the electrode 2 of the semiconductor chip 1 can be increased. In addition, since the electrode 2 of the semiconductor chip 1 generally has better flatness and lower surface roughness than the electrode 7 of the mounting substrate 6 and the Au plating layer 7a, the mounting substrate is the target of the pressure contact bonding of the Au stud bump 3. When the electrode 2 of the semiconductor chip 1 is used rather than the electrode 7 of 6, the bonding area with the Au stud bump 3 can be increased. Therefore, it is possible to press-bond the Au stud bump 3 of the mounting substrate 6 and the electrode 2 of the semiconductor chip 1 at room temperature while ensuring high bonding strength, and as a result, desired flip chip mounting with high electrical connection reliability. Can be done.

尚第１工程（Ｉ）の終了後、各Ａｕスタッドバンプ３の表面全体にＡｕメッキ層を形成してもよい。これによりＡｕスタッドバンプ３の最表面のＡｕ純度が高くなって、半導体チップ１の電極２との接合強度を更に増加させることができる。この場合、少なくとも第４工程（IV）で半導体チップ１の電極２と接合するＡｕスタッドバンプ３の部分にＡｕメッキ層を形成しておけば同様の効果を得ることができる。   After the first step (I), an Au plating layer may be formed on the entire surface of each Au stud bump 3. Thereby, the Au purity of the outermost surface of the Au stud bump 3 is increased, and the bonding strength with the electrode 2 of the semiconductor chip 1 can be further increased. In this case, the same effect can be obtained if an Au plating layer is formed on the Au stud bump 3 portion to be joined to the electrode 2 of the semiconductor chip 1 at least in the fourth step (IV).

（実施形態３）
本実施形態の方法は、図４に示すように第１工程（Ｉ）から第５工程（Ｖ）までの５つの工程からなり、第1工程（Ｉ）はＳｉチップからなる半導体チップ１の表面に形成した薄膜の電極２の表面にＡｕスタッドバンプ３を形成するスタッドバンプ形成工程である。ここで、Ａｕスタッドバンプ３は、実施形態１と同様に形成している。 (Embodiment 3)
As shown in FIG. 4, the method of this embodiment includes five steps from the first step (I) to the fifth step (V). This is a stud bump forming step of forming Au stud bumps 3 on the surface of the thin-film electrode 2 formed in (1). Here, the Au stud bump 3 is formed in the same manner as in the first embodiment.

次の第２工程（II）は第１工程で形成した各Ａｕスタッドバンプ３の先端部３ａを押圧材たるレベリング材４によって押圧することで押潰し、高さが揃い且つ面積が増加した平坦な接合面５を形成する。このレベリング材４でＡｕスタッドバンプ３の先端部３ａを押圧するバンプ１個当りの荷重は上記図２の例の場合には２０ｇｆ／ｂｕｍｐ〜８０ｇｆ／ｂｕｍｐ程度とする。図５の（ａ）は２０ｇｆ／ｂｕｍｐ、（ｂ）は４０ｇｆ／ｂｕｍｐ、（ｃ）は８０ｇｆ／ｂｕｍｐの荷重をかけた場合の接合面５の高さ位置を示す。表面粗さを所定以下とするために荷重を大きくした場合にはバンプ全体が潰れてしまうため、上記範囲が適正な範囲である。勿論Ａｕスタッドバンプの大きさなどによって、荷重の適正範囲は変わる。   In the next second step (II), the tip portion 3a of each Au stud bump 3 formed in the first step is crushed by pressing with the leveling material 4 as the pressing material, and the flatness is uniform in height and increased in area. The joining surface 5 is formed. In the case of the example shown in FIG. 2, the load per bump that presses the tip 3a of the Au stud bump 3 with the leveling material 4 is about 20 gf / bump to 80 gf / bump. 5A shows a height position of the joint surface 5 when a load of 20 gf / bump is applied, a load of 40 gf / bump is applied, and FIG. 5C shows a load of 80 gf / bump. When the load is increased in order to keep the surface roughness below a predetermined level, the entire bump is crushed, so the above range is an appropriate range. Of course, the appropriate range of the load varies depending on the size of the Au stud bump.

ここでレベリング材４のＡｕスタッドバンプ３の先端部３ａを押圧する押圧面の表面粗さ（Ｒａ）を数１０ｎｍ以下とすることで、該押圧面の粗さが転写される接合面５の表面の粗さを減少させることができ、そのため接合面積を増加させることで、後述する実装基板６の電極７との接合強度を増加させることができる。   Here, by setting the surface roughness (Ra) of the pressing surface that presses the tip 3a of the Au stud bump 3 of the leveling material 4 to be several tens of nm or less, the surface of the bonding surface 5 to which the roughness of the pressing surface is transferred. Therefore, by increasing the bonding area, it is possible to increase the bonding strength with the electrode 7 of the mounting substrate 6 to be described later.

またレベリング材４でＡｕスタッドバンプ３の先端部３ａを押圧する際に超音波発振器のホーンをレベリング材４に当てて超音波を印加すれば超音波振動によるＡｕスタッドバンプ３の接合面５の表面粗さを減少させることができ、上述のレベリング材４の押圧面の表面粗さ（Ｒａ）を数１０ｎｍ以下とすることと併せることで、実装基板６の電極７との接合強度を更に増加させることができる。   Further, when pressing the tip 3a of the Au stud bump 3 with the leveling material 4 and applying the ultrasonic wave by applying the horn of the ultrasonic oscillator to the leveling material 4, the surface of the bonding surface 5 of the Au stud bump 3 by ultrasonic vibration is applied. The roughness can be reduced, and in addition to the surface roughness (Ra) of the pressing surface of the leveling material 4 being several tens of nm or less, the bonding strength between the mounting substrate 6 and the electrode 7 is further increased. be able to.

さて、次の第３工程(III)では、Ａｕスタッドバンプ３に上述のように接合面５を形成した半導体チップ１を窒素ガス（Ｎ２）等不活性ガス８が満たされているチャンバー９内に入れ、３００℃に３０分間加熱してアニール処理を行い、その後徐々に冷却し、Ａｕの高度の軟化を図る。   In the next third step (III), the semiconductor chip 1 in which the bonding surface 5 is formed on the Au stud bump 3 as described above is placed in the chamber 9 filled with an inert gas 8 such as nitrogen gas (N2). And annealed by heating to 300 ° C. for 30 minutes, and then gradually cooled to achieve a high degree of softening of Au.

この第３工程(III)では３００℃にＡｕスタッドバンプ３が加熱されるため、Ａｕが電極２へ拡散して電極２と半導体チップ１との密着強度が低下する恐れがある場合には、電極２の材料をＣｒ、Ｔｉ、Ｎｉ、Ｗ等Ａｕの拡散を抑制する金属材料から形成するか、或いは電極２と半導体チップ１との間にＣｒ、Ｔｉ、Ｎｉ、Ｗ等Ａｕの拡散を抑制する金属材料を介在させる。   In this third step (III), since the Au stud bump 3 is heated to 300 ° C., if there is a possibility that Au diffuses into the electrode 2 and the adhesion strength between the electrode 2 and the semiconductor chip 1 is lowered, the electrode 2 is formed from a metal material that suppresses the diffusion of Au such as Cr, Ti, Ni, and W, or suppresses the diffusion of Au such as Cr, Ti, Ni, and W between the electrode 2 and the semiconductor chip 1. A metal material is interposed.

次の第４工程（IV)では、上述のようにアニール処理が施された半導体チップ１及び実装基板６を減圧雰囲気に配置してＡｒプラズマ若しくは高速原子ビームの様なエネルギー波を矢印で示すように照射する。この場合（ａ）に示す半導体チップ１ではＡｕスタッドバンプ３の接合面５に向けて照射し、接合面５の活性化（清浄化）を図る。また（ｂ）に示す実装基板６の場合には表面にＡｕメッキ層７ａを形成した薄膜の電極７側に向けて照射し、Ａｕメッキ層７ａの表面の活性化（清浄化）を図る。   In the next fourth step (IV), the semiconductor chip 1 and the mounting substrate 6 that have been annealed as described above are placed in a reduced-pressure atmosphere, and an energy wave such as Ar plasma or a fast atom beam is indicated by an arrow. Irradiate. In this case, the semiconductor chip 1 shown in (a) irradiates the bonding surface 5 of the Au stud bump 3 to activate (clean) the bonding surface 5. In the case of the mounting substrate 6 shown in (b), the surface of the Au plating layer 7a is activated (cleaned) by irradiating the thin film having the Au plating layer 7a formed on the surface thereof toward the electrode 7 side.

第５工程（Ｖ）では上述のように活性化処理された半導体チップ１のＡｕスタッドバンプ３の接合面５を活性化処理された実装基板６の電極７表面のＡｕメッキ層７ａに（ａ）のように当接して矢印の方向に加圧（例えば１バンプ当りの荷重１００〜３００ｇｆ／ｂｕｍｐ）すると、（ｂ）のようにＡｕメッキ層７ａに対しＡｕスタッドバンプ３の接合面が圧接して接合されることになる。つまり半導体チップ１がフリップチップ接合により実装基板６に実装されることになる。   In the fifth step (V), the bonding surface 5 of the Au stud bump 3 of the semiconductor chip 1 activated as described above is applied to the Au plating layer 7a on the surface of the electrode 7 of the mounting substrate 6 activated (a). When the contact is made and the pressure in the direction of the arrow is applied (for example, the load per bump is 100 to 300 gf / bump), the bonding surface of the Au stud bump 3 is pressed against the Au plating layer 7a as shown in (b). Will be joined. That is, the semiconductor chip 1 is mounted on the mounting substrate 6 by flip chip bonding.

このように本実施形態は、実施形態１の工程に、新たにＡｕスタッドバンプ３に接合面５を形成する工程を加えたものである。したがって、本実施形態では、実施形態１の利点の他、第２工程（II）においてＡｕスタッドバンプ３の先端部３ａを押潰して平坦な接合面５を形成しているので、エネルギー波での清浄を良好なものとし、また接合面５の表面粗さを所定以下とすることで大きな接合面積を確保し、その結果Ａｕスタッドバンプ３の接合面５と実装基板６の電極７のＡｕメッキ層７ａとの接合強度の増加を図れ、電気的接続の信頼性をさらに高めることができるという利点がある。   Thus, this embodiment adds the process of forming the joint surface 5 in the Au stud bump 3 newly to the process of Embodiment 1. FIG. Therefore, in this embodiment, in addition to the advantages of the first embodiment, the tip portion 3a of the Au stud bump 3 is crushed in the second step (II) to form the flat bonding surface 5. The cleaning surface is made good and the surface roughness of the bonding surface 5 is set to a predetermined value or less to ensure a large bonding area. As a result, the bonding surface 5 of the Au stud bump 3 and the Au plating layer of the electrode 7 of the mounting substrate 6 There is an advantage that the bonding strength with 7a can be increased and the reliability of electrical connection can be further increased.

尚第２工程（II）の終了後、図６に示すように各Ａｕスタッドバンプ３の表面全体にＡｕメッキ層１０を形成してもよい。これによりＡｕスタッドバンプ３の最表面のＡｕ純度が高くなって、実装基板６の電極７のＡｕメッキ層７ａとの接合強度を更に増加させることができる。この場合、少なくとも第５工程（Ｖ）で実装基板６の電極７と接合するＡｕスタッドバンプ３の部分にＡｕメッキ層を形成しておけば同様の効果を得ることができる。   After the second step (II) is finished, the Au plating layer 10 may be formed on the entire surface of each Au stud bump 3 as shown in FIG. Thereby, the Au purity of the outermost surface of the Au stud bump 3 is increased, and the bonding strength between the electrode 7 of the mounting substrate 6 and the Au plating layer 7a can be further increased. In this case, the same effect can be obtained if an Au plating layer is formed at least on the portion of the Au stud bump 3 to be joined to the electrode 7 of the mounting substrate 6 in the fifth step (V).

（実施形態４）
実施形態３ではＡｕスタッドバンプ３の接合面５の粗さを減少させるために、レベリング材４の押圧面の粗さを数１０ｎｍ以下としたり、接合面５を形成する際に超音波振動を加えたりしているが、本実施形態では更に第２工程(II)と第３工程(III)との間に、例えばＣＭＰ（Chemical Mechanical Polishing）装置やエキシマレーザー照射などを用いて接合面５の粗さを減少させる研磨工程を付加した点に特徴がある。 (Embodiment 4)
In the third embodiment, in order to reduce the roughness of the bonding surface 5 of the Au stud bump 3, the roughness of the pressing surface of the leveling material 4 is set to several tens of nm or less, and ultrasonic vibration is applied when the bonding surface 5 is formed. However, in the present embodiment, the roughening of the bonding surface 5 is performed between the second step (II) and the third step (III) using, for example, a CMP (Chemical Mechanical Polishing) apparatus or excimer laser irradiation. This is characterized in that a polishing step for reducing the thickness is added.

これにより、接合面５の粗さ減少による接合面増加が図れ接合強度を向上させることができる。勿論実施形態３における超音波振動による表面粗さの低減や、レベリング材４の表面粗さの設定とを併用しても良い。   Thereby, the joint surface can be increased by reducing the roughness of the joint surface 5 and the joint strength can be improved. Of course, the reduction in surface roughness due to ultrasonic vibration in the third embodiment and the setting of the surface roughness of the leveling material 4 may be used in combination.

（実施形態５）
実施形態３では第２工程(II）でレベリング材４を用いて同じ高さに揃えたＡｕスタッドバンプ３の接合面５を形成していたが、本実施形態では、図７（ａ）、（ｂ）に示すように半導体チップ１の接合対象となる実装基板６を用いてＡｕスタッドバンプ３の接合面５を形成する点で実施形態３と相違する。 (Embodiment 5)
In the third embodiment, the bonding surface 5 of the Au stud bump 3 aligned at the same height is formed by using the leveling material 4 in the second step (II). However, in the present embodiment, FIG. As shown in b), the present embodiment is different from the third embodiment in that the bonding surface 5 of the Au stud bump 3 is formed using the mounting substrate 6 to be bonded to the semiconductor chip 1.

つまり第２工程(II)では図７（ａ）に示すように接合対象となる実装基板６の表面に対して各Ａｕスタッドバンプ３の先端部３ａを当接して半導体チップ１に荷重を加えることで、各Ａｕスタッドバンプ３の先端部３ａを押潰して揃った平坦な接合面５を形成する。この際Ａｕスタッドバンプ３の先端部３ａを押し付ける位置は第５工程（Ｖ）での接合位置と同じ位置つまり実装基板６の電極７のＡｕメッキ層７ａに押し付けることで、このＡｕメッキ層７ａの高さ位置に対応して夫々の接合面５の高さが決まる。つまり実装基板６の表面のばらつきによって生じる各電極表面の高さのばらつきを接合面５の高さ位置に反映することができる。   That is, in the second step (II), as shown in FIG. 7A, the tip 3 a of each Au stud bump 3 is brought into contact with the surface of the mounting substrate 6 to be bonded and a load is applied to the semiconductor chip 1. Thus, the flat joint surface 5 is formed by squashing the tip 3a of each Au stud bump 3. At this time, the position at which the tip 3a of the Au stud bump 3 is pressed is the same as the bonding position in the fifth step (V), that is, by pressing against the Au plating layer 7a of the electrode 7 of the mounting substrate 6, so that the Au plating layer 7a Corresponding to the height position, the height of each joint surface 5 is determined. That is, the variation in the height of each electrode surface caused by the variation in the surface of the mounting substrate 6 can be reflected in the height position of the bonding surface 5.

従って図７（ｂ）に示す第５工程（Ｖ）において各Ａｕスタッドバンプ３の接合面５を実装基板６の電極７のＡｕメッキ層７ａ表面に当接して加圧する際に各Ａｕスタッドバンプ３の接合面５と対応する実装基板６側の各電極７のＡｕメッキ層７ａとの高さ位置が一致することになり、従って加圧時に半導体チップ１に均一な荷重を加えることができ、そのため残留応力分布が減少し、半導体チップ１の素子特性の変動を無くすことができる。   Accordingly, in the fifth step (V) shown in FIG. 7B, each Au stud bump 3 is pressed when the bonding surface 5 of each Au stud bump 3 abuts against the surface of the Au plating layer 7a of the electrode 7 of the mounting substrate 6 and is pressed. Therefore, the height position of each of the electrodes 7 on the mounting substrate 6 side corresponding to the bonding surface 5 of the gold plating layer 7a coincides, so that a uniform load can be applied to the semiconductor chip 1 during pressurization. The residual stress distribution is reduced, and fluctuations in element characteristics of the semiconductor chip 1 can be eliminated.

尚第２工程(II)でＡｕスタッドバンプ３の接合面形成時の荷重の大きさは接合時の荷重（１００〜３００ｇｆ／ｂｕｍｐ）より小さい(２０〜８０ｇｆ／ｂｕｍｐ）のでＡｕメッキ層７ａとＡｕスタッドバンプ３とが接合されることはない。   In the second step (II), the magnitude of the load when forming the bonding surface of the Au stud bump 3 is smaller than the load (100 to 300 gf / bump) at the time of bonding (20 to 80 gf / bump). The stud bump 3 is not joined.

また第２工程(II)以外の工程は実施形態３と同じであるので、これら工程の説明は省略する。勿論本実施形態においても実施形態４の工程を追加しても良い。   Further, since the steps other than the second step (II) are the same as those in the third embodiment, description of these steps is omitted. Of course, the steps of the fourth embodiment may be added also in this embodiment.

（実施形態６）
実施形態３で用いる実装基板６の電極７はＡｕメッキ層７ａを表面に施したものであるが、本実施形態では、Ａｕメッキ層７ａ上に半導体チップ１と同様にＡｕスタッドバンプ３を形成して半導体チップ１と同様にレベリング材４を用いた接合面５の形成、更に接合面５に対するエネルギー波照射による表面活性化を行った実装基板６を用いた点に特徴があり、図８に示すように第５工程（Ｖ）において、半導体チップ１側のＡｕスタッドバンプ３の接合面５と対応する実装基板６側のＡｕスタッドバンプ３の接合面５とを圧接して接合するのである。 (Embodiment 6)
The electrode 7 of the mounting substrate 6 used in the third embodiment has an Au plated layer 7a on the surface. In this embodiment, an Au stud bump 3 is formed on the Au plated layer 7a in the same manner as the semiconductor chip 1. As in the case of the semiconductor chip 1, there is a feature in that the mounting surface 5 is formed using the leveling material 4, and the mounting substrate 6 in which the surface activation is performed on the bonding surface 5 by energy wave irradiation is used. Thus, in the fifth step (V), the bonding surface 5 of the Au stud bump 3 on the semiconductor chip 1 side and the bonding surface 5 of the Au stud bump 3 on the mounting substrate 6 side corresponding to each other are pressed and bonded.

しかして本実施形態によれば、実装基板６のＡｕスタッドバンプ３による接合面高さの増加によって圧接時の基板厚さのばらつき吸収量も増加し、接続信頼性の向上が図れる。   Therefore, according to the present embodiment, the amount of variation in the thickness of the substrate at the time of pressure contact is increased by increasing the height of the joint surface of the mounting substrate 6 due to the Au stud bumps 3, and the connection reliability can be improved.

尚半導体チップ１側に対する工程は実施形態３と同じであるので、これら工程の説明は省略する。勿論実装基板６におけるＡｕスタッドバンプ３の形成、接合面５の形成、エネルギー波の照射等は半導体チップ１の工程と同じであるので説明は省略する。また実装基板６にセラミック基板を用いる場合にはアニール処理を行う。勿論、半導体チップ１及び実装基板６のＡｕスタッドバンプ３の接合面５の粗さ減少のために実施形態４の工程を追加しても良い。   Since the steps for the semiconductor chip 1 are the same as those in the third embodiment, description of these steps is omitted. Of course, the formation of the Au stud bump 3 on the mounting substrate 6, the formation of the bonding surface 5, the irradiation of the energy wave, and the like are the same as those of the process of the semiconductor chip 1, and the description thereof is omitted. Further, when a ceramic substrate is used as the mounting substrate 6, an annealing process is performed. Of course, the process of the fourth embodiment may be added to reduce the roughness of the bonding surface 5 of the Au stud bump 3 of the semiconductor chip 1 and the mounting substrate 6.

（実施形態７）
実施形態３〜６の何れもが半導体チップ１側にＡｕスタッドバンプ３を形成していたが、本実施形態では、実装基板６側のみにＡｕスタッドバンプ３を形成して半導体チップ１側はＡｕの薄膜の電極２のみとした点に特徴がある。 (Embodiment 7)
In any of the third to sixth embodiments, the Au stud bump 3 is formed on the semiconductor chip 1 side. However, in this embodiment, the Au stud bump 3 is formed only on the mounting substrate 6 side, and the Au chip bump 3 is formed on the semiconductor chip 1 side. This is characterized in that only the thin film electrode 2 is used.

以下の本実施形態の工程を説明する。まず第１工程（図示せず）で実装基板６の各電極７（或いはＡｕメッキ層７ａ）表面にＡｕスタッドバンプ３を形成する。そして図９（ａ）、（ｂ）に示すように次の第２工程（II）では各Ａｕスタッドバンプ３の先端部３ａをレベリング材４で押潰して同じ高さに揃った接合面５を形成する。つまり基板厚のばらつきがあっても接合面５を同じ高さに揃えることができるので、接合不良等の影響を無くすことができるのである。次にエネルギー波照射による接合面５の表面活性化を図る工程へ進む。この表面活性化は勿論半導体チップ１の電極２の表面に対しても行う。尚実装基板１にセラミックを用いている場合にはアニール処理を経て表面活性化の工程へ進む。   The following steps of the present embodiment will be described. First, Au stud bumps 3 are formed on the surface of each electrode 7 (or Au plating layer 7a) of the mounting substrate 6 in a first step (not shown). Then, as shown in FIGS. 9 (a) and 9 (b), in the next second step (II), the tip surfaces 3a of the respective Au stud bumps 3 are crushed by the leveling material 4 to form the joint surfaces 5 that have the same height. Form. That is, even if there is a variation in the substrate thickness, the bonding surface 5 can be arranged at the same height, so that the influence of bonding failure and the like can be eliminated. Next, the process proceeds to a step of activating the bonding surface 5 by energy wave irradiation. This surface activation is of course also performed on the surface of the electrode 2 of the semiconductor chip 1. In the case where ceramic is used for the mounting substrate 1, the process proceeds to a surface activation process through an annealing process.

この表面活性化が終了した後は図９（ｃ）に示すように第５工程（Ｖ）＜アニール処理が無ければ第４の工程となる＞において、半導体チップ１の電極２と実装基板６の接合面５との圧接を行う。この際接合面５の高さが揃っているため、均一に荷重を加えることができ、半導体チップ１への残留応力分布が減少して半導体チップ１の素子特性の変動を無くすことができる。   After the surface activation is completed, as shown in FIG. 9C, in the fifth step (V) <the fourth step if there is no annealing treatment>, the electrodes 2 of the semiconductor chip 1 and the mounting substrate 6 are formed. The pressure contact with the joint surface 5 is performed. At this time, since the heights of the bonding surfaces 5 are uniform, a load can be applied uniformly, the residual stress distribution on the semiconductor chip 1 can be reduced, and fluctuations in element characteristics of the semiconductor chip 1 can be eliminated.

尚本実施形態でも接合面５の粗さ減少を図るために、実施形態３のようなレベリング材４の押圧面の粗さ設定や、超音波振動の利用、更に実施形態４の手法を用いてもよい。   In this embodiment as well, in order to reduce the roughness of the joint surface 5, the roughness of the pressing surface of the leveling material 4 as in the third embodiment, the use of ultrasonic vibration, and the method of the fourth embodiment are used. Also good.

また尚、第２工程（II）の終了後、各Ａｕスタッドバンプ３の表面全体にＡｕメッキ層を形成してもよい。これによりＡｕスタッドバンプ３の最表面のＡｕ純度が高くなって、半導体チップ１の電極２との接合強度を更に増加させることができる。この場合、少なくとも第５工程（Ｖ）で半導体チップ１の電極２と接合するＡｕスタッドバンプ３の部分にＡｕメッキ層を形成しておけば同様の効果を得ることができる。   In addition, an Au plating layer may be formed on the entire surface of each Au stud bump 3 after the completion of the second step (II). Thereby, the Au purity of the outermost surface of the Au stud bump 3 is increased, and the bonding strength with the electrode 2 of the semiconductor chip 1 can be further increased. In this case, the same effect can be obtained if an Au plating layer is formed at least on the portion of the Au stud bump 3 joined to the electrode 2 of the semiconductor chip 1 in the fifth step (V).

実施形態１の工程説明図である。FIG. 4 is a process explanatory diagram of the first embodiment. 実施形態１の第１工程で形成するＡｕスタッドバンプの形状説明図である。FIG. 4 is a shape explanatory diagram of an Au stud bump formed in the first step of the first embodiment. 実施形態２の工程説明図である。FIG. 6 is a process explanatory diagram of Embodiment 2. 実施形態３の工程説明図である。It is process explanatory drawing of Embodiment 3. FIG. 実施形態３の第２工程でのレベリング荷重とＡｕスタッドバンプの接合面の高さとの関係を示す説明図である。It is explanatory drawing which shows the relationship between the leveling load in the 2nd process of Embodiment 3, and the height of the joint surface of Au stud bump. 実施形態３の第２工程後にＡｕスタッドバンプ表面にＡｕメッキ層を形成した状態を示す半導体チップの断面図である。It is sectional drawing of the semiconductor chip which shows the state which formed Au plating layer on Au stud bump surface after the 2nd process of Embodiment 3. 実施形態５の第２工程の説明図である。It is explanatory drawing of the 2nd process of Embodiment 5. FIG. 実施形態６の第５工程での接合状態を示す断面図である。It is sectional drawing which shows the joining state in the 5th process of Embodiment 6. 実施形態７の主要な工程の説明図である。FIG. 10 is an explanatory diagram of main processes of Embodiment 7.

符号の説明Explanation of symbols

１ 半導体チップ
２ 電極
３ Ａｕスタッドバンプ
６ 実装基板
７ 電極
７ａ Ａｕメッキ層
（Ｉ）〜（IV） 第１工程〜第４工程 DESCRIPTION OF SYMBOLS 1 Semiconductor chip 2 Electrode 3 Au stud bump 6 Mounting board 7 Electrode 7a Au plating layer (I)-(IV) 1st process-4th process

Claims (11)

Ａｕスタッドバンプを半導体チップの電極表面に形成する第１の工程と、該第１の工程を経た前記半導体チップをアニールする第２の工程と、該第２の工程を経た前記半導体チップのＡｕスタッドバンプ及び該半導体チップを実装する実装基板に形成された表面層がＡｕからなる電極をエネルギー波の照射によって活性化する第３の工程と、該第３の工程の終了後、常温の雰囲気で前記実装基板の電極と前記半導体チップのＡｕスタッドバンプとを圧接して接合する第４の工程とからなることを特徴とするフリップチップ実装方法。   A first step of forming Au stud bumps on the electrode surface of the semiconductor chip, a second step of annealing the semiconductor chip that has undergone the first step, and an Au stud of the semiconductor chip that has undergone the second step A third step of activating an electrode having a surface layer made of Au formed on a mounting substrate on which a bump and the semiconductor chip are mounted by irradiation of an energy wave; and after completion of the third step, in an atmosphere at room temperature A flip chip mounting method comprising: a fourth step of pressing and bonding an electrode of a mounting substrate and an Au stud bump of the semiconductor chip. Ａｕスタッドバンプを実装基板側の電極表面に形成する第１の工程と、該第１の工程を経た前記実装基板をアニールする第２の工程と、該第２の工程を経た前記実装基板のＡｕスタッドバンプ及び半導体チップに形成された表面層がＡｕからなる電極をエネルギー波の照射によって活性化する第３の工程と、該第３の工程終了後、常温の雰囲気で前記実装基板のＡｕスタッドバンプと前記半導体チップの電極とを圧接して接合する第４の工程とからなることを特徴とするフリップチップ実装方法。   A first step of forming Au stud bumps on the electrode surface on the mounting substrate side, a second step of annealing the mounting substrate that has undergone the first step, and Au of the mounting substrate that has undergone the second step A third step of activating the stud bump and the electrode whose surface layer formed on the semiconductor chip is made of Au by irradiation of energy waves, and after the completion of the third step, the Au stud bump of the mounting substrate in an ambient temperature. And a fourth step of joining the electrodes of the semiconductor chip by pressure contact. Ａｕスタッドバンプを半導体チップの電極表面に形成する第１の工程と、該第１の工程で形成されたＡｕスタッドバンプの先端部を押圧材によって押潰して平坦な接合面を形成する第２の工程と、該第２の工程を経た前記半導体チップをアニールする第３の工程と、該第３の工程を経た前記半導体チップのＡｕスタッドバンプの前記接合面及び該半導体チップを実装する実装基板に形成された表面層がＡｕからなる電極をエネルギー波の照射によって活性化する第４の工程と、該第４の工程の終了後、常温の雰囲気で前記実装基板の電極と前記半導体チップのＡｕスタッドバンプの前記接合面とを圧接して接合する第５の工程とからなることを特徴とするフリップチップ実装方法。   A first step of forming Au stud bumps on the electrode surface of the semiconductor chip, and a second step of crushing the tip of the Au stud bump formed in the first step with a pressing material to form a flat joint surface A step of annealing the semiconductor chip that has undergone the second step, a bonding surface of the Au stud bump of the semiconductor chip that has undergone the third step, and a mounting substrate for mounting the semiconductor chip. A fourth step of activating an electrode having a surface layer made of Au by irradiation with energy waves; and after completion of the fourth step, the electrode of the mounting substrate and the Au stud of the semiconductor chip in a room temperature atmosphere A flip-chip mounting method comprising: a fifth step of joining the joint surfaces of the bumps by pressure contact. Ａｕスタッドバンプを実装基板側の電極表面に形成する第１の工程と、該第１の工程で形成されたＡｕスタッドバンプの先端部を押圧材によって押潰して平坦な接合面を形成する第２の工程と、該第２の工程を経た前記実装基板をアニールする第３の工程と、該第３の工程を経た前記実装基板のＡｕスタッドバンプの前記接合面及び該半導体チップに形成された表面層がＡｕからなる電極をエネルギー波の照射によって活性化する第４の工程と、該第４の工程終了後、常温の雰囲気で前記実装基板のＡｕスタッドバンプの前記接合面と前記半導体チップの電極とを圧接して接合する第５の工程とからなることを特徴とするフリップチップ実装方法。   A first step of forming Au stud bumps on the electrode surface on the mounting substrate side, and a second step of crushing the tip of the Au stud bump formed in the first step with a pressing material to form a flat joint surface The third step of annealing the mounting substrate that has undergone the second step, the bonding surface of the Au stud bump of the mounting substrate that has undergone the third step, and the surface formed on the semiconductor chip. A fourth step of activating an electrode made of Au by irradiation with energy waves; and after the completion of the fourth step, the bonding surface of the Au stud bump of the mounting substrate and the electrode of the semiconductor chip in a room temperature atmosphere A flip-chip mounting method comprising: a fifth step of joining the two by pressure welding. 前記第１の工程から前記第２工程との間に、前記第４工程で電極と接合するＡｕスタッドバンプの部分にＡｕメッキ層を形成する工程を設けていることを特徴とする請求項１又は２に記載のフリップチップ実装方法。   2. A step of forming an Au plating layer on a portion of an Au stud bump joined to an electrode in the fourth step is provided between the first step and the second step. The flip chip mounting method according to 2. 前記実装基板の電極は電極材表面に、先部が押潰されて形成され、且つ活性化された接合面を有するＡｕスタッドバンプを設けたものであって、該実装基板側のＡｕスタッドバンプの前記接合面に対して前記半導体チップ側のＡｕスタッドバンプの前記接合面を圧接して接合することを特徴とする請求項３に記載のフリップチップ実装方法。   The electrodes of the mounting substrate are provided with Au stud bumps formed by crushing the tip of the electrode material surface and having an activated bonding surface. 4. The flip chip mounting method according to claim 3, wherein the bonding surface of the Au stud bump on the semiconductor chip side is pressed and bonded to the bonding surface. 前記第２の工程から前記第３工程との間に、前記第５工程で電極と接合するＡｕスタッドバンプの部分にＡｕメッキ層を形成する工程を設けていることを特徴とする請求項３又は４又は６に記載のフリップチップ実装方法。   The step of forming an Au plating layer on a portion of the Au stud bump to be joined to the electrode in the fifth step is provided between the second step and the third step. 7. The flip chip mounting method according to 4 or 6. 前記第２の工程において前記押圧材によってＡｕスタッドバンプの先端部を押潰する際に超音波振動を前記押圧材に印加することを特徴とする請求項３又は４又は６又は７に記載のフリップチップ実装方法。   8. The flip according to claim 3, 4, 6, or 7, wherein ultrasonic vibration is applied to the pressing member when the tip portion of the Au stud bump is crushed by the pressing member in the second step. Chip mounting method. 前記第２の工程の終了から第３の工程との間に前記Ａｕスタッドバンプの前記接合面の表面粗さを減少させる工程を設けていることを特徴とする請求項３又は４又は６〜８のいずれか１項に記載のフリップチップ実装方法。   The step of reducing the surface roughness of the joint surface of the Au stud bump is provided between the end of the second step and the third step. 9 or 4 or 6 to 8 The flip chip mounting method according to any one of the above. 前記押圧材として前記実装基板を用いるとともに押圧部位を前記第４の工程での接合位置に対応させることを特徴とする請求項３又は４又は６〜９のいずれか１項に記載のフリップチップ実装方法。   10. The flip chip mounting according to claim 3, wherein the mounting substrate is used as the pressing material, and the pressing portion is made to correspond to the bonding position in the fourth step. Method. Ａｕの拡散を抑制する金属材料を、前記Ａｕスタッドバンプが形成される電極の材料として、若しくは前記Ａｕスタッドバンプが形成される電極と該電極が形成される部位との間に介在させる材料として用いていることを特徴とする請求項１〜４のいずれか１項に記載のフリップチップ実装方法。   A metal material that suppresses the diffusion of Au is used as a material for an electrode on which the Au stud bump is formed, or a material that is interposed between an electrode on which the Au stud bump is formed and a portion on which the electrode is formed. The flip chip mounting method according to any one of claims 1 to 4, wherein the flip chip mounting method is provided.
JP2005187237A 2004-07-20 2005-06-27 Flip chip mounting method Expired - Fee Related JP4035138B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005187237A JP4035138B2 (en) 2004-07-20 2005-06-27 Flip chip mounting method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004212069 2004-07-20
JP2005187237A JP4035138B2 (en) 2004-07-20 2005-06-27 Flip chip mounting method

Publications (2)

Publication Number Publication Date
JP2006060194A true JP2006060194A (en) 2006-03-02
JP4035138B2 JP4035138B2 (en) 2008-01-16

Family

ID=36107375

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005187237A Expired - Fee Related JP4035138B2 (en) 2004-07-20 2005-06-27 Flip chip mounting method

Country Status (1)

Country Link
JP (1) JP4035138B2 (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009057582A1 (en) * 2007-10-29 2009-05-07 Sony Chemical & Information Device Corporation Electrical connection body and method for fabricating the same
JP2009099765A (en) * 2007-10-17 2009-05-07 Seiko Epson Corp Mounting structure of electronic component
JP2009105254A (en) * 2007-10-24 2009-05-14 Bondtech Inc Joining method, device manufactured by the same, and joining device
JP2015111618A (en) * 2013-12-06 2015-06-18 日本電信電話株式会社 Mounting method
JP2016164950A (en) * 2015-03-06 2016-09-08 三菱重工業株式会社 Joining method and joined body

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009099765A (en) * 2007-10-17 2009-05-07 Seiko Epson Corp Mounting structure of electronic component
JP2009105254A (en) * 2007-10-24 2009-05-14 Bondtech Inc Joining method, device manufactured by the same, and joining device
WO2009057582A1 (en) * 2007-10-29 2009-05-07 Sony Chemical & Information Device Corporation Electrical connection body and method for fabricating the same
JP2015111618A (en) * 2013-12-06 2015-06-18 日本電信電話株式会社 Mounting method
JP2016164950A (en) * 2015-03-06 2016-09-08 三菱重工業株式会社 Joining method and joined body

Also Published As

Publication number Publication date
JP4035138B2 (en) 2008-01-16

Similar Documents

Publication Publication Date Title
TWI255019B (en) Flip chip bonding method for enhancing the performance of connection in flip chip packaging process and layered metal architecture of substrate for stud bump
JP5585447B2 (en) Semiconductor device and manufacturing method thereof
US6565687B2 (en) Ultrasonic bonding method
JP4768343B2 (en) Mounting method of semiconductor element
JPH10233413A (en) Semiconductor device and its manufacture and wiring board
JP4035138B2 (en) Flip chip mounting method
JP2004327718A (en) Method of mounting electronic component
US8008122B1 (en) Pressurized underfill cure
US10090223B2 (en) Semiconductor device and method of manufacturing same
TW511443B (en) Method for laminating and mounting semiconductor chip
JP2001093938A (en) Semiconductor device and its manufacturing method
JP3252745B2 (en) Semiconductor device and manufacturing method thereof
JP2012527754A5 (en)
JP2007035880A (en) Manufacturing method of wafer with bump, wafer with bump and semiconductor device
JP7497576B2 (en) Wiring board and method for manufacturing the same
JP2005311284A (en) Power semiconductor element and semiconductor device using the same
JP2003234370A (en) Method for connecting electronic component, and connected structure obtained by the same
JP6020496B2 (en) Junction structure and manufacturing method thereof
JP4640380B2 (en) Mounting method of semiconductor device
JP2006237278A (en) Semiconductor device
JP2006332151A (en) Method of packaging semiconductor device
JP2008042430A (en) Surface acoustic wave device and its manufacturing method
JP3908590B2 (en) Die bonding method
JP5195715B2 (en) Semiconductor device component mounting method and semiconductor device mounting component
JP6836779B2 (en) Device manufacturing method and device using room temperature bonding method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061003

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20061023

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20061204

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061219

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070306

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070529

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070918

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071026

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101102

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4035138

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101102

Year of fee payment: 3

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101102

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111102

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121102

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121102

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131102

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees