JP2006059961A

JP2006059961A - 保護回路

Info

Publication number: JP2006059961A
Application number: JP2004239322A
Authority: JP
Inventors: Kazuya Matsuzawa; 一也松澤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-08-19
Filing date: 2004-08-19
Publication date: 2006-03-02

Abstract

【課題】通常動作に影響を与えることなく、サージ耐圧及びサージ電流耐量を飛躍的に向上可能な保護回路を提供する。
【解決手段】入出力端子２に印加された正及び負の過電圧を検知する検知回路１１ａと、正及び負の過電圧が検知された場合に入出力端子２及び内部回路３間を非導通状態として正及び負の過電圧を遮断する遮断回路１２ａとを備える。
【選択図】図１

Description

本発明は、入出力端子に印加された過電圧から内部回路を保護する保護回路に関する。

半導体集積回路の使用される環境条件には、温度、湿度、機械的衝撃等の他に、製造及び組み立て時等に発生する静電気ストレスがある。近年、半導体集積回路の微細化及び高集積化が進み、内部回路の破壊が生じ易くなっている。静電気放電（ＥＳＤ）によるサージ電流から内部回路を保護するため、通常、入出力端子と内部回路との間、及び高位電源と低位電源との間には保護回路がそれぞれ接続される。第１の背景技術として、保護回路としての抵抗を入出力端子と内部回路との間に接続する手法が知られている。この場合、抵抗が入出力端子に印加された過電圧に電圧降下を生じさせることにより内部回路が過電圧から保護される。第２の背景技術として、抵抗及び保護回路を高位電源と低位電源との間に接続する手法が提案されている（例えば、特許文献１参照。）。第３の背景技術として、入出力端子にコレクタが接続され、低位電源にベース及びエミッタが接続されたバイポーラトランジスタを保護回路として用いる手法が提案されている（例えば、特許文献２参照。）。第３の背景技術において、入出力端子に正の過電圧が印加された場合、バイポーラトランジスタがクランプ回路として機能して入出力端子と低位電源とを短絡させる。第４の背景技術として、過電圧が電源端子に印加された場合に、電源端子と内部回路間を非導通状態とする手法が提案されている（例えば、特許文献３参照。）。

しかしながら第１の背景技術においては、抵抗を入出力端子と内部回路との間に接続することにより、通常動作時に入出力端子と内部回路との間で入出力される信号に大幅な信号遅延が生じる。第２の背景技術及び第４の背景技術に係る保護回路は電源間の保護回路であるため、入出力端子に印加された過電圧から内部回路を保護できない。第３の背景技術においては、制限電圧（サージ耐圧）及びサージ電流耐量を向上させることに限界があり、保護回路で吸収し切れなかったサージ電流により内部回路が破壊される恐れがある。このように、通常動作に影響を与えることなく、内部回路に流入するサージ電流を十分に削減可能な保護回路の実現が望まれている。
特許第２６３６８０４号公報特許第３２４４０６５号公報特開２００３−３０３８９０号公報

本発明は、通常動作に影響を与えることなく、サージ耐圧及びサージ電流耐量を飛躍的に向上可能な保護回路を提供する。

本発明の特徴は、入出力端子と内部回路との間に接続される保護回路であって、（イ）入出力端子に印加された正及び負の過電圧を検知する検知回路；（ロ）正及び負の過電圧が検知された場合に入出力端子及び内部回路間を非導通状態として正及び負の過電圧を遮断する遮断回路を備える保護回路であることを要旨とする。

本発明によれば、通常動作に影響を与えることなく、サージ耐圧及びサージ電流耐量を飛躍的に向上可能な保護回路を提供できる。

次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。この第１及び第２の実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。

（第１の実施の形態）
本発明の第１の実施の形態に係る保護回路１ａは、図１に示すように、入出力端子２と内部回路３との間に接続される。ここで「入出力端子２」とは、入力端子及び出力端子のいずれか一方、或いは入力端子と出力端子とを兼用する端子を意味する。内部回路３としては、例えばメモリ回路又は中央演算処理装置（ＣＰＵ）等の論理回路やこれらの組み合わせ等が使用できる。保護回路１ａは、入出力端子２に接続された検知回路１１ａ、及び検知回路１１ａと内部回路３との間に接続された遮断回路１２ａを備える。検知回路１１ａは、入出力端子２に印加された正及び負の過電圧を検知する。遮断回路１２ａは、正及び負の過電圧が検知された場合に入出力端子２及び内部回路３間を高抵抗状態として正及び負の過電圧を遮断する。

更に、検知回路１１ａは、第１クランプ回路１１１ａ、第２クランプ回路１１２ａ、第１抵抗Ｒ₁、及び第２抵抗Ｒ₂を備える。第１抵抗Ｒ₁は低位電源Ｖ_SSに一端が接続される。第１クランプ回路１１１ａは、入出力端子２と第１抵抗Ｒ₁の他端との間に接続される。第２抵抗Ｒ₂は高位電源Ｖ_DDに一端が接続される。第２クランプ回路１１２ａは、入出力端子２と第２抵抗Ｒ₂の他端との間に接続される。

図１に示す例において第１クランプ回路１１１ａは、入出力端子２にドレインが接続され、第１抵抗Ｒ₁にゲート、ソース、及びバックゲートが接続された第１クランプ用トランジスタＴｒ₁を備える。第１クランプ用トランジスタＴｒ₁としては、例えばｎチャネルのＭＯＳトランジスタ（以下において「ｎＭＯＳトランジスタ」と略記する。）Ｔｒ₁が使用できる。第２クランプ回路１１２ａは、入出力端子２にドレインが接続され、第２抵抗Ｒ₂にゲート、ソース、及びバックゲートが接続された第２クランプ用トランジスタＴｒ₂を備える。第２クランプ用トランジスタＴｒ₂としては、例えばｐチャネルのＭＯＳトランジスタ（以下において「ｐＭＯＳトランジスタ」と略記する。）Ｔｒ₂が使用できる。

或いは、第１クランプ回路１１１ａとして、入出力端子２にコレクタが接続され、第１抵抗Ｒ₁にベース及びエミッタが接続されたｎｐｎ型のバイポーラトランジスタを使用しても良い。第２クランプ回路１１２ａとして、入出力端子２にエミッタが接続され、第２抵抗Ｒ₂にベース及びコレクタが接続されたｐｎｐ型のバイポーラトランジスタを使用しても良い。

また、第１クランプ回路１１１ａ及び第２クランプ回路１１２ａは、通常動作時、即ち入出力端子２に過電圧が印加されない期間において、それぞれ高抵抗状態に保たれる。第１クランプ回路１１１ａは、入出力端子２に印加された過電圧の極性が正である場合に抵抗値が低下して導通する。第２クランプ回路１１２ａは、過電圧の極性が負である場合に抵抗値が低下して導通する。第１抵抗Ｒ₁は、第１クランプ回路１１１ａが導通時に流れる電流により、接続ノードｎ₁の電位を低位電源Ｖ_SSの電位よりも高く設定する。第２抵抗Ｒ₂は、第２クランプ回路１１２ａが導通時に流れる電流により、接続ノードｎ₂の電位を高位電源Ｖ_DDの電位よりも低く設定する。

更に、遮断回路１２ａは、第１遮断用トランジスタＴｒ₃及び第２遮断用トランジスタＴｒ₄を備える。第１遮断用トランジスタＴｒ₃としては、例えばｐＭＯＳトランジスタが使用できる。第２遮断用トランジスタＴｒ₄としては、例えばｎＭＯＳトランジスタが使用できる。第１遮断用トランジスタＴｒ₃は、入出力端子２にソースが接続され、第１クランプ回路１１１ａと第１抵抗Ｒ₁との接続ノードｎ₁にゲートが接続され、内部回路３にドレインが接続される。第２遮断用トランジスタＴｒ₄は、入出力端子２にドレインが接続され、第２クランプ回路１１２ａと第２抵抗Ｒ₂との接続ノードｎ₂にゲートが接続され、内部回路３にソースが接続される。尚、第１遮断用トランジスタＴｒ₃のバックゲートは高位電源Ｖ_DDに接続される。第２遮断用トランジスタＴｒ₄のバックゲートは低位電源Ｖ_SSに接続される。

また、第１遮断用トランジスタＴｒ₃及び第２遮断用トランジスタＴｒ₄は、通常動作時においてそれぞれ導通状態、即ち低抵抗に保たれる。これに対して入出力端子２に過電圧が印加された場合、第１遮断用トランジスタＴｒ₃及び第２遮断用トランジスタＴｒ₄はそれぞれ非導通状態となる。この結果、入出力端子２及び内部回路３間は高抵抗状態となり、過電圧が遮断される。

次に、図２に示す模式図を参照して、第１の実施の形態に係る保護回路１ａの動作を説明する。図２に示す例において第１クランプ用トランジスタＴｒ₁は、ｐ型半導体領域１０１、ｎ⁺型ドレイン領域１０２、ｎ⁺型ソース領域１０３、ゲート絶縁膜１０４、及びゲート電極１０５を備えている。第２遮断用トランジスタＴｒ₄は第１クランプ用トランジスタＴｒ₁と同様に構成される。第２クランプ用トランジスタＴｒ₂は、ｎ型半導体領域２０１、ｐ⁺型ドレイン領域２０２、ｐ⁺型ソース領域２０３、ゲート絶縁膜２０４、及びゲート電極２０５を備えている。第１遮断用トランジスタＴｒ₃は第２クランプ用トランジスタＴｒ₂と同様に構成される。先ず、入出力端子２に正の過電圧が印加された場合について説明する。

（イ）通常動作時において、第１クランプ用トランジスタＴｒ₁は高抵抗に保たれるため、入出力端子２から低位電源Ｖ_SSに電流は流れない。入出力端子２に正の過電圧が印加されると、第１クランプ用トランジスタＴｒ₁のｎ⁺型ドレイン領域１０２及びｐ型半導体領域１０１が逆バイアス状態となり、過電圧の電圧値が一定値を越えるとｎ⁺型ドレイン領域１０２及びｐ型半導体領域１０１の接合面においてアバランシェ降伏が生じる。

（ロ）ｎ⁺型ドレイン領域１０２及びｐ型半導体領域１０１の接合面においてアバランシェ降伏が生じると、ｎ⁺型ドレイン領域１０２からｐ型半導体領域１０１に電子が流入する。ｎ⁺型ドレイン領域１０２からｐ型半導体領域１０１に電子が流入すると、第１クランプ用トランジスタＴｒ₁がｎ⁺型ドレイン領域１０２をコレクタ、ｐ型半導体領域１０１をベース、及びｎ⁺型ソース領域１０３をエミッタとするｎｐｎ型のバイポーラトランジスタとして動作し、第１クランプ用トランジスタＴｒ₁の抵抗値が減少する。この結果、入出力端子２から第１抵抗Ｒ₁を介して低位電源Ｖ_SSに電流が流れる。ここで、入出力端子２からのサージ電流の一部は低位電源Ｖ_SSに吸収される。

（ハ）入出力端子２から第１抵抗Ｒ₁を介して低位電源Ｖ_SSに電流が流れると、低位電源Ｖ_SSの電位よりも高い電位が接続ノードｎ₁に生じる。低位電源Ｖ_SSの電位よりも高い電位が接続ノードｎ₁に生じると、第１遮断用トランジスタＴｒ₃のゲート電位Ｖ_Gが高レベルとなり、第１遮断用トランジスタＴｒ₃が導通状態から非導通状態に移行する。

（ニ）また、入出力端子２に印加された正の過電圧に起因して、第２遮断用トランジスタＴｒ₄のドレイン・ソース間電位Ｖ_DSがゲート電位Ｖ_Gよりも著しく高くなる。ここで、第２遮断用トランジスタの閾値電圧をＶ_thとすると：
V_DS>>V_G+V_th ・・・・・（１）
が成り立つ場合、第２遮断用トランジスタＴｒ₄が導通状態から非導通状態に移行する。この結果、第１遮断用トランジスタＴｒ₃及び第２遮断用トランジスタＴｒ₄が共に非導通状態となるため、入出力端子２及び内部回路３間は高抵抗状態となる。したがって、入出力端子２に印加された正の過電圧が遮断回路１２ａにより遮断される。

次に、負の過電圧が入出力端子２に印加された場合について説明する。但し、正の過電圧が入出力端子２に印加された場合と同様の動作に関しては、重複する説明を省略する。

（イ）通常動作時において、第２クランプ用トランジスタＴｒ₂は高抵抗に保たれ、高位電源Ｖ_DDから入出力端子２に電流は流れない。入出力端子２に負の過電圧が印加されると、第２クランプ用トランジスタＴｒ₂のｐ⁺型ドレイン領域２０２及びｎ型半導体領域２０１が逆バイアス状態となり、ｐ⁺型ドレイン領域２０２及びｎ型半導体領域２０１の接合面においてアバランシェ降伏が生じる。

（ロ）ｐ⁺型ドレイン領域２０２及びｎ型半導体領域２０１の接合面においてアバランシェ降伏が生じると、ｐ⁺型ドレイン領域２０２からｎ型半導体領域２０１に正孔が流入する。ｐ⁺型ドレイン領域２０２からｎ型半導体領域２０１に正孔が流入すると、第２クランプ用トランジスタＴｒ₂がｐ⁺型ドレイン領域２０２をエミッタ、ｎ型半導体領域２０１をベース、及びｐ⁺型ソース領域２０３をコレクタとするｐｎｐ型のバイポーラトランジスタとして動作し、第２クランプ用トランジスタＴｒ₂の抵抗値が減少する。この結果、高位電源Ｖ_DDから第２抵抗Ｒ₂を介して入出力端子２に電流が流れる。

（ハ）高位電源Ｖ_DDから入出力端子２に電流が流れると、高位電源Ｖ_DDの電位よりも低い電位が接続ノードｎ₂に生じる。高位電源の電位よりも低い電位が接続ノードｎ₂に生じると、第２遮断用トランジスタＴｒ₄のゲート電位Ｖ_Gが低レベルとなり、第２遮断用トランジスタＴｒ₄が非導通状態となる。

（ニ）また、入出力端子２に印加された負の過電圧に起因して、第１遮断用トランジスタＴｒ₃が導通状態から非導通状態に移行する。したがって、第１遮断用トランジスタＴｒ₃及び第２遮断用トランジスタＴｒ₄が共に非導通状態となるため、入出力端子２及び内部回路３間は高抵抗状態となる。この結果、入出力端子２に印加された負の過電圧が遮断回路１２ａにより遮断される。

このように、入出力端子２に印加された過電圧の一部は低位電源Ｖ_SS又は高位電源Ｖ_DDに吸収され、残る過電圧は遮断回路１２ａにより遮断される。よって、第１の実施の形態に係る保護回路１ａによれば、図３の実線に示すに示すように内部回路３に流入するサージ電流が十分に抑制されている。これに対してクランプ回路のみを用いた場合、図３の破線に示すに示すように内部回路３に流入するサージ電流が十分に抑制されず、内部回路３が破壊される可能性がある。尚、図３においては、入出力端子２に２００ｎｓ周期の正弦波状のサージ電圧を印加する機械帯電モデル（マシーンモデル）を採用して計測された正側の電流波形を示している。

（第１の実施の形態の第１の変形例）
本発明の第１の実施の形態の第１の変形例に係る保護回路１ｂとして図４に示すように、検知回路１１ｂの第１クランプ回路１１１ｂ及び第２クランプ回路１１２ｂのそれぞれにツェナーダイオードを使用しても良い。詳細には、第１クランプ回路１１１ｂは、第１抵抗Ｒ₁にアノードが接続され、入出力端子２にカソードが接続された第１ツェナーダイオードＺＤ₁を備える。第２クランプ回路１１２ｂは、入出力端子２にアノードが接続され、第２抵抗Ｒ₂にカソードが接続された第２ツェナーダイオードＺＤ₂を備える。

また、入出力端子２に正の過電圧が印加された場合、第１ツェナーダイオードＺＤ₁がツェナー降伏して導通する。これに対して入出力端子２に負の過電圧が印加された場合、第２ツェナーダイオードＺＤ₂がツェナー降伏して導通する。したがって、図１に示す保護回路１ａと同様に、内部回路３に流入するサージ電流を十分に抑制可能な保護回路１ｂを提供できる。

（第１の実施の形態の第２の変形例）
第１の実施の形態の第１の変形例に係る保護回路として図５に示すように、第１クランプ回路１１１ｃとしてダブル・トリガ・サイリスタ（ＤＴＳＣＲ）を使用しても良い。図示を省略する第２クランプ回路においても同様にＤＴＳＣＲが使用できる。具体的には第１クランプ回路１１１ｃは、ＳＣＲ１１１０、及び複数段直列に接続されたダイオードＤ₁〜Ｄ_kを備える（ｋ；２以上の整数）。ＳＣＲ１１１０は、入出力端子２にアノードが接続され、第１抵抗Ｒ₁にカソードが接続され、複数のダイオードＤ₁〜Ｄ_kの最終段のダイオードＤ_kのカソードにゲートが接続される。尚、ＳＣＲ１１１０は、バイポーラトランジスタＱ₁及びＱ₂、及び抵抗Ｒ₃を備える。バイポーラトランジスタＱ₁は、入出力端子２にエミッタが接続され、バイポーラトランジスタＱ₂のコレクタにベースが接続され、抵抗Ｒ₃の一端にコレクタが接続される。バイポーラトランジスタＱ₂は、ダイオードＤ_kにベースが接続され、抵抗Ｒ₃の他端にエミッタが接続される。

図５に示す第１クランプ回路１１１ｃによれば、複数のダイオードＤ₁〜Ｄ_kの個数により、ＳＣＲ１１１０が導通する電圧値を制御できる。ＳＣＲ１１１０が導通する電圧値を高精度に制御する場合、通常のダイオードの順方向電圧降下（ＶＦ）は０．６［Ｖ］程度であるため、ＶＦが０．３［Ｖ］程度であるショットキーダイオードが使用される。

（第２の実施の形態）
本発明の第２の実施の形態に係る保護回路１ｃは、図６に示すように遮断回路１２ｂが、第１メモリセルトランジスタＴｒ₅及び第２メモリセルトランジスタＴｒ₆を備える点が図１に示す保護回路１ａと異なる。第１メモリセルトランジスタＴｒ₅は、入出力端子２にソースが接続され、第１クランプ回路１１１ａと第１抵抗Ｒ₁との接続ノードｎ₁に制御ゲートが接続され、内部回路３にドレインが接続される。第２メモリセルトランジスタＴｒ₆は、入出力端子２にドレインが接続され、第２クランプ回路１１２ａと第２抵抗Ｒ₂との接続ノードｎ₂に制御ゲートが接続され、内部回路３にソースが接続される。第１メモリセルトランジスタＴｒ₅及び第２メモリセルトランジスタＴｒ₆のそれぞれとしては、例えば浮遊ゲート型のメモリセルトランジスタが利用できる。或いは、第１メモリセルトランジスタＴｒ₅及び第２メモリセルトランジスタＴｒ₆のそれぞれとして、金属・酸化膜・窒化膜・酸化膜・半導体（ＭＯＮＯＳ）型又はＭＮＯＳ型のメモリセルトランジスタを利用しても良い。

また、第１メモリセルトランジスタＴｒ₅及び第２メモリセルトランジスタＴｒ₆のゲート絶縁膜は、通常の消去・書き込み可能な不揮発性メモリ（ＥＰＲＯＭ）又は電気的に消去・書き込み可能な不揮発性メモリ（ＥＥＰＲＯＭ）に使用されるメモリセルトランジスタのゲート絶縁膜よりも薄く設計される。よって、第１メモリセルトランジスタＴｒ₅及び第２メモリセルトランジスタＴｒ₆の浮遊ゲートに書き込まれた電荷は、トンネルリーク電流として一定時間内ですべて流出する。ゲート絶縁膜としてシリコン酸化膜（ＳｉＯ₂膜）を使用する場合、ＳｉＯ₂膜の膜厚が３ｎｍ以下になるとトンネルリーク電流が発生することが知られている。

更に、第１メモリセルトランジスタＴｒ₅及び第２メモリセルトランジスタＴｒ₆のゲート絶縁膜としてＳｉＯ₂膜以外の材料を使用する場合、酸化膜換算の厚さ、即ち実効酸化膜厚（ＥＯＴ）は、ＳｉＯ₂膜の厚さをｔｏｘ、ＳｉＯ₂膜の誘電率をεｏｘ、及び誘電体の誘電率をεｋとすると：
EOT=tox×εk/εox ・・・・・（２）
により算出される。

次に、図７に示す模式図を参照して、第２の実施の形態に係る保護回路１ｃの動作を説明する。図７に示す例において第１メモリセルトランジスタＴｒ₅は、ｎ型半導体領域５０１、ｐ⁺型ソース領域５０２、ｐ⁺型ドレイン領域５０３、ゲート絶縁膜５０４、浮遊ゲート電極５０５、電極間絶縁膜５０６、制御ゲート電極５０７を備えている。第２メモリセルトランジスタＴｒ₆は、ｐ型半導体領域６０１、ｎ⁺型ドレイン領域６０２、ｎ⁺型ソース領域６０３、ゲート絶縁膜６０４、浮遊ゲート電極６０５、電極間絶縁膜６０６、制御ゲート電極６０７を備えている。先ず、入出力端子２に正の過電圧が印加された場合について説明する。但し、第１の実施の形態に係る保護回路１ａと同様の動作に関しては、重複する説明を省略する。

（イ）入出力端子２に正の過電圧が印加されると、制御ゲート電極５０７の電位は接続ノードｎ₁よりも電位が高いため、量子力学的トンネル、または熱的励起によって、浮遊ゲート電極５０５に正孔が注入される。第１メモリセルトランジスタＴｒ₅の浮遊ゲート電極５０５に正孔が注入されると、正の過電圧が遮断される。

（ロ）また、式（１）が成立し、第２メモリセルトランジスタＴｒ₆が導通状態から非導通状態に移行する。この結果、入出力端子２に印加された正の過電圧が遮断回路１２ｂにより遮断される。尚、第１メモリセルトランジスタＴｒ₅の浮遊ゲート電極５０５に注入された熱正孔は、ゲート絶縁膜５０４を介して数ｍｓｅｃ程度ですべて流出する。

（イ）入出力端子２に負の過電圧が印加されると、制御ゲート電極６０７の電位は接続ノードｎ₂よりも電位が高いため、量子力学的トンネル、または熱的励起によって、浮遊ゲート電極６０５に電子が注入される。第２メモリセルトランジスタＴｒ₆の浮遊ゲート電極６０５に電子が注入される。第２メモリセルトランジスタＴｒ₆の浮遊ゲート電極６０５に電子が注入されると、負の過電圧が遮断される。

（ロ）また、入出力端子２に印加された負の過電圧に起因して、第１メモリセルトランジスタＴｒ₅が導通状態から非導通状態に移行する。この結果、入出力端子２に印加された負の過電圧が遮断回路１２ｂにより遮断される。第２メモリセルトランジスタＴｒ₆の浮遊ゲート電極６０５に注入された熱電子は、ゲート絶縁膜６０４を介して数ｍｓｅｃ程度ですべて流出する。

このように、第２の実施の形態に係る保護回路１ｃによれば、図７に示す浮遊ゲート電極５０５及び６０５に電荷が書き込まれることによって、非導通状態が一定時間維持される。したがって、サージ電流の内部回路３への流入をより確実に防止できる。

（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

既に述べた第１の実施の形態においては、第１クランプ用トランジスタＴｒ₁、第２クランプ用トランジスタＴｒ₂、第１遮断用トランジスタＴｒ₃、及び第２遮断用トランジスタＴｒ₄としてＭＯＳトランジスタを使用する一例を説明したが、第１クランプ用トランジスタＴｒ₁、第２クランプ用トランジスタＴｒ₂、第１遮断用トランジスタＴｒ₃、及び第２遮断用トランジスタＴｒ₄のそれぞれのゲート酸化膜に他の材料を利用しても良い。また、クランプ回路として、ＭＯＳトランジスタ、バイポーラトランジスタ、ツェナーダイオード、又はＤＴＳＣＲが使用できると例を説明したが、他の回路素子によりクランプ回路を構成しても良い。

上述した第２の実施の形態においては、浮遊ゲート電極５０５及び６０５に蓄積された電荷をトンネルリーク電流として消去する一例を説明した。しかしながら、浮遊ゲート電極５０５及び６０５に蓄積された電荷を消去するための付加回路を備える構成でも良い。更に、第２の実施の形態においては、第１メモリセルトランジスタＴｒ₅及び第２メモリセルトランジスタＴｒ₆のそれぞれに一定時間電荷が保持されるため、外部回路と内部回路３との間で確認信号を送受信することにより、過電圧が印加された入出力端子２を検出できる。

また、過電圧が印加された内部回路３の最前段に存在する入出力（Ｉ／Ｏ）バッファは、特性が低下している可能性がある。このため、外部回路及び内部回路３のそれぞれが出力する信号のデューティー比を減少させる等の制御を行うことが好ましい。或いは、予備の保護回路を用意し、過電圧が印加された保護回路から予備の保護回路に切り替えることも可能である。更に、予備の保護回路を複数個用意しても良い。

このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。

第１の実施の形態に係る保護回路の構成を示す回路図である。第１の実施の形態に係る保護回路の動作を説明するための模式図である。第１の実施の形態に係る保護回路の効果を示すグラフである。第１の実施の形態の第１の変形例に係る保護回路の構成を示す回路図である。第１の実施の形態の第２の変形例に係るクランプ回路の構成を示す回路図である。第２の実施の形態に係る保護回路の構成を示す回路図である。第２の実施の形態に係る保護回路の動作を説明するための模式図である。

符号の説明

１ａ〜１ｃ…保護回路
２…入出力端子
３…内部回路
１１ａ，１１ｂ…検知回路
１２ａ，１２ｂ…遮断回路
１０１，４０１，６０１…ｐ型半導体領域
１０２，４０２，６０２…ｎ⁺型ドレイン領域
１０３，４０３，６０３…ｎ⁺型ソース領域
１０４，２０４，３０４，５０４，６０４…ゲート絶縁膜
１０５，２０５，３０５，４０５…ゲート電極
１１１ａ〜１１１ｃ…第１クランプ回路
１１２ａ，１１２ｂ…第２クランプ回路
２０１，３０１，５０１…ｎ型半導体領域
２０２，３０３，５０３…ｐ⁺型ドレイン領域
２０３，３０２，５０２…ｐ⁺型ソース領域
５０５，６０５…浮遊ゲート
５０６，６０６…電極間絶縁膜
５０７，６０７…制御ゲート電極
６０４，６０５…浮遊ゲート電極
１１１０…サイリスタ（ＳＣＲ）
Ｄ₁〜Ｄ_k…ダイオード
Ｑ₁,Ｑ₂…バイポーラトランジスタ
Ｒ₁…第１抵抗
Ｒ₂…第２抵抗
Ｒ₃…抵抗
Ｔｒ₁…第１クランプ用トランジスタ
Ｔｒ₂…第２クランプ用トランジスタ
Ｔｒ₃…第１遮断用トランジスタ
Ｔｒ₄…第２遮断用トランジスタ
Ｔｒ₅…第１メモリセルトランジスタ
Ｔｒ₆…第２メモリセルトランジスタ
ＺＤ₁…第１ツェナーダイオード
ＺＤ₂…第２ツェナーダイオード

Claims

入出力端子と内部回路との間に接続される保護回路であって、
前記入出力端子に印加された正及び負の過電圧を検知する検知回路と、
前記正及び負の過電圧が検知された場合に前記入出力端子及び前記内部回路間を非導通状態として前記正及び負の過電圧を遮断する遮断回路
とを備えることを特徴とする保護回路。
前記検知回路は、
前記入出力端子に前記正の過電圧が印加された場合に導通する第１クランプ回路と、
前記入出力端子に前記負の過電圧が印加された場合に導通する第２クランプ回路
とを備えることを特徴とする請求項１に記載の保護回路。
前記検知回路は、
前記第１クランプ回路と低位電源との間に接続された第１抵抗と、
前記第２クランプ回路と高位電源との間に接続された第２抵抗
とを更に備えることを特徴とする請求項２に記載の保護回路。
前記遮断回路は、
前記入出力端子にソースが接続され、前記第１クランプ回路と前記第１抵抗との接続ノードにゲートが接続され、前記内部回路にドレインが接続された第１遮断用トランジスタと、
前記入出力端子にドレインが接続され、前記第２クランプ回路と前記第２抵抗との接続ノードにゲートが接続され、前記内部回路にソースが接続された第２遮断用トランジスタ
とを備えることを特徴とする請求項３に記載の保護回路。
前記遮断回路は、
前記入出力端子にソースが接続され、前記第１クランプ回路と前記第１抵抗との接続ノードに制御ゲートが接続され、前記内部回路にドレインが接続された第１メモリセルトランジスタと、
前記入出力端子にドレインが接続され、前記第２クランプ回路と前記第２抵抗との接続ノードに制御ゲートが接続され、前記内部回路にソースが接続された第２メモリセルトランジスタ
とを備え、前記第１及び第２メモリセルトランジスタのそれぞれのゲート絶縁膜の実効酸化膜厚が３ｎｍ以下であることを特徴とする請求項３に記載の保護回路。