JP2006050208A - Logic circuit corresponding to power source instantaneous interruption - Google Patents

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Inventor
Hiroshi Okada
寛 岡田
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Denso Corp
株式会社デンソー
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a logic circuit corresponding to a power source instantaneous interruption for continuing to hold data, with respect to temporary reduction or stoppage of the power source that is provided. <P>SOLUTION: The logical circuit, corresponding to the power source instantaneous interruption, is provided with a first latch circuit L1 for inputting a data signal from an outer circuit via a first switch SW1 and latching the data signal; and a second latching circuit L2 for inputting the data signal latched in the first latching circuit L1 via a second switch SW2, latching the data signal, and outputting it to the outer circuit. The first and second latching circuits L1, L2 respectively comprise first and second capacitors CP1, CP2 for holding a voltage corresponding to the data signal; and first and second resistances RS1, RS2 for suppressing the change of the voltages to be held by the first and second capacitors CP1, CP2. One of the electrodes of the first or second capacitors CP1, CP2 is connected to each current output side of the first and second resistances RS1, RS2. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、電源の瞬間的な低下または停止に対してデータを保持し続ける電源瞬断対応論理回路に関する。 The present invention relates to a power supply - stop corresponding logic circuit continues to hold the data to momentary reduction or stop of the power supply.

従来より、入力された信号を、時間を遅延させて出力するDフリップフロップ(以下DFFと記す)回路が知られている(例えば、特許文献1参照)。 Conventionally, the input signal, (hereinafter referred to as DFF) D flip-flop for delaying and outputting the time circuit is known (e.g., see Patent Document 1). 図6は、従来知られているDFF回路の回路図である。 Figure 6 is a circuit diagram of a conventionally known DFF circuit. 図6に示されるように、DFF回路は、第1ラッチ回路L1および第2ラッチ回路L2と、第1スイッチSW1および第2スイッチSW2と、を備えて構成されている。 As shown in FIG. 6, DFF circuit includes a first latch circuit L1 and the second latch circuit L2, and a includes a first switch SW1 and second switch SW2, a. これらは、例えばMOSトランジスタにて形成される。 These are formed, for example, by MOS transistors.

第1ラッチ回路L1は、入力する信号を一時的に保持する回路であり、第1および第2インバータIV1、IV2と、第3スイッチSW3と、を備えている。 The first latch circuit L1 is a circuit for temporarily holding an input signal, and a first and second inverters IV1, IV2, and a third switch SW3, the. 第2ラッチ回路L2は、第1ラッチ回路L1と同じ働きをするものであり、第3および第4インバータIV3、IV4と、第4スイッチSW4と、を備えている。 The second latch circuit L2 is for the same function as the first latch circuit L1, is provided with a third and fourth inverters IV3, IV4, the fourth switch SW4, the.

第1スイッチSW1は、外部回路からのデータ信号を第1ラッチ回路L1に入力するものである。 The first switch SW1 is used to input the data signals from the external circuit to the first latch circuit L1. また、第2スイッチSW2は、第1および第2ラッチ回路L1、L2を接続するものである。 The second switch SW2 is used to connect the first and second latch circuits L1, L2. なお、上記第1〜第4スイッチSW1〜SW4は、クロックパルスのハイレベルが入力されると接続、クロックパルスのローレベルが入力されると開放されるようになっている。 Incidentally, the first to fourth switches SW1~SW4 are connected to the high level of the clock pulse is inputted, so that the low level of the clock pulse is opened and the input.

このようなDFF回路の作動を、図7を参照して説明する。 The operation of such DFF circuit will be described with reference to FIG. 図7は、図6に示されるDFF回路のタイムチャートである。 Figure 7 is a time chart of the DFF circuit shown in FIG. このタイムチャートは、図6に示されるDFF回路図において、クロックパルスのハイレベルまたはローレベルに応じた第1ラッチ回路L1の電位T1、第2ラッチ回路L2の電位T2、および出力信号Qの各パルスを示している。 The time chart in DFF circuit diagram shown in FIG. 6, the potential T1 of the first latch circuit L1 in response to the high level or low level of the clock pulses, each of potentials T2, and the output signal Q of the second latch circuit L2 It shows a pulse.

DFF回路にクロックパルスのローレベルが入力される(図7の区間CL1)と、第1スイッチSW1および第2ラッチ回路L2の第4スイッチSW4が接続される。 The low level of the clock pulse is inputted (section of Figure 7 CL1) to DFF circuit, the fourth switch SW4 of the first switch SW1 and the second latch circuit L2 is connected. DFF回路にクロックパルスのローレベルが入力されている期間にデータ信号DがDFF回路に入力されると、そのデータ信号Dは、第1ラッチ回路L1にラッチされる。 When the DFF circuit clock pulse at the low level data signal D in the period being input is input to the DFF circuit, the data signal D is latched by the first latch circuit L1. これにより、電位T1はT1=−Dとなる。 The potential T1 becomes T1 = -D.

さらに、DFF回路にクロックパルスのローレベルが入力される場合、第2スイッチSW2および第1ラッチ回路L1の第3スイッチSW3が開放される。 Furthermore, if the low level of the clock pulse is input to the DFF circuit, the third switch SW3 of the second switch SW2 and the first latch circuit L1 is opened. これにより、第1ラッチ回路L1と第2ラッチ回路L2とは電気的に切断された状態になる。 Thus, in a state of being electrically disconnected from the first latch circuit L1 and the second latch circuit L2. また、第4スイッチSW4が接続されるため、第2ラッチ回路L2がループ回路となる。 Moreover, since the fourth switch SW4 is connected, a second latch circuit L2 is a loop circuit. これにより、出力信号Q=―T2として外部回路に出力され続ける。 Thus, it continues to be output to the external circuit as the output signal Q = -T2.

一方、DFF回路にクロックパルスのハイレベルが入力される(図7の区間CL2)と、第2スイッチSW2および第1ラッチ回路L1の第3スイッチSW3が接続される。 On the other hand, the high level of the clock pulse is input to the DFF circuit (section CL2 in FIG. 7), the third switch SW3 of the second switch SW2 and the first latch circuit L1 is connected. これにより、T2=T1(=―D)となり、第1ラッチ回路L1にラッチされていたデータ信号Dが第2ラッチ回路L2に移る。 Thus, T2 = T1 - moves to (= D), and the data signal D which has been latched in the first latch circuit L1 and the second latch circuit L2. そして、出力信号Q=―T2(=―T1=D)として出力される。 Then, the output signal Q = -T2 - is outputted as (= T1 = D).

再び、DFF回路にクロックパルスのローレベルが入力される(図7の区間CL3)と、 Again, the low level of the clock pulse to the DFF circuit is input (section CL3 of FIG. 7),
第1および第4スイッチSW1、SW4が開放される。 The first and fourth switches SW1, SW4 are opened. これにより、外部回路からの入力が遮断されると共に、出力信号Qが出力され続ける。 Accordingly, the input from the external circuit is cut off, the output signal Q continues to be outputted.
特開2002−9242号公報 JP 2002-9242 JP

上記のようなDFF回路を、車両に搭載するセンサ、例えば車輪速度センサに採用すると、以下の問題が生じることが発明者らの検討により明らかとなった。 The DFF circuit as described above, the sensor mounted on a vehicle, for example, employed in the wheel speed sensors, that the following problems revealed by the study of the inventors. 例えば車輪速度センサなどのセンサは、そのセンサを制御するECUから長い配線を介して車両の所定場所に設置される。 For example sensors, such as wheel speed sensors are installed at a predetermined location of the vehicle via a long wiring from ECU that controls the sensor. つまり、配線のノイズや振動により、センサに供給される電源が変動しやすい状態となる。 That is, by noise or vibration of the wiring, power supplied to the sensor in a state in which tends to fluctuate.

ところが、上記従来の技術では、DFF回路に供給される電源が一瞬でも途絶えると、第1ラッチ回路L1または第2ラッチ回路L2にて保持していたデータ信号が消えてしまうという問題が生じる。 However, in the conventional art, the power supplied to the DFF circuit is interrupted even momentarily, a problem that the data signal which has been held disappears occurs in the first latch circuit L1 or the second latch circuit L2. すなわち、電源が供給されなくなることでMOSトランジスタ自体は作動しなくなり、データ信号は保持され続けると考えられるが、MOSトランジスタでDFF回路を構成しているため、いわゆるPN接合が存在すると共に、この接合部位にて微少なリーク電流が流れることでラッチ回路の保持状態が解除されてしまう。 That, MOS transistor itself can not work with the power is not supplied, the data signal is considered to continue to be retained, because they constitute the DFF circuit in MOS transistors, with the so-called PN junctions are present, the joint holding state of the latch circuit by flowing a minute leak current from being released at the site.

本発明は、上記点に鑑み、供給される電源の一時的な低下もしくは停止に対してデータを保持し続けることができる電源瞬断対応論理回路を提供することを目的とする。 In view of the above points, and an object thereof is to provide a power supply - stop corresponding logic data can continue to retain the temporary decline or cessation of power supplied.

上記目的を達成するため、請求項1に記載の発明では、入力されるデータ信号を一時的に保持すると共に、クロックパルスが入力される任意のタイミングでデータ信号を出力するフリップフロップ回路として構成される電源瞬断対応論理回路であって、データ信号に対応した電圧を保持するコンデンサ(CP1〜CP5)と、コンデンサに保持されている電圧の変動を抑制する抵抗(RS1〜RS5、IV5、IV6)と、を備え、フリップフロップ回路に対する電源供給が一時的に低下または停止した時、抵抗およびコンデンサにて形成されるRC回路の時定数によって決まる時間、コンデンサに保持される電圧がフリップフロップ回路に保持されるデータ信号とされることを特徴としている。 To achieve the above object, the invention described in claim 1, together with the temporarily holds a data signal to be input, is configured as a flip-flop circuit for outputting a data signal at an arbitrary timing when the clock pulse is inputted a power - stop corresponding logic circuit that suppresses a capacitor (CP1~CP5) for holding a voltage corresponding to the data signal, the variation of the voltage held in the capacitor resistor (RS1~RS5, IV5, IV6) when, with a holding time of power supply to the flip-flop circuit is temporarily reduced or stopped, the time determined by the time constant of the RC circuit formed by the resistor and the capacitor, the voltage held in the capacitor is the flip-flop circuit It is characterized by being a data signal.

このように、データ信号を保持するコンデンサと、コンデンサにて保持されている電圧の変動を抑制する抵抗と、を電源瞬断対応回路内に設ける。 Thus, it provided a capacitor for holding data signals, and a resistor for suppressing a variation in the voltage held by the capacitor to the power supply - stop corresponding circuit. これにより、電源瞬断対応論理回路に対して電源供給が一時的に低下もしくは停止したとしても、コンデンサによって電源瞬断対応論理回路内にラッチされたデータ信号に対応した電圧を保持することができる。 Accordingly, even if the power supply to the power supply - stop corresponding logic circuit is temporarily reduced or stopped, it is possible to hold the voltage corresponding to the latched data signal to the power supply - stop corresponding logic circuit by a capacitor .

さらに、コンデンサと共に電源瞬断対応論理回路内に設けられた抵抗によって、電源瞬断対応論理回路に対して電源供給が一時的に低下もしくは停止した時や、電源供給の復帰中における電源瞬断対応論理回路の不安定な動作状態によって、コンデンサに保持されていたデータ信号の電圧が変動してしまうことを防止することができる。 Furthermore, the resistor provided to the power supply - stop corresponding logic circuit with a capacitor, and when the power supply is temporarily reduced or stopped to the power - stop corresponding logic circuit, the power supply - stop corresponds in the return of the power supply it is possible to prevent the unstable operation state of the logic circuit, the voltage of the data signal held in the capacitor varies.

請求項2に記載の発明では、第1スイッチ(SW1)を介して外部回路からデータ信号が入力されると共に、データ信号をラッチする第1ラッチ回路(L1)と、第2スイッチ(SW2)を介して第1ラッチ回路にてラッチされているデータ信号を入力し、そのデータ信号をラッチすると共に外部回路に出力する第2ラッチ回路(L2)と、を備え、第1、第2ラッチ回路は、データ信号に対応した電圧を保持する第1、第2コンデンサ(CP1、CP2)と、第1、第2コンデンサにて保持される電圧の変動を抑制する第1、第2抵抗(RS1、RS2)と、をそれぞれ有し、第1、第2ラッチ回路に対する電源供給が一時的に低下または停止した時、第1、第2コンデンサおよび第1、第2抵抗にてそれぞれ形成されるRC回路の時定数 In the invention according to claim 2, together with the data signal from an external circuit via a first switch (SW1) is input, a first latch circuit for latching a data signal (L1), a second switch (SW2) enter the data signals latched in the first latch circuit via a second latch circuit for outputting to an external circuit (L2) together with latches the data signals comprises a first, second latch circuit , first to hold the voltage corresponding to the data signal, a second capacitor (CP1, CP2), first, first suppresses the variation of the voltage held in the second capacitor, a second resistor (RS1, RS2 a) and, respectively, first, when the power supply to the second latch circuit is temporarily reduced or stopped, first, the second capacitor and the first, the RC circuit formed respectively in the second resistor time constant よって決まる時間、第1、第2コンデンサにそれぞれ保持される電圧が第1、第2ラッチ回路にそれぞれ保持されるデータ信号とされることを特徴としている。 Thus determined time, the voltage held in the first, second capacitor is characterized by being the first, each of the data signal held in the second latch circuit.

このように、データ信号を保持する第1、第2ラッチ回路に、データ信号に対応した電圧を保持する第1、第2コンデンサを設ける。 Thus, the first to hold the data signal, the second latch circuit, first, providing a second capacitor for holding a voltage corresponding to the data signal. これにより、電源瞬断対応論理回路に対して電源供給が一時的に低下もしくは停止した場合、各ラッチ回路にラッチされているデータ信号を保持し続けることができる。 Accordingly, when the power supply to the power supply - stop corresponding logic circuit is temporarily reduced or stopped, it can continue to hold the data signal latched in the latch circuits. また、第1、第2コンデンサにて保持される電圧の変動を抑制する抵抗も設ける。 The first, suppresses resistance provided variation in the voltage held in the second capacitor. これにより、電源供給の一次停止時や復旧時に第1、第2コンデンサに保持されている電圧が変動してしまうことを防止することができる。 Thus, first, it is possible to voltage held in the second capacitor is prevented from being changed during the pause time and restoration of the power supply.

請求項3に記載の発明では、第1、第2コンデンサは、その電極の一方が第1、第2抵抗の電流出力側に接続されていることを特徴としている。 In the invention described in claim 3, first, the second capacitor, is characterized in that one of its electrodes is connected to the first current output of the second resistor.

このように、第1、第2コンデンサを第1、第2抵抗の電流出力側に接続する。 Thus, to connect the first, the second capacitor to the first current output of the second resistor. これにより、電源供給の一次停止時や復旧時に第1、第2ラッチ回路内にて起こる電流の逆流(いわゆる電流の吸い込み)に対して、第1、第2コンデンサに保持されていた電圧が消失されないようにすることができる。 Thus, first the pause time and recovery time of the power supply, with respect to reverse current occurring in the second latch circuit (a so-called current sink), first, the voltage held in the second capacitor is lost it can be prevented from being.

請求項4に記載の発明では、第1、第2ラッチ回路において、第1、第2コンデンサおよび第1、第2抵抗によってそれぞれ決まる時定数は、第1、第2ラッチ回路に対する電源供給が一時的に低下または停止している時間よりも長くなるように、第1、第2コンデンサおよび第1、第2抵抗の値がそれぞれ設定されるようになっていることを特徴としている。 The invention according to claim 4, in the first, second latch circuits, the first or second capacitor and the first, time constant determined respectively by the second resistor, first, power supply temporary to the second latch circuit as to be longer than the time that is reduced or stopped, first, the second capacitor and the first, the value of the second resistor is characterized in that it is adapted to be set, respectively.

このように、第1、第2コンデンサおよび第1、第2抵抗でそれぞれ決まる時定数を、第1、第2ラッチ回路に対する電源供給が一時的に低下または停止している時間よりも長くなるように設定する。 Thus, first, the second capacitor and the first, the time constant determined respectively by the second resistor, the first, so that power supply to the second latch circuit is longer than the time which is temporarily reduced or stopped It is set to. これにより、データ信号を時定数時間保持することができ、電源供給が一時的に低下または停止している期間、データ信号を保持し続けることができる。 This can be time constant time holding the data signal, a period in which the power supply is temporarily reduced or stopped, can continue to hold the data signal. したがって、データ信号を消失させないようにすることができる。 Therefore, it is possible to not loss of data signals.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 The reference numerals in parentheses of each means described above, shows the correspondence with specific means described in embodiments described later.

(第1実施形態) (First Embodiment)
以下、本発明の第1実施形態について図を参照して説明する。 Hereinafter, will be described with reference to the drawings a first embodiment of the present invention. 以下では、図6に示す構成要素と同一のものには、同一符号を記してある。 In the following, parts that are the same as those shown in FIG. 6, are denoted by the same reference numerals.

図1は、本発明の一実施形態に係る電源瞬断対応論理回路の回路図である。 Figure 1 is a circuit diagram of a power supply - stop corresponding logic circuit in accordance with an embodiment of the present invention. 図1に示されるように、電源瞬断対応論理回路は、入力されたデータ信号を一時的に保持すると共にそのデータ信号を任意のタイミングで出力する、いわゆるD−フリップフロップ回路であって、第1スイッチSW1と、第1ラッチ回路L1と、第2スイッチSW2と、第2ラッチ回路L2と、を備えて構成されている。 As shown in FIG. 1, the power supply - stop corresponding logic circuit outputs the data signal at an arbitrary timing while temporarily holding an input data signal, a so-called D- flip-flop circuit, the a first switch SW1, a first latch circuit L1, a second switch SW2, is configured to include a second latch circuit L2, a.

第1スイッチSW1は、入力されるクロックパルスのハイレベルまたはローレベルに応じて第1スイッチSW1の一端側と他端側とを接続(導通)または開放(断線)するものである。 The first switch SW1 is used to connect the one end and the other end of the first switch SW1 in accordance with the high level or low level of the clock pulse input (conducting) or open (disconnected). この第1スイッチSW1は、例えば半導体基板にMOSトランジスタとして形成される。 The first switch SW1 is formed as an MOS transistor, for example, in a semiconductor substrate.

第1ラッチ回路L1は、入力される信号を一時的に保持するものであり、第1インバータIV1と、第2インバータIV2と、第3スイッチSW3と、第1コンデンサCP1と、第1抵抗RS1と、を備えて構成されている。 The first latch circuit L1 is for temporarily holding a signal input, a first inverter IV1, a second inverter IV2, a third switch SW3, the first capacitor CP1, the first resistor RS1 It is configured to include a.

第1および第2インバータIV1、IV2は、入力されたデジタル信号を反転して出力するものである。 First and second inverters IV1, IV2 is for inverting and outputting an input digital signal. また、第3スイッチSW3は、第1スイッチSW1と同様のものである。 The third switch SW3 is the same as the first switch SW1. これら、第1および第2インバータIV1、IV2および第3スイッチSW3は、例えば半導体基板にMOSトランジスタとして形成される。 These first and second inverters IV1, IV2 and the third switch SW3 is formed as a MOS transistor on a semiconductor substrate, for example.

第1コンデンサCP1は、電源瞬断対応論理回路に供給される電源が一時的に低下もしくは停止する場合、第1ラッチ回路L1にラッチされているデータ信号を保持し続けるためのものである。 The first capacitor CP1, when power supplied to the power supply - stop corresponding logic circuit temporarily decreases or stops, is intended to continue to hold the data signal latched in the first latch circuit L1. 図1に示されるように、第1コンデンサCP1の一方の電極が、第2インバータIV2と第1抵抗RS1との間に接続され、他方の電極が接地された状態とされる。 As shown in FIG. 1, one electrode of the first capacitor CP1, is connected between the second inverter IV2 and the first resistor RS1, and the other electrode is a state of being grounded. この第1コンデンサCP1は、その電極の一方が後述する第1抵抗RS1の電流出力側に接続されている。 The first capacitor CP1 is one of the electrodes is connected to the current output side of the first resistor RS1, which will be described later.

本実施形態では、第1コンデンサCP1として20pFの容量のものが採用される。 In the present embodiment, as the volume of 20pF is employed as the first capacitor CP1. なお、ここでは第1コンデンサCP1の容量を20pFとしているが、5〜50pFの範囲、より好ましくは20pFである。 Here, although a 20pF the capacitance of the first capacitor CP1, range 5~50PF, more preferably 20pF.

第1抵抗RS1は、電源瞬断対応論理回路に供給される電源が一時的に低下もしくは停止した時、または、再び電源が供給される復旧時、第1コンデンサCP1にて保持されている電圧の変動を抑制するものである。 The first resistor RS1 when the power supplied to the power supply - stop corresponding logic circuit is temporarily reduced or stopped, or, when recovering, the voltage held by the first capacitor CP1 which is supplied again power it is intended to suppress the fluctuation. 詳しくは、第1コンデンサCP1に蓄積された電荷が第1インバータIV1側に流れることを防止するものである。 More particularly, the present invention which charges accumulated in the first capacitor CP1 is prevented from flowing through the first inverter IV1 side. つまり、第1抵抗RS1は、第1インバータIV1の電流吸い込みに耐えられる抵抗値を有するものが採用される。 That is, the first resistor RS1 are those having a resistance to withstand the sink current of the first inverter IV1 is employed. このような第1抵抗RS1は、例えばNi等の金属、Poly―SiやSiCr等で形成される薄膜抵抗(もしくは非拡散抵抗)で構成され、0.5MΩのものが採用される。 The first resistor RS1, for example a metal such as Ni, is a thin film resistor formed in Poly-Si or SiCr like (or non-diffusion resistance), those 0.5MΩ is employed. なお、ここでは第1抵抗RS1の抵抗を0.5MΩとしているが、0.2〜2MΩの範囲、より好ましくは0.5MΩである。 Here, although the 0.5Emuomega the resistance of the first resistor RS1, range 0.2~2Emuomega, more preferably 0.5Emuomega.

この第1抵抗RS1は、第1インバータIV1と第2インバータIV2との間に接続され、その一端側が第1インバータIV1側に接続され、他端側が第1コンデンサCP1の電極および第2インバータIV2側に接続されている。 The first resistor RS1 is connected between the first inverter IV1 and the second inverter IV2, its one end connected to the first inverter IV1 side, the other end side electrode and the second inverter IV2 side of the first capacitor CP1 It is connected to the. このような第1抵抗RS1の配置により、電源の一時的な低下もしくは停止によって第1インバータIV1側に電流が流れてしまうことを防止し、第1コンデンサCP1に保持されているデータ信号を消失させないようにしている。 By such arrangement of the first resistor RS1, the temporary reduction or stop of power supply to prevent the resulting current flows through the first inverter IV1 side, not data loss signal held in the first capacitor CP1 It is way.

第2スイッチSW2は、第1スイッチSW1と同様に、入力されるクロックパルスに応じて第2スイッチSW2の一端側(第1ラッチ回路L1側)と他端側(第2ラッチ回路L2側)とを接続または開放するものである。 The second switch SW2, as well as the first switch SW1, one end of the second switch SW2 in response to the clock pulse input (first latch circuit L1 side) and the other end side (second latch circuit L2 side) it is intended to connect or open.

第2ラッチ回路L2は、第1ラッチ回路L1と同様に、入力される信号を一時的に保持するものである。 The second latch circuit L2, like the first latch circuit L1, and temporarily holds the signal inputted. 第2ラッチ回路L2の構成は、第1ラッチ回路L1と同様であり、第1ラッチ回路L1の第1インバータIV1、第2インバータIV2、第3スイッチSW3、第1コンデンサCP1、第1抵抗RS1がそれぞれ第2ラッチ回路L2の第3インバータIV3、第4インバータIV4、第4スイッチSW4、第2コンデンサCP2、第2抵抗RS2に対応し、それぞれが第1ラッチ回路L1と同様の機能を果たす。 Structure of the second latch circuit L2 is similar to the first latch circuit L1, a first inverter IV1 of the first latch circuit L1, the second inverter IV2, the third switch SW3, the first capacitor CP1, the first resistor RS1 each third inverter IV3 of the second latch circuit L2, the fourth inverter IV4, the fourth switch SW4, the second capacitor CP2, corresponding to the second resistor RS2, respectively perform the same function as the first latch circuit L1.

なお、第2ラッチ回路L2において、第2抵抗RS2は第4インバータIV4と第4スイッチSW4との間に接続されている。 In the second latch circuit L2, the second resistor RS2 is connected between the fourth inverter IV4 and the fourth switch SW4. また、第2コンデンサCP2の一方の電極は、第2抵抗RS2と第4スイッチSW4との間に接続されている。 Further, one electrode of the second capacitor CP2 is connected between the second resistor RS2 and the fourth switch SW4.

以上が、電源瞬断対応論理回路の構成である。 The above is the configuration of the power supply - stop corresponding logic circuits. 上記構成は、例えば1チップ内に作り込まれるようになっており、各構成要素は図示しない電源線から電源が供給されることで作動するようになっている。 The above configuration, for example, 1 being adapted for built into the chip, each component power from the power supply line (not shown) is adapted to operate by being supplied. また、本実施形態では、第1〜第4スイッチSW1〜SW4は、クロックパルスのハイレベルが入力されると接続、ローレベルが入力されると開放されるようになっている。 Further, in the present embodiment, the first to fourth switches SW1~SW4 are connected to the high level of the clock pulse is inputted, and is opened to the low level is inputted.

また、限定するものではないが、本発明に係る電源瞬断対応論理回路は、車両に搭載されるセンサ、例えば逆回転も検出できる車輪速度センサ、加速度センサ、ヨーレートセンサ等に採用される。 Also, but not limited to, the power supply - stop corresponding logic circuit of the present invention, a sensor mounted on the vehicle, for example, a wheel speed sensor reverse rotation can also detect, are employed acceleration sensor, a yaw rate sensor or the like.

次に、第1および第2抵抗RS1、RS2の値、第1および第2コンデンサCP1、CP2の値の設定方法について説明する。 Then, the values ​​of the first and second resistors RS1, RS2, how to set the first and second capacitors CP1, CP2 value will be described. まず、上記第1および第2ラッチ回路L1、L2では、第1および第2抵抗RS1、RS2と第1および第2コンデンサCP1、CP2によってRC回路が構成され、これらの値に応じて第1および第2コンデンサCP1、CP2の充放電時間、すなわち時定数(=RC)が決まる。 First, the in the first and second latch circuits L1, L2, the first and second resistors RS1, RS2 and the first and second capacitors CP1, CP2 by the RC circuit is constituted, first and according to these values the second capacitor CP1, CP2 charge and discharge time, i.e. the time constant (= RC) is determined. したがって、電源瞬断時に各ラッチ回路L1、L2にてデータ信号を保持し続けるためには、少なくとも、この時定数の値が、電源が一時的に低下する時間(例えば1〜2μs)よりも長くなければならない。 Therefore, in order to continue to hold the data signal when the power interruption in the latch circuits L1, L2 is at least the value of this time constant is longer than the time (e.g. 1~2Myuesu) power decreases temporarily There must be.

一般に、抵抗およびコンデンサの充放電時間波形が、ロジック回路の誤作動を引き起こす電圧値(≒電源電圧/2)に達する時間は、0.7×時定数である。 Generally, the charge and discharge time waveform of the resistor and capacitor, the voltage value that causes malfunction of the logic circuit (≒ supply voltage / 2) time to reach are 0.7 × time constant. このことから、電源が一時的に低下する時間の1.44倍以上の抵抗の値およびコンデンサの容量を設定する必要がある。 Therefore, the power needs to set the value and capacitance of the capacitor of temporarily 1.44 times or more the resistance time reduction. しかしながら、各抵抗RS1、RS2および各コンデンサCP1、CP2の値を大きくし過ぎると、回路の要求される最大動作周波数(例えば100μs)に、この電源瞬断対応論理回路が対応できなくなる。 However, excessively increasing the value of the resistors RS1, RS2 and the capacitors CP1, CP2, the maximum operating frequency (e.g., 100 [mu] s) which is required of the circuit, the power supply - stop corresponding logic circuit can not be compatible.

そこで、各コンデンサCP1、CP2への充放電電圧を電源電圧比でほぼ飽和していると考えられる0.9以上、もしくは0.1以下にするためには、最小クロック時間(=1/最大クロック周波数)>2.3×RCとなる。 Accordingly, each capacitor CP1, to CP2 discharge voltage substantially saturated to have a possible 0.9 or more supply voltage ratio, or to 0.1 or less, the minimum clock period (= 1 / max clock frequency)> a 2.3 × RC. 実際の作動においては、最大動作周波数の3分の1程度の時間とすることで電源の一時的低下に十分に対応できる。 In actual operation, sufficient to cover the temporary reduction of the power supply by about one time-third of the maximum operating frequency. よって、本実施形態で対応できる時間は(1/3)×最小クロック時間(RC=(1/2.3)×最小クロック時間)となる。 Therefore, the time to respond in the present embodiment becomes (1/3) × the minimum clock time (RC = (1 / 2.3) × the minimum clock time).

上記のように、最大動作周波数を例えば100μsとすると、時定数をその3分の1である10〜30μs程度とすれば良い。 As described above, when the maximum operating frequency for example 100 [mu] s, a time constant may be set 10~30μs about a one third of. この時間であれば、電源の一時的低下時間が例えば数μsであるので、十分に対応できる。 If this time, since the temporary reduction time of the power supply is a few μs example, sufficient to cover.

本実施形態では、時定数を10μsとし、この時定数となるような各抵抗RS1、RS2および各コンデンサCP1、CP2を設定する。 In the present embodiment, time constant and 10 [mu] s, to set each resistor RS1, RS2 and the capacitors CP1, CP2 such that the time constant. 具体的には、例えば半導体基板上に電源瞬断対応論理回路を設計する際、各抵抗RS1、RS2および各コンデンサCP1、CP2をパターン面積のバランスを考慮して設定する。 Specifically, for example, when designing the power - stop corresponding logic circuit on a semiconductor substrate, to set each resistor RS1, RS2 and the capacitors CP1, CP2 in consideration of the balance of the pattern area. 時定数を10μsとすると、抵抗の値を大きくした場合、2MΩ×5pFとすることができる。 When the constant and 10μs time, when the value of resistance is increased, it is possible to 2 M [Omega × 5 pF. 一方、コンデンサの値を大きくした場合、0.2MΩ×50pFとすることができる。 On the other hand, when increasing the value of the capacitor can be a 0.2MΩ × 50pF. 本実施形態では、0.5MΩ×20pFとしている。 In the present embodiment, a 0.5MΩ × 20pF.

上記のように、各抵抗RS1、RS2および各コンデンサCP1、CP2を設定し、電源瞬断対応論理回路に対する電源供給が一時的に低下もしくは停止した場合(1〜2μs)、各ラッチ回路L1、L2にラッチされていたデータ信号は、各コンデンサCP1、CP2によって時定数の時間(10μs)保持される。 As described above, set each resistor RS1, RS2 and the capacitors CP1, CP2, when the power supply to the power supply - stop corresponding logic circuit is temporarily reduced or stopped (1~2μs), the latch circuits L1, L2 data signal which has been latched, the time of the time constant by the capacitors CP1, CP2 (10 [mu] s) are retained. そして、電源供給が一時的に低下もしくは停止している時、もしくは電源の復旧時において、各抵抗RS1、RS2の存在により、第1および第2コンデンサCP1、CP2に蓄積された電荷が第1および第4インバータIV1、IV4側に吸い込まれないようにして、データ信号が失われないようにする。 Then, when the power supply is temporarily reduced or stopped, or during the power is restored, the presence of the resistors RS1, RS2, the first and second capacitors CP1, the charges accumulated in the CP2 first and so as not sucked into the fourth inverter IV1, IV4 side, so that the data signal is not lost.

このようにして、電源瞬断対応論理回路に対する電源供給が一時的に低下もしくは停止した場合であっても、第1および第2抵抗RS1、RS2および第1および第2コンデンサCP1、CP2にてそれぞれ形成されるRC回路の時定数によって決まる時間、第1および第2コンデンサCP1、CP2にそれぞれ保持される電圧が第1および第2ラッチ回路L1、L2に保持されるデータ信号とされる。 In this way, each at power - stop corresponding logic even when the power supply is temporarily reduced or stopped for the circuit, the first and second resistors RS1, RS2 and the first and second capacitors CP1, CP2 time determined by the time constant of the RC circuit formed, the voltage held in the first and second capacitors CP1, CP2 is a data signal held in the first and second latch circuits L1, L2.

続いて、図1に示される電源瞬断対応論理回路の回路作動について、図2に示されるタームチャートを参照して説明する。 Next, the circuit operation of the power supply - stop corresponding logic circuit shown in FIG. 1 will be described with reference to the term chart shown in FIG. 図2においては、クロック(Clk)、D(データ信号)、図1に示される回路図の電位T1、電位T2、電位T3、そしてQ(出力信号)の各パルスが示されている。 In Figure 2, a clock (Clk), D (data signals), the potential T1 of circuit diagram shown in FIG. 1, the potential T2, and the potential T3, and each pulse of the Q (output signal) is shown. ここで、電位T1は第1ラッチ回路L1にラッチされるデータ信号である。 Here, the potential T1 is a data signal is latched in the first latch circuit L1. 電位T2は電位T1と同電位であり、第2ラッチ回路L2にラッチされるデータ信号である。 Potential T2 is the same potential as the potential T1, the data signal is latched in the second latch circuit L2. 電位T3は電位T2と同電位であり、第2コンデンサCP2の電位である。 Potential T3 have the same potential as the potential T2, a potential of the second capacitor CP2.

なお、説明をわかりやすくするため、データ信号Dが第1ラッチ回路L1に入力される以前に、第1および第2ラッチ回路L1、L2にはデータ信号Dがラッチされていないものとする。 Incidentally, for ease of description, before the data signal D is input to the first latch circuit L1, the first and second latch circuits L1, L2 and that the data signal D is not latched.

まず、電源瞬断対応論理回路にクロックパルスのローレベルが入力される(区間CL1)と、第1および第4スイッチSW1、SW4が接続、第2および第3スイッチSW2、SW3が開放される。 First, the low level of the clock pulse is input to the power supply - stop corresponding logic circuits (the section CL1), the first and fourth switches SW1, SW4 are connected, the second and third switches SW2, SW3 are opened. この状態で、外部回路から電源瞬断対応論理回路にデータ信号Dのハイレベルが入力されると、第1ラッチ回路L1において、電位T1は第1インバータIV1によってデータ信号Dが反転した信号(T1=−D)となる。 In this state, when a high-level data signal D from an external circuit to the power supply - stop corresponding logic circuit is input, in the first latch circuit L1, the potential T1 signal the data signal D is inverted by the first inverter IV1 (T1 = -D) to become. ここで、図2の区間CL1に示されるように、データ信号の立ち上がりに対して、電位T1は時定数の時間、すなわち本実施形態では10μs遅れて立ち下がる。 Here, as shown in the section CL1 in Figure 2, the rising of the data signal, the potential T1 time of the time constant, i.e. falls with a delay 10μs in the present embodiment.

一方、第2ラッチ回路L2においては、第1ラッチ回路L1と電気的に切断された状態になっているとともに、ループ回路が形成される。 On the other hand, in the second latch circuit L2, together in a state that is first latch circuit L1 and electrically disconnected, the loop circuit is formed. 第2ラッチ回路L2にはデータ信号Dが保持されていないため、電位T2は図2に示されるようにハイレベルになっている。 Since the second latch circuit L2 data signals D is not held, the potential T2 is at the high level as shown in FIG. また、電位T3は電位T2と同電位であるため、ハイレベルになっている。 In addition, potential T3 is because it is the same potential as the potential T2, at the high level. なお、第2ラッチ回路L2にはデータ信号Dが保持されていないため、出力信号Q(=―T2=―T3)はローレベルになっている。 Note that the second latch circuit L2 for the data signal D is not held, the output signal Q (= - T2 = -T3) is at low level.

次に、電源瞬断対応論理回路にクロックパルスのハイレベルが入力される(区間CL2)と、第1および第4スイッチSW1、SW4が開放、第2および第3スイッチSW2、SW3が接続される。 Next, the power supply - stop corresponding logic circuit to the clock pulse of high level is input (section CL2), the first and fourth switches SW1, SW4 are open, the second and third switches SW2, SW3 are connected . 第1ラッチ回路L1においては、ループ回路が形成され、区間CL1に第1ラッチ回路L1に入力されたデータ信号Dがラッチされる。 In the first latch circuit L1, the loop circuit is formed, the data signal D is input to the first latch circuit L1 is latched to the section CL1. したがって、図2の区間CL2に示されるように、電位T1はローレベルが保持される。 Accordingly, as shown in the section CL2 in FIG. 2, the potential T1 is low level is maintained.

第2ラッチ回路L2においては、第2スイッチSW2が接続されているので、電位T2は第1ラッチ回路L1に保持されているデータ信号Dと同電位、すなわち電位T1と同電位になる。 In the second latch circuit L2, since the second switch SW2 is connected, the potential T2 is the same potential as the data signal D held in the first latch circuit L1, i.e. the same potential as the potential T1. 同様に、電位T3は電位T2と同電位になる。 Similarly, potential T3 becomes the same potential as the potential T2. このとき、電位T3は、RC回路によって時定数の時間だけ遅れて電位T2と同電位になる。 At this time, the potential T3 will time delayed by a potential T2 same potential of the time constant by the RC circuit. そして、出力信号Qは、第3および第4インバータIV3、IV4の存在により、電位T2および電位T3の反転信号(Q=―T3=−T2=−T1=D)として出力される。 The output signal Q, the presence of the third and fourth inverters IV3, IV4, is output as an inverted signal of the potential T2 and potential T3 (Q = -T3 = -T2 = -T1 = D).

再び、電源瞬断対応論理回路にクロックパルスのローレベルが入力される(区間CL3)と、上記と同様にしてデータ信号のラッチおよび出力がなされる。 Again, the power supply - stop corresponding logic circuit to the clock pulse of low level is input (section CL3), the latch and the output of the data signal is performed in the same manner as described above.

図2の電位T1、電位T3のパルス波形に示されるように、各ラッチ回路L1、L2に保持されるデータ信号Dは、時定数の時間だけ遅れて保持される。 Potential T1 in FIG. 2, as shown in pulse waveform voltage T3, the data signal D is held in the latch circuits L1, L2 are held by a delay time of the time constant. つまり、この時定数の時間の遅れによって、電源瞬断対応論理回路に対する電源供給の一時的な低下もしくは停止した場合であっても、第1および第2ラッチ回路L1、L2にてデータ信号Dを保持し続けることができるのである。 In other words, the time delay of the time constant, even when the temporary reduction or stop of power supply to the power supply - stop corresponding logic circuit, the data signal D by the first and second latch circuits L1, L2 it is possible to continue to hold.

以上説明したように、本実施形態では、第1および第2ラッチ回路L1、L2において、データ信号を保持する第1および第2コンデンサCP1、CP2と、第1および第2コンデンサCP1、CP2にて保持されている電圧の変動を抑制する第1および第2抵抗RS1、RS2と、をそれぞれ設ける。 As described above, in the present embodiment, the first and second latch circuits L1, L2, and first and second capacitors CP1, CP2 holds the data signal at the first and second capacitors CP1, CP2 providing a first and second resistor RS1, RS2 suppress the fluctuation of the voltage held, respectively. これにより、電源瞬断対応論理回路に対して電源供給が一時的に低下もしくは停止したとしても、第1および第2コンデンサCP1、CP2によって電源瞬断対応論理回路内にラッチされたデータ信号に対応した電圧を保持することができる。 Thus, even if the power supply to the power supply - stop corresponding logic circuit is temporarily reduced or stopped, corresponding to latched data signals by the first and second capacitors CP1, CP2 to the power supply - stop corresponding logic circuit it can hold the voltage.

また、第1および第2コンデンサCP1、CP2と共に電源瞬断対応論理回路内に設けられた第1および第2抵抗RS1、RS2によって、電源供給の一時的低下および停止や、電源供給の復帰中などにおける電源瞬断対応論理回路の不安定な動作状態によって、第1および第2コンデンサCP1、CP2に保持されていたデータ信号の電圧が変動してしまうことを防止することができる。 Further, the first and second resistors RS1, RS2 provided first and second capacitors CP1, with CP2 to supply instantaneous disconnection corresponding logic circuit, a temporary reduction or stop and power supply, such as during restoration of the power supply in the unstable operating state of the power supply - stop corresponding logic circuit can be a voltage of the first and second capacitors CP1, the data signal held in the CP2 is prevented from being fluctuated.

さらに、本実施形態では、第1および第2コンデンサCP1、CP2を第1および第2抵抗RS1、RS2の電流出力側に接続している。 Further, in this embodiment, it is connected first and second capacitors CP1, CP2 to the current output side of the first and second resistors RS1, RS2. これにより、電源供給の一次停止時や復旧時に第1および第2ラッチ回路L1、L2内にて起こる電流の逆流(いわゆる電流の吸い込み)に対して、第1および第2コンデンサCP1、CP2に保持されていた電圧が消失されないようにすることができる。 Holding Thus, the relative reverse current that occurs at the time of pause of the power supply and recovery during the first and second latch circuits L1, the L2 (the so-called current sink), first and second capacitors CP1, CP2 is the voltage was can be prevented from being lost.

そして、第1および第2コンデンサCP1、CP2および第1および第2抵抗RS1、RS2でそれぞれ決まる時定数を、第1および第2ラッチ回路L1、L2に対する電源供給が一時的に低下または停止している時間よりも長くなるように設定する。 Then, the time constant determined respectively by the first and second capacitors CP1, CP2 and first and second resistors RS1, RS2, power supply to the first and second latch circuits L1, L2 are temporarily reduced or stopped It is set to be longer than the time you are. これにより、データ信号を時定数時間保持することができ、電源供給が一時的に低下または停止している期間、データ信号を保持し続けることができる。 This can be time constant time holding the data signal, a period in which the power supply is temporarily reduced or stopped, can continue to hold the data signal.

(第2実施形態) (Second Embodiment)
本実施形態では、第1実施形態と異なる部分についてのみ説明する。 In the present embodiment, description will be given only of a portion different from the first embodiment. 本実施形態では、第1および第2コンデンサCP1、CP2と、第1および第2抵抗RS1、RS2が各ラッチ回路L1、L2中に配置される場所が第1実施形態と異なる。 In the present embodiment, the first and second capacitors CP1, CP2, the place where the first and second resistors RS1, RS2 is disposed in the latch circuits L1, L2 different from the first embodiment.

図3は、本実施形態に係る電源瞬断対応論理回路の回路図である。 Figure 3 is a circuit diagram of a power supply - stop corresponding logic circuit of the present embodiment. なお、第1実施形態と同じ構成要素には同じ符号を記してある。 The same components as the first embodiment are denoted by the same reference numerals. 本実施形態では、第1実施形態に対して、第1ダイオードDI1が加えられた構成となっている。 In the present embodiment, the first embodiment has a configuration in which the first diode DI1 is added.

図3に示されるように、第1ラッチ回路L1においては、第3スイッチSW3と第1インバータIV1との間に第1抵抗RS1が配置されている。 As shown in FIG. 3, in the first latch circuit L1, first resistor RS1 is disposed between the third switch SW3 and the first inverter IV1. さらに、第1コンデンサCP1の一方の電極が第1抵抗RS1と第1インバータIV1との間に接続されている。 Further, one electrode of the first capacitor CP1 is connected between the first resistor RS1 and the first inverter IV1.

また、第2ラッチ回路L2においては、第3インバータIV3と第4インバータIV4との間に第2抵抗RS2が配置されている。 In the second latch circuit L2, the second resistor RS2 is disposed between the third inverter IV3 and the fourth inverter IV4. さらに、第2コンデンサCP2の一方の電極が第2抵抗RS2と第4インバータIV4との間に接続されている。 Further, one electrode of the second capacitor CP2 is connected between the second resistor RS2 and the fourth inverter IV4.

そして、第2ラッチ回路L2から出力されるデータ信号は、第1ダイオードDI1を通過して出力信号Qとして出力されるようになっている。 Then, the data signals output from the second latch circuit L2 is to be outputted as the output signal Q through the first diode DI1. この第1ダイオードDI1は、第第2抵抗RS2および第2コンデンサCP2によってアナログ信号とされたデータ信号を再びデジタル信号に変換する機能を有する。 The first diode DI1 has a function of converting to a second resistor RS2 and the second re digital signal data signal into an analog signal by the capacitor CP2.

このように、第1および第2ラッチ回路L1、L2において、第1および第2コンデンサCP1、CP2、第1および第2抵抗RS1、RS2の配置場所を変更することができる。 Thus, in the first and second latch circuits L1, L2, it is possible to change the first and second capacitors CP1, CP2, location of the first and second resistors RS1, RS2. 本実施形態のように各コンデンサCP1、CP2および各抵抗RS1、RS2の設置場所を変更しても、上記第1実施形態と同様の効果が得られる。 Changing the capacitors CP1, CP2 and location of each resistor RS1, RS2 as in this embodiment, the same effect as the first embodiment can be obtained.

(第3実施形態) (Third Embodiment)
本実施形態では、第1および第2実施形態と異なる部分についてのみ説明する。 In the present embodiment, only different portions will be described first and second embodiments. 本実施形態では、第1および第2抵抗RS1、RS2を無くしたことが第1および第2実施形態と異なる。 In the present embodiment, it was eliminated first and second resistors RS1, RS2 different from the first and second embodiments.

図4−1は、本実施形態に係る電源瞬断対応論理回路の回路図である。 Figure 4-1 is a circuit diagram of a power supply - stop corresponding logic circuit of the present embodiment. 図4−1に示されるように、本実施形態では、第1ラッチ回路L1は、第3スイッチSW3と、第2インバータIV2と、第1コンデンサCP1と、第5インバータIV5と、を備え構成される。 As shown in Figure 4-1, in the present embodiment, the first latch circuit L1 includes a third switch SW3, and the second inverter IV2, a first capacitor CP1, a fifth inverter IV5, it is configured with a that. また、第2ラッチ回路L2は、第4スイッチSW4と、第3インバータIV3と、第2コンデンサCP2と、第6インバータIV6と、を備え構成される。 The second latch circuit L2 includes a fourth switch SW4, the third inverter IV3, the second capacitor CP2, configured with a sixth inverter IV6, the.

これら第5および第6インバータIV5、IV6は、出力電流を制限する機能を有している。 These fifth and sixth inverters IV5, IV6 has a function of limiting the output current. つまり、これら第5および第6インバータIV5、IV6は、抵抗が含まれた構成であると言える。 That is, it can be said that these fifth and sixth inverters IV5, IV6 is the resistance were included configuration.

具体的な回路例を図4−2に示す。 A specific circuit example shown in Figure 4-2. 図4−2は、図4−1に示される電源瞬断対応論理回路の等価回路図である。 Figure 4-2 is an equivalent circuit diagram of a power supply - stop corresponding logic circuit shown in Figure 4-1. トランジスタTP1、TP2とトランジスタTN1、TN2はそれぞれゲートが共通に接続されており素子形状はゲート幅が10:1と異なっている。 Transistors TP1, TP2 and the transistor TN1, TN 2 the element are gates respectively commonly connected shaped gate width 10: is different 1. トランジスタTP1、TN1および抵抗R1により基準電流50uAが作られ、トランジスタTP1とトランジスタTP2(トランジスタTN1とトランジスタTN2も同様)とはカレントミラー動作をするため、素子サイズ比によりトランジスタTP2、TN2は5uAの電流しかソースもしくはシンク出来なくなる。 Reference current 50uA is created by the transistor TP1, TN1 and resistor R1, to a current mirror operation between the transistors TP1 and the transistor TP2 (also the transistors TN1 and the transistor TN 2), the transistors TP2, TN 2 is 5uA current by the element size ratio It can not be the source or sink only. トランジスタTP3、TN3は通常のインバータ用素子であり入力によりどちらかが導通する。 Transistors TP3, TN3 is either by a conventional inverter device input is conductive.

このように、第1および第2抵抗RS1、RS2、第1および第4インバータIV1、IV4それぞれの機能を備え、出力電流を制限する第5および第6インバータIV5、IV6を採用することもできる。 Thus, it is also possible to employ a fifth and sixth inverter IV5, IV6 first and second resistors RS1, RS2, the first and fourth inverters IV1, IV4 includes a respective function, to limit the output current.

このように、第1および第2実施形態で用いていた各抵抗RS1、RS2をインバータに内蔵した形態とすることもできる。 Thus, it is also possible to form a built-in each resistor RS1, RS2, which has been used in the first and second embodiments to the inverter. このような構成としても、第1および第2実施形態と同様に、データ信号を保持することができる。 With such a configuration, similarly to the first and second embodiment, it is possible to hold the data signal.

(他の実施形態) (Other embodiments)
上記第1実施形態では、第1および第2ラッチ回路L1、L2にてそれぞれ第1〜第4インバータIV1〜IV4を採用しているが、第2および第3インバータIV2、IV3をシュミットインバータとしても良い。 In the first embodiment, respectively in the first and second latch circuits L1, L2 is adopted the first to fourth inverters IV1 to IV4, also the second and third inverters IV2, IV3 as Schmitt inverter good. これにより、抵抗およびコンデンサによってなだらかに立ち上がる波形を方形波に整形することができる。 Thus, a waveform which rises gently by the resistor and the capacitor can be shaped to a square wave.

第1および第2実施形態では、各抵抗RS1、RS2および各コンデンサCP1、CP2の配置位置が異なるが、これらの配置位置を例えば第1実施形態の第1ラッチ回路L1の構成と第2実施形態の第2ラッチ回路L2との組み合わせ、または、第1実施形態の第2ラッチ回路L2と第2実施形態の第1ラッチ回路L1との組み合わせという構成にしても良い。 In the first and second embodiments, arrangement positions of the resistors RS1, RS2 and the capacitors CP1, CP2 are different configurations of the second embodiment of the first latch circuit L1 of these positions for example the first embodiment combination of the second latch circuit L2, or may be configured as a combination of a second latch circuit L2 of the first embodiment and the first latch circuit L1 of the second embodiment.

また、第1〜第3実施形態に対して、TTLロジック回路でのD−フリップフロップ回路に採用することもできる。 It is also possible with respect to the first to third embodiments employ the D- flip-flop circuit of a TTL logic circuit. このようなTTLロジック回路を図5に示す。 It shows such a TTL logic circuit in FIG. 図5に示されるように、TTLロジック回路は、複数の抵抗R10〜R26と、複数のトランジスタTR1〜TR13と、を備えて構成されている。 As shown in FIG. 5, TTL logic circuit includes a plurality of resistors R10~R26, is configured to include a plurality of transistors TR1~TR13, the. これら抵抗R10〜R26およびトランジスタTR1〜TR13群は、八の字型のループ回路を3つ形成しており、それぞれのループ回路にてデータ信号が保持されるようになっている。 These resistors R10~R26 and transistor TR1~TR13 groups, has three forms a loop circuit figure-eight-type, the data signal at each of the loop circuits is adapted to be held. そして、それぞれのループ回路に第3〜第5抵抗RS3〜RS5および第3〜第5コンデンサCP3〜CP5が配置されている。 The third to fifth resistor RS3~RS5 and third to fifth capacitor CP3~CP5 is disposed in each of the loop circuits.

具体的には、トランジスタTR1、TR2の電流出力側に第3抵抗RS3および第3コンデンサCP3が接続されている。 Specifically, the third resistor RS3 and third capacitor CP3 is connected to the current output side of the transistor TR1, TR2. 同様に、トランジスタTR5、TR6の電流出力側に第4抵抗RS4および第4コンデンサCP4が接続され、トランジスタTR10、TR11の電流出力側に第5抵抗RS5および第5コンデンサCP5が接続されている。 Similarly, the fourth resistor RS4 and the fourth capacitor CP4 is connected to the current output side of the transistor TR5, TR6, fifth resistor RS5 and the fifth capacitor CP5 are connected to the current output side of the transistor TR10, TR11. これにより、電源供給の一時的低下または停止時に各ループ回路にラッチされていたデータ信号は各抵抗RS3〜RS5および各コンデンサCP3〜CP5によって決まる時定数の時間保持される。 Thus, the data signal latched by the respective loop circuits during transient decrease or stop of the power supply time is held in the time constant determined by the resistors RS3~RS5 and each capacitor CP3~CP5. このように、TTLロジック回路に、各抵抗RS3〜RS5および各コンデンサCP3〜CP5を備えるようにしても良い。 Thus, the TTL logic circuits, may be provided with respective resistors RS3~RS5 and each capacitor CP3~CP5.

なお、反転信号を示す場合、本来ならば所望の記号の上にバー(−)を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の記号の前にバーを付すものとする。 In the case showing the inverted signal, a bar on a desired symbol would otherwise (-) but should subjecting, since there are limitations on the representation based on the PC application, herein, a desired symbol It shall be marked with the bar in front of.

本発明の一実施形態に係る電源瞬断対応論理回路の回路図である。 Is a circuit diagram of a power supply - stop corresponding logic circuit in accordance with an embodiment of the present invention. 図1に示される電源瞬断対応論理回路のタイムチャートである。 Is a time chart of the power supply - stop corresponding logic circuit shown in FIG. 本発明の第2実施形態に係る電源瞬断対応論理回路の回路図である。 Is a circuit diagram of a power supply - stop corresponding logic circuit according to a second embodiment of the present invention. 本発明の第3実施形態に係る電源瞬断対応論理回路の回路図である。 Is a circuit diagram of a power supply - stop corresponding logic circuit according to a third embodiment of the present invention. 図4−1に示す電源瞬断対応論理回路の等価回路図である。 Is an equivalent circuit diagram of a power supply - stop corresponding logic circuit shown in Figure 4-1. 他の実施形態に係るTTLロジック回路の回路図である。 It is a circuit diagram of a TTL logic circuit according to another embodiment. 従来のDFF回路の回路図である。 It is a circuit diagram of a conventional DFF circuit. 図6に示されるDFF回路のタイムチャートである。 It is a time chart of the DFF circuit shown in FIG.

符号の説明 DESCRIPTION OF SYMBOLS

L1…第1ラッチ回路、L2…第2ラッチ回路、 L1 ... first latch circuit, L2 ... second latch circuit,
SW1〜SW4…第1〜第4スイッチ、IV1〜IV6…第1〜第6インバータ、 SW1 to SW4 ... first to fourth switches, IV1~IV6 ... first to sixth inverters,
CP1〜CP5…第1〜第5コンデンサ、RS1〜RS5…第1〜第5抵抗、 CP1~CP5 ... first to fifth capacitor, RS1~RS5 ... first to fifth resistor,
DI1…第1ダイオード、R1、R10〜R26…抵抗、 DI1 ... the first diode, R1, R10~R26 ... resistance,
TP1〜TP3、TN1〜TN3、TR1〜TR13…トランジスタ。 TP1~TP3, TN1~TN3, TR1~TR13 ... transistor.

Claims (4)

  1. 入力されるデータ信号を一時的に保持すると共に、クロックパルスが入力される任意のタイミングで前記データ信号を出力するフリップフロップ回路として構成される電源瞬断対応論理回路であって、 Together temporarily holds data signal input, a power supply - stop corresponding logic circuit configured as a flip-flop circuit for outputting the data signal at an arbitrary timing when the clock pulse is inputted,
    前記データ信号に対応した電圧を保持するコンデンサ(CP1〜CP5)と、前記コンデンサに保持されている前記電圧の変動を抑制する抵抗(RS1〜RS5、IV5、IV6)と、を備え、 A capacitor (CP1~CP5) for holding a voltage corresponding to the data signal, the resistor for suppressing the fluctuation of the voltage held in the capacitor (RS1~RS5, IV5, IV6) provided with, a,
    前記フリップフロップ回路に対する電源供給が一時的に低下または停止した時、前記抵抗および前記コンデンサにて形成されるRC回路の時定数によって決まる時間、前記コンデンサに保持される電圧が前記フリップフロップ回路に保持されるデータ信号とされることを特徴とする電源瞬断対応論理回路。 When the power supply to the flip-flop circuit is temporarily reduced or stopped, holding the time determined by the time constant of the resistance and RC circuit formed by the capacitor, the voltage held in the capacitor the flip-flop circuit power - stop corresponding logic circuit, characterized in that it is a data signal.
  2. 第1スイッチ(SW1)を介して外部回路からデータ信号が入力されると共に、前記データ信号をラッチする第1ラッチ回路(L1)と、 Along with the data signal is input from an external circuit via a first switch (SW1), a first latch circuit for latching the data signal and (L1),
    第2スイッチ(SW2)を介して前記第1ラッチ回路にてラッチされている前記データ信号を入力し、そのデータ信号をラッチすると共に外部回路に出力する第2ラッチ回路(L2)と、を備え、 The second through the switch (SW2) receiving said data signal latched in said first latch circuit includes a second latch circuit for outputting to an external circuit (L2) together with latches the data signal ,
    前記第1、第2ラッチ回路は、前記データ信号に対応した電圧を保持する第1、第2コンデンサ(CP1、CP2)と、前記第1、第2コンデンサにて保持される前記電圧の変動を抑制する第1、第2抵抗(RS1、RS2)と、をそれぞれ有し、 Said first, second latch circuit, first to hold the voltage corresponding to the data signal, a second capacitor (CP1, CP2), a variation of the first, the voltage held in the second capacitor a first inhibit, a second resistor (RS1, RS2), respectively,
    前記第1、第2ラッチ回路に対する電源供給が一時的に低下または停止した時、前記第1、第2コンデンサおよび前記第1、第2抵抗にてそれぞれ形成されるRC回路の時定数によって決まる時間、前記第1、第2コンデンサにそれぞれ保持される電圧が前記第1、第2ラッチ回路にそれぞれ保持されるデータ信号とされることを特徴とする請求項1に記載の電源瞬断対応論理回路。 The first, when the power supply to the second latch circuit is temporarily reduced or stopped, the first or second capacitor and the first time determined by the time constant of the RC circuit formed respectively in the second resistor the first, the voltage held respectively in the second capacitor of the first power supply - stop corresponding logic circuit of claim 1, wherein each being a data signal held in the second latch circuit .
  3. 前記第1、第2コンデンサは、その電極の一方が前記第1、第2抵抗の電流出力側に接続されていることを特徴とする請求項2に記載の電源瞬断対応論理回路。 It said first, second capacitor, the power supply - stop corresponding logic circuit according to claim 2, characterized in that one of its electrodes is connected to the first current output of the second resistor.
  4. 前記第1、第2ラッチ回路において、前記第1、第2コンデンサおよび前記第1、第2抵抗によってそれぞれ決まる前記時定数は、前記第1、第2ラッチ回路に対する電源供給が一時的に低下または停止している時間よりも長くなるように、前記第1、第2コンデンサおよび前記第1、第2抵抗の値がそれぞれ設定されるようになっていることを特徴とする請求項2または3に記載の電源瞬断対応論理回路。 In the first, second latch circuits, said first, second capacitor and the first, the time constant determined respectively by the second resistor, the first, power supply to the second latch circuit or decrease temporarily to be longer than the time is stopped, the first or second capacitor and the first, in claim 2 or 3 values ​​of the second resistor is equal to or adapted to be set respectively power - stop corresponding logic circuit according.
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