JP2006025168A - Nondefective/defective inspection method for delayed synchronous loop circuit, and nondefective/defective inspection circuit of delayed synchronous loop circuit - Google Patents
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Description
本発明は、遅延同期ループ回路の良否検査方法及び遅延同期ループ回路の良否検査回路に関するものである。 The present invention relates to a quality check method for a delay locked loop circuit and a quality check circuit for a delay locked loop circuit.
CCD(Charge Coupled Device)などの撮像素子を備えた画像処理装置は、マイクロプロセッサやメモリなどの複数の集積回路を内蔵している。これら複数の集積回路は、それぞれ所定の内部クロック信号に基づいて動作している。 An image processing apparatus including an image sensor such as a CCD (Charge Coupled Device) incorporates a plurality of integrated circuits such as a microprocessor and a memory. Each of the plurality of integrated circuits operates based on a predetermined internal clock signal.
この内部クロック信号は、個々の集積回路やシステムによってそれぞれ位相が異なる。そのため、信号生成回路を用いて、基準信号をもとに複数の異なる位相を有する内部クロック信号を生成していた。 The internal clock signal has a different phase depending on each integrated circuit or system. Therefore, an internal clock signal having a plurality of different phases is generated based on the reference signal using a signal generation circuit.
また、このとき生成する複数の内部クロック信号は、個々の集積回路どうしを互いに同期させて動作させるために、それぞれの内部クロック信号と基準信号とを位相同期させておく必要があった。 In addition, the plurality of internal clock signals generated at this time must be phase-synchronized with the internal clock signals in order to operate the individual integrated circuits in synchronization with each other.
そこで、従来より、基準信号を所定時間ずつ遅延させた複数のタップ信号を生成し、この複数のタップ信号を用いて基準信号と位相同期した複数の内部クロック信号を生成することができる信号生成回路として遅延同期ループ回路(以下、「DLL(Delay Locked Loop)回路」という。)が知られていた。 Therefore, conventionally, a signal generation circuit capable of generating a plurality of tap signals obtained by delaying the reference signal by a predetermined time and generating a plurality of internal clock signals phase-synchronized with the reference signal using the plurality of tap signals. A delay locked loop circuit (hereinafter referred to as a “DLL (Delay Locked Loop) circuit”) has been known.
このDLL回路100は、図5に示すように、入力信号である基準信号S100を所定時間ずつ遅延することによって複数のタップ信号Tp1〜TpNを生成する可変遅延回路101と、基準信号S100の位相と可変遅延回路101の出力信号S101の位相とを比較してUP信号S102又はDOWN信号S103を出力する位相比較回路102と、この位相比較回路102から入力されるUP信号S102又はDOWN信号S103に基づいて電荷を充放電するチャージポンプ回路103と、このチャージポンプ回路103の充放電による電流I100を時間積分することにより可変遅延回路101による遅延量を制御するための制御電圧V100を生成するフィルタ回路104とから構成していた(たとえば、特許文献1参照。)。
As shown in FIG. 5, the
このように構成したDLL回路100では、フィルタ回路104から可変遅延回路101に入力される制御電圧V100に基づいて、可変遅延回路101を構成している複数個の遅延素子d1〜dNのうちで、基準信号S100を遅延するために使用する遅延素子d1〜dNを介し、基準信号S100から所定時間ずつ正確に遅延させた複数のタップ信号Tp1〜TpNを生成し、このタップ信号Tp1〜TpNを用いて基準信号S100と位相同期した所望の内部クロック信号S104を生成していた。
In the
なお、図5中の符号105は、タップ信号Tp1〜TpNを用いて内部クロック信号S104を生成するタップセレクタである。
Note that
このDLL回路100は、可変遅延回路101の出力信号S101が基準信号S100に同期するまでの間、制御電圧V100の値が不規則な値をとり、可変遅延回路101の出力信号S101が基準信号S100に同期すると制御電圧V100の値が一定の値に収束することが知られている。
This
そのため、このDLL回路100は、出荷前の良否検査を行う際に、実際に動作させ、動作中における制御電圧V100の値を検査装置106によって参照し、このアナログデータである制御電圧V100の値が一定の値に収束したDLL回路100を良品と判断するようにしていた。
ところが、上記従来のDLL回路100の検査方法では、アナログデータである制御電圧V100を検査装置106により参照することによってDLL回路100の良否判定を行っていたため、アナログデータを参照することができるアナログテストシステムを備えた検査装置106を用いて良否判定検査を行わなければならなかった。
However, in the above
このアナログテストシステムを備えた検査装置106は、ディジタルデータに基づいて良否判定を行う検査装置に比べて非常に高価であったため、良否判定検査装置への設備投資額が増大するおそれがあった。 Since the inspection apparatus 106 provided with this analog test system is very expensive compared with the inspection apparatus that performs the pass / fail determination based on the digital data, there is a possibility that the amount of capital investment in the pass / fail determination inspection apparatus increases.
そこで、請求項1に係る本発明では、基準信号を所定時間ずつ遅延させたN個のタップ信号を出力する遅延同期ループ回路の良否検査方法において、各タップ信号をクロック信号とするN個のフリップフロップといずれかのタップ信号をクロック信号とするフリップフロップとを直列接続することによってシフトレジスタを形成し、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN+1個目のフリップフロップの出力信号とに基づいて遅延同期ループ回路の良否を判定することとした。
Therefore, in the present invention according to
また、請求項2に係る本発明では、基準信号を所定時間ずつ遅延させたN個のタップ信号を出力する遅延同期ループ回路の良否検査回路において、各タップ信号をクロック信号とするN個のフリップフロップといずれかのタップ信号をクロック信号とするフリップフロップとを直列接続することによってシフトレジスタを形成し、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN+1個目のフリップフロップの出力信号とに基づいて前記遅延同期ループ回路の良否を判定することとした。
Further, in the present invention according to
本発明では、以下に記載するような効果を奏する。 In this invention, there exists an effect as described below.
請求項1に係る本発明では、基準信号を所定時間ずつ遅延させたN個のタップ信号を出力する遅延同期ループ回路の良否検査方法において、各タップ信号をクロック信号とするN個のフリップフロップといずれかのタップ信号をクロック信号とするフリップフロップとを直列接続することによってシフトレジスタを形成し、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN+1個目のフリップフロップの出力信号とに基づいて遅延同期ループ回路の良否を判定することとしたため、ディジタルデータであるフリップフロップの出力信号を用いて基準信号と内部クロック信号とが同期しているか否かの判断を行うことができるので、比較的安価な検査装置を用いて遅延同期ループ回路の良否検査を行うことができる。
In the present invention according to
また、請求項2に係る本発明では、基準信号を所定時間ずつ遅延させたN個のタップ信号を出力する遅延同期ループ回路の良否検査回路において、各タップ信号をクロック信号とするN個のフリップフロップといずれかのタップ信号をクロック信号とするフリップフロップとを直列接続することによってシフトレジスタを形成し、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN+1個目のフリップフロップの出力信号とに基づいて前記遅延同期ループ回路の良否を判定することとしたため、ディジタルデータであるフリップフロップの出力信号を用いて基準信号と内部クロック信号とが同期しているか否かの判断を行うことができるので、比較的安価な検査装置を用いて遅延同期ループ回路の良否検査を行うことができるようになり、検査装置への設備投資額を低減可能な遅延同期ループ回路を提供することができる。
Further, in the present invention according to
本発明に係る良否検査回路は、基準信号を所定時間ずつ遅延させたN個のタップ信号を出力する遅延同期ループ回路に設けるものである。 The pass / fail inspection circuit according to the present invention is provided in a delay locked loop circuit that outputs N tap signals obtained by delaying a reference signal by a predetermined time.
特に、この良否検査回路は、CCD(Charge Coupled Device)をはじめとする撮像素子を駆動するための駆動信号を生成するTG(タイミングジェネレータ)ICチップに内蔵するものであり、具体的には、TGICチップ内部の遅延同期ループ回路に設けるものである。 In particular, this pass / fail inspection circuit is built in a TG (timing generator) IC chip that generates a drive signal for driving an image sensor including a CCD (Charge Coupled Device). It is provided in a delay locked loop circuit inside the chip.
この検査回路は、遅延同期ループ回路が出力するN個の各タップ信号をクロック信号として動作するN個のフリップフロップと、いずれかのタップ信号をクロック信号として動作するフリップフロップとを全て直列接続することによって形成したシフトレジスタを有している。 This inspection circuit serially connects N flip-flops that operate using N tap signals output from the delay locked loop circuit as clock signals, and flip-flops that operate using any tap signal as a clock signal. The shift register is formed.
そして、遅延同期ループ回路の良否を検査する際は、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN+1個目のフリップフロップの出力信号とに基づいて遅延同期ループ回路の良否を判定するようにしている。 When checking the quality of the delay locked loop circuit, this shift register is operated for one cycle of the reference signal, and based on the output signal of the Nth flip-flop and the output signal of the (N + 1) th flip-flop. Thus, the quality of the delay locked loop circuit is determined.
つまり、フリップフロップの出力信号というディジタルデータを用いて各タップ信号がそれぞれ基準信号から所定時間ずつ遅延されたタップ信号となっているか否かを判断することによって基準信号とこの遅延同期ループ回路が生成する内部クロック信号とが位相同期しているか否かを間接的に判断することで、この遅延同期ループ回路の良否を判定するようにしている。 That is, the reference signal and the delay locked loop circuit are generated by determining whether each tap signal is a tap signal delayed by a predetermined time from the reference signal using digital data called the output signal of the flip-flop. Whether or not the delay locked loop circuit is good is determined by indirectly determining whether or not the internal clock signal is in phase synchronization.
以下に、本発明に係る遅延同期ループ回路(以下、「DLL(Delay Locked Loop)回路1」という。)の良否検査回路2、及びこの検査回路2を用いて行うDLL回路1の検査方法について図面を参照して説明する。
Hereinafter, a pass /
本発明に係る良否検査回路2を備えたDLL回路1は、図1に示すように、入力信号である基準信号S1を所定時間ずつ遅延することによってN個のタップ信号TP1〜TPNを出力する可変遅延回路3と、基準信号S1の位相と可変遅延回路3の出力信号S2の位相とを比較してUP信号S3又はDOWN信号S4を出力する位相比較回路4と、この位相比較回路4から入力されるUP信号S3又はDOWN信号S4に基づいて電荷を充放電するチャージポンプ回路5と、このチャージポンプ回路5の充放電による電流I1を時間積分することにより可変遅延回路3における遅延量を制御するための制御電圧V1を生成するフィルタ回路6と、良否検査回路2とを備えている。
As shown in FIG. 1, the
また、可変遅延回路3は、N個のタップ信号TP1〜TPNを生成するために、N個の遅延素子A1〜ANを全て直列に接続することにより形成している。 The variable delay circuit 3 is formed by connecting all N delay elements A1 to AN in series in order to generate N tap signals TP1 to TPN.
特に、良否検査回路2は、N個の各タップ信号TP1〜TPNをクロック信号として動作するN個のフリップフロップF1〜FNと、基準信号からの遅延時間が最も短いタップ信号TP1をクロック信号として動作するフリップフロップF(N+1)とを直列に接続して形成したシフトレジスタ7により構成している。
In particular, the pass /
この良否検査回路2を構成するシフトレジスタ7は、後述するDLL回路1の良否検査を行う際に、イネーブル信号生成回路8(図2参照。)によって生成したイネーブル信号S5が入力されている期間だけ動作するようにしている。
The
このイネーブル信号生成回路8は、図2に示すように、基準信号S1をクロック信号として動作するカウンタ9と、このカウンタ9が出力するKビットの出力データS6をデコードしてイネーブル信号S5を出力するデコーダ10とによって構成している。
As shown in FIG. 2, the enable signal generation circuit 8 decodes the counter 9 that operates using the reference signal S1 as a clock signal and the K-bit output data S6 output from the counter 9 and outputs an enable signal S5. The
このように構成した良否検査回路2を有するDLL回路1は、フィルタ回路6から可変遅延回路3に入力される制御電圧V1に基づいて、可変遅延回路3を構成している遅延素子A1〜ANの内で、基準信号S1を遅延するために使用する遅延素子A1〜ANの個数を調整する信号処理を複数回繰り返すことによって、基準信号S1から所定時間ずつ正確に遅延させた複数のタップ信号TP1〜TPNを生成し、このタップ信号TP1〜TPNを用いて基準信号S1と正確に同期させた所望の内部クロック信号を生成するようにしている。
The
なお、タップ信号TP1〜TPNを用いて内部クロック信号を生成する際は、従来のDLL回路と同様に、タップセレクタ(図示略)により複数のタップ信号TP1〜TPNの中から選択した所望のタップ信号TP1〜TPNを用いて内部クロック信号を生成するようにしている。 When the internal clock signal is generated using the tap signals TP1 to TPN, a desired tap signal selected from a plurality of tap signals TP1 to TPN by a tap selector (not shown) as in the conventional DLL circuit. An internal clock signal is generated using TP1 to TPN.
このDLL回路1は、以下に説明する検査方法によって各タップ信号TP1〜TPNが全て基準信号S1から所定時間ずつ正確に遅延されているか否かを判断することで、間接的に基準信号S1と内部クロック信号とが同期しているか否かを判断することによって良否判定を行うことができる。
The
また、ここでは、基準信号S1の1周期をT(s)として説明を行う。 In addition, here, one period of the reference signal S1 is described as T (s).
さらに、予め遅延素子A1〜ANの遅延量が全て等しくなるように設定しておくとともに、各タップ信号TP1〜TPN間の位相差τが全て等しくなるように設定しておく。 Further, the delay elements A1 to AN are set in advance so that the delay amounts are all equal, and the phase differences τ between the tap signals TP1 to TPN are all set to be equal.
まず、シフトレジスタ7を構成する全てのフリップフロップF1〜F(N+1)の出力状態がLow状態となるように設定する。
First, the output states of all the flip-flops F1 to F (N + 1) constituting the
ここで、DLL回路1に基準信号S1を入力してDLL回路1を動作させるとともに、上記したイネーブル信号S5を基準信号S1の1周期分であるT(s)の期間だけ全てのフリップフロップF1〜F(N+1)に入力する。
Here, the reference signal S1 is input to the
このようにDLL回路1に基準信号S1を入力するとともにシフトレジスタ7にイネーブル信号S5が入力されると、基準信号S1を1段目の遅延素子A1により所定時間遅延させた1段目のタップ信号TP1が1段目のフリップフロップF1に入力される。
Thus, when the reference signal S1 is input to the
この1段目のタップ信号TP1が入力されると、1段目のフリップフロップF1は、図3に示すように、1段目のタップ信号TP1の立ち上がりタイミングに応じて立ち上がる第1中間信号Q1を2段目のフロップF2に入力する。 When the first-stage tap signal TP1 is input, the first-stage flip-flop F1 receives the first intermediate signal Q1 that rises in accordance with the rising timing of the first-stage tap signal TP1, as shown in FIG. Input to the second flop F2.
なお、1段目のタップ信号TP1の立ち上がりタイミングと第1中間信号Q1の立ち上がりタイミングとの間に多少のずれが生じているが、これは、フリップフロップの信号入力とその出力間に要する応答時間である。 Note that there is a slight difference between the rising timing of the first stage tap signal TP1 and the rising timing of the first intermediate signal Q1, but this is the response time required between the flip-flop signal input and its output. It is.
2段目のフリップフロップF2は、1段目のフリップフロップF1から入力される第1中間信号Q1を受けて、1段目のタップ信号TP1から所定時間遅延された2段目のタップ信号TP2の立ち上がりタイミングに応じて立ち上がる第2中間信号Q2を3段目のフリップフロップF3に入力する。 The second-stage flip-flop F2 receives the first intermediate signal Q1 input from the first-stage flip-flop F1, and receives the second-stage tap signal TP2 delayed for a predetermined time from the first-stage tap signal TP1. The second intermediate signal Q2 that rises according to the rise timing is input to the third-stage flip-flop F3.
3段目以降のフリップフロップF3〜FNは、1段目のフリップフロップF1及び2段目のフリップフロップF2と同様に、それぞれ前段のフリップフロップF2〜F(N−1)から入力される第2〜第(N−1)までの中間信号Q2〜Q(N−1)を受けて、3段目〜N段目のタップ信号TP3〜TPNの立ち上がりタイミングに応じて立ち上がる第3〜第N中間信号Q3〜QNを後段のフリップフロップF4〜F(N+1)に入力する。 Similarly to the first-stage flip-flop F1 and the second-stage flip-flop F2, the third-stage and subsequent flip-flops F3 to FN are respectively input from the previous-stage flip-flops F2 to F (N−1). The third to Nth intermediate signals that rise in response to the rising timing of the third to Nth tap signals TP3 to TPN in response to the intermediate signals Q2 to Q (N-1) to the (N-1) th Q3 to QN are input to the subsequent flip-flops F4 to F (N + 1).
また、N+1段目のフリップフロップF(N+1)は、N段目のフリップフロップFNから入力される第N中間信号QNを受けて、1段目のタップ信号TP1の立ち上がりタイミングに応じて立ち上がる第(N+1)中間信号Q(N+1)を出力する。 The (N + 1) -th stage flip-flop F (N + 1) receives the N-th intermediate signal QN input from the N-stage flip-flop FN, and rises in response to the rising timing of the first-stage tap signal TP1 ( N + 1) Output intermediate signal Q (N + 1).
そして、第N中間信号QNと第(N+1)中間信号Q(N+1)とを検査装置11に入力する。 Then, the Nth intermediate signal QN and the (N + 1) th intermediate signal Q (N + 1) are input to the inspection apparatus 11.
この検査装置11は、第N中間信号QN及び第(N+1)中間信号Q(N+1)がHigh(以下、「Hi」という。)状態であるか又はLow状態であるかを検出する。 The inspection device 11 detects whether the Nth intermediate signal QN and the (N + 1) th intermediate signal Q (N + 1) are in a high state (hereinafter referred to as “Hi”) or a low state.
具体的には、イネーブル信号S5の入力が終了した時点、つまり、検査を開始してから基準信号S1の1周期分の時間T(s)が経過した時点で、第N中間信号QN及び第(N+1)中間信号Q(N+1)がHi状態であるか又はLow状態であるかを検出する。 Specifically, when the input of the enable signal S5 ends, that is, when the time T (s) for one cycle of the reference signal S1 has elapsed since the start of the inspection, the Nth intermediate signal QN and the ( N + 1) It is detected whether the intermediate signal Q (N + 1) is in the Hi state or the Low state.
このとき、図3に示すように、第N中間信号QNと第(N+1)中間信号Q(N+1)とが共にHi状態であった場合は、各タップ信号TP1〜TPN間の位相差τがT/(N−1)(s)以下の値をとっていると判断することができる。 At this time, as shown in FIG. 3, when both the Nth intermediate signal QN and the (N + 1) th intermediate signal Q (N + 1) are in the Hi state, the phase difference τ between the tap signals TP1 to TPN is T It can be determined that the value is equal to or less than / (N−1) (s).
また、第N中間信号QNと第(N+1)中間信号Q(N+1)とが共にLow状態であった場合には、各タップ信号TP1〜TPN間の位相差τがT/(N+1)(s)以上の値をとっていると判断することができる。 When both the Nth intermediate signal QN and the (N + 1) th intermediate signal Q (N + 1) are in the low state, the phase difference τ between the tap signals TP1 to TPN is T / (N + 1) (s) It can be determined that the above values are taken.
このように、各タップ信号TP1〜TPN間の位相差τが所定の範囲外の値をとる場合には、基準信号S1と内部クロック信号とが同期していないと判断し、このDLL回路1を不良品と判定する。
Thus, when the phase difference τ between the tap signals TP1 to TPN takes a value outside the predetermined range, it is determined that the reference signal S1 and the internal clock signal are not synchronized, and the
従って、第N中間信号QNがHi状態であり、第(N+1)中間信号Q(N+1)がLow状態であった場合は、各タップ信号TP1〜TPN間の位相差τがT/(N+1)(s)よりも大きくT/(N−1)(s)よりも小さい値をとっていると判断することができる。 Therefore, when the Nth intermediate signal QN is in the Hi state and the (N + 1) th intermediate signal Q (N + 1) is in the Low state, the phase difference τ between the tap signals TP1 to TPN is T / (N + 1) ( It can be determined that the value is larger than s) and smaller than T / (N−1) (s).
このように各タップ信号TP1〜TPN間の位相差τが所定の範囲内の値をとる場合に、基準信号S1と内部クロック信号とが同期していると判断し、このDLL回路1を良品と判定する。
In this way, when the phase difference τ between the tap signals TP1 to TPN takes a value within a predetermined range, it is determined that the reference signal S1 and the internal clock signal are synchronized, and this
このように、本発明では、ディジタルデータであるフリップフロップの出力信号を用いて基準信号S1と内部クロック信号とが同期しているか否かの判断を行うことができるので、ディジタルデータを用いて良否判定可能な比較的安価な検査装置を用いてDLL回路1の良否検査を行うことができる。
Thus, in the present invention, it is possible to determine whether or not the reference signal S1 and the internal clock signal are synchronized using the output signal of the flip-flop which is digital data. The pass / fail inspection of the
1 DLL回路
2 良否検査回路
3 可変遅延回路
4 位相比較回路
5 チャージポンプ回路
6 フィルタ回路
7 シフトレジスタ
8 イネーブル信号生成回路
9 カウンタ
10 デコーダ
A1〜AN 遅延素子
F1〜F(N+1) フリップフロップ
S1 基準信号
TP1〜TPN タップ信号
S5 イネーブル信号
Q1〜Q(N+1) 中間信号
DESCRIPTION OF
A1 ~ AN Delay element
F1-F (N + 1) flip-flop
S1 reference signal
TP1 to TPN tap signal
S5 enable signal
Q1 to Q (N + 1) Intermediate signal
Claims (2)
各タップ信号をクロック信号とするN個のフリップフロップといずれかのタップ信号をクロック信号とするフリップフロップとを直列接続することによってシフトレジスタを形成し、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN+1個目のフリップフロップの出力信号とに基づいて前記遅延同期ループ回路の良否を判定することを特徴とする良否検査方法。 In the pass / fail inspection method of the delay locked loop circuit that outputs N tap signals obtained by delaying the reference signal by a predetermined time,
A shift register is formed by serially connecting N flip-flops using each tap signal as a clock signal and flip-flops using any tap signal as a clock signal, and this shift register operates for one cycle of the reference signal. A pass / fail test method for determining pass / fail of the delay locked loop circuit based on an output signal of an Nth flip-flop and an output signal of an (N + 1) th flip-flop.
各タップ信号をクロック信号とするN個のフリップフロップといずれかのタップ信号をクロック信号とするフリップフロップとを直列接続することによってシフトレジスタを形成し、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN+1個目のフリップフロップの出力信号とに基づいて前記遅延同期ループ回路の良否を判定することを特徴とする良否検査回路。 In the pass / fail inspection circuit of the delay locked loop circuit that outputs N tap signals obtained by delaying the reference signal by a predetermined time,
A shift register is formed by serially connecting N flip-flops using each tap signal as a clock signal and flip-flops using any tap signal as a clock signal, and this shift register operates for one cycle of the reference signal. And a pass / fail test circuit for determining pass / fail of the delay locked loop circuit based on an output signal of the Nth flip-flop and an output signal of the (N + 1) th flip-flop.
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