JP2005502254A - 自動ゼロ化とチョッピングを備えたピンポン増幅器 - Google Patents
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Abstract
ピンポン増幅器は、低いオフセット電圧および低周波数雑音、ならびに、チョッピング周波数における低いエネルギを同時に達成するために、自動ゼロ化およびチョッピングを採用する。ピンポン増幅器はその利得増幅器Ａ１、Ａ２の各々のために個々のゼロ化増幅器（Ａ３、Ａ４）を含み、これは各利得増幅器を自動ゼロ化する。加えて、能動利得増幅器の入力および出力がチョッピングされることを可能にするスイッチが含まれる。したがって、１つの利得増幅器が自動ゼロ化されている間に、他の利得増幅器は入力信号を増幅し、その入力および出力はチョッピングされる。説明される実施形態の１つは、各利得増幅器のコモンモード出力電圧がコモンモード参照電圧と等しく保持されることを確実にすることによって、さもなくば増幅器の出力に出現する可能性のあるスイッチング過渡電流を低減する回路を含む。
Description
【技術分野】
【０００１】
本発明はピンポン増幅器の分野に関し、詳細には低周波数雑音およびこのような増幅器に対するオフセット電圧エラーを低減するための技術に関する。
【背景技術】
【０００２】
ピンポン増幅器は、それらの低い入力オフセット電圧のためによく知られており、広範に使用されている。基本的なピンポン増幅器１０の概略図を図１に示す。各々が差分の入力および出力を有する２つの利得増幅器Ａ１およびＡ２は、信号ＩＮＰおよびＩＮＮからなる差分入力信号を受信する。また、ピンポン増幅器は出力増幅器Ａ０も典型的に含み、出力増幅器Ａ０は一対のスイッチＳ１およびＳ２を介してＡ１の出力に、または、一対のスイッチＳ３およびＳ４を介してＡ２の出力に接続可能である。
【０００３】
一対の完全に差分のゼロ化増幅器Ａ３およびＡ４はそれぞれＡ１およびＡ２を自動ゼロ化するために使用され、Ａ３およびＡ４の入力は、各対のスイッチＳ５／Ｓ６およびＳ７／Ｓ８を介してＡ１およびＡ２の出力に接続される。一対のメモリコンデンサＣ１およびＣ２はＡ３の入力に接続され、コンデンサＣ３およびＣ４はＡ４の入力に接続される。スイッチＳ９はＡ１の入力の間に接続され、スイッチＳ１０はＡ２の入力の間に接続される。スイッチＳ１１は差分入力信号とＡ１の入力との間に接続され、スイッチＳ１２は差分入力信号とＡ２の入力の１つとの間に接続される。
【０００４】
スイッチは、図１ａに示すタイミング図に従ってこれらを操作する（図示しない）制御回路を使用して制御される。ピンポン増幅器は２段階のタイミングサイクルを有する。第１段階（φ１）の間、ゼロ化増幅器Ａ３の出力電流によって増幅器Ａ１が自動ゼロ化され、かつ、エラー信号がメモリコンデンサＣ１およびＣ２に保存されるようにスイッチＳ５、Ｓ６、および、Ｓ９は閉じられる。スイッチＳ３、Ｓ４、および、Ｓ１２も閉じられ、差分入力信号がＡ２に増幅され、その後にＡ０に増幅されることを可能にする。第２段階（φ２）の間、役割は逆転される。すなわち、Ａ２がＡ４によって自動ゼロ化され（エラー信号がメモリコンデンサＣ３およびＣ４に保存され）るようにスイッチＳ７、Ｓ８、および、Ｓ１０は閉じられ、入力信号がＡ１によって増幅され、その後にＡ０によって増幅されるようにスイッチＳ１、Ｓ２、および、Ｓ１１が閉じられる。
【０００５】
自動ゼロ化はオフセット電圧および１／ｆ雑音の低減に効果的である。しかし、この技術は、直流と自動ゼロ化周波数との間の周波数範囲の広帯域雑音のエイリアシングに影響を受ける。このため、従来の自動ゼロ化増幅器の低周波数雑音のスペクトル密度は、従来のＣＭＯＳオペ増幅器の熱雑音より数倍高い。
【０００６】
いくつかの増幅器は、増幅器の入力および出力を「チョッピング」することに、
すなわち、増幅されて本来の周波数に変調し戻されるチョッピング周波数の付近にまで低周波数入力信号を変調することによるオフセット電圧および１／ｆ雑音の低減を模索している。この技術は広帯域雑音エイリアシングからは影響を受けない。しかし、チョッピングはオフセット電圧もチョッピング周波数にまで変調し、チョッピング周波数での大きなエネルギをもたらす。このエネルギは使用可能な帯域幅を制限し、しばしばフィルタリングを必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述の問題を克服するピンポン増幅器および方法が提案される。本発明は、低いオフセット電圧および低い低周波数雑音、ならびに、チョッピング周波数での低いエネルギを同時に達成するための自動ゼロ化およびチョッピングを採用する。
【０００８】
この新規なピンポン増幅器は、その利得増幅器の各々のための個々の自動ゼロ化増幅器を含み、それが各利得増幅器を自動ゼロ化する。加えて、利得増幅器の差分の入力および出力がチョッピングされることを可能にするスイッチが含まれる。そのため、１つの利得増幅器が自動ゼロ化される間に、他の利得増幅器は入力信号を増幅する一方、その入力および出力はチョッピングされる。
【課題を解決するための手段】
【０００９】
説明される実施形態の１つは、さもなくば増幅器の出力に見られることがあるスイッチング過渡状態を軽減する回路を含む。ここで、利得増幅器Ａ１およびＡ２の各々は、コモンモード参照電圧ＶＣＭＲを受信するために接続されるコモンモード参照電圧入力ＣＭＲ、および、コモンモードフィードバック回路を含み、ＶＣＭＲは、増幅器が高利得を有することができるように、典型的に増幅器のパワーレール間の値に設定される。コモンモードフィードバック回路は、差分出力電圧がゼロである時にその出力の各々が通常はＶＣＭＲに設定されるように、２で割ったその差分出力の和によって与えられる増幅器のコモンモード出力電圧を設定する。ピンポン増幅器はエラー増幅器を含み、これは、コモンモード参照電圧ＶＣＭＲに接続される１つの入力、２つの利得増幅器Ａ１およびＡ２の１つのコモンモード出力にスイッチング可能に接続されるそれのもう１つの入力、および、Ａ１およびＡ２のＣＭＲ入力にスイッチング可能に接続される出力を有する。個々のメモリコンデンサは２つのＣＭＲ入力に接続される。動作において、エラー増幅器の入力はＡ１のコモンモード出力に周期的に接続され、その出力はＡ１のＣＭＲ入力に接続される。この構成は、Ａ１のコモンモード出力電圧（本明細書においては「ＶＣＭＲ１」と称する）にＶＣＭＲと等しくなることを強制する閉鎖ループを形成する。すなわち、エラー増幅器の出力電圧はＡ１のＣＭＲ入力に接続されるメモリコンデンサに保存される。同様に、エラー増幅器の入力および出力は、Ａ２のコモンモード出力電圧（本明細書においては「ＶＣＭＲ２」と称する）にＶＣＭＲと等しくなることを強制するために、それぞれＡ２のコモンモード出力およびＣＭＲ入力に周期的に接続され、エラー増幅器の出力電圧はＡ２のＣＭＲ入力に接続されるメモリコンデンサに保存される。メモリコンデンサに保存される電圧は、ＶＣＭＲ１およびＶＣＭＲ２がＶＣＭＲに等しく保持されるようにコモンモード出力電圧を継続的に調整する。ＶＣＭＲ１＝ＶＣＭＲ２＝ＶＣＭＲを保持することは、コモンモードフィードバック回路における不整合による過渡電流が大幅に低減されることを確実にする。
【００１０】
本発明のさらなる特徴および長所は、添付の図面とともに行われる以下の詳細な説明から当業者に明らかとなる。
【発明を実施するための最良の形態】
【００１１】
本発明の原理を説明するピンポン増幅器の概略図を図２ａに示す。ピンポン増幅器は正および負の回線ＩＮＰおよびＩＮＮを含む差分入力信号を受信する。一対の完全に差分の利得増幅器Ａ１およびＡ２は、各々、（以下に検討する）スイッチのアレーを介して差分入力信号を受信する。Ａ１の差分出力は一対のスイッチＳ１およびＳ２を介して完全に差分の自動ゼロ化増幅器Ａ３に接続され、Ａ２の出力は一対のスイッチＳ３およびＳ４を介して完全に差分の自動ゼロ化増幅器Ａ４に接続される。一対のメモリコンデンサＣＭ１およびＣＭ２はそれぞれＡ３の非反転および反転入力に接続され、Ａ３の非反転および反転出力はそれぞれＡ１の反転および非反転出力に接続される。同様に、一対のメモリコンデンサＣＭ３およびＣＭ４はそれぞれＡ４の非反転および反転入力に接続され、Ａ４の非反転および反転出力はそれぞれＡ２の反転および非反転出力に接続される。
【００１２】
ピンポン増幅器は正および負の回線ＯＵＴＰおよびＯＵＴＮを含む差分出力信号を発生する。Ａ１の非反転および反転出力は一対のスイッチＳ５およびＳ６を介してそれぞれＯＵＴＰおよびＯＵＴＮに接続することができ、一対のスイッチＳ７およびＳ８を介してそれぞれＯＵＴＮおよびＯＵＴＰに接続することができる。同様に、Ａ２の非反転および反転出力は一対のスイッチＳ９およびＳ１０を介してそれぞれＯＵＴＰおよびＯＵＴＮに接続することができ、一対のスイッチＳ１１およびＳ１２を介してそれぞれＯＵＴＮおよびＯＵＴＰに接続することができる。
【００１３】
Ａ１の非反転入力はスイッチＳ１３またはＳ１４を介してＩＮＰに、または、スイッチＳ１５を介してＩＮＮに接続することができる。Ａ１の反転入力はスイッチＳ１６またはＳ１７を介してＩＮＰに、または、スイッチＳ１８を介してＩＮＮに接続することができる。同様に、Ａ２の非反転入力はスイッチＳ１９またはＳ２０を介してＩＮＰに、または、スイッチＳ２１を介してＩＮＮに接続することができる。Ａ２の反転入力はスイッチＳ２２またはＳ２３を介してＩＮＰに、または、スイッチＳ２４を介してＩＮＮに接続することができる。
【００１４】
ピンポン増幅器は出力増幅器Ａ０も好ましく含み、これは、単一終端出力ＯＵＴ、および、ＯＵＴＰおよびＯＵＴＮに接続される差分入力を有する。補償コンデンサＣＣはＡ０の出力ＯＵＴとその反転入力との間に好ましく接続される。
【００１５】
上述の回路構成は、ピンポン増幅器が、性能を向上させるために自動ゼロ化およびチョッピングの双方の技術を採用することを可能にする。スイッチＳ１からＳ２４はスイッチングネットワークを形成し、これは、制御回路１０の手段によって制御される。図２ａの例示的ピンポン増幅器の動作は、図２ｂのタイミング図に説明する。４段階タイミングサイクルが使用される。増幅器Ａ１は第１段階および第２段階（φ１およびφ２）の間に自動ゼロ化される。すなわち、スイッチＳ１４およびＳ１６はＡ１の入力を一緒に接続するために閉じられ、スイッチＳ１およびＳ２はＡ１の出力をゼロ化増幅器Ａ３の入力に接続するために閉じられる。結果として得られるエラー信号はメモリコンデンサＣＭ１およびＣＭ２に保存され、これによって、ゼロ化増幅器Ａ３の入力に印加される。Ａ３は保存される電圧を一対の電流に変換し、それはＡ１の出力を自動ゼロ化するために機能する。
【００１６】
増幅器Ａ１はφ１およびφ２の間に自動ゼロ化されると上記に説明したが、これはφ１のみ、または、φ２のみの間だけでも自動ゼロ化することができることに注意されたい。これらの代案の各々は、φ１およびφ２の間にＡ１を自動ゼロ化することと機能的に等しい。
【００１７】
φ１の間、差分入力信号ＩＮＰおよびＩＮＮはＡ２によって増幅され、その後に出力増幅器Ａ０によって増幅されるように、スイッチＳ９、Ｓ１０、Ｓ１９、および、Ｓ２４は閉じられ、Ａ２の非反転および反転出力をそれぞれＯＵＴＰおよびＯＵＴＮに、および、Ａ２の非反転および反転入力をそれぞれＩＮＰおよびＩＮＮに接続する。
【００１８】
φ２の間、Ａ２への入力および出力の接続は逆転される。すなわち、Ｓ９、Ｓ１０、Ｓ１９、および、Ｓ２４は開かれ、スイッチＳ１１、Ｓ１２、Ｓ２１、および、Ｓ２３は閉じられ、これによって、Ａ２の非反転および反転出力をそれぞれＯＵＴＮおよびＯＵＴＰに、および、Ａ２の非反転および反転入力をそれぞれＩＮＮおよびＩＮＰに接続する。これはＡ２の入力信号および出力信号をチョッピングする効果を有し、Ａ２はφ２全体を通じてこの入力信号を増幅し続ける。
【００１９】
Ａ１およびＡ２の役割はφ３およびφ４の間は逆転される。スイッチＳ３、Ｓ４、Ｓ２０、および、Ｓ２２はＡ２を自動ゼロ化するためにφ３およびφ４の間は閉じられ、自動ゼロ化信号がＡ２の出力に継続的に印加されるように、結果として得られるエラー電圧はメモリコンデンサＣＭ３およびＣＭ４に保存される。
【００２０】
上述のように、Ａ１の自動ゼロ化に関して、Ａ２はφ３の間のみ、または、φ４の間のみに自動ゼロ化することができる。これらの代案の各々は、φ３およびφ４の間にＡ２を自動ゼロ化することと機能的に等しい。
【００２１】
φ３の間、差分入力信号ＩＮＰおよびＩＮＮがＡ１により増幅され、その後出力増幅器Ａ０によって増幅されるように、スイッチＳ５、Ｓ６、Ｓ１３、および、Ｓ１８は閉じられ、Ａ１の非反転および反転出力をそれぞれＯＵＴＰおよびＯＵＴＮに、かつ、Ａ１の非反転および反転入力をそれぞれＩＮＰおよびＩＮＮに接続する。
【００２２】
φ４の間、Ａ１に対する入力および出力接続は逆転される。すなわち、Ｓ５、Ｓ６、Ｓ１３、および、Ｓ１８は開かれ、スイッチＳ７、Ｓ８、Ｓ１５、および、Ｓ１７は閉じられ、これによって、Ａ１の非反転および反転出力をそれぞれＯＵＴＮおよびＯＵＴＰに、かつ、Ａ１の非反転および反転入力をそれぞれＩＮＮおよびＩＮＰに接続する。これは、Ａ１の入力および出力信号をチョッピングする効果を有し、それは継続してφ４全体を通じて入力信号を増幅する。
【００２３】
入力スイッチＳ１３からＳ２４の他の可能な構成は図３ａから３ｇに示す。これらの入力スイッチ構成の各々は図２ａに示すものと機能的に等価であり、等価な性能を提供する。図２ｂに示すタイミング図は示す入力スイッチ構成のすべてに対して有効である。
【００２４】
他の可能なタイミング図は図４ａから４ｄに示す。これらのタイミング図の各々は図２ｂに示すものと機能的に等価であり、図２ａおよび図３ａから３ｇに示すスイッチ構成に対して有効である。図４ａにおいて、Ａ１が入力信号を増幅する間に行われるチョッピングのシーケンスが（図２ｂと比較されると）逆転されている一方、図４ｂにおいては、Ａ２が入力信号を増幅する間に行われるチョッピングのシーケンスが逆転されている。図４ｃにおいて、チョッピングのシーケンスは逆転されている。
【００２５】
図４ｄに示すタイミング図は、タイミングサイクルのただ１つの段階の間での利得増幅器の１つの自動ゼロ化を説明することを意図する。示す例において、増幅器Ａ１はφ１の間でのみ自動ゼロ化され、増幅器Ａ２はφ３の間でのみ自動ゼロ化される。
【００２６】
他の可能なタイミング図は図４ｅに示す。ここで、各自動ゼロ化周期の間に単一のチョッピングサイクルを実行するよりも、図２ｂおよび４ａから４ｄに示すように、むしろ複数のチョッピングサイクルが各自動ゼロ化期間の間に行われる。このタイミング構成は上述したものと機能的に同じであり、同じ低いオフセットおよび低い低周波数雑音の恩恵を与える。自動ゼロ化期間当りの２つのチョッピングサイクルを図４ｅに示す。これは、制御回路が８段階タイミングサイクルに従ってスイッチングネットワークを操作するための制御回路を必要とする。
【００２７】
さもなければ増幅器の出力に出現する可能性のあるスイッチング過渡電流を低減する回路を含む本発明の実施形態を図５ａに示す。ここで、完全に差分の利得増幅器Ａ１およびＡ２の各々は、コモンモード参照電圧ＶＣＭＲを受信するために接続されるコモンモード参照電圧入力ＣＭＲ、および、コモンモードフィードバック回路を含む。ＶＣＭＲは、増幅器が高い利得を有することができるように増幅器のパワーレール間の値に典型的に設定される。差分出力電圧がゼロである時に増幅器の出力の各々が定格でＶＣＭＲに設定されるように、コモンモードフィードバック回路は増幅器のコモンモード出力電圧を設定する。
【００２８】
本ピンポン増幅器の本実施形態はエラー増幅器Ａ５も含み、これは、コモンモード参照電圧ＶＣＭＲに接続される１つの入力および２つの利得増幅器Ａ１およびＡ２の１つのコモンモード出力にスイッチング可能に接続されるそれの他の入力を有する。一対のスイッチＳ２５およびＳ２６はＡ１のコモンモード出力をＡ５に接続するために閉じられ、一対のスイッチＳ２７およびＳ２８はＡ２のコモンモード出力をＡ５に接続するために閉じられる。Ａ５の出力はスイッチＳ２９を介してＡ１のＣＭＲ入力に、かつ、スイッチＳ３０を介してＡ２のＣＭＲ入力に接続される。メモリコンデンサＣＭ５およびＣＭ６はそれぞれＡ１およびＡ２のＣＭＲ入力に接続される。
【００２９】
動作において、エラー増幅器Ａ５の入力はＡ１のコモンモード出力に周期的に接続され、その出力はＡ１のＣＭＲ入力に接続される。この構成は、ＣＭ５に保存されたＡ５の出力電圧を使用して、Ａ１のコモンモード出力電圧、すなわち、ＶＣＭＲ１にＶＣＭＲと等しくなることを強制する閉鎖ループを形成する。同様に、ＣＭ６に保存されたＡ５の出力電圧を使用して、Ａ２のコモンモード出力電圧、すなわち、ＶＣＭＲ２にＶＣＭＲと等しくなることを強制するために、Ａ５の入力および出力はそれぞれＡ２のコモンモード出力およびＣＭＲ入力に周期的に接続される。メモリコンデンサに保存される電圧は、ＶＣＭＲ１およびＶＣＭＲ２がＶＣＭＲに等しく保持されるようにコモンモード出力電圧を継続的に調整する。ＶＣＭＲ１＝ＶＣＭＲ２＝ＶＣＭＲを保持することは、コモンモードフィードバック回路における不整合による過渡電流が大幅に低減されることを確実にする。
【００３０】
上述したスイッチング過渡電流低減回路を含むピンポン増幅器の動作を図５ｂに示す。タイミングのシーケンスは、上述したコモンモード電圧調整の追加を除いて、図２ｂに示すものとほぼ同一である。図２ｂにおいて、増幅器Ａ１はφ１およびφ２の間に自動ゼロ化される。しかし、ここで、Ａ１はφ１の間にのみ自動ゼロ化され、φ２の間、スイッチＳ２５、Ｓ２６、および、Ｓ２９は、上述したようにＡ１のコモンモード電圧を調整するために閉じられる。同様に、今、Ａ２はφ３の間にのみ自動ゼロ化され、φ４の間、スイッチＳ２７、Ｓ２８、および、Ｓ３０は、Ａ２のコモンモード電圧を調整するために閉じられる．
図３ａから３ｇに示す入力スイッチＳ１３からＳ２４の代案となる構成は、図５ａに示す回路構成にも適用できる。すなわち、これらの入力スイッチ構成の各々は図５ａに示すものと機能的に等価であり、等価な性能を提供する。図５ｂに示すタイミング図は示す入力スイッチ構成のすべてに有効である。
【００３１】
他の可能なタイミング図は図５ｃおよび５ｄに示す。これらのタイミング図の双方とも図５ａおよび図３ａから３ｇに示すスイッチ構成に有効である。これらのタイミング図は、利得増幅器のために行われる自動ゼロ化およびコモンモード出力調整のステップのための交替シーケンスを示すが、各シーケンスは図５ｂに示すものと機能的に等価である。
【００３２】
他の可能なタイミング図は図５ｅに示す。ここで、各自動ゼロ化周期の間に単一のチョッピングサイクルを実行するよりも、図５ｂから５ｄに示すように、むしろ複数のチョッピングサイクルが各自動ゼロ化期間の間に行われる。このタイミング構成は上述したものと機能的に同じであり、同じ低いオフセットおよび低い低周波数雑音の恩恵を与える。自動ゼロ化期間当りの２つのチョッピングサイクルを図５ｅに示す。これは、制御回路が８段階タイミングサイクルに従ってスイッチングネットワークを操作するための制御回路を必要とする。
【００３３】
本発明の特定の実施形態を示し、説明した一方、当業者には多くの変形および代案となる実施形態が考えられる。したがって、本発明が従属する特許請求の範囲に関してのみ制限されることが意図されている。
【図面の簡単な説明】
【００３４】
【図１】従来技術のピンポン増幅器の概略図およびタイミング図である。
【図２−ａ】本発明によるピンポン増幅器の概略図である。
【図２−ｂ】図２ａのピンポン増幅器の動作を説明するタイミング図である。
【図３】図３−ａは、本発明によるピンポン増幅器の他の可能な入力スイッチ構成の図である。
【００３５】
図３−ｂは、本発明によるピンポン増幅器の他の可能な入力スイッチ構成の図である。
図３−ｃは、本発明によるピンポン増幅器の他の可能な入力スイッチ構成の図である。
【００３６】
図３−ｄは、本発明によるピンポン増幅器の他の可能な入力スイッチ構成の図である。
図３−ｅは、本発明によるピンポン増幅器の他の可能な入力スイッチ構成の図である。
【００３７】
図３−ｆは、本発明によるピンポン増幅器の他の可能な入力スイッチ構成の図である。
図３−ｇは、本発明によるピンポン増幅器の他の可能な入力スイッチ構成の図である。
【図４−ａ】図２ａのピンポン増幅器の他の可能なタイミング図である。
【図４−ｂ】図２ａのピンポン増幅器の他の可能なタイミング図である。
【図４−ｃ】図２ａのピンポン増幅器の他の可能なタイミング図である。
【図４−ｄ】図２ａのピンポン増幅器の他の可能なタイミング図である。
【図４−ｅ】図２ａのピンポン増幅器の他の可能なタイミング図である。
【図５−ａ】スイッチング過渡電流を低減する回路を含む本発明によるピンポン増幅器の実施形態の概略図である。
【図５−ｂ】図５ａのピンポン増幅器の可能なタイミング図である。
【図５−ｃ】図５ａのピンポン増幅器の可能なタイミング図である。
【図５−ｄ】図５ａのピンポン増幅器の可能なタイミング図である。
【図５−ｅ】図５ａのピンポン増幅器の可能なタイミング図である。
【０００１】
本発明はピンポン増幅器の分野に関し、詳細には低周波数雑音およびこのような増幅器に対するオフセット電圧エラーを低減するための技術に関する。
【背景技術】
【０００２】
ピンポン増幅器は、それらの低い入力オフセット電圧のためによく知られており、広範に使用されている。基本的なピンポン増幅器１０の概略図を図１に示す。各々が差分の入力および出力を有する２つの利得増幅器Ａ１およびＡ２は、信号ＩＮＰおよびＩＮＮからなる差分入力信号を受信する。また、ピンポン増幅器は出力増幅器Ａ０も典型的に含み、出力増幅器Ａ０は一対のスイッチＳ１およびＳ２を介してＡ１の出力に、または、一対のスイッチＳ３およびＳ４を介してＡ２の出力に接続可能である。
【０００３】
一対の完全に差分のゼロ化増幅器Ａ３およびＡ４はそれぞれＡ１およびＡ２を自動ゼロ化するために使用され、Ａ３およびＡ４の入力は、各対のスイッチＳ５／Ｓ６およびＳ７／Ｓ８を介してＡ１およびＡ２の出力に接続される。一対のメモリコンデンサＣ１およびＣ２はＡ３の入力に接続され、コンデンサＣ３およびＣ４はＡ４の入力に接続される。スイッチＳ９はＡ１の入力の間に接続され、スイッチＳ１０はＡ２の入力の間に接続される。スイッチＳ１１は差分入力信号とＡ１の入力との間に接続され、スイッチＳ１２は差分入力信号とＡ２の入力の１つとの間に接続される。
【０００４】
スイッチは、図１ａに示すタイミング図に従ってこれらを操作する（図示しない）制御回路を使用して制御される。ピンポン増幅器は２段階のタイミングサイクルを有する。第１段階（φ１）の間、ゼロ化増幅器Ａ３の出力電流によって増幅器Ａ１が自動ゼロ化され、かつ、エラー信号がメモリコンデンサＣ１およびＣ２に保存されるようにスイッチＳ５、Ｓ６、および、Ｓ９は閉じられる。スイッチＳ３、Ｓ４、および、Ｓ１２も閉じられ、差分入力信号がＡ２に増幅され、その後にＡ０に増幅されることを可能にする。第２段階（φ２）の間、役割は逆転される。すなわち、Ａ２がＡ４によって自動ゼロ化され（エラー信号がメモリコンデンサＣ３およびＣ４に保存され）るようにスイッチＳ７、Ｓ８、および、Ｓ１０は閉じられ、入力信号がＡ１によって増幅され、その後にＡ０によって増幅されるようにスイッチＳ１、Ｓ２、および、Ｓ１１が閉じられる。
【０００５】
自動ゼロ化はオフセット電圧および１／ｆ雑音の低減に効果的である。しかし、この技術は、直流と自動ゼロ化周波数との間の周波数範囲の広帯域雑音のエイリアシングに影響を受ける。このため、従来の自動ゼロ化増幅器の低周波数雑音のスペクトル密度は、従来のＣＭＯＳオペ増幅器の熱雑音より数倍高い。
【０００６】
いくつかの増幅器は、増幅器の入力および出力を「チョッピング」することに、
すなわち、増幅されて本来の周波数に変調し戻されるチョッピング周波数の付近にまで低周波数入力信号を変調することによるオフセット電圧および１／ｆ雑音の低減を模索している。この技術は広帯域雑音エイリアシングからは影響を受けない。しかし、チョッピングはオフセット電圧もチョッピング周波数にまで変調し、チョッピング周波数での大きなエネルギをもたらす。このエネルギは使用可能な帯域幅を制限し、しばしばフィルタリングを必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述の問題を克服するピンポン増幅器および方法が提案される。本発明は、低いオフセット電圧および低い低周波数雑音、ならびに、チョッピング周波数での低いエネルギを同時に達成するための自動ゼロ化およびチョッピングを採用する。
【０００８】
この新規なピンポン増幅器は、その利得増幅器の各々のための個々の自動ゼロ化増幅器を含み、それが各利得増幅器を自動ゼロ化する。加えて、利得増幅器の差分の入力および出力がチョッピングされることを可能にするスイッチが含まれる。そのため、１つの利得増幅器が自動ゼロ化される間に、他の利得増幅器は入力信号を増幅する一方、その入力および出力はチョッピングされる。
【課題を解決するための手段】
【０００９】
説明される実施形態の１つは、さもなくば増幅器の出力に見られることがあるスイッチング過渡状態を軽減する回路を含む。ここで、利得増幅器Ａ１およびＡ２の各々は、コモンモード参照電圧ＶＣＭＲを受信するために接続されるコモンモード参照電圧入力ＣＭＲ、および、コモンモードフィードバック回路を含み、ＶＣＭＲは、増幅器が高利得を有することができるように、典型的に増幅器のパワーレール間の値に設定される。コモンモードフィードバック回路は、差分出力電圧がゼロである時にその出力の各々が通常はＶＣＭＲに設定されるように、２で割ったその差分出力の和によって与えられる増幅器のコモンモード出力電圧を設定する。ピンポン増幅器はエラー増幅器を含み、これは、コモンモード参照電圧ＶＣＭＲに接続される１つの入力、２つの利得増幅器Ａ１およびＡ２の１つのコモンモード出力にスイッチング可能に接続されるそれのもう１つの入力、および、Ａ１およびＡ２のＣＭＲ入力にスイッチング可能に接続される出力を有する。個々のメモリコンデンサは２つのＣＭＲ入力に接続される。動作において、エラー増幅器の入力はＡ１のコモンモード出力に周期的に接続され、その出力はＡ１のＣＭＲ入力に接続される。この構成は、Ａ１のコモンモード出力電圧（本明細書においては「ＶＣＭＲ１」と称する）にＶＣＭＲと等しくなることを強制する閉鎖ループを形成する。すなわち、エラー増幅器の出力電圧はＡ１のＣＭＲ入力に接続されるメモリコンデンサに保存される。同様に、エラー増幅器の入力および出力は、Ａ２のコモンモード出力電圧（本明細書においては「ＶＣＭＲ２」と称する）にＶＣＭＲと等しくなることを強制するために、それぞれＡ２のコモンモード出力およびＣＭＲ入力に周期的に接続され、エラー増幅器の出力電圧はＡ２のＣＭＲ入力に接続されるメモリコンデンサに保存される。メモリコンデンサに保存される電圧は、ＶＣＭＲ１およびＶＣＭＲ２がＶＣＭＲに等しく保持されるようにコモンモード出力電圧を継続的に調整する。ＶＣＭＲ１＝ＶＣＭＲ２＝ＶＣＭＲを保持することは、コモンモードフィードバック回路における不整合による過渡電流が大幅に低減されることを確実にする。
【００１０】
本発明のさらなる特徴および長所は、添付の図面とともに行われる以下の詳細な説明から当業者に明らかとなる。
【発明を実施するための最良の形態】
【００１１】
本発明の原理を説明するピンポン増幅器の概略図を図２ａに示す。ピンポン増幅器は正および負の回線ＩＮＰおよびＩＮＮを含む差分入力信号を受信する。一対の完全に差分の利得増幅器Ａ１およびＡ２は、各々、（以下に検討する）スイッチのアレーを介して差分入力信号を受信する。Ａ１の差分出力は一対のスイッチＳ１およびＳ２を介して完全に差分の自動ゼロ化増幅器Ａ３に接続され、Ａ２の出力は一対のスイッチＳ３およびＳ４を介して完全に差分の自動ゼロ化増幅器Ａ４に接続される。一対のメモリコンデンサＣＭ１およびＣＭ２はそれぞれＡ３の非反転および反転入力に接続され、Ａ３の非反転および反転出力はそれぞれＡ１の反転および非反転出力に接続される。同様に、一対のメモリコンデンサＣＭ３およびＣＭ４はそれぞれＡ４の非反転および反転入力に接続され、Ａ４の非反転および反転出力はそれぞれＡ２の反転および非反転出力に接続される。
【００１２】
ピンポン増幅器は正および負の回線ＯＵＴＰおよびＯＵＴＮを含む差分出力信号を発生する。Ａ１の非反転および反転出力は一対のスイッチＳ５およびＳ６を介してそれぞれＯＵＴＰおよびＯＵＴＮに接続することができ、一対のスイッチＳ７およびＳ８を介してそれぞれＯＵＴＮおよびＯＵＴＰに接続することができる。同様に、Ａ２の非反転および反転出力は一対のスイッチＳ９およびＳ１０を介してそれぞれＯＵＴＰおよびＯＵＴＮに接続することができ、一対のスイッチＳ１１およびＳ１２を介してそれぞれＯＵＴＮおよびＯＵＴＰに接続することができる。
【００１３】
Ａ１の非反転入力はスイッチＳ１３またはＳ１４を介してＩＮＰに、または、スイッチＳ１５を介してＩＮＮに接続することができる。Ａ１の反転入力はスイッチＳ１６またはＳ１７を介してＩＮＰに、または、スイッチＳ１８を介してＩＮＮに接続することができる。同様に、Ａ２の非反転入力はスイッチＳ１９またはＳ２０を介してＩＮＰに、または、スイッチＳ２１を介してＩＮＮに接続することができる。Ａ２の反転入力はスイッチＳ２２またはＳ２３を介してＩＮＰに、または、スイッチＳ２４を介してＩＮＮに接続することができる。
【００１４】
ピンポン増幅器は出力増幅器Ａ０も好ましく含み、これは、単一終端出力ＯＵＴ、および、ＯＵＴＰおよびＯＵＴＮに接続される差分入力を有する。補償コンデンサＣＣはＡ０の出力ＯＵＴとその反転入力との間に好ましく接続される。
【００１５】
上述の回路構成は、ピンポン増幅器が、性能を向上させるために自動ゼロ化およびチョッピングの双方の技術を採用することを可能にする。スイッチＳ１からＳ２４はスイッチングネットワークを形成し、これは、制御回路１０の手段によって制御される。図２ａの例示的ピンポン増幅器の動作は、図２ｂのタイミング図に説明する。４段階タイミングサイクルが使用される。増幅器Ａ１は第１段階および第２段階（φ１およびφ２）の間に自動ゼロ化される。すなわち、スイッチＳ１４およびＳ１６はＡ１の入力を一緒に接続するために閉じられ、スイッチＳ１およびＳ２はＡ１の出力をゼロ化増幅器Ａ３の入力に接続するために閉じられる。結果として得られるエラー信号はメモリコンデンサＣＭ１およびＣＭ２に保存され、これによって、ゼロ化増幅器Ａ３の入力に印加される。Ａ３は保存される電圧を一対の電流に変換し、それはＡ１の出力を自動ゼロ化するために機能する。
【００１６】
増幅器Ａ１はφ１およびφ２の間に自動ゼロ化されると上記に説明したが、これはφ１のみ、または、φ２のみの間だけでも自動ゼロ化することができることに注意されたい。これらの代案の各々は、φ１およびφ２の間にＡ１を自動ゼロ化することと機能的に等しい。
【００１７】
φ１の間、差分入力信号ＩＮＰおよびＩＮＮはＡ２によって増幅され、その後に出力増幅器Ａ０によって増幅されるように、スイッチＳ９、Ｓ１０、Ｓ１９、および、Ｓ２４は閉じられ、Ａ２の非反転および反転出力をそれぞれＯＵＴＰおよびＯＵＴＮに、および、Ａ２の非反転および反転入力をそれぞれＩＮＰおよびＩＮＮに接続する。
【００１８】
φ２の間、Ａ２への入力および出力の接続は逆転される。すなわち、Ｓ９、Ｓ１０、Ｓ１９、および、Ｓ２４は開かれ、スイッチＳ１１、Ｓ１２、Ｓ２１、および、Ｓ２３は閉じられ、これによって、Ａ２の非反転および反転出力をそれぞれＯＵＴＮおよびＯＵＴＰに、および、Ａ２の非反転および反転入力をそれぞれＩＮＮおよびＩＮＰに接続する。これはＡ２の入力信号および出力信号をチョッピングする効果を有し、Ａ２はφ２全体を通じてこの入力信号を増幅し続ける。
【００１９】
Ａ１およびＡ２の役割はφ３およびφ４の間は逆転される。スイッチＳ３、Ｓ４、Ｓ２０、および、Ｓ２２はＡ２を自動ゼロ化するためにφ３およびφ４の間は閉じられ、自動ゼロ化信号がＡ２の出力に継続的に印加されるように、結果として得られるエラー電圧はメモリコンデンサＣＭ３およびＣＭ４に保存される。
【００２０】
上述のように、Ａ１の自動ゼロ化に関して、Ａ２はφ３の間のみ、または、φ４の間のみに自動ゼロ化することができる。これらの代案の各々は、φ３およびφ４の間にＡ２を自動ゼロ化することと機能的に等しい。
【００２１】
φ３の間、差分入力信号ＩＮＰおよびＩＮＮがＡ１により増幅され、その後出力増幅器Ａ０によって増幅されるように、スイッチＳ５、Ｓ６、Ｓ１３、および、Ｓ１８は閉じられ、Ａ１の非反転および反転出力をそれぞれＯＵＴＰおよびＯＵＴＮに、かつ、Ａ１の非反転および反転入力をそれぞれＩＮＰおよびＩＮＮに接続する。
【００２２】
φ４の間、Ａ１に対する入力および出力接続は逆転される。すなわち、Ｓ５、Ｓ６、Ｓ１３、および、Ｓ１８は開かれ、スイッチＳ７、Ｓ８、Ｓ１５、および、Ｓ１７は閉じられ、これによって、Ａ１の非反転および反転出力をそれぞれＯＵＴＮおよびＯＵＴＰに、かつ、Ａ１の非反転および反転入力をそれぞれＩＮＮおよびＩＮＰに接続する。これは、Ａ１の入力および出力信号をチョッピングする効果を有し、それは継続してφ４全体を通じて入力信号を増幅する。
【００２３】
入力スイッチＳ１３からＳ２４の他の可能な構成は図３ａから３ｇに示す。これらの入力スイッチ構成の各々は図２ａに示すものと機能的に等価であり、等価な性能を提供する。図２ｂに示すタイミング図は示す入力スイッチ構成のすべてに対して有効である。
【００２４】
他の可能なタイミング図は図４ａから４ｄに示す。これらのタイミング図の各々は図２ｂに示すものと機能的に等価であり、図２ａおよび図３ａから３ｇに示すスイッチ構成に対して有効である。図４ａにおいて、Ａ１が入力信号を増幅する間に行われるチョッピングのシーケンスが（図２ｂと比較されると）逆転されている一方、図４ｂにおいては、Ａ２が入力信号を増幅する間に行われるチョッピングのシーケンスが逆転されている。図４ｃにおいて、チョッピングのシーケンスは逆転されている。
【００２５】
図４ｄに示すタイミング図は、タイミングサイクルのただ１つの段階の間での利得増幅器の１つの自動ゼロ化を説明することを意図する。示す例において、増幅器Ａ１はφ１の間でのみ自動ゼロ化され、増幅器Ａ２はφ３の間でのみ自動ゼロ化される。
【００２６】
他の可能なタイミング図は図４ｅに示す。ここで、各自動ゼロ化周期の間に単一のチョッピングサイクルを実行するよりも、図２ｂおよび４ａから４ｄに示すように、むしろ複数のチョッピングサイクルが各自動ゼロ化期間の間に行われる。このタイミング構成は上述したものと機能的に同じであり、同じ低いオフセットおよび低い低周波数雑音の恩恵を与える。自動ゼロ化期間当りの２つのチョッピングサイクルを図４ｅに示す。これは、制御回路が８段階タイミングサイクルに従ってスイッチングネットワークを操作するための制御回路を必要とする。
【００２７】
さもなければ増幅器の出力に出現する可能性のあるスイッチング過渡電流を低減する回路を含む本発明の実施形態を図５ａに示す。ここで、完全に差分の利得増幅器Ａ１およびＡ２の各々は、コモンモード参照電圧ＶＣＭＲを受信するために接続されるコモンモード参照電圧入力ＣＭＲ、および、コモンモードフィードバック回路を含む。ＶＣＭＲは、増幅器が高い利得を有することができるように増幅器のパワーレール間の値に典型的に設定される。差分出力電圧がゼロである時に増幅器の出力の各々が定格でＶＣＭＲに設定されるように、コモンモードフィードバック回路は増幅器のコモンモード出力電圧を設定する。
【００２８】
本ピンポン増幅器の本実施形態はエラー増幅器Ａ５も含み、これは、コモンモード参照電圧ＶＣＭＲに接続される１つの入力および２つの利得増幅器Ａ１およびＡ２の１つのコモンモード出力にスイッチング可能に接続されるそれの他の入力を有する。一対のスイッチＳ２５およびＳ２６はＡ１のコモンモード出力をＡ５に接続するために閉じられ、一対のスイッチＳ２７およびＳ２８はＡ２のコモンモード出力をＡ５に接続するために閉じられる。Ａ５の出力はスイッチＳ２９を介してＡ１のＣＭＲ入力に、かつ、スイッチＳ３０を介してＡ２のＣＭＲ入力に接続される。メモリコンデンサＣＭ５およびＣＭ６はそれぞれＡ１およびＡ２のＣＭＲ入力に接続される。
【００２９】
動作において、エラー増幅器Ａ５の入力はＡ１のコモンモード出力に周期的に接続され、その出力はＡ１のＣＭＲ入力に接続される。この構成は、ＣＭ５に保存されたＡ５の出力電圧を使用して、Ａ１のコモンモード出力電圧、すなわち、ＶＣＭＲ１にＶＣＭＲと等しくなることを強制する閉鎖ループを形成する。同様に、ＣＭ６に保存されたＡ５の出力電圧を使用して、Ａ２のコモンモード出力電圧、すなわち、ＶＣＭＲ２にＶＣＭＲと等しくなることを強制するために、Ａ５の入力および出力はそれぞれＡ２のコモンモード出力およびＣＭＲ入力に周期的に接続される。メモリコンデンサに保存される電圧は、ＶＣＭＲ１およびＶＣＭＲ２がＶＣＭＲに等しく保持されるようにコモンモード出力電圧を継続的に調整する。ＶＣＭＲ１＝ＶＣＭＲ２＝ＶＣＭＲを保持することは、コモンモードフィードバック回路における不整合による過渡電流が大幅に低減されることを確実にする。
【００３０】
上述したスイッチング過渡電流低減回路を含むピンポン増幅器の動作を図５ｂに示す。タイミングのシーケンスは、上述したコモンモード電圧調整の追加を除いて、図２ｂに示すものとほぼ同一である。図２ｂにおいて、増幅器Ａ１はφ１およびφ２の間に自動ゼロ化される。しかし、ここで、Ａ１はφ１の間にのみ自動ゼロ化され、φ２の間、スイッチＳ２５、Ｓ２６、および、Ｓ２９は、上述したようにＡ１のコモンモード電圧を調整するために閉じられる。同様に、今、Ａ２はφ３の間にのみ自動ゼロ化され、φ４の間、スイッチＳ２７、Ｓ２８、および、Ｓ３０は、Ａ２のコモンモード電圧を調整するために閉じられる．
図３ａから３ｇに示す入力スイッチＳ１３からＳ２４の代案となる構成は、図５ａに示す回路構成にも適用できる。すなわち、これらの入力スイッチ構成の各々は図５ａに示すものと機能的に等価であり、等価な性能を提供する。図５ｂに示すタイミング図は示す入力スイッチ構成のすべてに有効である。
【００３１】
他の可能なタイミング図は図５ｃおよび５ｄに示す。これらのタイミング図の双方とも図５ａおよび図３ａから３ｇに示すスイッチ構成に有効である。これらのタイミング図は、利得増幅器のために行われる自動ゼロ化およびコモンモード出力調整のステップのための交替シーケンスを示すが、各シーケンスは図５ｂに示すものと機能的に等価である。
【００３２】
他の可能なタイミング図は図５ｅに示す。ここで、各自動ゼロ化周期の間に単一のチョッピングサイクルを実行するよりも、図５ｂから５ｄに示すように、むしろ複数のチョッピングサイクルが各自動ゼロ化期間の間に行われる。このタイミング構成は上述したものと機能的に同じであり、同じ低いオフセットおよび低い低周波数雑音の恩恵を与える。自動ゼロ化期間当りの２つのチョッピングサイクルを図５ｅに示す。これは、制御回路が８段階タイミングサイクルに従ってスイッチングネットワークを操作するための制御回路を必要とする。
【００３３】
本発明の特定の実施形態を示し、説明した一方、当業者には多くの変形および代案となる実施形態が考えられる。したがって、本発明が従属する特許請求の範囲に関してのみ制限されることが意図されている。
【図面の簡単な説明】
【００３４】
【図１】従来技術のピンポン増幅器の概略図およびタイミング図である。
【図２−ａ】本発明によるピンポン増幅器の概略図である。
【図２−ｂ】図２ａのピンポン増幅器の動作を説明するタイミング図である。
【図３】図３−ａは、本発明によるピンポン増幅器の他の可能な入力スイッチ構成の図である。
【００３５】
図３−ｂは、本発明によるピンポン増幅器の他の可能な入力スイッチ構成の図である。
図３−ｃは、本発明によるピンポン増幅器の他の可能な入力スイッチ構成の図である。
【００３６】
図３−ｄは、本発明によるピンポン増幅器の他の可能な入力スイッチ構成の図である。
図３−ｅは、本発明によるピンポン増幅器の他の可能な入力スイッチ構成の図である。
【００３７】
図３−ｆは、本発明によるピンポン増幅器の他の可能な入力スイッチ構成の図である。
図３−ｇは、本発明によるピンポン増幅器の他の可能な入力スイッチ構成の図である。
【図４−ａ】図２ａのピンポン増幅器の他の可能なタイミング図である。
【図４−ｂ】図２ａのピンポン増幅器の他の可能なタイミング図である。
【図４−ｃ】図２ａのピンポン増幅器の他の可能なタイミング図である。
【図４−ｄ】図２ａのピンポン増幅器の他の可能なタイミング図である。
【図４−ｅ】図２ａのピンポン増幅器の他の可能なタイミング図である。
【図５−ａ】スイッチング過渡電流を低減する回路を含む本発明によるピンポン増幅器の実施形態の概略図である。
【図５−ｂ】図５ａのピンポン増幅器の可能なタイミング図である。
【図５−ｃ】図５ａのピンポン増幅器の可能なタイミング図である。
【図５−ｄ】図５ａのピンポン増幅器の可能なタイミング図である。
【図５−ｅ】図５ａのピンポン増幅器の可能なタイミング図である。
Claims (16)
- 自動ゼロ化ピンポン増幅器であって、
各々が非反転および反転差分出力および非反転および反転差分入力を有する第１および第２の差分増幅器（Ａ１、Ａ２）であって、差分入力信号を受信するために接続される前記入力は正の回線および負の回線を含む差分増幅器と、
各々が反転および非反転入力および出力を有する第１および第２のゼロ化増幅器（Ａ３、Ａ４）であって、前記第１のゼロ化増幅器の前記反転および非反転出力は前記第１の差分増幅器のそれぞれ前記非反転および反転出力に接続され、前記第２のゼロ化増幅器の前記反転および非反転出力は前記第２の差分増幅器のそれぞれ前記非反転および反転出力に接続されるゼロ化増幅器と、
前記第１のゼロ化増幅器の差分入力の個々の１つに接続される第１および第２のメモリコンデンサ（ＣＭ１、ＣＭ２）と、
前記第２のゼロ化増幅器の差分入力の個々の１つに接続される第３および第４のメモリコンデンサ（ＣＭ３、ＣＭ４）と、
スイッチングネットワーク（Ｓ１乃至Ｓ２４）と、
前記スイッチングネットワークを操作する制御回路（１０）とを含み、
前記差分増幅器、前記制御回路、および、前記スイッチングネットワークは、前記第１および前記第２の差分増幅器の出力に交互に接続されて前記差分入力信号の増幅バージョンを提供する正および負の出力を有するピンポン増幅器を形成するように構成され、
前記制御回路および前記スイッチングネットワークは、前記第１の差分増幅器の前記差分出力を前記第１のゼロ化増幅器の前記差分入力に周期的に接続するように構成される一方、同時に、前記第１の差分増幅器を自動ゼロ化するために前記第１の差分増幅器の前記入力を一緒に接続し、かつ、前記第２の差分増幅器の前記差分出力を前記第２のゼロ化増幅器の前記差分入力に周期的に接続するように構成される一方、同時に、前記第２の差分増幅器を自動ゼロ化するために前記第２の差分増幅器の入力を一緒に接続し、
前記制御回路および前記スイッチングネットワークは、前記入力信号が前記第１の差分増幅器を介して増幅され、前記第１の差分増幅器の入力および出力は前記第１の差分増幅器が自動ゼロ化されていない時間の少なくとも一部の間にチョッピングされるように、かつ、前記入力信号が前記第２の差分増幅器を介して増幅され、前記第２の差分増幅器の入力および出力は前記第２の差分増幅器が自動ゼロ化されていない時間の少なくとも一部の間にチョッピングされるようにさらに構成される自動ゼロ化ピンポン増幅器。 - 自動ゼロ化ピンポン増幅器であって、
各々が非反転および反転差分出力および非反転および反転差分入力を有する第１および第２の差分増幅器（Ａ１、Ａ２）であって、差分入力信号を受信するために接続される前記入力は正の回線および負の回線を含む差分増幅器と、
各々が反転および非反転入力および出力を有する第１および第２のゼロ化増幅器（Ａ３、Ａ４）であって、前記第１のゼロ化増幅器の前記反転および非反転出力は前記第１の差分増幅器のそれぞれ前記非反転および反転出力に接続され、前記第２のゼロ化増幅器の前記反転および非反転出力は前記第２の差分増幅器のそれぞれ前記非反転および反転出力に接続されるゼロ化増幅器と、
前記第１のゼロ化増幅器の差分入力の個々の１つに接続される第１および第２のメモリコンデンサ（ＣＭ１、ＣＭ２）と、
前記第２のゼロ化増幅器の差分入力の個々の１つに接続される第３および第４のメモリコンデンサ（ＣＭ３、ＣＭ４）と、
スイッチングネットワーク（Ｓ１乃至Ｓ２４）と、
前記スイッチングネットワークを操作する制御回路（１０）とを含み、
前記差分増幅器、前記制御回路、および、前記スイッチングネットワークは、前記第１および前記第２の差分増幅器の出力に交互に接続されて前記差分入力信号の増幅バージョンを提供する正および負の出力を有するピンポン増幅器を形成するように構成され、
前記制御回路および前記スイッチングネットワークは、前記第１の差分増幅器の前記差分出力を前記第１のゼロ化増幅器の前記差分入力の個々の１つに周期的に接続するように構成される一方、同時に、前記第１の差分増幅器の前記入力を一緒に接続し、それによって、前記第１の差分増幅器を自動ゼロ化する前記第１のゼロ化増幅器によって個々の電流に変換されるエラー信号を前記第１および前記第２のメモリコンデンサに保存し、かつ、前記第２の差分増幅器の前記差分出力を前記第２のゼロ化増幅器の前記差分入力の個々の１つに周期的に接続するように構成される一方、同時に、前記第２の差分増幅器の前記入力を一緒に接続し、それによって、前記第２の差分増幅器を自動ゼロ化する前記第２のゼロ化増幅器によって個々の電流に変換されるエラー信号を前記第３および第４のメモリコンデンサに保存し、
前記制御回路および前記スイッチングネットワークは、前記入力信号が前記第１の差分増幅器を介して増幅され、かつ、前記第１の差分増幅器の入力および出力がチョッピングされるように、前記第１の差分増幅器が自動ゼロ化されていない時の一部の間、前記第１の差分増幅器の前記非反転および反転差分入力をそれぞれ前記正および前記負の入力回線に接続し、前記第１の差分増幅器の前記非反転および前記反転差分出力を前記ピンポン増幅器のそれぞれ正および負の出力に接続するように、かつ、前記第１の差分増幅器が自動ゼロ化されていない時の他の一部の間、前記第１の差分増幅器の前記非反転および前記反転差分入力をそれぞれ前記正および前記負の入力回線に接続し、前記第１の差分増幅器の前記非反転および前記反転差分出力を前記ピンポン増幅器のそれぞれ正および負の出力に接続するようにさらに構成され、
前記制御回路および前記スイッチングネットワークは、前記入力信号が前記第２の差分増幅器を介して増幅され、かつ、前記第２の差分増幅器の入力および出力がチョッピングされるように、前記第２の差分増幅器が自動ゼロ化されていない時の一部の間、前記第２の差分増幅器の前記非反転および反転差分入力をそれぞれ前記正および前記負の入力回線に接続し、前記第２の差分増幅器の前記非反転および前記反転差分出力を前記ピンポン増幅器のそれぞれ正および負の出力に接続するように、かつ、前記第２の差分増幅器が自動ゼロ化されていない時の他の一部の間、前記第２の差分増幅器の前記非反転および前記反転差分入力をそれぞれ前記負および前記正の入力回線に接続し、前記第２の差分増幅器の前記非反転および前記反転差分出力を前記ピンポン増幅器のそれぞれ負および正の出力に接続するようにさらに構成される自動ゼロ化ピンポン増幅器。 - 前記第１および前記第２の差分増幅器の前記差分出力の個々の１つにスイッチング可能に接続される単一終端出力および差分入力を有する出力増幅器（Ａ０）をさらに含む請求項２に記載のピンポン増幅器。
- 前記制御回路は、
第１段階の間、前記第１の差分増幅器が自動ゼロ化され、前記第２の差分増幅器が前記入力信号を増幅し、
第２段階の間、前記第１の差分増幅器が自動ゼロ化され、前記入力信号が前記第２の差分増幅器を介して増幅され、かつ、前記第２の差分増幅器の前記入力および前記出力がチョッピングされ、
第３段階の間、前記第２の差分増幅器が自動ゼロ化され、前記第１の差分増幅器が前記入力信号を増幅し、かつ、
第４段階の間、前記第２の差分増幅器が自動ゼロ化され、前記入力信号が前記第１の差分増幅器を介して増幅され、かつ、前記第１の差分増幅器の前記入力および前記出力がチョッピングされるように、４段階のスイッチングサイクルを提供するために前記スイッチングネットワークを操作するように構成される請求項２に記載のピンポン増幅器。 - 前記スイッチングネットワークは、
第１のスイッチ群であって、
前記正の入力回線と前記第１の差分増幅器の前記非反転差分入力との間に接続される第１のスイッチ（Ｓ１４）、
前記正の入力回線と前記第１の差分増幅器の前記反転差分入力との間に接続される第２のスイッチ（Ｓ１６）、および、
前記第１の差分増幅器の前記出力と前記第１のゼロ化増幅器の前記入力のそれぞれの１つとの間に接続される第３および第４のスイッチ（Ｓ１、Ｓ２）を含むスイッチ群と、
第２のスイッチ群であって、
前記正の入力回線と前記第２の差分増幅器の前記非反転差分入力との間に接続される第５のスイッチ（Ｓ１９）、
前記負の入力回線と前記第２の差分増幅器の前記反転差分入力との間に接続される第６のスイッチ（Ｓ２４）、および、
前記第２の差分増幅器の前記非反転および前記反転出力と前記ピンポン増幅器のそれぞれ前記正および前記負の出力との間に接続される第７および第８のスイッチ（Ｓ９、Ｓ１０）を含むスイッチ群と、
第３のスイッチ群であって、
前記正の入力回線と前記第２の差分増幅器の前記反転差分入力との間に接続される第９のスイッチ（Ｓ２３）、
前記負の入力回線と前記第２の差分増幅器の前記非反転差分入力との間に接続される第１０のスイッチ（Ｓ２１）、および、
前記第２の差分増幅器の前記非反転および前記反転出力と前記ピンポン増幅器のそれぞれ前記負および前記正の出力との間に接続される第１１および第１２のスイッチ（Ｓ１１、Ｓ１２）を含むスイッチ群と、
第４のスイッチ群であって、
前記正の入力回線と前記第２の差分増幅器の前記非反転差分入力との間に接続される第１３のスイッチ（Ｓ２０）、
前記正の入力回線と前記第２の差分増幅器の前記反転差分入力との間に接続される第１４のスイッチ（Ｓ２２）、および、
前記第２の差分増幅器の前記出力と前記第２のゼロ化増幅器の前記入力のそれぞれ１つとの間に接続される第１５および第１６のスイッチ（Ｓ３、Ｓ４）を含むスイッチ群と、
第５のスイッチ群であって、
前記正の入力回線と前記第１の差分増幅器の前記非反転差分入力との間に接続される第１７のスイッチ（Ｓ１３）、
前記負の入力回線と前記第１の差分増幅器の前記反転差分入力との間に接続される第１８のスイッチ（Ｓ１８）、
前記第１の差分増幅器の前記非反転および前記反転出力と前記ピンポン増幅器のそれぞれ前記正および前記負の出力との間に接続される第１９および第２０のスイッチ（Ｓ５、Ｓ６）を含むスイッチ群と、
第６のスイッチ群であって、
前記正の入力回線と前記第１の差分増幅器の前記反転差分入力との間に接続される第２１のスイッチ（Ｓ１７）、
前記負の入力回線と前記第１の差分増幅器の前記非反転差分入力との間に接続される第２２のスイッチ（Ｓ１５）、および、
前記第１の差分増幅器の前記非反転および前記反転出力と前記ピンポン増幅器のそれぞれ前記負および前記正の出力との間に接続される第２３および第２４のスイッチ（Ｓ７、Ｓ８）を含むスイッチ群とを含み、
前記制御回路は、
前記サイクルの第１段階の間、前記第１および前記第２の群のスイッチは閉じられ、他のすべてのスイッチは開かれ、
前記サイクルの第２段階の間、前記第１および前記第３の群のスイッチは閉じられ、他のすべてのスイッチは開かれ、
前記サイクルの第３段階の間、前記第４および前記第５の群のスイッチは閉じられ、他のすべてのスイッチは開かれ、かつ、
前記サイクルの第４段階の間、前記第４および前記第６の群のスイッチは閉じられ、他のすべてのスイッチは開かれるように、前記スイッチを操作するように構成される請求項４に記載のピンポン増幅器。 - 自動ゼロ化ピンポン増幅器であって、
第１および第２の差分増幅器（Ａ１、Ａ２）であって、各々が非反転および反転差分出力、非反転および反転差分入力、コモンモード参照電圧入力（ＣＭＲ）、および、前記増幅器の差分出力電圧がゼロである時にその差分増幅器のコモンモード出力電圧を前記ＣＭＲ入力に印加される電圧に通常は設定するコモンモードフィードバック回路を有し、前記差分入力は正の回線および負の回線を含む差分入力信号を受信するために接続される差分増幅器と、
各々が反転および非反転入力および出力を有する第１および第２のゼロ化増幅器（Ａ３、Ａ４）であって、前記第１のゼロ化増幅器の前記反転および非反転出力は前記第１の差分増幅器のそれぞれ前記非反転および反転出力に接続され、かつ、前記第２のゼロ化増幅器の前記反転および非反転出力は前記第２の差分増幅器のそれぞれ前記非反転および反転出力に接続されるゼロ化増幅器と、
前記第１のゼロ化増幅器の差分入力の個々の１つに接続される第１および第２のメモリコンデンサ（ＣＭ１、ＣＭ２）と、
前記第２のゼロ化増幅器の差分入力の個々の１つに接続される第３および第４のメモリコンデンサ（ＣＭ３、ＣＭ４）と、
第１および第２の入力を有し、その入力間の差とともに変化する出力を発生するエラー増幅器（Ａ５）であって、前記第１の入力は所定のコモンモード参照電圧（ＶＣＭＲ）を受信するために接続され、かつ、前記第２の入力は前記第１および前記第２の差分増幅器の１つのコモンモード出力に接続され、前記エラー増幅器の出力は前記ＣＭＲ入力の１つにスイッチング可能に接続されるエラー増幅器と、
それぞれ前記第１および前記第２の差分増幅器の前記ＣＭＲ入力に接続される第５および第６のメモリコンデンサ（ＣＭ５、ＣＭ６）と、
スイッチングネットワーク（Ｓ１乃至Ｓ３０）と、
前記スイッチングネットワークを操作する制御回路（１０）とを含み、
前記差分増幅器、前記制御回路、および、前記スイッチングネットワークは、前記第１および前記第２の差分増幅器の出力に交互に接続されて前記差分入力信号の増幅バージョンを提供する正および負の出力を有するピンポン増幅器を形成するように構成され、
前記制御回路および前記スイッチングネットワークは、前記第１の差分増幅器の前記差分出力を前記第１のゼロ化増幅器の前記差分入力に周期的に接続するように構成される一方、同時に、前記第１の差分増幅器を自動ゼロ化するために前記第１の差分増幅器の前記入力を一緒に接続し、かつ、前記第２の差分増幅器の前記差分出力を前記第２のゼロ化増幅器の前記差分入力に周期的に接続するように構成される一方、同時に、前記第２の差分増幅器を自動ゼロ化するために前記第２の差分増幅器の前記入力を一緒に接続し、
前記制御回路および前記スイッチングネットワークは、前記第１の差分増幅器が自動ゼロ化されていない時の少なくとも一部の間に前記入力信号が前記第１の差分増幅器を介して増幅され、かつ前記第１の差分増幅器の前記入力および前記出力がチョッピングされ、かつ、前記第２の差分増幅器が自動ゼロ化されていない時の少なくとも一部の間に前記入力信号が前記第２の差分増幅器を介して増幅され、かつ、前記第２の差分増幅器の前記入力および前記出力がチョッピングされるようにさらに構成され、
前記制御回路および前記スイッチングネットワークは、前記第１の差分増幅器のコモンモード出力電圧にＶＣＭＲと等しくなることを強制する閉鎖ループが形成され、前記エラー増幅器の出力電圧が前記第５のメモリコンデンサに保存されるように、周期的に、前記第１の差分増幅器の前記コモンモード出力が前記エラー増幅器の第２の入力に接続され、前記エラー増幅器の出力が前記第１差分増幅器のＣＭＲ入力に接続されるようにさらに構成され、かつ、
前記制御回路および前記スイッチングネットワークは、前記第２の差分増幅器のコモンモード出力電圧にＶＣＭＲと等しくなることを強制する閉鎖ループが形成され、前記エラー増幅器の出力電圧が前記第６のメモリコンデンサに保存されるように、周期的に、前記第２の差分増幅器の前記コモンモード出力が前記エラー増幅器の第２の入力に接続され、前記エラー増幅器の出力が前記第２差分増幅器のＣＭＲ入力に接続されるようにさらに構成される自動ゼロ化ピンポン増幅器。 - 前記第１および前記第２の差分増幅器の前記差分出力の個々の１つにスイッチング可能に接続される単一終端出力および差分入力を有する出力増幅器（Ａ０）をさらに含む請求項６に記載のピンポン増幅器。
- 前記制御回路は、
第１段階の間、前記第１の差分増幅器が自動ゼロ化され、前記第２の差分増幅器が前記入力信号を増幅し、
第２段階の間、前記第１の増幅器の前記コモンモード出力電圧がＶＣＭＲと等しくなることを強制され、前記入力信号が前記第２の差分増幅器を介して増幅され、かつ、前記第２の差分増幅器の前記入力および前記出力がチョッピングされ、
第３段階の間、前記第２の差分増幅器が自動ゼロ化され、前記第１の差分増幅器が前記入力信号を増幅し、かつ、
第４段階の間、前記第２の差分増幅器の前記コモンモード出力電圧がＶＣＭＲと等しくなることを強制され、前記入力信号が前記第１の差分増幅器を介して増幅され、かつ、前記第１の差分増幅器の前記入力および前記出力がチョッピングされるように、４段階のスイッチングサイクルを提供するために前記スイッチングネットワークを操作するように構成される請求項６に記載のピンポン増幅器。 - 前記スイッチングネットワークは、
第１のスイッチ群であって、
前記正の入力回線と前記第１の差分増幅器の前記非反転差分入力との間に接続される第１のスイッチ（Ｓ１４）、および、
前記正の入力回線と前記第１の差分増幅器の前記反転差分入力との間に接続される第２のスイッチ（Ｓ１６）を含むスイッチ群と、
第２のスイッチ群であって、
前記第１の差分増幅器の出力と前記第１のゼロ化増幅器の前記入力の個々の１つとの間に接続される第３および第４のスイッチ（Ｓ１、Ｓ２）、
前記正の入力回線と前記第２の差分増幅器の前記非反転差分入力との間に接続される第５のスイッチ（Ｓ１９）、
前記負の入力回線と前記第２の差分増幅器の前記反転差分入力との間に接続される第６のスイッチ（Ｓ２４）、および、
前記第２の差分増幅器の前記非反転および前記反転出力と前記ピンポン増幅器のそれぞれ前記正および前記負の出力との間に接続される第７および第８のスイッチ（Ｓ９、Ｓ１０）を含むスイッチ群と、
第３のスイッチ群であって、
前記正の入力回線と前記第２の差分増幅器の前記反転差分入力との間に接続される第９のスイッチ（Ｓ２３）、
前記負の入力回線と前記第２の差分増幅器の前記非反転差分入力との間に接続される第１０のスイッチ（Ｓ２１）、
前記第２の差分増幅器の前記非反転および前記反転出力と前記ピンポン増幅器のそれぞれ前記負および前記正の出力との間に接続される第１１および第１２のスイッチ（Ｓ１１、Ｓ１２）、
前記第１の差分増幅器の前記出力と前記エラー増幅器の第２の入力との間に接続される第１３および第１４のスイッチ（Ｓ２５、Ｓ２６）、および、
前記エラー増幅器の前記出力と前記第１の差分増幅器の前記ＣＭＲ入力との間に接続される第１５のスイッチ（Ｓ２９）を含むスイッチ群と、
第４のスイッチ群であって、
前記正の入力回線と前記第２の差分増幅器の前記非反転差分入力との間に接続される第１６のスイッチ（Ｓ２０）、および、
前記正の入力回線と前記第２の差分増幅器の前記反転差分入力との間に接続される第１７のスイッチ（Ｓ２２）を含むスイッチ群と、
第５のスイッチ群であって、
前記第２の差分増幅器の前記出力と前記第２のゼロ化増幅器の前記入力の個々の１つとの間に接続される第１８および第１９のスイッチ（Ｓ３、Ｓ４）、
前記正の入力回線と前記第１の差分増幅器の非反転差分入力との間に接続される第２０のスイッチ（Ｓ１３）、
前記負の入力回線と前記第１の差分増幅器の前記反転差分入力との間に接続される第２１のスイッチ（Ｓ１８）、および、
前記第１の差分増幅器の前記非反転および前記反転出力と前記ピンポン増幅器のそれぞれ前記正および前記負の出力との間に接続される第２２および第２３のスイッチ（Ｓ５、Ｓ６）を含むスイッチ群と、
第６のスイッチ群であって、
前記正の入力回線と前記第１の差分増幅器の前記反転差分入力との間に接続される第２４のスイッチ（Ｓ１７）、
前記負の入力回線と前記第１の差分増幅器の非反転差分入力との間に接続される第２５のスイッチ（Ｓ１５）、
前記第１の差分増幅器の非反転および反転出力と前記ピンポン増幅器のそれぞれ前記負および前記正の出力との間に接続される第２６および第２７のスイッチ（Ｓ７、Ｓ８）、
前記第２の差分増幅器の前記出力と前記エラー増幅器の第２の入力との間に接続される第２８および第２９のスイッチ（Ｓ２７、Ｓ２８）、および、
前記エラー増幅器の前記出力と前記第２の差分増幅器のＣＭＲ入力との間に接続される第３０のスイッチ（Ｓ３０）とを含むスイッチ群を含み、
前記制御回路は、
前記サイクルの第１段階の間、前記第１および前記第２の群のスイッチは閉じられ、他のすべてのスイッチは開かれ、
前記サイクルの第２段階の間、前記第１および前記第３の群のスイッチは閉じられ、他のすべてのスイッチは開かれ、
前記サイクルの第３段階の間、前記第４および前記第５の群のスイッチは閉じられ、他のすべてのスイッチは開かれ、かつ、
前記サイクルの第４段階の間、前記第４および前記第６の群のスイッチは閉じられ、他のすべてのスイッチは開かれるように、前記スイッチを操作するように構成される請求項８に記載のピンポン増幅器。 - ピンポン増幅器の構成に構成される第１および第２の差分増幅器（Ａ１、Ａ２）を含むピンポン増幅器における低周波数雑音およびオフセット電圧を低減する方法であって、前記第１および前記第２の増幅器の各々は差分入力および出力を有し、
前記第１の差分増幅器を自動ゼロ化する一方、前記第２の差分増幅器を使用して、前記第２の差分増幅器の前記差分入力に印加された入力信号を増幅する工程と、
第２の差分増幅器の入力および出力をチョッピングする一方、前記第２の差分増幅器が前記入力信号を増幅する工程と、
前記第２の差分増幅器を自動ゼロ化する一方、前記第１の差分増幅器を使用して、前記第１の差分増幅器の前記差分入力に印加される入力信号を増幅する工程と、
前記第１の差分増幅器の入力および出力をチョッピングする一方、前記第１の差分増幅器が前記入力信号を増幅する工程とを含む方法。 - 前記第１および前記第２の差分増幅器の各々はコモンモード参照電圧入力（ＣＭＲ）を含み、そのコモンモード出力電圧がそのＣＭＲ入力に印加される電圧とともに変化するように構成され、
前記第１および前記第２の差分増幅器のそれぞれの差分出力電圧がゼロである時にそれらの増幅器のための所望のコモンモード出力電圧（ＶＣＭＲ）を決定する工程と、
前記第１の差分増幅器のＣＭＲ入力に印加された時に、前記第１の差分増幅器のコモンモード出力電圧にＶＣＭＲと等しくなることを強制する第１の訂正電圧を周期的に決定する工程と、
前記第１の差分増幅器のＣＭＲ入力に前記第１の訂正電圧を継続的に印加する工程と、
前記第２の差分増幅器のＣＭＲ入力に印加された時に、前記第２の差分増幅器のコモンモード出力電圧にＶＣＭＲと等しくなることを強制する第２の訂正電圧を周期的に決定する工程と、
前記第２の差分増幅器のＣＭＲ入力に前記第２の訂正電圧を継続的に印加する工程をさらに含む請求項１０に記載の方法。 - 前記第１の訂正電圧を決定する工程は、前記第１の差分増幅器の前記コモンモード出力電圧とＶＣＭＲとの間の差を増幅する工程を含み、前記増幅された差は前記第１の訂正電圧に等しく、前記第２の訂正電圧を決定する工程は、前記第２の差分増幅器の前記コモンモード出力電圧とＶＣＭＲとの間の差を増幅する工程を含み、前記増幅された差は前記第２の訂正電圧に等しい請求項１１に記載の方法。
- 前記第１および前記第２の訂正電圧を、前記第１および前記第２の差分増幅器のそれぞれＣＭＲ入力に接続される第１および第２の保存デバイス（ＣＭ５、ＣＭ６）に保存する工程をさらに含む請求項１１に記載の方法。
- 前記第１および前記第２の差分増幅器の前記差分出力の個々の１つにスイッチング可能に接続される単一終端出力および差分入力を有する出力増幅器（Ａ０）をさらに含む請求項１０に記載の方法。
- ピンポン増幅器の構成に構成される第１および第２の差分増幅器（Ａ１、Ａ２）を含むピンポン増幅器における低周波数雑音およびオフセット電圧を低減する方法であって、前記第１および前記第２の増幅器の各々は差分入力および出力、および、コモンモード参照電圧入力（ＣＭＲ）を有し、そのコモンモード出力電圧はそのＣＭＲ入力に印加される電圧とともに変化するように構成され、
前記第１および前記第２の差分増幅器のそれぞれの差分出力電圧がゼロである時にそれらの増幅器のための所望のコモンモード出力電圧（ＶＣＭＲ）を決定する工程と、
前記第１の差分増幅器を自動ゼロ化する一方、前記第２の差分増幅器を使用して、前記第２の差分増幅器の前記差分入力に印加された入力信号を増幅する工程と、
前記第２の差分増幅器の前記入力および出力をチョッピングする一方、前記第２の差分増幅器が前記入力信号を増幅する工程と、
前記第２の差分増幅器を自動ゼロ化する一方、前記第１の差分増幅器を使用して、前記第１の差分増幅器の前記差分入力に印加される入力信号を増幅する工程と、
前記第１の差分増幅器の前記入力および出力をチョッピングする一方、前記第１の差分増幅器が前記入力信号を増幅する工程と、
前記第１の差分増幅器のＣＭＲ入力に印加された時に前記第１の差分増幅器のコモンモード出力電圧にＶＣＭＲと等しくなることを強制する第１の訂正電圧を周期的に決定する工程と、
前記第１の訂正電圧を前記第１の差分増幅器のＣＭＲ入力に継続的に印加する工程と、
前記第２の差分増幅器のＣＭＲ入力に印加された時に前記第２の差分増幅器のコモンモード出力電圧にＶＣＭＲと等しくなることを強制する第２の訂正電圧を周期的に決定する工程と、
前記第２の訂正電圧を前記第２の差分増幅器のＣＭＲ入力に継続的に印加する工程とを含む方法。 - 前記第１および前記第２の差分増幅器の前記差分出力の個々の１つにスイッチング可能に接続される単一終端出力および差分入力を有する出力増幅器（Ａ０）をさらに含む請求項１５に記載の方法。
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