JP2005500172A - MEMS and MEMS manufacturing method - Google Patents

MEMS and MEMS manufacturing method Download PDF

Info

Publication number
JP2005500172A
JP2005500172A JP2003521140A JP2003521140A JP2005500172A JP 2005500172 A JP2005500172 A JP 2005500172A JP 2003521140 A JP2003521140 A JP 2003521140A JP 2003521140 A JP2003521140 A JP 2003521140A JP 2005500172 A JP2005500172 A JP 2005500172A
Authority
JP
Japan
Prior art keywords
layer
mems
region
bond region
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003521140A
Other languages
Japanese (ja)
Inventor
ファリス、サデグ、エム.
Original Assignee
レベオ, インコーポレイティッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to US31265901P priority Critical
Application filed by レベオ, インコーポレイティッド filed Critical レベオ, インコーポレイティッド
Priority to PCT/US2002/026090 priority patent/WO2003016205A2/en
Publication of JP2005500172A publication Critical patent/JP2005500172A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00222Integrating an electronic processing unit with a micromechanical structure
    • B81C1/00238Joining a substrate with an electronic processing unit and a substrate with a micromechanical structure
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00Manufacture or treatment of microstructural devices or systems
    • B81C2201/01Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0174Manufacture or treatment of microstructural devices or systems in or on a substrate for making multi-layered devices, film deposition or growing
    • B81C2201/019Bonding or gluing multiple substrate layers
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting

Abstract

【課題】
【解決手段】本発明は、マイクロ・エレクトロ・メカニカル・システム(MEMS)とその製造方法に関するものであり、具体的には垂直方向に集積化したMEMSシステムに関するものである。MEMSと垂直方向に集積化したMEMSの製造は、好ましくはウエハーレベルで、基板に選択的に接合されたMEMSレイヤー上に複数のMEMSを形成すること、及び前記MEMSレイヤーを無傷で取り除くことにより容易にされる。
【Task】
The present invention relates to a micro electro mechanical system (MEMS) and a method for manufacturing the same, and more particularly to a MEMS system integrated in a vertical direction. Fabrication of MEMS vertically integrated with MEMS is facilitated by forming a plurality of MEMS on a MEMS layer selectively bonded to a substrate, preferably at the wafer level, and removing the MEMS layer intact. To be.

Description

【背景技術】
【0001】
発明の分野
本発明は、マイクロ・エレクトロ・メカニカル・システム(MEMS)及びその製造方法に関するものであり、より具体的には垂直方向に集積化されたMEMSシステムに関するものである。
【0002】
従来技術の説明
MEMSの分野においては、MEMSベースのセンサへの適用が激増したことから急成長の段階を迎えている。主要な報道ではゲノム・ラボ・オン・チップや超微細ロボットについて特に注目しているが、MEMS技術の最大の利点はこのように工具やセンサを小型化することから得られるものではない。むしろその最大の利点は工具やセンサをより安価に作成することから得られるものである。大部分のMEMSデバイスはスタンドアロン型の部品であるから、ユビキタス集積化による価格上の利点はこのアプローチでは得られない。MEMSデバイスは、従来、電子マイクロチップの製造方法から引き継がれた方法を利用することで生産される。集積化はマイクロエレクトロニクス革命をもたらした。大規模集積回路(LSI)は、何百万ものトランジスタを単一のチップ上に配置したもので、それは着実に費用を減少することで市場にさらなる力をもたらし続けている。さらにマイクロエレクトロニクスの集積化は次のレベルに移行しており、単一チップ上にシステムを作成したり、単一パッケージ中にシステムを作成できるようになっている。一方、単一チップ上へのMEMSデバイスの集積化は、大部分が現実されていないままである。MEMS集積化への挑戦は、相補型金属酸化膜半導体(CMOS)への挑戦とは非常に異なる。CMOS技術は1億個のトランジスタ集積回路(IC)のマイルストーンに達したが、MEMS界はまだ大部分が個別のデバイスから構成されている。MEMS産業においては小規模な集積化が断片的に行われているのみである。多くのMEMSは、従来のMEMS製造の要求された処理過程のために個別のデバイスになっている。
【0003】
製造コストを削減することに加えて、MEMSデバイスの集積化は、前記デバイスの機能を拡張することに大きく貢献する。一般に大部分のマイクロセンサの感度はサイズの縮小と共に幾何学的に低下する。例えば、ねじれ容量型加速度センサからの出力は側方次元(lateral dimension)の5乗で下降する(Gabrielson,T.B.,「Fundamental noise limits for miniature acoustic and vibration sensors」,Transactions of the ASME.Journal of Vibration and Acoustics,Vol.17(4),p.405(1995))。線容量(line capacitance)や信号対雑音比の問題は、搭載回路なしにそのようなセンサを縮小し、逓減信号のように検知し処理することを非実用化することである。今日の産業において、MEMSセンサ集積化の主な焦点はオンチップ制御回路を提供することにある。自動車産業は単一のチップ上への異なるセンサの組み合せにおいて指導的立場を取ってきた。例えば、多くの圧力センサと加速度センサにおいては、温度補償のためにオンチップ温度計を加えることによってレスポンス曲線の温度感度の問題に対応する。更なる以下のようなステップが達成されている。例えば、トヨタ・日本電装は、同一のチップ上にエンジン圧力や温度のためにセンサを組み合せた自動車センサ一式を衝撃エアバッグトリガーとして報告した(T.Fujii,Y.Gotoh,and S.Kuroyanagi,「Fabrication of Microdiaphragm Pressure Sensor Utilizing Micromachining」,Sensors and Actuators,A34:217(1992))。しかしながら、前記のようなセンサ一式は、複雑な設計と広範囲な開発資源がその構築に必要とされるために高度に特殊な機能と大量生産の隙間市場であり続ける。
【0004】
集積化は引き続き困難である。ポリシリコンはマイクロマシニングのための主材料であり、MEMS集積化における葛藤の最適な例である。蒸着(約630℃)及びアニ−リング(>900℃)における高温はアルミニウム及び銅メタライゼーションに適合しない。前記プロセスの流れは妥協されなければならないか、又はタングステンのようなより高価でより抵抗性のある耐熱性金属が用いられなければならない(K.A.Honer,「Surface micromachining techniques for integrated microsystems」,Ph.D.thesis,Stanford University,March,2001)。MEMS処理は、温度過敏性の高い薄膜材料、非常に深いエッチング、アノーディック接合、及び必要な疲労緩和のためのアニ−ル等からもたらされる集積化に対する一連の挑戦を有するものである。単一チップ上に集積化されたセンサ一式を設計する場合には、例えば一般的な加速度センサを形成するために用いられる工程をIC温度センサ又は薄膜サーミスタに組み合せることに多くの挑戦がある。更に結果として生じた設計は柔軟性がないものであり、改良型センサの機能をアップグレードするためには完全な再設計と新規のマスクセットの購入を必要とする。
【0005】
垂直方向の集積化又は同パッケージ中のマイクロデバイスの積層化は、パッケージの容量減少、回路密度の増加及びボードスペースの節約、及び性能と機能性を高める魅力的な方法である。チップ間の遅延の減少及び消費電力の削減は、両方とも積層による集積化の利点である。前記デバイスが薄形化され相互に上方向に積み重ねられる場合、コストや回路密度の利点は潜在的に大きい。IC及びMEMSプロセス両方において、シリコンウエハーの第3次元方向の利用は大部分がされないままである。
【0006】
2次元デバイスの垂直方向の積層化への現在の商用アプローチは、チップスケールのものであり、研削によるウエハーの薄形化に依存する。大部分の方法はスルーホール又はワイヤー接合され積み重ねられた母娘チップの方法による相互接続に依存する。現在の方法は全て、パッケージのサイズ、コスト、信頼性及び生産高の影響に関して限界がある。このような困難にもかかわらず、3次元集積化を得るためのデバイスの積層化は、特にMEMSをASIC(特定用途向け集積回路)コントローラと組み合せることにおいて、その応用対象を見出しつつある。組み合せ個別のチップを積み重ねることによって作成された高密度のメモリパッケージには特殊な応用が見出されている。
【0007】
3次元パッケージ化の成功例は、Irvine Sensors(Irvine、CA)及びIBMによってなされている。個別のダイは、エッジリフトオフ工程を使用して積み重ねられ相互接続される(J.Minahan,A.Pepe,R.Some,and M.Suer,「The 3D stack in short form(memory chip packaging)」,Proceedings 42nd Electronic Components and Technology Conference,San Diego,CA(1992))。ノウン・グッド・ダイ(KGD)は薄層化されたものである。前記ダイの縁部においてはんだバンプは、前記積み重ねられたダイを位置合わせし相互接続するために用いられる。前記ダイは、エポキシマトリクス中に埋め込まれる。前記エポキシは異なるサイズのダイを位置決めすることを容易にし、前記相互接続面として使用される。個別の積層化及びダイの相互接続は、KGDの必要条件に伴い非常に高価な製造方法となる。
【0008】
3次元パッケージ化の別の成功例は、全ウエハー上にポリイミドの絶縁層に溶着された金の相互接続トレースを適用することによって高密度に積み重ねられたメモリモジュールを製造するCubic Memoryによってなされている。しかしながら、積層化及び垂直方向の相互接続はまだ個別のチップスケールである。
【0009】
3次元パッケージ化の更なる成功例は、Tessera(San Jose、CA)によってなされたもので、Intelと共同してマイクロボールグリッドアレイ(micro−ball grid array)接合を介して柔軟な基板上に前記チップを取り付け、前記チップ搭載テープをその上にゼット折することによってチップスケールの積み重ねられたパッケージを開発している。
【0010】
また、Ziptronixは、明らかにICのウエハースケールの積層化を開発している。アラインメント、ストレス管理、温度管理、高密度相互接続及び生産高に伴う重要な挑戦はさらに取り組まれている。
【0011】
利用可能な垂直方向の集積化では様々な欠点がある。1つの主な欠点は歩留まり損失にある。現在市場にあるデバイス積層化に対する全てのアプローチはダイスケールである。個別のダイが用意され、位置合わせされ、積み重ねられ、及び接続される。そのプロセスは高価で、前記積層による歩留まり損失は層中の各デバイスに対する複合歩留まり損失である。増加した歩留まり損失は、積層したSRAMのような安価なデバイスに対しては耐えられる場合がある。しかしより高価なデバイスが積層される際には、その解決方法はノウン・グッド・ダイ(KGD)を使用することにある。KGDではパッケージされないダイ毎にバーンインテストが実施される。更に前記積層は各層の完成後に電気的テストを必要とする。そのプロセスは非常に高価で、その適用は軍隊や人工衛星技術等の高エンドユーザに限定されるものである。
【0012】
従来の垂直方向の集積化のその他の欠点は、前記技術がダイスケールに限定されるという事実にある。Ziptronixの未だ市場に届いていないアプローチを除いて、積層化デバイスの前記アプローチの全ては、ダイスケールである。ウエハースケール製造の重大な経済的利点は、これらの技術には完全に利用できない。個別のダイを処理しテストする高コストのためにこれらの方法はハイエンドの適用に制限される。
【0013】
従来の垂直方向の集積化のその他の欠点は、材料の非互換性に関するものである。有機的な接着剤及び埋め込み用樹脂は、前記積層を構築するために使用される。接着剤と埋め込み用樹脂の使用は多くの有用なプロセスと互換性がない。前記接着剤の熱膨張係数(TCE)は、前記ウエハーのTCEに一致しない。次のプロセス及びダイの亀裂や層間剥離を避けるためのデバイス操作において、温度や熱サイクリングは厳密に制限されなければならない。さらに前記接着剤の大部分は有機化合物であるので、酸化環境、高温及び過度な化学物質に晒されることを含む半導体プロセスとは互換性がない。
【0014】
センサ集積化は非常に高価で設計に特化した取り組みを残している。電流センサの集積化は主に自動車産業に見られ、高い設計費用は部品の膨大な量の生産によって返済される。集積化の新規なシステム及び方法は、集積化されたMEMSデバイスの広大なポテンシャルをより幅広い適用へ利用可能にさせるために必要である。
【0015】
半導体及びMEMSデバイスは、ウエハーの厚さのごく一部にのみ作成され、前記ウエハーの厚さの大部分は前記デバイスの製造中に構造的な保持を提供するために使われている。確かに、完成したウエハーをパッケージ化する前に裏面研削し熱伝導性を向上させることは一般的になされている。超薄形デバイスのさらなる特徴はそれらが柔軟であることにあり、そのことはワイヤー接合やパッケージングにおける機械的負荷を管理する際に有利である。非常に薄い層はこのような利点を有するにもかかわらず、100ミクロン以下の薄層化は、非常に高価で、そのためほとんど実施されない。前記ウエハーのいかなる領域において穴あきを避けるために、ラッピングは低速で実施されかつこのラッピングは慎重なウエハー厚マッピングのもとに繰り返し実施されなければならない。ウエハーの薄層化は、裏面のウェットエッチング又はプラズマエッチングの場合でも、厚さ均一性及びブレークスルーに関して上記と同様の複雑さで実行されなければならないであろう。各層は、エッチング又は研磨停止部材として前記ウエハーに組み込まれる。例えば、窒素ケイ素層は硬研磨停止部材としてシリコンに組み込まれ、又は、ボーン注入層がドーパント選択エッチングを停止することができる。これらの方法は効果的であるが、それらは高価でその実施は困難である。
【0016】
MEMSセンサのアプリケーションは急成長している。全ての種類のマイクロシステムの市場規模は2000年$14B以上と見積もられ、年平均成長率(CAGR)予測は21%である。前記のような環境監視装置は、市場の5%未満であるが、次の4年にわたって予測されたCAGR35%は市場平均より非常に高い(R.H.Grace,「The New MEMS and Their Killer Apps」,Sensors Magazine,July 2000)。コスト及び信頼性の改善は、多くの従来形のセンサのマイクロセンサへの置き換えを引き起こす主要な駆動力である。マイクロセンサは、加速度、振動、圧力、温度、湿度、歪み、近接、回転、アコースティックエミッション及び多くのその他のものの測定に利用可能である。適用例は、自動車のエアーバッグ安全システム、他の自動車のアプリケーション、防犯システム、衝撃センサ、生物医学的アプリケーションを含む。
【0017】
自動車のエアーバッグ安全システムは、MEMS加速度計によって起動される。MEMSセンサによって手に入れやすくなったエアーバッグシステムにより毎年1,000以上もの人命が救われている。全米高速道路交通安全委員会(NHTSA)は、衝撃の強度及び位置及び乗員の存在、位置、動作及び重量に応じて調整するセンサアレイを有する高性能のエアーバッグシステムによって数百より多くの人命が救われると見積もる(「Advanced air bags,final economic assessment」,FMVSS NO.208,NHTSA Office of Regulatory Analysis & Evaluation,Plans and Policy,May,2000)。エアーバッグ配備用のセンサ市場は、過去5年間で20〜25%CAGRの急成長を遂げた。
【0018】
MEMSにとって自動車へのアプリケーションは莫大なものである。MEMSセンサによって、エンジン油、燃料、冷却液、トランスミッション及びブレーキ液のレベルが測定される。圧力センサは、ABSラインの圧力、真空レベル、燃料噴射圧力、タイヤ圧力及びより多くものを監視する。化学及び流量センサは、排気メークアップ(吹込みフロー)を監視するために使用される。温度センサは、エンジン性能を最適化し、湿度センサに伴い車内の快適さを決定する。ドライバの安全性及び利便性は、ヨーレートを測定するための車両動的制御及び衝突防止近接センサによって高められる。さらに多くのものがある。より安価でより強力なセンサ一式はドライバの安全性を高め、車内の快適さを改善し、エンジンをより長く存続させ、より環境に配慮させるような非常に大きな可能性を有する。
【0019】
防犯システムはセンサのタイプを組み合せ、検出網を広げて警報の知的冗長性による誤警報を制限する。近接、動作、振動及び熱検出が組み合わされる。集積化センサアレイは、兵力及び動向を監視する戦場センサ網に対して莫大な可能性を有する。マイクロセンサ一式を用いて集積化された小型化無線通信は、膨大な可能性を有するスマートセンサウェブを可能にする(J.M.Kahn,R.H.Katz and K.S.J.Pister,「Mobile Networking for Smart Dust」,ACM/IEEE Intl.Conf.on Mobile Computing and Networking(MobiCom 99),Seattle,WA,August 17−19,1999)。
【0020】
衝撃センサは、機械的障害の間、読取り/書込み操作を禁止することによってディスクドライブを保護する。製品寿命は振動センサからのデータにより延長されることができ、重要な部品の差し迫った故障は予測され、基幹システムの故障時間を減少する。環境監視装置は、水及び空気試験と同様に製品在庫及び品質管理のモニタリングに有望である。
【0021】
生物医学的適用は真に画期的であり、DNA塩基配列決定法をはるかに超え、疾病のための新しい迅速試験だけではなく新規なドラッグ発見技術を含むものである。生活の質の面での莫大な改善は、改良されたドラッグ配送方法や補聴器及び人工視力のような生体力学的なデバイスからもたらされる。
【0022】
光スイッチ及び光スイッチング部品(例えば可変光減衰器)はまたMEMSを使用して提案され形成されるものであり、例えば、所望の方向に光を導き、遅延及び他の機能を与える回転マイクロミラーを含む。
【0023】
マイクロシステム市場は、大きく、急速に大きくなっている。経済的でセンサのいかなる種類にも万能である集積化されたセンサ一式を構築する方法は巨大な可能性を有し、多くの新規で刺激的なアプリケーションを作成する。より安価でより強力なセンサは社会のあらゆる側面に莫大な肯定的影響を与える。
【0024】
MEMS温度、湿度及び衝撃センサのための様々なセンサ技術が存在する。温度は多くの手段により測定され、抵抗温度検出器(RTD)、サーミスタ及びICデバイスが最も一般的である。温度変化に基づいて電気信号を生成するために圧力変更の容量性の測定を使用することもまた可能である。これは圧力感知発振器として実施され、所要電力を比較的高くするものである。前記RTDもまた比較的高い動作電流を必要とし、自己発熱は短い負荷サイクリングを実施困難にさせる。これに反して、非常に低電力の薄膜サーミスタは単純に構成される。アモルファスゲルマニウムサーミスタは、2Vで1microAしか得られないことが報告されている(G.Urban,A.Jachimowicz,H.Ernst,S.Seifert,J.Freund,F.Kohl,「Ultrasensitive Flow Sensors for Liquids Using Thermal Microsystems」,Eurosensors XIII,The 13th European Conference on Solid−State Transducers,p.691(1999))。抵抗の温度係数(TCR)は、室温で約−2%/Kと報告されている。そのような低電流ドレインでは、前記サーミスタの自己発熱効果は支障なく無視される場合がある。更なる利点は、前記センサが外部電流源を必要としない電力供給源(電池)によって操作可能なことである。レスポンス曲線は、放物線であるが、十分に線形の特徴を有するものであり、その線形化は必要でなくてもよい。
【0025】
集積回路センサは、シリコン接合の順方向電圧の周知である温度依存から温度を得る。3Vで作動するCMOS温度計が市販されている。低電流電源(50μAを大きく下回る)は非常に低い自己発熱(0.1℃未満)を生成する。ナショナル・セミコンダクター(National Semiconductor)は、<10microAを引き出し3Vで作動する低消費電力CMOS温度計を提供している(NSC部品no.LM19)。コストは、<1000の量で$0.20である。アナログデバイス(Analog Devices)は、0.5μA未満の電流電源を切断する内蔵式運転停止機能を有するCMOS温度計を製造している(Part no.TMP35/TMP36/TMP37,Analog Devices,Norwood,MA)。
【0026】
相対湿度センサは、大気中の湿度の吸収に対応して材料特性における変化を検出する。対象の前記材料特性は、キャパシタンス・ゲージ、抵抗湿度センサの電気インピーダンス又は熱伝導率において見られるような誘電体機能であってもよい。容量性の相対湿度(RH)センサは、多くの工業用及び気象のアプリケーションにおいて使用される単純なデバイスである。容量性のRHセンサは、低温度係数及び低消費電力(<10microA)を有する。
【0027】
標準のMEMS衝撃センサは、容量性、ピエゾ抵抗、及び圧電測定に基づくものである。外部電源は、可変静電容量センサ又はブリッジタイプのピエゾ抵抗デバイスに必要とされる。しかし、圧電(PE)は外部電力供給から電流を引き出すことなく電気信号を生成する。PEセンサからのハイインピーダンスの出力信号は、電磁雑音を検出させ易くし、その測定回路に取り組まれることを必要とする。
【0028】
多くのセンサはまたオンボード電源(例えば電池)を有する。一般の市販されている電池、リチウム一次電池は長時間電池寿命に対応するために用いられている。リチウム電池は、3Vの動作電圧及び高エネルギー密度、長い(10年以上)貯蔵寿命、良好な低温作動及び優秀な漏れ抵抗を有する。前記センサ一式を負荷サイクルすることを所望する場合、それらはまたパルス放電に適している。
【0029】
長い電池寿命は低平均電流ドレインを必要とする。低平均電流ドレインは、常時接続のデバイスの極めて低い一定のドレイン電流又は非常に低い動力クロック・リレーを使用して前記センサ一式をより高い動作電流に負荷サイクルさせることのどちらかによって得ることができる。市販のリチウム・コイン電池のエネルギー密度は25〜1700mAhへ及び、最も代表的なリチウム電池の静電容量は300〜400mAhである。400mAh電池(Tadiran TL−5186)では、10年の電池寿命に達するために、この平均電流ドレインは、4.5microamps未満でなければならない。これは極めて低い動作電流であり、市販の加速度計(衝撃センサ)の必要条件外である。より大きくより高価な円筒形電池が用いられなければならないか(最高19Ahまで利用可能)、又は前記センサ一式は起動され又は負荷サイクルされなければならない。温度及び湿度は時間ごと又はそれ以下の低いサンプリングレートに適切な緩やかに変化する変数であるが、影響は偶発的である。衝撃センサは常時接続していなければならないか、又はトリガー・インパルスの後で急速な始動ができなければならない。パッケージ衝撃は比較的短い継続時間のイベント(5〜30msec)であり、従って起動された衝撃センサはスリープ・モードからサブミリセカンドの応答ができなければならない。Dallas Semiconductor DS1306Eは警報を有するリアルタイムクロックであり、1microWの平均電力ドレインで作動し、1microWの全スリープ消費電力を保証する。
【0030】
室温排出曲線は、前記ドレイン電流が<30microampsである場合、10年の操作寿命が3Vリチウム電池において可能であることを示している(http://data.energizer.com/datasheets/_partof/splash.htm)。非常に低温な状態(−21C)での連続作動は、約1桁その寿命を縮める。
【0031】
当該のMEMSの質量使用に対応し、MEMSを日常生活のより多くの側面に取り入れるために、より経済的な製造方法が必要とされる。チップスケール技術又は従来のシンニング技術を使用しているウエハースケール技術に基づいたMEMS製造は経済的なMEMS集積化に適していない。
【発明の開示】
【発明が解決しようとする課題】
【0032】
従って、本発明の主要目的は低価格MEMSを提供することである。
【0033】
本発明のもう1つの目的は垂直方向集積化MEMSを提供することにある。
【0034】
本発明のさらなる別の目的は、1つ又はそれ以上のMEMSデバイス及び関連エレクトロニクス、光学システム、太陽電池(photovoltaics)、電気化学セル、温度管理、通信システム及び/又は他の機能を含む垂直方向に集積化されたMEMSを提供することにある。
【0035】
本発明の更なる目的は、MEMS及び垂直方向集積化MEMSを製造する方法を提供することにあり、デバイス層がMEMS、マイクロエレクトロニクス及び/又はその他の構造の処理が可能な状態で支持層に提供される。
【0036】
本発明のもう1つの目的は、MEMS及び垂直方向集積化MEMSの製造方法を提供することにあり、デバイス層はMEMS、マイクロエレクトロニクス及び/又はその他の構造の処理が可能な状態で支持層に提供され、その内部又はその面上に形成された前記構造を有する前記デバイス層が前記デバイス層上に形成された前記構造を損傷せず又は最小限の損傷で前記支持層から(例えばピーリングによって)容易に取り除かれ、前記デバイス層はMEMSを形成し、又は異なる或いは同様に有用な構造の複数のデバイス層は垂直方向に集積化されたMEMS一式を形成するために位置合わせされ積み重ねられる。
【課題を解決するための手段】
【0037】
上記で議論されその他の従来技術の問題及び欠点は本発明の方法及びデバイスにより克服され又は軽減され、本発明の目的が達成される。ウエハースケールの除去、移送、及び薄デバイス層の積層化は、MEMSの3次元集積化のための有効で効率的なシステムを提供するものである。ウエハー接合(ボンディング)及びデボンディングは、デバイスの経済的な3次元集積化を可能にするカスタマイズ可能なウエハーを製造するために採用される。
【0038】
MEMSデバイス又はデバイス一式は多重層基板を使用して組み立てられたものであり、選択的に第2の層に接着又は接合された第1の層を含むものである。前記層は好ましくはウエハーの層である。このプロセスは、有用な層上にある処理されたデバイスを損傷させることなく薄い前記「有用な」層の除去及び移送を可能にするために設計されたスタート用基板ウエハーを使用する。前記技術は、設計過程を単純化及び可能にするため及びウエハーレベルでセンサ及びコントローラの垂直方向の集積化を可能にするために用いられる。選択的な接合技術を使用する単純化された薄膜層の移送では、設計は簡単になる。あらゆるMEMSセンサ及びアクチュエータの安価で柔軟性のある集積化が、MEMS及びマイクロエレクトロニクス・ハイブリッドと共に得られる。前記技術は、極めて高密度なマイクロエレクトロニクスを作成することに拡張可能である。
【0039】
前記選択的な接合アプローチは、大規模フィロ葉状構造(MFT)を形成する前記設計過程を薄膜層を生成し移送する費用効果の高い手段を提供することによって開発する。以前の複雑なプロセス工程は単純な工程に分割される。アンダーカット及びその他の従来のリフトオフ技術の困難は、ウエハースケールでコンポーネント層を剥離し、その層を1度に1層ずつ積み重ねることによってなくすことができる。このように、積層されたスタート用ウエハーを用いていかなる層も移送することが可能である。前記選択的な接合プロセスは複数のコンポーネント層及び更に全体が完成したハイブリッド型デバイス(MEMS及びマイクロプロセシングシステムを含む)のウエハースケールの移送に適用され、その他のものの間で、このことにより効果的にMEMS技術に集積化をもたらしている。
【0040】
MEMSの製造方法は、その内部やその面上に有用な構造を任意的に有する第1の層を第2の支持層に選択的に接着する工程と、前記第1の層を取り除く工程と、同様な又は異種の有用な構造(又はいずれでもない)を用いて前記プロセスを繰り返す工程と、3次元の集積された構造を形成するために前記複数の層を積み重ねる工程とを有する。
【0041】
この方法は、安価なマイクロエレクトロニクス、MEMSセンサ、MEMSアクチュエータ、ハイブリッド型MEMS・マイクロエレクトロニクス又はあらゆる組み合せの生産を可能にする。
【0042】
上記に議論されその他の本発明の機能及び利点は、下記の詳細な記述及び図面から当業者によって認識され理解される。
【発明を実施するための最良の形態】
【0043】
本発明においてMEMSデバイスは垂直に積み重ねられるものであり、他のマイクロシステム(これに限定されるものではないが、マイクロエレクトロニクス、マイクロフルイディクス(microfluidics)、温度管理及び同様なものを含む)の3次元集積化を提供するものである。MEMSデバイスの臨界寸法は最先端のCMOSと比較してかなり大きく、ウエハーレベルの位置合わせの基準を著しく緩和する。また、所定のデバイスの必要なピン数は比較的少なく、そのため垂直方向に集積されたマイクロエレクトロニクスと比較して垂直方向の相互接続を単純化する。例えば、市販の温度計(1−wireTM technology,Maxim Integrated Products,Sunnyvale,CA,part no.DS1820(thermometer))及び湿度計(Dan Awtrey,「A 1−Wire Humidity Sensor」,Sensors,Vol.17(8),Aug.2000)チップは、電源及びデータ通信両方に対して単一のねじりペアリード線しか必要としない。垂直方向の相互接続を最大化することができ、信頼性に極めて肯定的な影響を与える。積層されたMEMSセンサの他の側面は消費電力がMEMSセンサにとしては比較的低いことであり、この温度管理を簡易にする。
【0044】
この製造方法を用い、ウエハースケールのボンディングを利用することによって、垂直方向の集積化のコストは個別デバイスを形成するコストと同じにすることができ、最終的には大幅に減少することができる。
【0045】
垂直方向に集積したMEMS一式、例えば1つ又はそれ以上のセンサ、光スイッチ、通信システム(例えばアンテナ、送信器)又はその他の機能のMEMSを含む、が開示される。前記製造方法は柔軟性があり、あらゆるMEMSのハイブリッド組み合せが製造でき、且つ設計のアップグレードを容易にする。前記方法は集積化MEMSのコストを削減し、アプリケーションの新規なクラスにおける使用を可能にする。
【0046】
接合強度は、全デバイス層が完成した後でこれらデバイス層の除去及び移送を可能にするスタート用ウエハーを作成するために制御される。これらの接合されたウエハーは、デバイスの加工処理に耐えるように設計され、困難な研削及びエッチングなしにウエハースケールで前記薄形デバイス層のピーリングを可能にする。
【0047】
SOIウエハーを製造する新規な方法は、イオン注入の損傷の面に沿って制御された劈開によってシリコンウエハーから薄膜層の移送を利用する。通常この層は、シリコン−酸化物−シリコンの積層板を形成するために酸化シリコンウエハーに永続的に接合されるものである。前記接合は接着剤なしで作成される。永続的な接合を形成することへの代替として、前記接合強度は、ウエハー面の全体に又は強弱接合域の選択されたパターンのどちらにおいても制御されることができる。例えば、前記接合エネルギーはナノスケール・ラフニング(nanoscale roughening)によって制御されることができる。制御されたエネルギーの内部面を使用してこれらのウエハーは、信頼できるセンサの設計を組み立てるために用いられるものである。組み立ての後、各薄形センサデバイス層は、ハンドルウエハーへ移送される。前記デバイス層の移送及びボンディングはウエハースケールで起こり、すなわち上層部全体は1つの断片に移送され、前記ハンドルウエハーに直接接合される。センサ又はコントローラの更なる層は、3次元センサ一式を作成するために元々移送された層上にあるハンドルウエハー上へ積み重ねられることができる。このアプローチは、あらゆる種類のセンサが積み重ねられた一式に集積されることを可能にする。
【0048】
図1を参照すると、選択的に接合されてなる多重層基板100が示されている。前記多重層基板100は、露出面1B及び層2の面2Aに選択的に接合された面1Aを有する層1を含む。層2はさらに反対側の面2Bを含む。一般的に、前記選択的に接合されてなる多重層基板100を形成するには、層1、層2、又は層1と層2の両方が弱接合領域5及び強接合領域6を定義するために処理され、その後に接合されるものであって、前記弱接合領域5は、有用なデバイス又は構造の処理が可能な状態にあり、MEMS及び/又はその他の有用なデバイス又は構造を含む。
【0049】
ここで、層1及び層2は相互適応性を有する。前記層1及び層2は、適合性のある熱的、機械的、及び/又は結晶的特性を有する。特定の好ましい実施例においては、前記層1及び層2は、同一の材料から成る。もちろん、異なる材料が使用されてもよいが、好ましくは相互適応性を有するように選択される。
【0050】
層1の1つ又は複数の領域は、その中もしくはその上に例えばマイクロエレクトロニクスのような1つ又は複数の構造が形成される特定の基板領域として機能するように定義される。これらの領域は、この明細書で詳細に記載されているように、所望のパターンであればいかなるものであってもよい。次に層1の選択された領域の接合が最小限になるように処理され、前記弱ボンド領域5が形成される。或いは、層2の対応領域の接合が最小限になるように(層1の処理と共に、又は層1への処理の代わりに)処理される。さらなる代替例は、前記構造を形成するために、層1及び/又は層2の前記選択された以外の領域を処理することを含み、それにより前記強ボンド領域6での接合強度を高める。
【0051】
層1及び/又は層2の処理後、これらの層が位置決めされ、接合される。前記接合は、この明細書で詳細に記載されているように、適切な方法であればいかなるものでもよい。加えて、前記位置合わせは、機械的、光学的又はその組み合せのものでもよい。当然のことながら、前記位置合わせは、一般的に層1上に形成された構造がない限りは、この段階において重要なことではない。しかしながら、両層1及び層2が処理される時、位置合わせは前記選択された基板領域から最小化された変化に必要とされる。
【0052】
前記多重層基板100は層1の内部又は上にMEMS又はその他のあらゆる所望の構造を形成するために処理される。従って、前記ユーザが従来の製造技術又は様々な関連技術が発達するに従って知られるようになるその他の技術を使用して任意の構造又はデバイスを処理できるように、前記多重層基板100が形成される。ある特定の製造技術は、前記基板に過酷な条件、例えば高温、圧力、過酷な化学物質、又はその組み合せ等を受けるものである。それゆえ、これらの条件に耐えるために、前記多重層基板100が好ましくは形成される。
【0053】
MEMS又は有用な構造又はデバイスは、領域3の中又は上に形成されるものであって、部分的に又は略弱ボンド領域5に重複する。従って、領域4であって、部分的に又は略強ボンド領域6に重複し、一般的にその中又はその上に構造を持たないものである。前記多重層基板100の層1の中又は上にMEMS又はその他の有用なデバイスの形成後、層1は、次にデボンディングされる。前記デボンディングは、前記MEMS又はその他の有用なデバイスに有害な層間剥離技術を直接受ける必要なしに、例えば剥離のようないかなる便宜的な方法によってでもよい。MEMS又はその他の有用なデバイスが、領域4の中又は上に形成されるので、これらの領域は、領域3の中又は上に形成された構造に損害なしに、例えばイオン注入のようなデボンディング処理を受ける。
【0054】
弱ボンド領域5を形成するためには、面1A、2A、又は両方が実質上接合なく、又は弱接合を形成するために弱ボンド領域5の場所で処理される。或いは、前記弱ボンド領域5は、未処理のままであってもよく、それによって、前記強ボンド領域6は、強接合を誘発するように処理される。領域4は、部分的に又は略強ボンド領域6と重複する。強ボンド領域4を形成するためには、面1A、2A、又は両方が強ボンド領域6の場所で処理される。或いは、前記強ボンド領域6は未処理のままであってもよく、それによって、前記弱ボンド領域5は、弱接合を誘発するように処理される。さらに、両領域5及び6は異なった処理技術によって処理されてもよく、前記処理は質的に又は量的に異なるものである。
【0055】
弱ボンド領域5及び強ボンド領域6のグループの1つ又は両方の処理後、層1及び層2は実質上完全な多重層基板100を形成するために共に接合される。それゆえ、形成される時、多重層基板100は、例えばその中又はその上に、特に層1の領域3の中又は上に構造又はデバイスを形成するために、エンドユーザによって過酷な環境を受ける。
【0056】
語句「弱接合」又は「弱ボンド」の語は、一般的に、例えばデボンディング技術によって、剥離、その他の機械的分離、熱、光、圧力、又は前記デボンディング技術の少なくとも1つを有する組み合せ等によって容易に解決される層又は層の1部分間の接合を意味する。これらのデボンディング技術は、特に弱ボンド領域5の周縁部の層1及び層2への欠陥又は損害を最小限にする。
【0057】
弱ボンド領域5及び強ボンド領域6のグループの1つ又は両方の処理は、様々な方法によって達成される。前記処理の重要な点は、強ボンド領域6よりも、弱ボンド領域5がより容易にデボンディングされることである(ここでさらに記載されているように次のデボンディング工程において)。これは領域3に対して損傷を最小限又は妨げるものであって、デボンディング中、その上に有用な構造を含むものである。さらに、強ボンド領域6の含有が、特に構造処理中、多重層基板100の機構完全性を高める。従って、層1の次の処理が、その中又はその上の有用な構造と共に除去されるとき、最小化され、又は除去される。
【0058】
弱ボンド領域5及び強ボンド領域6のグループの1つ又は両方の処理の特定のタイプは、一般的に選択された材料に依存して実行される。さらに、層1及び層2の接合技術の選択は、少なくとも一部分、選択された処理方法に依存する。さらに、次のデボンディングは、例えば前記処理技術、前記接合技術、前記材料、有用な構造のタイプ又は存在、又は前記要素の少なくとも1つを有する組み合せのような要素に依存する。ある実施例では、選択された処理、接合、及び後続のデボンディングの組み合せによって(すなわち、領域3に有用な構造を作成するエンドユーザによって実行、あるいは更に高度なレベルのデバイス中の中間要素として実行されてもよい)、層2から層1をデボンディングするための劈開伝搬、又は層2を除去するための機械的薄層化の必要性が除去され、好ましくは、劈開伝搬及び機械的薄層化の両方が除去される。なぜなら、従来の教示による劈開伝搬又は機械的薄層化は層2を損傷し、大幅な後処理なしでは実際的に使用不可能なものになるから、これにより前記下地基板は、最小限の処理又は処理なしで再使用が可能となる。
【0059】
1つの処理技術は、弱ボンド領域5及び強ボンド領域6間の表面粗度の変化に依存する。前記表面粗度は、面1A(図4)、面2A(図5)、又は面1Aと2Aの両方で修正される。一般的に、前記弱ボンド領域5は、前記強ボンド領域6よりもより高い表面粗度7(図4及び図5)を有する。半導体材料において、例えば、前記弱ボンド領域は、約0.5ナノメータ(nm)よりも大きい表面粗度を有してもよく、前記強ボンド領域4は、一般的に約0.5nmよりも小さい低表面粗度を有してもよい。他の例において、前記弱ボンド領域5は、約1nmよりも大きい表面粗度を有してもよく、前記強ボンド領域4は、一般的に約1nmよりも小さい低表面粗度を有してもよい。更なる例において、前記弱ボンド領域5は、約5nmよりも大きい表面粗度を有してもよく、前記強ボンド領域4は、一般的に約5nmより小さい低表面粗度を有してもよい。表面粗度は、エッチング(例えば、KOH又はHF溶液中)又は蒸着工程(例えば、減圧化学気相蒸着(LPCVD)又はプラズマ成長化学気相蒸着(PECVD))によって修正されることができる。表面粗度に関連する接合強度は、例えば、Guiら、「Selective Wafer Bonding by Surface Roughness Control」,Journal of The Electrochemical Society,148(4)G225−G228(2001)に更に完全に記載され、ここで引用することにより本明細書に組み込まれる。
【0060】
同様な方法において(図4及び図5にあるように、同様に位置された領域は、同様の参照数字で参照されるものとする)、多孔質領域7が、前記弱ボンド領域5に形成されてもよく、前記強ボンド領域6は、未処理のままでもよい。それゆえ、層1は、その多孔質性質のため前記弱ボンド領域5の場所で層2に最小限に接合する。多孔性は面1A(図4)、面2A(図5)、又は両面1A及び2Aで修正されてもよい。一般的に、前記弱ボンド領域5は、前記強ボンド領域6よりも前記多孔質領域7(図4及び図5)で、より高い多孔性を有する。
【0061】
その他の処理技術は、弱ボンド領域5(面1A(図4)、2A(図5)、又は両1A及び2Aで)の選択的なエッチングに依存してもよく、その後にエッチングされた領域において、フォトレジスト又はその他の炭素含有材料(例えば、高分子ベース分解可能材料を含む)の堆積が続く。さらに、同様に位置された領域は、図4及び図5にあるように、同様な参照数字で参照されるものとする。層1及び層2の接合にあたっては、それは好ましくは媒介材料を分解するために十分な温度であるが、前記弱ボンド領域5は、多孔質炭素材料を含み、それゆえ弱ボンド領域5での層1及び層2間の接合は、前記強ボンド領域6での層1及び層2間の接合と比べてかなり弱い。状況に応じて、基板層1又は2、又は領域3中又は上に形成される任意の有用な構造にガス放出したり、汚れを生じさせたり、あるいは、劣化させたりしない分解材料が選択されることは当業者であれば理解されることである。
【0062】
更なる処理技術は強ボンド領域6及び/又は弱ボンド領域5を得るために照射を使用する。この技術において、層1及び/又は層2は、必要に応じ、強及び/弱接合を達成するために中性子、イオン、粒子ビーム、又はその組み合せを照射される。例えば、He、H、又はその他の適切なイオン又は粒子等の粒子、電磁エネルギー、又はレーザビームは、前記強ボンド領域6で(面1A(図10)、2A(図11)、又は両1A及び2Aで)照射されてもよい。当然のことながら、この照射方法は、層を剥離する目的のためのイオン注入と異なり、一般的にこの方法において、用量及び/又は注入エネルギーは、より少ない(例えば、剥離するための使用量のおよそ100分の1から1000分の1程度)。
【0063】
更なる処理技術は、面1A、2A、又は両1A及び2Aで固体要素及び分解可能要素を含んでいるスラリーの使用を含む。前記固体要素は、例えば、アルミナ、酸化ケイ素(SiO(x))、その他の固体金属又は金属酸化物、又は前記層1及び層2の接合を最小化するその他の材料であってもよい。前記分解可能要素は、例えば、ポリビニルアルコール(PVA)、又はその他の適切な分解可能高分子化合物であってもよい。一般的に、スラリー8は、前記面1A(図2)、2A(図3)、又は両1A及び2Aでの弱ボンド領域5中に適用される。次に、層1及び/又は層2は、前記高分子化合物を分解するために、好ましくは不活性環境において、熱せられる。従って、多孔質構造(前記スラリーの固体要素を有する)は、前記弱ボンド領域5に残り、接合時に層1及び層2は、前記弱ボンド領域5で接合しない。
【0064】
更なる処理技術は、前記弱ボンド領域5の表面のエッチングを含むものである。このエッチング工程中、ピラー9は、面1A(図8)、2A(図9)、又は両1A及び2Aの前記弱ボンド領域で定義される。前記ピラーは、選択的なエッチングによって定義され、後にピラーを残したままである。前記ピラーの形は、三角形、ピラミッド形、長方形、半球、又は適切な形である。或いは、前記ピラーは、エッチングされた領域中で成長され又は、堆積されてもよい。材料が接合するための接合場所が少ないので、前記弱ボンド領域5での全接合強度は、前記強ボンド領域6での接合よりもより弱いものである。
【0065】
その他の処理技術は、ボイド(void)域10(図12及び図13)の含有を伴い、例えば層1(図12)、層2(図13)中、前記弱ボンド領域5でエッチング、機械加工、又は両方(使用される材料に応じて)によって形成されるものである。従って、第1の層1が第2の層2に接合されるとき、前記ボイド域10は、前記強ボンド領域6に比べて接合を最小化し、次のデボンディングを容易にする。
【0066】
その他の処理技術は、面1A(図2)、2A(図3)、又は両1A及び2Aの前記弱ボンド領域5で1つ又は複数の金属領域8の使用を含むものである。例えば、これに限定されるものではないが、Cu、Au、Pt又は任意の組み合せ、又はその合金を含んでいる金属は、前記弱ボンド領域5上に堆積されてもよい。層1及び層2の接合時に、前記弱ボンド領域5は、弱く接合される。前記強ボンド領域は、未処理のまま残されてもよく(ここで接合強度の違いは、弱ボンド層5及び強ボンド領域6に関して必要な強接合対弱接合の比を提供する)、又は強接着を促進するために上記又は下記に記載のように処理される。
【0067】
さらに処理技術は、面1A(図10)、2A(図11)、又は両1A及び2A上に前記強ボンド領域6で1つ又は複数の接着促進剤11の使用を含むものである。適切な接着促進剤は、これに限定されるものではないが、TiO(x)、酸化タンタル、又はその他の接着促進剤を含む。或いは、接着促進剤が実質上前記面1A及び/又は2A全体に使用されてもよく、ここで金属材料は、前記弱ボンド領域5で前記接着促進剤及び前記面1A又は2Aの間に(前記接着促進剤の場所に応じて)置かれる。それゆえに接合時に、前記金属材料は、前記弱ボンド領域5での強接合を妨げる一方で、前記強ボンド領域6に残っている前記接着促進剤は強接合を促進する。
【0068】
その他の処理技術は、様々な疎水性及び/又は親水性領域を提供することを含むものである。例えば、シリコンのような材料は室温で自然に接合するので、親水性領域が特に強ボンド領域6にとって有用である。例えば、Q.Y.Tong,U.Goesle,Semiconductor Wafer Bonding,Science and Technology,pp.49−135,John Wiley and Sons,New York, NY 1999に記載されているように、疎水性及び親水性接合技術が室温及び高温の両方で知られており、ここで引用することにより本明細書に組み込まれる。
【0069】
更なる処理技術は、選択的に照射される1つ又は複数の剥離層を含むものである。例えば、1つ又は複数の剥離層は、前記面1A及び/又は2A上に置かれてもよい。照射なしに、前記剥離層は、接着剤として作用する。例えば紫外線放射のような放射に晒されることで、前記弱ボンド領域5中、前記接着剤の特性が最小化される。前記有用な構造は、前記弱ボンド領域5中又は上に形成され、次の紫外線放射工程又はその他のデボンディング技術が前記強ボンド領域6での層1及び層2を分離するために使用可能である。
【0070】
更なる処理技術は、熱処理時に、前記弱ボンド領域3にある層1(図6)、層2(図7)、又は両層1及び層2中、多数の超微粒気泡13の形成を可能にする注入イオン12(図6及び図7)を含む。それゆえ、層1及び層2が接合される時、前記弱ボンド領域5は、前記強ボンド領域6よりも少なく接合し、それにより前記弱ボンド領域5での層1及び層2の次のデボンディングが促進される。
【0071】
その他の処理技術は、エッチング工程に続くイオン注入工程を含む。1の実施例において、この技術は、イオン注入を略面1B全体に亘って施すことで実施される。次に、前記弱ボンド領域5は、選択的にエッチング処理される。この方法は、Simpsonら、「Implantation Induced Selective Chemical Etching of Indium Phosphide」,Electrochemical and Solid−State Letters,4(3)G26−G27中に、欠陥除去のための損傷選択的エッチングとして記載されており、その記載はここで引用することにより本明細書に組み込まれる。
【0072】
更なる処理技術は、波長帯の広狭に基づいて放射吸収及び/又は反射特性を有する1又は複数の層を、弱ボンド領域5及び/又は強ボンド領域6上に選択的に配置されるように実現する。例えば、強ボンド領域6に選択的に配置された1つ又は複数の層は、ある特定の放射波長に晒されることで接着特性を有してもよく、それにより前記層は放射を吸収し、強ボンド領域6で層1及び層2が接合される。
【0073】
当業者は、前記処理技術の少なくとも1つを有する組み合せだけでなく、付加的な処理技術が使用されることを認識するものである。しかしながら、使用された任意の処理の重要な特徴は、弱接合の1つ又は複数の領域及び強接合の1つ又は複数の領域を形成する能力である。
【0074】
層1及び層2の接合インターフェースでの前記弱ボンド領域5及び前記強ボンド領域6の幾何学的形状は、これに限定されるものではないが、領域3の上又は中に形成された有用な構造のタイプ、選択されたデボンディング/接合のタイプ、選択された処理技術、及びその他の要素を含む要素に応じて変化する。図14〜図16に示されているように、前記領域5、6は同心であってもよい。もちろん当業者は、任意の形状が選択されてもよいことを理解するものである。さらに、強接合部分と比べて弱接合域比が変化してもよい。一般的に前記比は、特に構造処理中、前記多重層構造100の完全性を有さないように十分な接合(例えば、前記強ボンド領域6で)を提供する。好ましくは、前記比は構造処理のために有用な領域(例えば、弱ボンド領域5)を最大にする。
【0075】
上記記載のように、弱ボンド領域5及び/又は強ボンド領域6の実質的な場所に面1A及び2Aの1つ又は両方の処理後、層1及び層2は、略完全な多重層基板100を形成するために共に接合される。層1及び層2は、様々な技術及び/又は物理的現象の1つによって、これに限定されるものではないが、共晶、溶解、陽極、真空、ファンデルワールス、化学的接着、疎水性現象、親水性現象、水素結合、クーロン力、毛管力、超近距離力、又は前記接合技術及び/又は物理的現象の少なくとも1つを有する組み合せを含めて、共に接合される。もちろん、前記接合技術及び/又は物理的現象は、用いられる1つ又は複数の処理技術、その上又はその中に形成された有用な構造のタイプ又は存在、予想されるデボンディング方法、又はその他の要素に部分的に依存してもよいことは、当業者にとって明白である。
【0076】
従って、多重層基板100が領域3の中又は上にMEMS又は1つ又は複数のその他の有用な構造を形成するために使用されてもよく、領域3は、面1A及び2Aの接合インターフェースで弱ボンド領域5を実質的又は部分的に重複するものである。前記有用な構造は、1つ又は複数の能動的又は受動的要素、デバイス、器具、用具、チャンネル、その他の有用な構造、又は前記有用な構造の少なくとも1つを有する任意の組み合せを含んでもよい。例えば、前記有用な構造は、集積回路又は太陽電池を含んでもよい。当業者は、マイクロテクノロジー及びナノテクノロジーベースのデバイスが形成されることを理解するものであり、センサ、スイッチ、ミラー、マイクロモーター、マイクロファン及びその他のMEMSのような様々な目的に使用されるMEMSを含む。
【0077】
1つ又は複数の構造が層1の1つ又は複数の選択された領域3上に形成された後、層1は、様々な方法によってデボンディングされる。当然のことながら、前記構造が部分的に又は略弱ボンド領域5を重複する領域4の中又は上に形成されるので、例えば構造的な欠陥又は変形のようなデボンディングに関する前記構造への典型的損害を最小化し、又は除去すると共に層1のデボンディングが行われる。
【0078】
デボンディングは様々な周知の技術によって実現されてもよい。一般的に、デボンディングは、少なくとも一部分、前記処理技術、接合技術、材料、有用な構造のタイプ又は存在、又はその他の要素に依存してもよい。
【0079】
図17から図28を参照すると、デボンディング技術は、一般的に前記層1の厚さに等しい参照深度で超微粒気泡を形成するためにイオン又は粒子の注入に基づいている。前記イオン又は粒子は、酸素、水素、ヘリウム、又はその他の粒子14から生成される。前記粒子又はイオンに前記超微粒気泡15を形成させ、最終的に前記層1及び層2を拡張させ、及び剥離させるために、前記注入は、強電磁放射、熱、光(例えば、赤外線又は紫外線)、圧力、又は前記の少なくとも1つを有する組み合せに晒されることがその後に続く。前記注入及び任意で熱、光、及び/又は圧力の後に、例えば、前記層1及び層2の面に垂直に、前記層1及び層2の面に平行に、前記層1及び層2の面に別の角度に、剥離方向に(図19、図22、図25、図28中に破線によって示される)、又はそれらの組み合せに機械的分離工程(図19、図22、図25、図28)が続く。薄層分離のためのイオン注入は、例えば、Cheungら、米国特許出願第6,027,988号、発明の名称「Method Of Separating Films From Bulk Substrates By Plasma Immersion Ion Implantation」にさらに詳細に記載され、ここで引用することにより本明細書に組み込まれる。水素の注入の典型的な条件は、用量5x1016cm‐2及びエネルギー120keVである。上記の条件によれば、約1ミクロンの層厚をウエハーから劈開させることができる。前記層厚は注入の深さの作用のみであり、シリコン中の水素のための層厚は注入エネルギーの90Å/keVである(M.Bruel,「Process for the production of thin semiconductor material films」,米国特許出願第5,374,564号(1994))。高エネルギー粒子の注入は、ターゲットを著しく加熱する。好ましくは水素を注入する際2分の1或いはそれ以上でビーム電流を低減すること又は前記ウエハーを固定し冷却することによって、ブリスターを生じることが避けられる。より少ない水素注入量を用いて剥離するには、ヘリウムの混合注入(He+H co−implant)或いはホウ素(スマーターカットプロセス(Smarter−Cut process))(Q.−Y.Tong,R.Scholz,U.Goesele,T.−H.Lee,L.−J.Huang,Y.−L.Chao,and T.Y.Tan,「A ‘smarter−cut’ approach to low temperature silicon layer transfer」,Appl.Phys.Lett.,72,49(1998))により実現されてきた。この技術はSOIウエハーを製造するために商品化されているが、マイクロエレクトロニクスの3次元集積化、マイクロエレクトロメカニカル・デバイスのマシンニング、光学デバイス、及びそれ以上のものにおいて幅広いチャンスを残している。
【0080】
上記で劈開された面の面質は最適であると報告されている(Smart cut surface quality)。薄膜は水素イオンの注入により形成された微小なひび割れに沿って剥離するようになっている。前記剥離は、格子中の水素超微粒気泡における前記内部圧力を高める熱処理によって実施され、又は機械的ストレスが前記亀裂を開始し伝播させるために用いられてもよい。マイクロ電子デバイスは注入損傷に対して非常に弱いので、前記技術はスタート用ウエハーの準備に限定して用いられ、完成又は処理中のウエハーには実施されないものである。更に、構造化されたウエハーを介する高エネルギーイオン注入は、注入深度のプロファイルをより拡散してしまう。前記入射イオンは異なる材料及び微細構成を体験するので、そのレンジパラメータはウエハーの位置に依存する。
【0081】
特に図17〜19及び図20〜22を参照すると、層1及び層2間の接合インターフェースは、特に前記強ボンド領域6で超微粒気泡17を形成するために選択的にイオン又は粒子16を注入される。この方法において、領域3(その中又はその上に1つ又は複数の有用な構造を有する)での粒子16の注入は、最小化され、それゆえ、領域3で1つ又は複数の有用な構造で生じる修復可能な又は非回復性損傷の可能性を軽減する。選択的な注入は、前記強ボンド領域4(図17〜19)の選択的なイオンビーム走査又は前記領域3(図20〜22)のマスキングによって実施される。選択的なイオンビーム走査は、イオン又は粒子が注入されるように導くために使用される前記構造100及び/又はデバイスの機械的操作を参照する。当業者にとって周知のように、様々なデバイス及び技術は、これに限定されるものではないが、集束イオンビーム及び電磁ビームを含む選択的な走査を実施するために使用される。さらに、様々なマスキング材料及び技術もまた、当技術分野において周知である。
【0082】
図23〜25を参照すると、前記注入が面1B又は2B全体に亘って実質上達成される。注入は、対象及び注入材料、及び注入の所望の深さに応じた適切なレベルにある。それゆえ、層2が層1よりもかなり厚い場合、面2Bに亘って注入することは実用的でない、しかしながら、層2が適切な注入の厚さ(例えば、実行可能な注入エネルギー以内で)の時、前記面2Bに亘って注入することが望ましい。これは、領域3に1つ又は複数の有用な構造に起こる修復可能な又は非回復性損傷の可能性を最小化し、又は除去する。
【0083】
1の実施例において、図15及び図26〜28を参照すると、強ボンド領域6は層1及び層2間の接合インターフェースの外周縁部で形成される。従って、層1を層2からデボンディングするには、イオン又は粒子16は、例えば層1及び層2の接合インターフェースで超微粒気泡17を形成するために領域4に亘って注入される。好ましくは、選択的な走査が使用され、前記構造100が回転されてもよいし(矢印20で示される)、走査デバイス21が回転されてもよく(矢印22で示される)、又はそれらの組み合せも可能である。この実施例において、さらなる利点は、その中又はその上での形成に有用な構造を選択する際に、エンドユーザに与えられる柔軟性である。前記強ボンド領域6の大きさ(例えば幅)は、前記多重層基板100の機構的及び熱的完全性を維持するために適切である。好ましくは、前記強ボンド領域6の大きさは、最小化され、それゆえ構造処理のために弱ボンド領域5の部分を最大化する。例えば、強ボンド領域6は、8インチウエハーの約1ミクロンである。
【0084】
さらに、層2から層1をデボンディングすることは、例えば、強ボンド領域6を通るエッチングを形成するためにエッチング処理(面に平行に)のようなその他の従来の方法によって実施される。そのような実施例において、前記処理技術は、特に相互適応性があり、例えば、ここで前記強ボンド領域6は、バルク材(例えば、層1及び層2)よりもより高いエッチング選択比を有する酸化被膜で処理される。前記弱ボンド領域5は、好ましくは弱ボンド領域5の場所で層2から層1をデボンディングするためにエッチング処理を必要とせず、前記選択的処理又はその欠如が層1を層2に接合する工程において接合することを妨げるからである。
【0085】
或いは、劈開伝搬が層2から層1のデボンディングを開始するために使用される。さらに、前記弱ボンド領域5での接合が限定されるので、前記デボンディングは、好ましくは前記強ボンド領域6の場所で必要とされるだけである。さらに、デボンディングは、従来公知のように、エッチング処理(表面に垂直に)によって開始され、好ましくは領域4の場所に限定される(すなわち、一部分又は大部分で前記強ボンド領域6と重なり合う)。
【0086】
層1及び層2は、同一の又は異なる材料であってもよく、これに限定されるものではないが、プラスチック(例えば、ポリカーボネート)、金属、半導体、絶縁体、単結晶、アモルファス、非晶質、生物学的(例えば、DNAベース膜)、又は前記材料のタイプの少なくとも1つを有する組み合せを含む材料を含んでもよい。例えば、材料の具体的なタイプは、シリコン(例えば、単結晶、多結晶、非晶質、ポリシリコン、及びSi、SiC、SiOといったような誘導体)、GaAs、InP、CdSe、CdTe、SiGe、GaAsP、GaN、SiC、GaAlAs、InAs、AlGaSb、InGaAs、ZnS、AlN、TiN、その他のIIIA−VA族、IIB族、VIA族、サファイア、石英(水晶、又はガラス)、ダイアモンド、シリカ、ケイ酸基材料、又は前記材料の少なくとも1つを有する任意の組み合せを含む。もちろん材料のその他のタイプの処理は、所望の分解の多重層基板100を提供するために、ここで記載されている処理から利益を得る。ここで記載された方法に特に適切である好ましい材料は、層1として半導体材料(例えば、シリコン)、及び層2として半導体材料(例えば、シリコン)を含み、その他の組み合せは、これに限定されるものではないが、半導体(層1)又はガラス(層2)、炭化珪素(層2)上の半導体(層1)、サファイア(層2)上の半導体(層1)、サファイア(層2)上のGaN(層1)、ガラス(層2)上のGaN(層1)、炭化珪素(層2)上のGaN(層1)、プラスチック(層2)上のプラスチック(層1)を含み、ここにおいて層1及び層2は同一又は違うプラスチック、及びガラス(層2)上のプラスチック(層1)である。
【0087】
層1及び層2は、膜及び/又は基板構造を形成するためにウエハー又は堆積された液体材料を含む様々なソースから得られる。前記開始材料がウエハーの形である場合、任意の従来の処理が層1及び/又は層2を得るために使用される。例えば、層2がウエハーから成り、層1は、同一又は違うウエハーの一部を有する。層1を構成している前記ウエハーの一部は、機械的薄層化(例えば、機械的研削、切削、研磨、化学機械的研磨、研磨停止、又は前記の少なくとも1つを含む組み合せ)、劈開伝搬、イオン注入後の機械的分離(例えば、劈開伝搬、構造100面の垂線、構造100面の平行線、剥離方向、又はそれらの組み合せ)、イオン注入後の熱、光、及び/又は層間剥離に誘発された圧力、化学的エッチング処理、又は同様のものから得られる。さらに、層1及び層2のどちらか一方又は両方が、例えば化学蒸着、エピタキシャル成長方法、又は同様のものによって堆積又は成長される。
【0088】
前記即時方法及びMEMS又はその他の有用な構造を有するものであって結果として生じる多重層基板の重要な利点は、前記有用な構造が部分的に又は略前記弱ボンド領域5を重複する前記領域3の中又は上に形成されることである。このことが、前記層1が層2から除去される時、前記有用な構造への損傷の可能性を略最小化し又は排除する。前記デボンディング工程が一般的に注入(例えば、イオン注入で)、力アプリケーション、又は層1及び層2をデボンディングするために必要とされるその他の技術を必要とする。ある実施例において、前記構造が局部的な注入、力アプリケーション、又は前記構造を修正可能又は修理不可能に損傷するその他の処理工程を必要としない領域3の中又は上にあるので、前記層1が除去され、構造は前記構造を修正するための次の処理なしに得られる。前記強ボンド領域6に部分的に又は略重複している領域4は、一般的にその上に構造を有さず、それゆえこれら領域4は、前記構造への損傷なしに注入又は力を受ける。
【0089】
前記層1が自立した膜又はサポート付きの膜として分離されてもよい。例えば、ハンドルが通常層1へのアタッチメントに使用され、これにより層1が層2から取り外され、残りが前記ハンドルによってサポートされてもよい。一般に前記ハンドルは、次に前記膜又はその一部(例えば、1つ以上の有用な構造を有する)を対象基板上又は別の処理済みの膜上に配置させるために使われても、又はその代わりに前記ハンドル上に残されてもよい。そのようなハンドルの1つは、米国仮特許出願第60/326,432号、出願日10/02/2001、発明の名称「Device And Method For Handling Fragile Objects,And Manufacturing Method Thereof」に記載され、ここで引用することにより本明細書に組み込まれる。
【0090】
前記即時方法の1つの利点は、層2を構成している前記材料が再使用及び再生利用されてもよい。例えば単一ウエハーがいかなる周知の方法によって層1を得るために使用されてもよい。前記得られた層1は、上記記載のように前記残りの部分(層2)に選択的に接合される。薄膜がデボンディングされる時、次の層1として使用されるように薄膜を保持するために層2の残りの部分を使用しながら、前記処理が繰り返される。これは、層1のための薄膜を得るために層2の残りの部分を使用することがもはや実行可能又は実用的でなくなるまで繰り返される。
【0091】
上記のように、MEMSデバイスは垂直方向の積層化のための当然の選択である。MEMSセンサ一式の3次元集積化への挑戦は、マイクロエレクトロニクスにおける挑戦と比べてより容易に取り組むことができる。MEMSデバイスにおいては、その臨界寸法は大きく、I/Oカウントは小さい。また垂直方向の相互接続を最大化することができ、チップサイズを増大することにおけるペナルティなしで中間デバイスの垂直方向の接続の信頼性に極めて肯定的な影響を与える。ウエハーボンディングはMEMS製造における確立された工程である。消費電力がMEMSセンサにおいては比較的低く、それにより温度管理をより容易にさせる。例えば、ある実施例において、その平均消費電力が100マイクロワット(3V、平均電流ドレイン<30microA)未満である場合には、重要な問題として前記積み重ねられた一式の温度管理が取り除かれる。前記薄形デバイス層は移送されるので、垂直方向の相互接続はMEMSのスルーホール(throughhole)技術によって容易に実施されることができる。
【0092】
前記多重層基板は、薄層化されたデバイスを単一パッケージに経済的に積層化することを可能にする。前記デバイスの薄層化の達成は、前記多重層基板から前記デバイス層のウエハースケールのピーリングによって得られる。
【0093】
従って、本願明細書における方法によれば、デバイス層は全面的に接合されたウエハーから除去される。前記方法は上記の選択的ボンディングプロセスのために、完成したウエハーを通してのイオン注入、前記ウエハーの裏面研削又は前記ウエハーのエッチングを必要としない。面内の制御された劈開(例えばピーリング)が前記ウエハーの大部分から前記薄い完成したデバイス層を切り離す。前記デバイスの移送は、ウエハースケールで実施されることができる。前記薄膜層の移送の間、前記デバイス層は同様又は異なるデバイスを有する別のウエハー又はその他の面に接合される。前記デバイスは他のMEMセンサであってもよく、又は前記ウエハーはASICコントローラ又はメモリチップを含んでもよい。このアプローチは、設計の制約を取り除き、センサの選択を個別に最適化することを可能にするものである。前記設計は、ベスト・オブ・クラス(best−of−class)センサの選択を可能にするオープンアーキテクチャを有する。前記一式への設計変更は1層又は複数の層を単に置き換えることによって最小限のコストで行われる。
【0094】
センサは、市販のセンサの形で提供されてもよく、又は個別のウエハー又はウエハー上へ組み付けるために設計されてもよく、ダイの寸法は前記基板ウエハーを前記のようなセンサと適合させるように設計されるものである。前記スタート用ウエハーは、前記デバイス層の除去、及び融着接合される場合には前記プライマリーウエハーへの移送を容易にするようにデボンディング面が設計されたものである。必要に応じて、センサの付加的な層及び/又は制御回路を加えることができる。裏面研削は必要なものではない。前記ウエハーのボンドパッドは、垂直方向に沿って位置決めされるように設計される。ピン数は、平行にピンを設計することによってできる限り削減される。前記層が非常に薄いので、スルーホール経由(throughhole vias)が3次元の相互接続を形成する実務的な解決方法となる。更に縁部での接続の設計もそうであろう。任意の表面安定化処理の後、前記ウエハーはバックエンド組み立て(ダイシング、ワイヤーボンディング、その他)の準備が整う。
【0095】
図29〜34を参照すると、垂直方向の集積化MEMSベースのデバイスを形成するための処理工程が示されている。図29は、剥離された層(例えば、上記層1に対応する)の側面及び平面図を示すものであって、作動可能なマイクロミラー、アクチュエータ又は他のMEMSに登録されることを目的とする複数のボイド(前記弱接合領域中にある)を有する。特定のデバイスは動きを可能にするためにボイド領域を必要としなくてもよく、更にこのようなボイド領域はMEMS自身を含んでいる層に組み込まれてもよい。図30は、剥離された層(例えば、上記の層1に対応する)の側面及び平面図を示すものであって、例えば、当技術分野で周知のように、複数の作動可能なマイクロミラー、アクチュエータ又は他のMEMS(前記弱接合領域中)はその上に処理されている。図31は、別の任意に剥離された層(例えば、上記層1に対応する)の側面及び平面図を示すものであって、作動可能なマイクロミラー、アクチュエータ又は他のMEMSに登録されることを目的とする複数のボイド(前記弱接合領域中)を有する。図32は、剥離された層(例えば、上記の層1に対応する)の側面及び平面図を示すものであって、例えば、図30に示された関連したMEMSデバイスと使用可能な状態で連結されることを目的とする複数のロジックデバイス(前記弱接合領域中)を有する。図33は、剥離された層(例えば、上記の層1に対応する)の側面及び平面図を示すものであって、例えば、図30及び図32それぞれに示された関連したMEMSデバイス及びロジックデバイスと使用可能な状態で連結されることを目的とする複数のメモリデバイス(前記弱接合領域中)を有する。
【0096】
図29〜33において各別々のデバイス(又はボイド)層は当技術分野で周知のように位置合わせされ積み重ねられるものであり、図34に示されるように複数の垂直方向の集積化MEMSデバイスを形成し、関連したロジック及びメモリ(及び当業者にとって明らかであるように必要とされる他の機能)を含むものである。前記層の縁部(前記強接合領域に対応して破線21で表示された)は取り除かれてもよく、関連したロジック及びメモリを含む前記個別の垂直方向に集積化されたMEMSデバイスは破線22でダイカットされてもよい。
【0097】
デバイスの集積化は、複合歩留まり損失の問題に取り組まなければならない。層数がnに等しい積み重ねを考慮する。積み重ねにおける各デバイスがY%の歩留まりで製造される場合、その集積化されたシステムの歩留まりはYのn乗である。層数が増加すると共に、前記システムの歩留まりは非常に急速に極めて小さくなる。90%の歩留まりを有するデバイスから成る5層の積み重ねでは、前記積み重ねの約40%は機能しないダイを含む。前記実施例では積層した集積化における歩留まり損失が考慮されるが、単一チップエリアの上に処理フローの異なるタイプのものを集積化した場合にもその状況は同様である。
【0098】
MEMS集積化のスキームは好ましくはKGDを使用すること、特定のデバイスが非機能的でも前記一式の全機能を可能にする冗長な能力を組み込むこと、又は低い歩留まりを支持することができるコスト構造を有することによって複合歩留まり損失を減らす。上記のようにノウン・グッド・ダイを使用することは高い信頼性及び高コストの適用に限定された高価な選択である。冗長なデバイスを設計することは、チップエリア、消費電力、操作の複雑さ及びピン数においてペナルティを伴う。垂直方向の積層化は前記デバイスを積み重ねることによって前記エリアペナルティを緩和する。前記垂直方向の次元を利用することによって、前記デバイスはパッケージ寸法及びコストを増大することなく階層化することができる。
【0099】
本明細書において記載されているMEMS及びMEMSを形成するプロセスの利点は、経済、ベスト・オブ・クラスセンサ(デバイス処理フローではトレードオフなし)を使用する能力、オープンアーキテクチャを含み、それらはハイブリッド型MEMS・マイクロエレクトロニクス一式に拡張可能なものである。
【0100】
垂直方向の集積化処理フローは、オープンアーキテクチャのMEMSセンサ一式を可能にする。具体的には、温度、相対湿度及び3軸衝撃測定を組み合せたセンサ一式が設計されるが、前記方法は全てのセンサタイプの集積化及び電子コントローラチップの組み合せをプラスしたMEMSに適用することが見込まれている。
【0101】
3次元の集積化センサ一式もまた本明細書に記載されている方法を使用して提供される。1実施例において、商品センサは、基礎(ハンドル)ウエハーのために選択されることができる。
【0102】
全ウエハーが処理され、所望のダイのサイズ及び出入力(I/O)レイアウトとを含んでもよい。この場合残りのセンサは、商用のダイの物理的な大きさ及びボンドパッドに設計される。
【0103】
スタート用ウエハーはまたデバイス製造後にピーリングのために提供されるものであり、このスタート用ウエハーは、センサ一式のような3次元MEMSの1部分を含むものである。更にそのようなスタート用ウエハーを製造するプロセス、ウエハースケールのデバイス除去及び移送を容易にするものが提供される。
【0104】
当業者にとって周知のように、前記3次元MEMSはスルーホール接続又はエッジ接続を有するものであってもよい。
【0105】
前記方法及び構造は、MEMS及びハイブリッド型MEMS一式以外に高密度のマイクロエレクトロニクス・スタックにまで広げられることができる。前記実施例は、極めて高密度のメモリ・スタック(petabyte)とメモリ及びロジックチップの組み合せである。
【0106】
前記方法は、あらゆる種類のセンサ一式の高速なプロトタイピング及び生産を可能にする。前記方法は、超高密度の電子回路パッケージング及びASICコントローラ及びメモリチップを用いたMEMSの高密度な組み合せにまで拡張可能である。
【0107】
前記MEMSは、あらゆる個々の部品がいつでも最小限の再設計及びマスク変更で変えられることを可能にするオープンアーキテクチャを有する。
【0108】
MEMSセンサの適用が上記で論じられた。論じたように、MEMSセンサは35%の非常に高い年平均成長率を有すると予想されている。改良されたコストストラクチャにより、垂直方向の集積化がMEMS技術への多くの新規な適用を切り開くであろう。
【0109】
好ましい実施例が示され及び説明されている一方、様々な修正及び代替が本発明の精神と範囲から逸脱することなく行われてもよい。従って、本発明が説明のために記載されているものであり、制限するためのものでない事が理解される。
【図面の簡単な説明】
【0110】
【図1】図1は、MEMS及びその他の関連マイクロデバイスを形成するために適切なここで記載されている層状構造の実施例の略図である。
【図2】図2は、図1における前記構造の層の選択的な接着のための様々な処理技術を示している。
【図3】図3は、図1における前記構造の層の選択的な接着の様々な処理技術を示している。
【図4】図4は、図1における前記構造の層の選択的な接着の様々な処理技術を示している。
【図5】図5は、図1における前記構造の層の選択的な接着の様々な処理技術を示している。
【図6】図6は、図1における前記構造の層の選択的な接着の様々な処理技術を示している。
【図7】図7は、図1における前記構造の層の選択的な接着の様々な処理技術を示している。
【図8】図8は、図1における前記構造の層の選択的な接着の様々な処理技術を示している。
【図9】図9は、図1における前記構造の層の選択的な接着の様々な処理技術を示している。
【図10】図10は、図1における前記構造の層の選択的な接着の様々な処理技術を示している。
【図11】図11は、図1における前記構造の層の選択的な接着の様々な処理技術を示している。
【図12】図12は、図1における前記構造の層の選択的な接着の様々な処理技術を示している。
【図13】図13は、図1における前記構造の層の選択的な接着の様々な処理技術を示している。
【図14】図14は、図1の前記構造の様々な接合幾何学的形状を示している。
【図15】図15は、図1の前記構造の様々な接合幾何学的形状を示している。
【図16】図16は、図1の前記構造の様々な接合幾何学的形状を示している。
【図17】図17は、図1の前記構造の様々な接合幾何学的形状を示している。
【図18】図18は、図1の前記構造の様々な接合幾何学的形状を示している。
【図19】図19は、図1の前記構造の様々な接合幾何学的形状を示している。
【図20】図20は、図1の前記構造の様々な接合幾何学的形状を示している。
【図21】図21は、様々なデボンディング技術を示している。
【図22】図22は、様々なデボンディング技術を示している。
【図23】図23は、様々なデボンディング技術を示している。
【図24】図24は、様々なデボンディング技術を示している。
【図25】図25は、様々なデボンディング技術を示している。
【図26】図26は、様々なデボンディング技術を示している。
【図27】図27は、様々なデボンディング技術を示している。
【図28】図28は、様々なデボンディング技術を示している。
【図29】図29は、垂直方向の集積化MEMSを形成する工程を示している。
【図30】図30は、垂直方向の集積化MEMSを形成する工程を示している。
【図31】図31は、垂直方向の集積化MEMSを形成する工程を示している。
【図32】図32は、垂直方向の集積化MEMSを形成する工程を示している。
【図33】図33は、垂直方向の集積化MEMSを形成する工程を示している。
【図34】図34は、垂直方向の集積化MEMSを形成する工程を示している。
【図35】図35は、模範的な垂直方向の集積化MEMSを示している。
[Background]
[0001]
Field of Invention
The present invention relates to a micro electro mechanical system (MEMS) and a manufacturing method thereof, and more particularly to a MEMS system integrated in a vertical direction.
[0002]
Description of prior art
In the field of MEMS, it has reached a rapid growth stage due to the rapid increase in application to MEMS-based sensors. Major reports have focused on genome lab-on-chip and ultra-fine robots, but the greatest benefits of MEMS technology are not derived from such miniaturization of tools and sensors. Rather, its greatest advantage comes from making tools and sensors cheaper. Because most MEMS devices are stand-alone components, the price benefits of ubiquitous integration are not available with this approach. The MEMS device is conventionally produced by using a method inherited from the manufacturing method of the electronic microchip. Integration has led to a microelectronics revolution. Large scale integrated circuits (LSIs) are millions of transistors placed on a single chip, which continues to bring further power to the market by steadily reducing costs. Furthermore, the integration of microelectronics has moved to the next level, and it is possible to create a system on a single chip or create a system in a single package. On the other hand, the integration of MEMS devices on a single chip remains largely unrealized. The challenge for MEMS integration is very different from the challenge for complementary metal oxide semiconductors (CMOS). Although CMOS technology has reached 100 million transistor integrated circuit (IC) milestones, the MEMS world is still largely composed of discrete devices. In the MEMS industry, small-scale integration is only performed piecewise. Many MEMS have become separate devices due to the required processing steps of conventional MEMS manufacturing.
[0003]
In addition to reducing manufacturing costs, the integration of MEMS devices greatly contributes to extending the functionality of the devices. In general, the sensitivity of most microsensors decreases geometrically with decreasing size. For example, the output from a torsional capacitive acceleration sensor drops to the fifth power of the lateral dimension (Gabrielson, TB, “Fundamental noise limits for miniature acoustic and sensors”, TransSensors, and others. of Vibration and Acoustics, Vol. 17 (4), p.405 (1995)). The problem with line capacitance and signal-to-noise ratio is to make it impractical to scale down such sensors without on-board circuitry and to detect and process like a diminishing signal. In today's industry, the main focus of MEMS sensor integration is to provide on-chip control circuitry. The automotive industry has taken a leading position in combining different sensors on a single chip. For example, many pressure sensors and acceleration sensors address the problem of temperature sensitivity of the response curve by adding an on-chip thermometer for temperature compensation. The following additional steps have been achieved. For example, Toyota / Nippon Denso reported a set of automotive sensors that combined sensors for engine pressure and temperature on the same chip as an impact airbag trigger (T. Fujii, Y. Gotoh, and S. Kuroyanagi, “ Fabrication of Microdiaphragm Pressure Sensor Utilizing Micromachining ", Sensors and Actuators, A34: 217 (1992)). However, such a sensor suite continues to be a highly specialized function and mass production gap market due to the complex design and extensive development resources required for its construction.
[0004]
Integration continues to be difficult. Polysilicon is the main material for micromachining and is the best example of a conflict in MEMS integration. High temperatures in vapor deposition (about 630 ° C) and annealing (> 900 ° C) are not compatible with aluminum and copper metallization. The process flow must be compromised or a more expensive and more resistant refractory metal such as tungsten must be used (KA Honer, “Surface micromachining technologies for integrated microsystems”, Ph. D. thesis, Stanford University, March, 2001). MEMS processing has a series of challenges to integration resulting from temperature sensitive thin film materials, very deep etching, anodic bonding, and annealing for necessary fatigue relief. When designing a set of sensors integrated on a single chip, there are many challenges in combining the processes used, for example, to form a common acceleration sensor with an IC temperature sensor or thin film thermistor. Furthermore, the resulting design is inflexible and requires a complete redesign and purchase of a new mask set to upgrade the improved sensor functionality.
[0005]
Vertical integration or stacking of microdevices in the package is an attractive way to reduce package capacity, increase circuit density and save board space, and increase performance and functionality. Reduction of delay between chips and reduction of power consumption are both advantages of stacking integration. If the devices are thinned and stacked on top of each other, the cost and circuit density advantages are potentially significant. In both IC and MEMS processes, the third dimension utilization of silicon wafers remains largely untouched.
[0006]
Current commercial approaches to vertical stacking of two-dimensional devices are chip-scale and rely on wafer thinning by grinding. Most methods rely on interconnection by way of through-hole or wire bonded and stacked mother-daughter chips. All current methods are limited in terms of package size, cost, reliability and yield impact. Despite these difficulties, device stacking to achieve 3D integration is finding its application, especially in the combination of MEMS with ASIC (application specific integrated circuit) controllers. Special applications have been found in high density memory packages made by stacking individual chips in combination.
[0007]
Successful examples of 3D packaging have been made by Irvine Sensors (Irvine, CA) and IBM. Individual dies are stacked and interconnected using an edge lift-off process (J. Minahan, A. Pepe, R. Some, and M. Suer, “The 3D stack in short form (memory chip packaging)”, Proceedings 42nd Electronic Components and Technology Conference, San Diego, CA (1992)). Known Good Die (KGD) is a thin layer. Solder bumps at the die edges are used to align and interconnect the stacked dies. The die is embedded in an epoxy matrix. The epoxy facilitates positioning dies of different sizes and is used as the interconnect surface. Individual stacking and die interconnection can be a very expensive manufacturing method with the requirements of KGD.
[0008]
Another successful example of three-dimensional packaging is made by Cubic Memory, which manufactures densely stacked memory modules by applying gold interconnect traces deposited on a polyimide insulating layer on the entire wafer. . However, stacking and vertical interconnects are still individual chip scales.
[0009]
A further successful example of three-dimensional packaging was made by Tessera (San Jose, CA), in collaboration with Intel, on a flexible substrate via a micro-ball grid array junction. Chip-scaled packages have been developed by attaching chips and folding the chip mounting tape on them.
[0010]
Also, Ziptronix has clearly developed a wafer-scale stacking of ICs. The key challenges associated with alignment, stress management, temperature management, high density interconnects and production are further addressed.
[0011]
Available vertical integration has various drawbacks. One major drawback is yield loss. All approaches to device stacking currently on the market are die scale. Individual dies are prepared, aligned, stacked and connected. The process is expensive and the yield loss due to the stacking is a composite yield loss for each device in the layer. The increased yield loss may be able to withstand inexpensive devices such as stacked SRAM. However, when more expensive devices are stacked, the solution is to use a known good die (KGD). In KGD, a burn-in test is performed for each die that is not packaged. Furthermore, the lamination requires electrical testing after each layer is completed. The process is very expensive and its application is limited to high end users such as military and satellite technology.
[0012]
Another drawback of conventional vertical integration is the fact that the technique is limited to die scale. With the exception of the Ziptronix approach that has not yet reached the market, all of the above approaches for stacked devices are die scale. The significant economic advantages of wafer scale manufacturing are not fully available for these technologies. These methods are limited to high end applications due to the high cost of processing and testing individual dies.
[0013]
Another drawback of conventional vertical integration relates to material incompatibility. Organic adhesives and embedding resins are used to construct the laminate. The use of adhesives and embedding resins is not compatible with many useful processes. The thermal expansion coefficient (TCE) of the adhesive does not match the TCE of the wafer. In the next process and device operation to avoid die cracking and delamination, temperature and thermal cycling must be strictly limited. In addition, since most of the adhesive is an organic compound, it is not compatible with semiconductor processes involving exposure to oxidizing environments, high temperatures and excessive chemicals.
[0014]
Sensor integration is very expensive and remains a design-specific effort. Current sensor integration is mainly found in the automotive industry, where high design costs are repaid by the production of a huge amount of parts. New systems and methods of integration are necessary to make the vast potential of integrated MEMS devices available to a wider range of applications.
[0015]
Semiconductor and MEMS devices are made only to a small fraction of the wafer thickness, and the majority of the wafer thickness is used to provide structural retention during manufacture of the device. Indeed, it is common practice to grind the finished wafer before packaging to improve thermal conductivity. A further feature of ultra-thin devices is that they are flexible, which is advantageous in managing mechanical loads in wire bonding and packaging. Even though very thin layers have such advantages, thinning below 100 microns is very expensive and therefore rarely performed. In order to avoid perforation in any area of the wafer, lapping must be performed at a low speed and this lapping must be performed repeatedly with careful wafer thickness mapping. Wafer thinning would have to be performed with similar complexity with respect to thickness uniformity and breakthrough, even in the case of backside wet or plasma etching. Each layer is incorporated into the wafer as an etch or polish stop member. For example, a silicon silicon layer can be incorporated into silicon as a hard polish stop, or a bone implant layer can stop dopant selective etching. While these methods are effective, they are expensive and difficult to implement.
[0016]
MEMS sensor applications are growing rapidly. The market size of all types of micro-systems is estimated to be over $ 14B in 2000, and the annual average growth rate (CAGR) forecast is 21%. Such environmental monitoring devices are less than 5% of the market, but the CAGR 35% predicted over the next four years is much higher than the market average (RH Grace, “The New MEMS and The Killer Apps”. "Sensors Magazine, July 2000). Cost and reliability improvements are the main driving forces that cause the replacement of many conventional sensors with microsensors. Microsensors can be used to measure acceleration, vibration, pressure, temperature, humidity, strain, proximity, rotation, acoustic emission and many others. Examples of applications include automotive airbag safety systems, other automotive applications, security systems, impact sensors, and biomedical applications.
[0017]
The automotive airbag safety system is activated by a MEMS accelerometer. More than 1,000 lives are saved each year by the airbag system that is easily obtained by the MEMS sensor. The National Highway Traffic Safety Commission (NHTSA) has helped more than hundreds of lives with a high-performance air bag system with a sensor array that adjusts according to impact strength and position and occupant presence, position, motion and weight Estimated to be saved ("Advanced air bags, final economic assessment", FMVSS NO. 208, NHTSA Office of Regulatory Analysis & Evaluation, Plan and Policy, May 2000). The air bag deployment sensor market has grown rapidly by 20-25% CAGR over the past five years.
[0018]
For MEMS, automotive applications are enormous. MEMS sensors measure engine oil, fuel, coolant, transmission and brake fluid levels. Pressure sensors monitor ABS line pressure, vacuum level, fuel injection pressure, tire pressure and more. Chemical and flow sensors are used to monitor exhaust makeup. The temperature sensor optimizes engine performance and determines the comfort in the vehicle along with the humidity sensor. Driver safety and convenience are enhanced by vehicle dynamic control and anti-collision proximity sensors for measuring yaw rate. There are many more. A cheaper and more powerful set of sensors has enormous potential to increase driver safety, improve in-car comfort, keep the engine last longer, and make it more environmentally friendly.
[0019]
Security systems combine sensor types and expand the detection network to limit false alarms due to alarm intelligent redundancy. Proximity, motion, vibration and heat detection are combined. Integrated sensor arrays have enormous potential for battlefield sensor networks that monitor forces and trends. Miniaturized wireless communication integrated using a set of microsensors enables a smart sensor web with enormous potential (JM Kahn, RH Katz and KSJ Pister, “Mobile Networking for Smart Dust”, ACM / IEEE Intl. Conf. On Mobile Computing and Networking (MobileCom 99), Seattle, WA, August 17-19, 1999).
[0020]
The impact sensor protects the disk drive by prohibiting read / write operations during mechanical failure. Product life can be extended by data from vibration sensors, impending failure of critical parts is predicted and reduces the failure time of critical systems. Environmental monitoring devices are promising for product inventory and quality control monitoring as well as water and air testing.
[0021]
Biomedical applications are truly groundbreaking, far beyond DNA sequencing and include new drug discovery techniques as well as new rapid tests for disease. A huge improvement in quality of life comes from improved drug delivery methods and biomechanical devices such as hearing aids and artificial vision.
[0022]
Optical switches and optical switching components (eg, variable optical attenuators) are also proposed and formed using MEMS, such as rotating micromirrors that guide light in the desired direction and provide delay and other functions. Including.
[0023]
The micro system market is large and growing rapidly. The method of building an integrated sensor suite that is economical and versatile for any type of sensor has enormous potential and creates many new and exciting applications. Cheaper and more powerful sensors have a huge positive impact on all aspects of society.
[0024]
There are various sensor technologies for MEMS temperature, humidity and impact sensors. Temperature is measured by many means, with resistance temperature detectors (RTDs), thermistors and IC devices being the most common. It is also possible to use a pressure change capacitive measurement to generate an electrical signal based on the temperature change. This is implemented as a pressure-sensitive oscillator and makes the required power relatively high. The RTD also requires a relatively high operating current, and self-heating makes short load cycling difficult to implement. On the other hand, a very low power thin film thermistor is simply constructed. Amorphous germanium thermistors have been reported to obtain only 1 microA at 2V (G. Urban, A. Jachimowicz, H. Ernst, S. Seifert, J. Freund, F. Kohl, "Ultrasensitive Flow Sensors Thermal Microsystems ", Eurosensors XIII, The 13th  European Conference on Solid-State Transducers, p. 691 (1999)). The temperature coefficient of resistance (TCR) is reported to be about -2% / K at room temperature. With such a low current drain, the self-heating effect of the thermistor may be ignored without hindrance. A further advantage is that the sensor can be operated by a power supply (battery) that does not require an external current source. The response curve is a parabola, but has sufficiently linear characteristics, and its linearization may not be necessary.
[0025]
Integrated circuit sensors derive their temperature from the well-known temperature dependence of the forward voltage of the silicon junction. CMOS thermometers operating at 3V are commercially available. Low current power supplies (below 50 μA) produce very low self-heating (below 0.1 ° C.). National Semiconductor offers a low power CMOS thermometer that draws <10 microA and operates at 3V (NSC part no. LM19). The cost is $ 0.20 with an amount of <1000. Analog Devices manufactures CMOS thermometers with built-in shutdown function that cuts off current supplies less than 0.5 μA (Part no. TMP35 / TMP36 / TMP37, Analog Devices, Norway, MA) .
[0026]
Relative humidity sensors detect changes in material properties in response to the absorption of humidity in the atmosphere. The material property of interest may be a dielectric function such as found in capacitance gauge, resistance humidity sensor electrical impedance or thermal conductivity. Capacitive relative humidity (RH) sensors are simple devices used in many industrial and weather applications. Capacitive RH sensors have a low temperature coefficient and low power consumption (<10 microA).
[0027]
Standard MEMS impact sensors are based on capacitive, piezoresistive, and piezoelectric measurements. An external power source is required for variable capacitance sensors or bridge type piezoresistive devices. However, piezoelectric (PE) generates an electrical signal without drawing current from an external power supply. The high impedance output signal from the PE sensor makes it easier to detect electromagnetic noise and needs to be addressed in its measurement circuit.
[0028]
Many sensors also have an on-board power source (eg, a battery). General commercially available batteries and lithium primary batteries are used for long battery life. Lithium batteries have an operating voltage of 3V and high energy density, long (more than 10 years) shelf life, good low temperature operation and excellent leakage resistance. If it is desired to duty cycle the sensor set, they are also suitable for pulsed discharge.
[0029]
Long battery life requires a low average current drain. A low average current drain can be obtained either by extremely cycling the sensor set to a higher operating current using a very low constant drain current of a constantly connected device or a very low power clock relay. . The energy density of commercially available lithium coin batteries ranges from 25 to 1700 mAh, and the capacitance of most typical lithium batteries is 300 to 400 mAh. In a 400 mAh battery (Tadiran TL-5186), this average current drain must be less than 4.5 microamps in order to reach a 10-year battery life. This is a very low operating current and is outside the requirements of a commercially available accelerometer (impact sensor). Larger and more expensive cylindrical batteries must be used (available up to 19 Ah) or the sensor set must be activated or duty cycled. Temperature and humidity are slowly changing variables suitable for low sampling rates over time or below, but the effects are accidental. The impact sensor must be connected at all times or be able to start quickly after a trigger impulse. Package impact is a relatively short duration event (5-30 msec), so the activated impact sensor must be able to respond sub-milliseconds from sleep mode. The Dallas Semiconductor DS1306E is a real-time clock with an alarm that operates with an average power drain of 1 microW and guarantees a total sleep power consumption of 1 microW.
[0030]
The room temperature discharge curve shows that a 10-year operating life is possible in a 3V lithium battery when the drain current is <30 microamps (http://data.energizer.com/datasheets/_partofef/splash. htm). Continuous operation in very cold conditions (-21C) reduces its life by about an order of magnitude.
[0031]
More economical manufacturing methods are needed to accommodate the mass usage of the MEMS and to incorporate the MEMS into more aspects of everyday life. MEMS manufacturing based on wafer scale technology using chip scale technology or conventional thinning technology is not suitable for economical MEMS integration.
DISCLOSURE OF THE INVENTION
[Problems to be solved by the invention]
[0032]
Accordingly, the main object of the present invention is to provide a low cost MEMS.
[0033]
Another object of the present invention is to provide a vertically integrated MEMS.
[0034]
Yet another object of the present invention is to vertically include one or more MEMS devices and associated electronics, optical systems, photovoltaics, electrochemical cells, temperature management, communication systems and / or other functions. It is to provide an integrated MEMS.
[0035]
It is a further object of the present invention to provide a method for manufacturing MEMS and vertically integrated MEMS, wherein the device layer is provided to the support layer in a state where processing of the MEMS, microelectronics and / or other structures is possible. Is done.
[0036]
Another object of the present invention is to provide a method for manufacturing MEMS and vertically integrated MEMS, wherein the device layer is provided to the support layer in a state capable of processing MEMS, microelectronics and / or other structures. The device layer having the structure formed therein or on the surface thereof is easily damaged from the support layer (eg by peeling) without damaging the structure formed on the device layer or with minimal damage The device layers form a MEMS, or a plurality of device layers of different or similarly useful structures are aligned and stacked to form a vertically integrated set of MEMS.
[Means for Solving the Problems]
[0037]
The other problems and disadvantages of the prior art discussed above are overcome or alleviated by the methods and devices of the present invention, and the objects of the present invention are achieved. Wafer scale removal, transfer, and thin device layer stacking provide an effective and efficient system for 3D integration of MEMS. Wafer bonding (bonding) and debonding are employed to produce customizable wafers that allow for economical three-dimensional integration of devices.
[0038]
A MEMS device or set of devices is assembled using a multi-layer substrate and includes a first layer that is optionally bonded or bonded to a second layer. Said layer is preferably a layer of a wafer. This process uses a starting substrate wafer designed to allow the removal and transfer of the thin “useful” layer without damaging the processed devices on the useful layer. The technique is used to simplify and enable the design process and to allow vertical integration of sensors and controllers at the wafer level. Simplified thin film layer transfer using selective bonding techniques simplifies design. An inexpensive and flexible integration of any MEMS sensor and actuator is obtained with MEMS and microelectronic hybrids. The technique can be extended to create very high density microelectronics.
[0039]
The selective bonding approach is developed by providing a cost-effective means of generating and transporting thin film layers for the design process to form large scale phyllo-leaf structures (MFT). Previous complex process steps are divided into simple steps. Undercuts and other difficulties with conventional lift-off techniques can be eliminated by peeling the component layers on the wafer scale and stacking the layers one at a time. In this way, any layer can be transferred using the laminated starting wafer. The selective bonding process is applied to wafer scale transfer of multiple component layers and more fully hybrid devices (including MEMS and microprocessing systems), among other things, thereby effectively It brings integration to MEMS technology.
[0040]
A method for manufacturing MEMS includes a step of selectively adhering a first layer having a useful structure inside or on the surface thereof to a second support layer, a step of removing the first layer, Repeating the process using similar or dissimilar useful structures (or none) and stacking the layers to form a three-dimensional integrated structure.
[0041]
This method allows the production of inexpensive microelectronics, MEMS sensors, MEMS actuators, hybrid MEMS microelectronics or any combination.
[0042]
The above discussed and other features and advantages of the present invention will be appreciated and understood by those skilled in the art from the following detailed description and drawings.
BEST MODE FOR CARRYING OUT THE INVENTION
[0043]
In the present invention, MEMS devices are stacked vertically and include other microsystems (including but not limited to microelectronics, microfluidics, temperature management and the like). Dimensional integration is provided. The critical dimensions of MEMS devices are quite large compared to state-of-the-art CMOS, which significantly relaxes the wafer level alignment criteria. Also, the required number of pins for a given device is relatively small, thus simplifying vertical interconnection compared to vertically integrated microelectronics. For example, a commercially available thermometer (1-wireTM  technology, Maxim Integrated Products, Sunnyvale, CA, part no. DS1820 (thermometer)) and hygrometer (Dan Awtrey, “A 1-Wire Humidity Sensor”, Sensors, Vol. 17 (8), Aug. 2000) chip is a single twisted pair lead for both power and data communication Only a line is needed. The vertical interconnection can be maximized, which has a very positive impact on reliability. Another aspect of the stacked MEMS sensor is that the power consumption is relatively low for the MEMS sensor, and this temperature management is simplified.
[0044]
By using this manufacturing method and utilizing wafer scale bonding, the cost of vertical integration can be made the same as the cost of forming individual devices, and can ultimately be significantly reduced.
[0045]
A vertically integrated MEMS suite is disclosed, including one or more sensors, optical switches, communication systems (eg, antennas, transmitters) or other functional MEMS. The manufacturing method is flexible, allowing any MEMS hybrid combination to be manufactured and facilitating design upgrades. The method reduces the cost of integrated MEMS and allows use in a new class of applications.
[0046]
Bond strength is controlled to create a starting wafer that allows removal and transfer of these device layers after all device layers are completed. These bonded wafers are designed to withstand device processing and allow peeling of the thin device layers at the wafer scale without difficult grinding and etching.
[0047]
A novel method for manufacturing SOI wafers utilizes transfer of thin film layers from a silicon wafer by controlled cleaving along the plane of ion implantation damage. This layer is typically permanently bonded to a silicon oxide wafer to form a silicon-oxide-silicon laminate. The joint is made without an adhesive. As an alternative to forming a permanent bond, the bond strength can be controlled either on the entire wafer surface or in a selected pattern of strong and weak bond areas. For example, the bonding energy can be controlled by nanoscale roughening. Using controlled energy internal surfaces, these wafers are those used to assemble reliable sensor designs. After assembly, each thin sensor device layer is transferred to a handle wafer. The transfer and bonding of the device layer takes place on a wafer scale, i.e. the entire upper layer is transferred to one piece and bonded directly to the handle wafer. Additional layers of sensors or controllers can be stacked on the handle wafer that is on the originally transferred layer to create a three-dimensional sensor suite. This approach allows all kinds of sensors to be integrated into a stacked set.
[0048]
Referring to FIG. 1, a multilayer substrate 100 that is selectively bonded is shown. The multilayer substrate 100 includes a layer 1 having an exposed surface 1B and a surface 1A that is selectively bonded to the surface 2A of the layer 2. Layer 2 further includes an opposite face 2B. In general, in order to form the selectively bonded multi-layer substrate 100, the layer 1, the layer 2, or both the layer 1 and the layer 2 define the weak junction region 5 and the strong junction region 6. The weakly bonded region 5 is ready for processing of useful devices or structures and includes MEMS and / or other useful devices or structures.
[0049]
Here, layer 1 and layer 2 have mutual adaptability. Said layers 1 and 2 have compatible thermal, mechanical and / or crystalline properties. In certain preferred embodiments, layer 1 and layer 2 are made of the same material. Of course, different materials may be used, but are preferably selected to be mutually adaptable.
[0050]
One or more regions of layer 1 are defined to function as a particular substrate region in which one or more structures, for example microelectronics, are formed. These regions can be any desired pattern, as described in detail in this specification. Next, the weak bond region 5 is formed by processing to minimize the bonding of selected regions of layer 1. Alternatively, it is processed (in conjunction with processing of layer 1 or instead of processing to layer 1) so that the joining of corresponding regions of layer 2 is minimized. Further alternatives include processing regions other than the selected region of layer 1 and / or layer 2 to form the structure, thereby increasing the bond strength at the strong bond region 6.
[0051]
After processing of layer 1 and / or layer 2, these layers are positioned and bonded. The joining may be any suitable method, as described in detail in this specification. In addition, the alignment may be mechanical, optical, or a combination thereof. Of course, the alignment is not important at this stage unless there is generally a structure formed on the layer 1. However, when both layers 1 and 2 are processed, alignment is required for minimized changes from the selected substrate area.
[0052]
The multilayer substrate 100 is processed to form a MEMS or any other desired structure within or on the layer 1. Thus, the multi-layer substrate 100 is formed so that the user can process any structure or device using conventional manufacturing techniques or other techniques that become known as various related technologies develop. . Certain manufacturing techniques subject the substrate to harsh conditions such as high temperatures, pressures, harsh chemicals, or combinations thereof. Therefore, in order to withstand these conditions, the multilayer substrate 100 is preferably formed.
[0053]
The MEMS or useful structure or device is formed in or on the region 3 and partially or substantially overlaps the weak bond region 5. Thus, region 4 that partially or substantially overlaps strong bond region 6 and generally has no structure in or on it. After formation of the MEMS or other useful device in or on layer 1 of the multilayer substrate 100, layer 1 is then debonded. The debonding may be by any convenient method, such as peeling, without having to directly undergo delamination techniques that are detrimental to the MEMS or other useful devices. Since MEMS or other useful devices are formed in or on region 4, these regions can be debonded, such as ion implantation, without damage to structures formed in or on region 3. Get processed.
[0054]
In order to form the weak bond region 5, the surfaces 1A, 2A, or both are substantially bonded or processed at the location of the weak bond region 5 to form a weak bond. Alternatively, the weak bond region 5 may remain untreated, whereby the strong bond region 6 is processed to induce a strong bond. Region 4 partially or substantially overlaps strong bond region 6. In order to form the strong bond region 4, the surfaces 1 </ b> A, 2 </ b> A, or both are processed at the strong bond region 6 location. Alternatively, the strong bond region 6 may be left untreated, whereby the weak bond region 5 is processed to induce a weak bond. Furthermore, both regions 5 and 6 may be processed by different processing techniques, the processing being qualitatively or quantitatively different.
[0055]
After treatment of one or both of the weak bond region 5 and strong bond region 6 groups, layer 1 and layer 2 are joined together to form a substantially complete multilayer substrate 100. Thus, when formed, the multi-layer substrate 100 is subjected to harsh environments by the end user, for example to form a structure or device in or on it, in particular in or on the region 3 of layer 1. .
[0056]
The terms “weak bond” or “weak bond” generally refer to debonding techniques, such as debonding, other mechanical separation, heat, light, pressure, or a combination having at least one of said debonding techniques. It means a bond between layers or a part of a layer that is easily solved by. These debonding techniques minimize defects or damage to layers 1 and 2 in particular at the periphery of the weak bond region 5.
[0057]
The treatment of one or both of the weak bond region 5 and strong bond region 6 groups can be accomplished by various methods. The important point of the process is that the weak bond region 5 is more easily debonded than the strong bond region 6 (in the next debonding step as further described herein). This minimizes or prevents damage to region 3 and includes useful structures thereon during debonding. Furthermore, the inclusion of the strong bond region 6 enhances the mechanical integrity of the multilayer substrate 100, particularly during structural processing. Thus, subsequent processing of layer 1 is minimized or eliminated when removed with useful structures in or on it.
[0058]
The particular type of processing of one or both of the weak bond region 5 and strong bond region 6 groups is generally performed depending on the material selected. Furthermore, the choice of layer 1 and layer 2 bonding technique will depend, at least in part, on the processing method selected. Further, subsequent debonding depends on elements such as, for example, the processing technique, the bonding technique, the material, the type or presence of a useful structure, or a combination having at least one of the elements. In some embodiments, performed by a combination of selected processing, bonding, and subsequent debonding (ie, performed by an end user creating a useful structure in region 3, or as an intermediate element in a higher level device) The need for cleave propagation to debond layer 1 from layer 2 or the need for mechanical thinning to remove layer 2, preferably cleave propagation and mechanical thin layer Both are eliminated. This is because the cleaving propagation or mechanical thinning according to conventional teachings damages layer 2 and is practically unusable without significant post-processing, so that the underlying substrate is minimally processed. Or it can be reused without processing.
[0059]
One processing technique relies on the change in surface roughness between the weak bond region 5 and the strong bond region 6. The surface roughness is modified on surface 1A (FIG. 4), surface 2A (FIG. 5), or both surfaces 1A and 2A. In general, the weak bond region 5 has a higher surface roughness 7 (FIGS. 4 and 5) than the strong bond region 6. In a semiconductor material, for example, the weak bond region may have a surface roughness greater than about 0.5 nanometer (nm), and the strong bond region 4 is generally less than about 0.5 nm. It may have a low surface roughness. In another example, the weak bond region 5 may have a surface roughness greater than about 1 nm, and the strong bond region 4 typically has a low surface roughness less than about 1 nm. Also good. In a further example, the weak bond region 5 may have a surface roughness greater than about 5 nm and the strong bond region 4 may have a low surface roughness generally less than about 5 nm. Good. Surface roughness can be modified by etching (eg, in KOH or HF solution) or a deposition process (eg, low pressure chemical vapor deposition (LPCVD) or plasma grown chemical vapor deposition (PECVD)). Bond strength related to surface roughness is described, for example, in Gui et al., “Selective Wafer Bonding by Surface Roughness Control”, Journal of The Electrochemical Society, 148 (4) G225-G2 It is incorporated herein by reference.
[0060]
In a similar manner (as in FIGS. 4 and 5, similarly located regions shall be referred to with similar reference numerals), a porous region 7 is formed in the weak bond region 5. Alternatively, the strong bond region 6 may be left untreated. Therefore, layer 1 is minimally bonded to layer 2 at the location of the weak bond region 5 due to its porous nature. The porosity may be modified on surface 1A (FIG. 4), surface 2A (FIG. 5), or both surfaces 1A and 2A. In general, the weak bond region 5 is more porous than the strong bond region 6 in the porous region 7 (FIGS. 4 and 5).
[0061]
Other processing techniques may rely on selective etching of the weak bond region 5 (at face 1A (FIG. 4), 2A (FIG. 5), or both 1A and 2A), in the subsequently etched region. Followed by deposition of photoresist or other carbon-containing material (eg, including polymer-based degradable materials). Further, similarly located regions shall be referred to with similar reference numerals as in FIGS. In joining layers 1 and 2, it is preferably at a temperature sufficient to decompose the mediator material, but said weak bond region 5 comprises a porous carbon material and is therefore a layer in weak bond region 5. The bond between layer 1 and layer 2 is considerably weaker than the bond between layer 1 and layer 2 in the strong bond region 6. Depending on the situation, a decomposition material is selected that does not outgas, cause contamination, or degrade any useful structure formed in or on the substrate layer 1 or 2 or region 3. This is understood by those skilled in the art.
[0062]
Further processing techniques use irradiation to obtain strong bond regions 6 and / or weak bond regions 5. In this technique, layer 1 and / or layer 2 are irradiated with neutrons, ions, particle beams, or combinations thereof, as necessary, to achieve strong and / or weak junctions. For example, He+, H+, Or other suitable particles such as ions or particles, electromagnetic energy, or laser beams are irradiated at the strong bond region 6 (at face 1A (FIG. 10), 2A (FIG. 11), or both 1A and 2A). May be. Of course, this irradiation method is different from ion implantation for the purpose of exfoliating the layer, and generally in this method the dose and / or implantation energy is lower (e.g., the amount used for exfoliation). About 1/1000 to 1/1000).
[0063]
Further processing techniques include the use of slurries containing solid elements and degradable elements on faces 1A, 2A, or both 1A and 2A. The solid element may be, for example, alumina, silicon oxide (SiO (x)), other solid metals or metal oxides, or other materials that minimize the bonding of the layers 1 and 2. The degradable element may be, for example, polyvinyl alcohol (PVA) or other suitable degradable polymer compound. Generally, the slurry 8 is applied in the weak bond region 5 at the face 1A (FIG. 2), 2A (FIG. 3), or both 1A and 2A. Next, layer 1 and / or layer 2 are heated, preferably in an inert environment, to decompose the polymer compound. Accordingly, the porous structure (having the solid element of the slurry) remains in the weak bond region 5, and the layers 1 and 2 do not join in the weak bond region 5 during bonding.
[0064]
Further processing techniques include etching the surface of the weak bond region 5. During this etching process, the pillar 9 is defined by the weak bond region of the surface 1A (FIG. 8), 2A (FIG. 9), or both 1A and 2A. The pillar is defined by selective etching, leaving behind the pillar. The pillar shape may be a triangle, a pyramid, a rectangle, a hemisphere, or any suitable shape. Alternatively, the pillar may be grown or deposited in the etched area. Since there are few bonding locations for materials to bond, the total bonding strength in the weak bond region 5 is weaker than the bonding in the strong bond region 6.
[0065]
Other processing techniques involve the inclusion of void regions 10 (FIGS. 12 and 13), such as etching and machining in the weak bond region 5 in layer 1 (FIG. 12) and layer 2 (FIG. 13). , Or both (depending on the material used). Therefore, when the first layer 1 is bonded to the second layer 2, the void region 10 minimizes bonding compared to the strong bond region 6 and facilitates the next debonding.
[0066]
Other processing techniques include the use of one or more metal regions 8 in the weak bond region 5 on face 1A (FIG. 2), 2A (FIG. 3), or both 1A and 2A. For example, but not limited to, a metal comprising Cu, Au, Pt, or any combination or alloy thereof may be deposited on the weak bond region 5. When the layers 1 and 2 are bonded, the weak bond region 5 is weakly bonded. The strong bond region may be left untreated (where the difference in bond strength provides the required strong to weak bond ratio for weak bond layer 5 and strong bond region 6) or strong Treated as described above or below to promote adhesion.
[0067]
Further processing techniques include the use of one or more adhesion promoters 11 in the strong bond region 6 on the surface 1A (FIG. 10), 2A (FIG. 11), or both 1A and 2A. Suitable adhesion promoters include, but are not limited to, TiO (x), tantalum oxide, or other adhesion promoters. Alternatively, an adhesion promoter may be used on substantially the entire surface 1A and / or 2A, where the metal material is between the adhesion promoter and the surface 1A or 2A in the weak bond region 5 (see above). Depending on the location of the adhesion promoter). Therefore, at the time of bonding, the metallic material prevents strong bonding in the weak bond region 5, while the adhesion promoter remaining in the strong bond region 6 promotes strong bonding.
[0068]
Other processing techniques include providing various hydrophobic and / or hydrophilic regions. For example, a hydrophilic region is particularly useful for the strong bond region 6 because materials such as silicon will naturally bond at room temperature. For example, Q.I. Y. Tong, U. Goesle, Semiconductor Wafer Bonding, Science and Technology, pp. 49-135, John Wiley and Sons, New York, NY 1999, hydrophobic and hydrophilic bonding techniques are known at both room temperature and high temperature, and are incorporated herein by reference. Incorporated into.
[0069]
Further processing techniques include one or more release layers that are selectively irradiated. For example, one or more release layers may be placed on the surface 1A and / or 2A. Without irradiation, the release layer acts as an adhesive. Exposure to radiation such as ultraviolet radiation, for example, minimizes the properties of the adhesive in the weak bond region 5. The useful structure is formed in or on the weak bond region 5 and a subsequent ultraviolet radiation process or other debonding technique can be used to separate layers 1 and 2 in the strong bond region 6. is there.
[0070]
Further processing techniques enable the formation of a large number of ultrafine bubbles 13 in layer 1 (FIG. 6), layer 2 (FIG. 7) or both layers 1 and 2 in the weak bond region 3 during heat treatment. And implanted ions 12 (FIGS. 6 and 7). Therefore, when layer 1 and layer 2 are joined, the weak bond region 5 joins less than the strong bond region 6, so that the next degeneration of layer 1 and layer 2 in the weak bond region 5. Bonding is promoted.
[0071]
Other processing techniques include an ion implantation process following the etching process. In one embodiment, this technique is implemented by performing ion implantation over substantially the entire surface 1B. Next, the weak bond region 5 is selectively etched. This method has been described as a selective etching method in order to remove defects, as described in Simpson et al., “Implantation Induced Selective Chemical Etching of Indium Phosphide”, Electrochemical and Solid-State Letters, 4 (3) G26-G27. The description is incorporated herein by reference.
[0072]
Further processing techniques are such that one or more layers having radiation absorption and / or reflection properties based on the width of the wavelength band are selectively placed on the weak bond region 5 and / or the strong bond region 6. Realize. For example, one or more layers selectively placed in the strong bond region 6 may have adhesive properties when exposed to certain radiation wavelengths, whereby the layers absorb radiation, Layers 1 and 2 are joined at the strong bond region 6.
[0073]
Those skilled in the art will recognize that additional processing techniques may be used, as well as combinations having at least one of the above processing techniques. However, an important feature of any process used is the ability to form one or more regions of weak junctions and one or more regions of strong junctions.
[0074]
The geometry of the weak bond region 5 and the strong bond region 6 at the layer 1 and layer 2 junction interface is not limited to this, but is useful for forming on or in the region 3. It will vary depending on the type of structure, the type of debonding / bonding selected, the processing technology selected, and other factors including other factors. As shown in FIGS. 14 to 16, the regions 5 and 6 may be concentric. Of course, those skilled in the art will appreciate that any shape may be selected. Furthermore, the weak joint area ratio may change as compared with the strong joint portion. In general, the ratio provides sufficient bonding (eg, at the strong bond region 6) so as not to have the integrity of the multilayer structure 100, particularly during structure processing. Preferably, the ratio maximizes the area useful for structural processing (eg, weak bond area 5).
[0075]
As described above, after treatment of one or both of surfaces 1A and 2A in substantial locations in weak bond region 5 and / or strong bond region 6, layer 1 and layer 2 are substantially complete multilayer substrate 100. Are joined together to form Layers 1 and 2 may be, but are not limited to, eutectic, dissolution, anode, vacuum, van der Waals, chemical adhesion, hydrophobicity, by one of various techniques and / or physical phenomena Bonded together, including phenomena, hydrophilic phenomena, hydrogen bonding, Coulomb forces, capillary forces, ultra-short range forces, or combinations having at least one of the joining techniques and / or physical phenomena. Of course, the bonding technique and / or physical phenomenon is dependent on the processing technique (s) used, the type or presence of useful structures formed thereon or in it, expected debonding methods, or other It will be apparent to those skilled in the art that it may depend in part on the elements.
[0076]
Thus, the multi-layer substrate 100 may be used to form a MEMS or one or more other useful structures in or on the region 3, where the region 3 is weak at the interface of surfaces 1A and 2A. The bond region 5 is substantially or partially overlapped. The useful structure may include one or more active or passive elements, devices, instruments, tools, channels, other useful structures, or any combination having at least one of the useful structures. . For example, the useful structure may include an integrated circuit or a solar cell. Those skilled in the art will appreciate that microtechnology and nanotechnology based devices are formed and MEMS used for various purposes such as sensors, switches, mirrors, micromotors, microfans and other MEMS. including.
[0077]
After one or more structures are formed on one or more selected regions 3 of layer 1, layer 1 is debonded by various methods. Of course, since the structure is formed partially or substantially in or on the region 4 that overlaps the weak bond region 5, typical of the structure with respect to debonding, such as structural defects or deformations, for example. Layer 1 debonding is performed while minimizing or eliminating mechanical damage.
[0078]
Debonding may be realized by various well-known techniques. In general, debonding may depend at least in part on the processing technique, bonding technique, material, type or presence of useful structure, or other factors.
[0079]
Referring to FIGS. 17-28, the debonding technique is based on ion or particle implantation to form microbubbles with a reference depth generally equal to the thickness of the layer 1. The ions or particles are generated from oxygen, hydrogen, helium, or other particles 14. In order to cause the particles or ions to form the ultrafine bubbles 15 and eventually expand and exfoliate the layers 1 and 2, the implantation may include strong electromagnetic radiation, heat, light (eg, infrared or ultraviolet). ), Followed by exposure to pressure, or a combination having at least one of the foregoing. After the implantation and optionally heat, light, and / or pressure, for example, the surfaces of the layers 1 and 2 perpendicular to the surfaces of the layers 1 and 2 and parallel to the surfaces of the layers 1 and 2 At different angles, in the peeling direction (indicated by broken lines in FIGS. 19, 22, 25, 28), or a combination thereof, mechanical separation steps (FIGS. 19, 22, 25, 28). ) Continues. Ion implantation for thin layer separation is described in further detail, for example, in Cheung et al., US Patent Application No. 6,027,988, entitled “Method Of Separating Films From Bulk Substrates By Plasma Immersion Ion Implantation”, for example. Which is incorporated herein by reference. Typical conditions for hydrogen injection are doses of 5 × 1016cm-2And an energy of 120 keV. According to the above conditions, a layer thickness of about 1 micron can be cleaved from the wafer. The layer thickness is only a function of the depth of implantation, and the layer thickness for hydrogen in silicon is 90 Å / keV of implantation energy (M. Bruel, “Process for the production of thin semiconductor materials”, USA Patent application No. 5,374,564 (1994)). The injection of high energy particles significantly heats the target. Preferably, blistering is avoided by reducing the beam current by one-half or more when injecting hydrogen or by fixing and cooling the wafer. For exfoliation using smaller hydrogen implants, helium mixed implants (He + H co-implant) or boron (Smarter-Cut process) (Q.-Y. Tong, R. Scholz, U.S.). Goesele, T.-H. Lee, L.-J. Huang, Y.-L. Chao, and T.Y.Tan, “A 'smarter-cut' approach to low temperature silicon layer transfer”, Appl. Lett., 72, 49 (1998)). Although this technology has been commercialized to produce SOI wafers, it leaves a wide range of opportunities in microelectronic three-dimensional integration, microelectromechanical device machining, optical devices, and more.
[0080]
The surface quality of the cleaved surface has been reported to be optimal (Smart cut surface quality). The thin film is peeled off along micro cracks formed by implantation of hydrogen ions. The exfoliation may be performed by a heat treatment that increases the internal pressure in hydrogen ultrafine bubbles in the lattice, or mechanical stress may be used to initiate and propagate the crack. Since microelectronic devices are very vulnerable to implantation damage, the technique is limited to the preparation of starting wafers and is not implemented on finished or in-process wafers. Furthermore, high energy ion implantation through a structured wafer makes the implantation depth profile more diffuse. Since the incident ions experience different materials and microstructures, their range parameters depend on the position of the wafer.
[0081]
With particular reference to FIGS. 17-19 and FIGS. 20-22, the junction interface between layer 1 and layer 2 selectively implants ions or particles 16 to form microbubbles 17 especially in the strong bond region 6. Is done. In this way, the injection of particles 16 in region 3 (having one or more useful structures in or on it) is minimized and therefore one or more useful structures in region 3. Reduce the possibility of repairable or non-recoverable damage that occurs in Selective implantation is performed by selective ion beam scanning of the strong bond region 4 (FIGS. 17-19) or masking of the region 3 (FIGS. 20-22). Selective ion beam scanning refers to mechanical operation of the structure 100 and / or device used to guide ions or particles to be implanted. As is well known to those skilled in the art, various devices and techniques may be used to perform selective scanning, including but not limited to focused ion beams and electromagnetic beams. In addition, various masking materials and techniques are also well known in the art.
[0082]
Referring to FIGS. 23-25, the implantation is achieved substantially over the entire surface 1B or 2B. The injection is at an appropriate level depending on the subject and the injection material and the desired depth of injection. Therefore, if layer 2 is significantly thicker than layer 1, it is impractical to inject across surface 2B, however, layer 2 is of an appropriate implant thickness (eg, within a viable implant energy). Sometimes it is desirable to inject over the surface 2B. This minimizes or eliminates the possibility of repairable or non-recoverable damage occurring in one or more useful structures in region 3.
[0083]
In one embodiment, referring to FIGS. 15 and 26-28, the strong bond region 6 is formed at the outer periphery of the junction interface between layer 1 and layer 2. FIG. Thus, to debond layer 1 from layer 2, ions or particles 16 are injected over region 4 to form microbubbles 17 at the interface of layer 1 and layer 2, for example. Preferably, selective scanning is used and the structure 100 may be rotated (indicated by arrow 20), the scanning device 21 may be rotated (indicated by arrow 22), or a combination thereof. Is also possible. In this embodiment, an additional advantage is the flexibility afforded to the end user in selecting a structure useful for forming therein or on. The size (eg, width) of the strong bond region 6 is appropriate for maintaining the mechanical and thermal integrity of the multilayer substrate 100. Preferably, the size of the strong bond region 6 is minimized and thus maximizes the portion of the weak bond region 5 for structural processing. For example, the strong bond region 6 is about 1 micron of an 8 inch wafer.
[0084]
Furthermore, debonding layer 1 from layer 2 is performed by other conventional methods such as, for example, an etching process (parallel to the surface) to form an etch through strong bond region 6. In such an embodiment, the processing technique is particularly compatible, for example, where the strong bond region 6 has a higher etch selectivity than the bulk material (eg, layer 1 and layer 2). Treated with oxide film. The weak bond region 5 preferably does not require an etching process to debond layer 1 from layer 2 at the location of weak bond region 5, and the selective treatment or lack thereof joins layer 1 to layer 2 This is because joining in the process is hindered.
[0085]
Alternatively, cleavage propagation is used to initiate layer 2 to layer 1 debonding. Furthermore, since bonding at the weak bond region 5 is limited, the debonding is preferably only required at the location of the strong bond region 6. Further, debonding is initiated by an etching process (perpendicular to the surface), as is well known in the art, and is preferably limited to the location of region 4 (ie, partially or largely overlaps the strong bond region 6). .
[0086]
Layer 1 and layer 2 may be the same or different materials, including but not limited to plastic (eg, polycarbonate), metal, semiconductor, insulator, single crystal, amorphous, amorphous , Biological (eg, DNA-based membranes), or materials including combinations having at least one of the above types of materials. For example, the specific type of material is silicon (eg, single crystal, polycrystalline, amorphous, polysilicon, and Si3N4, SiC, SiO2Derivatives such as GaAs, InP, CdSe, CdTe, SiGe, GaAsP, GaN, SiC, GaAlAs, InAs, AlGaSb, InGaAs, ZnS, AlN, TiN, other IIIA-VA groups, IIB groups, VIA groups, sapphires , Quartz (quartz or glass), diamond, silica, silicate based materials, or any combination having at least one of the materials. Of course, other types of processing of materials would benefit from the processing described herein in order to provide a multilayer substrate 100 with the desired resolution. Preferred materials that are particularly suitable for the methods described herein include a semiconductor material (eg, silicon) as layer 1 and a semiconductor material (eg, silicon) as layer 2, other combinations are limited thereto. Not semiconductor, layer (1) or glass (layer 2), semiconductor on silicon carbide (layer 2) (layer 1), semiconductor on sapphire (layer 2) (layer 1), on sapphire (layer 2) GaN (layer 1), GaN (layer 1) on glass (layer 2), GaN (layer 1) on silicon carbide (layer 2), plastic (layer 1) on plastic (layer 2), where Layer 1 and Layer 2 are the same or different plastic and plastic (Layer 1) on glass (Layer 2).
[0087]
Layers 1 and 2 are obtained from a variety of sources including wafers or deposited liquid materials to form film and / or substrate structures. If the starting material is in the form of a wafer, any conventional process can be used to obtain layer 1 and / or layer 2. For example, layer 2 consists of a wafer and layer 1 has part of the same or different wafer. A portion of the wafer making up layer 1 is mechanically thinned (eg, mechanical grinding, cutting, polishing, chemical mechanical polishing, polishing stop, or a combination comprising at least one of the above), cleavage Propagation, mechanical separation after ion implantation (eg, cleavage propagation, perpendicular of structure 100 plane, parallel lines of structure 100, peel direction, or combinations thereof), heat, light, and / or delamination after ion implantation Pressure induced, chemical etching, or the like. Furthermore, either or both of layer 1 and layer 2 are deposited or grown, for example by chemical vapor deposition, epitaxial growth methods, or the like.
[0088]
An important advantage of the resulting multilayer substrate having the immediate method and MEMS or other useful structure is that the region 3 where the useful structure partially or substantially overlaps the weak bond region 5. Is formed in or on. This substantially minimizes or eliminates the possibility of damage to the useful structure when the layer 1 is removed from the layer 2. The debonding process generally requires implantation (eg, by ion implantation), force application, or other techniques required to debond layers 1 and 2. In one embodiment, the layer 1 is located in or above the region 3 that does not require local injection, force application, or other processing steps that damage the structure modifiable or unrepairably. Are removed and the structure is obtained without further processing to modify the structure. Regions 4 that partially or substantially overlap the strong bond regions 6 generally have no structure thereon, so these regions 4 are subject to implantation or force without damage to the structure. .
[0089]
The layer 1 may be separated as a self-supporting membrane or a membrane with a support. For example, a handle may normally be used for attachment to layer 1 so that layer 1 is removed from layer 2 and the rest is supported by the handle. In general, the handle may then be used to place the film or part thereof (eg, having one or more useful structures) on a target substrate or another processed film, or Alternatively, it may be left on the handle. One such handle is described in US Provisional Patent Application No. 60 / 326,432, filing date 10/02/2001, entitled "Device And Methods For Handling Fragment Objects, And Manufacturing Methods Therof". Which is incorporated herein by reference.
[0090]
One advantage of the immediate method is that the material comprising the layer 2 may be reused and recycled. For example, a single wafer may be used to obtain layer 1 by any known method. The resulting layer 1 is selectively bonded to the remaining portion (layer 2) as described above. When the thin film is debonded, the process is repeated using the remaining part of layer 2 to hold the thin film for use as the next layer 1. This is repeated until it is no longer feasible or practical to use the rest of layer 2 to obtain a thin film for layer 1.
[0091]
As mentioned above, MEMS devices are a natural choice for vertical stacking. The challenge of 3D integration of a set of MEMS sensors can be more easily addressed than the challenge in microelectronics. In MEMS devices, the critical dimension is large and the I / O count is small. Also, the vertical interconnect can be maximized, which has a very positive impact on the reliability of the intermediate device's vertical connection without penalty in increasing chip size. Wafer bonding is an established process in MEMS manufacturing. Power consumption is relatively low in MEMS sensors, thereby making temperature management easier. For example, in one embodiment, if the average power consumption is less than 100 microwatts (3 V, average current drain <30 microA), the stacked set of temperature management is eliminated as an important issue. Since the thin device layer is transported, the vertical interconnection can be easily implemented by MEMS through-hole technology.
[0092]
The multilayer substrate allows the thinned devices to be economically stacked in a single package. Achievement of thinning of the device is obtained by wafer scale peeling of the device layer from the multilayer substrate.
[0093]
Thus, according to the method herein, the device layer is removed from the fully bonded wafer. The method does not require ion implantation through the finished wafer, back grinding of the wafer or etching of the wafer due to the selective bonding process described above. In-plane controlled cleavage (eg, peeling) separates the thin completed device layer from the bulk of the wafer. The transfer of the device can be performed on a wafer scale. During transfer of the thin film layer, the device layer is bonded to another wafer or other surface having similar or different devices. The device may be another MEM sensor, or the wafer may include an ASIC controller or a memory chip. This approach removes design constraints and allows the selection of sensors to be individually optimized. The design has an open architecture that allows the selection of best-of-class sensors. Design changes to the set are made at minimal cost by simply replacing one or more layers.
[0094]
The sensor may be provided in the form of a commercially available sensor, or may be designed for assembly onto a separate wafer or wafer, and the dimensions of the die so that the substrate wafer matches the sensor as described above. It is designed. The start wafer has a debonding surface designed to facilitate removal of the device layer and transfer to the primary wafer when fused. Additional layers of sensors and / or control circuitry can be added as needed. Back grinding is not necessary. The wafer bond pads are designed to be positioned along the vertical direction. The number of pins is reduced as much as possible by designing the pins in parallel. Since the layer is very thin, a through-hole via is a practical solution for forming a three-dimensional interconnect. And so will the edge design. After any surface stabilization treatment, the wafer is ready for back-end assembly (dicing, wire bonding, etc.).
[0095]
29-34, process steps for forming a vertical integrated MEMS-based device are shown. FIG. 29 shows a side and top view of the peeled layer (eg, corresponding to layer 1 above) and is intended to be registered with an actuable micromirror, actuator or other MEMS. It has a plurality of voids (in the weakly bonded region). Certain devices may not require void areas to allow movement, and such void areas may be incorporated into the layer containing the MEMS itself. FIG. 30 shows a side and top view of a peeled layer (eg, corresponding to layer 1 above), for example, a plurality of actuable micromirrors, as is well known in the art. An actuator or other MEMS (in the weakly bonded region) is processed on it. FIG. 31 shows a side and top view of another optionally exfoliated layer (eg, corresponding to layer 1 above), registered with an actuable micromirror, actuator or other MEMS. A plurality of voids (in the weakly bonded region). FIG. 32 shows a side and top view of the peeled layer (eg, corresponding to layer 1 above), for example, operatively coupled to the associated MEMS device shown in FIG. A plurality of logic devices (in the weak junction region) intended to be made. FIG. 33 shows a side and top view of the peeled layer (eg, corresponding to layer 1 above), for example, the associated MEMS and logic devices shown in FIGS. 30 and 32, respectively. And a plurality of memory devices (in the weak junction region) intended to be connected in a usable state.
[0096]
29-33, each separate device (or void) layer is aligned and stacked as is well known in the art to form a plurality of vertically integrated MEMS devices as shown in FIG. And associated logic and memory (and other functions required as will be apparent to those skilled in the art). The edge of the layer (indicated by dashed line 21 corresponding to the strong junction region) may be removed, and the discrete vertically integrated MEMS device containing associated logic and memory is represented by dashed line 22. May be die cut.
[0097]
Device integration must address the problem of composite yield loss. Consider a stack with the number of layers equal to n. If each device in the stack is manufactured with a yield of Y%, the yield of the integrated system is Y to the power of n. As the number of layers increases, the yield of the system becomes very small very quickly. In a five-layer stack of devices with 90% yield, about 40% of the stack includes a nonfunctional die. In the above embodiment, the yield loss in the stacked integration is considered, but the situation is the same when different types of processing flows are integrated on a single chip area.
[0098]
The MEMS integration scheme preferably uses KGD, incorporates redundant capabilities that allow the full set of functions even if a particular device is non-functional, or a cost structure that can support low yields. By reducing the composite yield loss. The use of a known good die as described above is an expensive choice limited to high reliability and high cost applications. Designing redundant devices involves penalties in chip area, power consumption, operational complexity and pin count. Vertical stacking mitigates the area penalty by stacking the devices. By utilizing the vertical dimension, the device can be layered without increasing package size and cost.
[0099]
Advantages of the MEMS and the process of forming the MEMS described herein include economy, the ability to use best-of-class sensors (no trade-offs in device processing flows), open architecture, and they are hybrid It can be expanded to a set of MEMS and microelectronics.
[0100]
The vertical integration process flow enables a set of open architecture MEMS sensors. Specifically, a set of sensors combining temperature, relative humidity, and triaxial impact measurement is designed, but the method can be applied to MEMS with all sensor type integration and electronic controller chip combinations. Expected.
[0101]
A set of three-dimensional integrated sensors is also provided using the methods described herein. In one embodiment, a commodity sensor can be selected for the base (handle) wafer.
[0102]
The entire wafer is processed and may include the desired die size and input / output (I / O) layout. In this case, the remaining sensors are designed to the physical dimensions and bond pads of a commercial die.
[0103]
A start wafer is also provided for peeling after device manufacture, and the start wafer includes a portion of a three-dimensional MEMS such as a set of sensors. Further provided is a process for making such a start wafer, facilitating wafer scale device removal and transfer.
[0104]
As is well known to those skilled in the art, the three-dimensional MEMS may have a through-hole connection or an edge connection.
[0105]
The methods and structures can be extended to high density microelectronic stacks besides MEMS and hybrid MEMS suites. The embodiment is a combination of a very high density memory stack and memory and logic chips.
[0106]
The method allows fast prototyping and production of all types of sensors. The method can be extended to ultra-high density electronic circuit packaging and high density combinations of MEMS using ASIC controllers and memory chips.
[0107]
The MEMS has an open architecture that allows any individual part to be changed at any time with minimal redesign and mask changes.
[0108]
The application of MEMS sensors has been discussed above. As discussed, MEMS sensors are expected to have a very high annual average growth rate of 35%. With an improved cost structure, vertical integration will open up many new applications for MEMS technology.
[0109]
While the preferred embodiment has been shown and described, various modifications and alternatives may be made without departing from the spirit and scope of the invention. Accordingly, it is understood that the present invention has been described by way of illustration and not limitation.
[Brief description of the drawings]
[0110]
FIG. 1 is a schematic illustration of an example of a layered structure described herein suitable for forming MEMS and other related microdevices.
FIG. 2 shows various processing techniques for selective adhesion of the layers of the structure in FIG.
FIG. 3 shows various processing techniques for selective adhesion of the layers of the structure in FIG.
FIG. 4 illustrates various processing techniques for selective adhesion of the layers of the structure in FIG.
FIG. 5 illustrates various processing techniques for selective adhesion of the layers of the structure in FIG.
FIG. 6 shows various processing techniques for selective adhesion of the layers of the structure in FIG.
FIG. 7 illustrates various processing techniques for selective adhesion of the layers of the structure in FIG.
8 illustrates various processing techniques for selective adhesion of the layers of the structure in FIG.
9 illustrates various processing techniques for selective adhesion of the layers of the structure in FIG.
10 illustrates various processing techniques for selective adhesion of the layers of the structure in FIG.
11 illustrates various processing techniques for selective adhesion of the layers of the structure in FIG.
FIG. 12 shows various processing techniques for selective adhesion of the layers of the structure in FIG.
13 illustrates various processing techniques for selective adhesion of the layers of the structure in FIG.
FIG. 14 shows various joint geometries of the structure of FIG.
FIG. 15 shows various joint geometries of the structure of FIG.
FIG. 16 shows various joint geometries of the structure of FIG.
FIG. 17 illustrates various joint geometries of the structure of FIG.
FIG. 18 illustrates various joint geometries of the structure of FIG.
FIG. 19 shows various joint geometries of the structure of FIG.
20 shows various joint geometries of the structure of FIG.
FIG. 21 illustrates various debonding techniques.
FIG. 22 illustrates various debonding techniques.
FIG. 23 illustrates various debonding techniques.
FIG. 24 illustrates various debonding techniques.
FIG. 25 illustrates various debonding techniques.
FIG. 26 illustrates various debonding techniques.
FIG. 27 shows various debonding techniques.
FIG. 28 illustrates various debonding techniques.
FIG. 29 shows a process of forming a vertical integrated MEMS.
FIG. 30 illustrates a process of forming a vertical integrated MEMS.
FIG. 31 shows a process of forming a vertical integrated MEMS.
FIG. 32 shows a process of forming a vertical integrated MEMS.
FIG. 33 illustrates a process of forming a vertical integrated MEMS.
FIG. 34 illustrates a process of forming a vertical integrated MEMS.
FIG. 35 illustrates an exemplary vertical integrated MEMS.

Claims (23)

  1. MEMSレイヤーであって、前記MEMSレイヤー上にMEMSを形成する前の前記レイヤーは基板層に選択的に接合されるものであり、前記選択的な接合は前記MEMSレイヤーと前記基板層間の接合インターフェースにおいて少なくとも1つの強接合領域及び少なくとも1つの弱接合領域を含むものであり、複数のMEMSが前記弱接合領域において前記MEMSレイヤーの表面或いは内部に形成され、更に前記MEMSレイヤーは主に前記強接合領域でデボンディングされることによって前記基板から取り外されるようになっている、前記MEMSレイヤー。A MEMS layer, wherein the layer before the MEMS is formed on the MEMS layer is selectively bonded to a substrate layer, and the selective bonding is performed at a bonding interface between the MEMS layer and the substrate layer. A plurality of MEMS formed on the surface of or inside the MEMS layer in the weak junction region, wherein the MEMS layer is mainly composed of the strong junction region, and includes at least one strong junction region and at least one weak junction region. The MEMS layer is adapted to be detached from the substrate by debonding at a step.
  2. 請求項1記載のMEMSレイヤーにおいて、前記MEMSレイヤーは、前記MEMSレイヤーと前記基板層間の接合インターフェース周縁部において前記基板層に選択的に接合されるようになっている。The MEMS layer according to claim 1, wherein the MEMS layer is selectively bonded to the substrate layer at a bonding interface peripheral portion between the MEMS layer and the substrate layer.
  3. 垂直方向に集積化されたMEMSシステムであって、請求項1記載のMEMSレイヤーと、それに関連付けられた制御層を有する、MEMSシステム。A MEMS system vertically integrated with a MEMS layer according to claim 1 and a control layer associated therewith.
  4. 請求項3記載の垂直方向に集積化されたMEMSシステムにおいて、前記関連制御層は、ロジック部と、メモリ部と、熱制御部と、前記MEMSレイヤーの表面或いは内部に形成された類似のMEMSと、前記MEMSレイヤーの表面或いは内部に形成された異なるMEMSと、それらのあらゆる組み合せと、から成る制御コンポーネントの群から選択されたものである。4. The vertically integrated MEMS system according to claim 3, wherein the related control layer includes a logic unit, a memory unit, a thermal control unit, and a similar MEMS formed on or inside the MEMS layer. , Selected from the group of control components consisting of different MEMS formed on or in the MEMS layer and any combination thereof.
  5. MEMSレイヤーの製造方法であって、
    第2の層に選択的に接合された第1の層を有する層構造を提供する工程であって、前記選択的接合は、1つ又は複数の弱接合領域と1つ又は複数の強接合領域とを有する、前記工程と、
    前記弱接合領域において、前記第1の層の内部又は表面にあるMEMSの少なくとも1部分を処理する工程と
    を有する、前記製造方法。
    A method for manufacturing a MEMS layer, comprising:
    Providing a layer structure having a first layer selectively bonded to a second layer, the selective bonding comprising one or more weakly bonded regions and one or more strongly bonded regions The process comprising:
    And a step of processing at least a part of the MEMS in or on the surface of the first layer in the weak junction region.
  6. 請求項5記載の方法において、前記第2の層から前記第1の層をデボンディングする工程をさらに有し、前記デボンディングは、前記MEMSを最小限にしか損傷しないものである。6. The method of claim 5, further comprising the step of debonding the first layer from the second layer, the debonding minimally damaging the MEMS.
  7. MEMSデバイスの製造方法であって、
    第1の層と第2の層を提供する工程と、
    弱接合のために前記第1の層、前記第2の層、又は前記第1の層と前記第2の層両方の領域を処理する工程と、
    前記第1と前記第2の層を接合する工程と、
    前記弱接合領域で前記第1の層上に1つ又は複数のMEMSを形成する工程と
    を有する。
    A method for manufacturing a MEMS device, comprising:
    Providing a first layer and a second layer;
    Treating the region of the first layer, the second layer, or both the first layer and the second layer for weak bonding;
    Bonding the first and second layers;
    Forming one or more MEMS on the first layer in the weak junction region.
  8. MEMSデバイスの製造方法であって、
    第1の層と第2の層とを選択的に接着する工程と、
    前記弱接合領域で前記第1の層上に1つ又は複数のMEMSを形成する工程と
    を有する。
    A method for manufacturing a MEMS device, comprising:
    Selectively bonding the first layer and the second layer;
    Forming one or more MEMS on the first layer in the weak junction region.
  9. 請求項8記載の方法において、前記選択的接着は前記第1の層と前記第2の層間の接着剤又は処理工程により処理されてなる接合インターフェースに強ボンド領域を提供する工程を有し、さらに前記弱ボンド領域は前記第1の層と前記第2の層間の接着剤又は処理工程で処理されていない接合インターフェースに残るものである。9. The method of claim 8, wherein the selective bonding comprises providing a strong bond region to a bonded interface processed by an adhesive or processing step between the first layer and the second layer, and The weak bond region remains at the bonding interface that has not been treated with an adhesive or processing step between the first layer and the second layer.
  10. 請求項8記載の方法において、前記選択的接着は、前記第1の層と前記第2の層間の接着剤又は処理工程で処理された接合インターフェースに強ボンド領域を提供する工程を有し、さらに弱ボンド領域は、前記強ボンド領域と比べて、前記第1の層と前記第2の層間のより低い接着度で処理された接合インターフェースに残るものである。9. The method of claim 8, wherein the selective bonding comprises providing a strong bond region in an adhesive or processing interface treated with an adhesive or processing step between the first layer and the second layer, and Weak bond regions are those that remain in the bonded interface treated with a lower adhesion between the first layer and the second layer compared to the strong bond regions.
  11. 請求項8記載の前記方法において、前記選択的接着は、前記第1の層と前記第2の層間の接合インターフェースに弱ボンド領域を提供する工程を有し、この弱ボンド領域は前記第1の層と前記第2の層間の接合インターフェースでの強ボンド領域よりも大きい多孔性を有するものである。9. The method of claim 8, wherein the selective bonding comprises providing a weak bond region at a junction interface between the first layer and the second layer, the weak bond region being the first bond. It has a porosity greater than the strong bond region at the junction interface between the layer and the second layer.
  12. 請求項8記載の方法において、前記選択的接着は前記第1の層と前記第2の層間の接合インターフェースに弱ボンド領域を提供する工程を有し、この弱ボンド領域は複数の柱を有するものである。9. The method of claim 8, wherein the selective bonding comprises providing a weak bond region at a junction interface between the first layer and the second layer, the weak bond region having a plurality of pillars. It is.
  13. 請求項8記載の方法において、前記選択的接着は前記第1の層と前記第2の層間の接合インターフェースに弱ボンド領域を提供する工程を有し、この弱ボンド領域は多孔質炭素材を有するものである。9. The method of claim 8, wherein the selective bonding comprises providing a weak bond region at a junction interface between the first layer and the second layer, the weak bond region comprising a porous carbon material. Is.
  14. 請求項8記載の方法において、前記選択的接着は前記第1の層と前記第2の層間の接合インターフェースに強ボンド領域を提供する工程を有し、この強ボンド領域は接着を促進するために照射を受けるものである。9. The method of claim 8, wherein the selective bonding comprises providing a strong bond region at a bonding interface between the first layer and the second layer, the strong bond region for promoting adhesion. Irradiated.
  15. 請求項8記載の方法において、前記選択的接着は前記第1の層と前記第2の層間の接合インターフェースに弱ボンド領域を提供する工程を有し、この弱ボンド領域は固体材料及び分解可能な要素を有するスラリーから得られた多孔質固体材料を有するものである。9. The method of claim 8, wherein the selective bonding comprises providing a weak bond region at a junction interface between the first layer and the second layer, the weak bond region being solid material and degradable. It has a porous solid material obtained from a slurry having elements.
  16. 請求項8記載の方法において、前記選択的接着は前記第1の層と前記第2の層間の接合インターフェースに弱ボンド領域を提供する工程を有し、この弱ボンド領域はボイド(void)を有するものである。9. The method of claim 8, wherein the selective bonding comprises providing a weak bond region at a bonding interface between the first layer and the second layer, the weak bond region having a void. Is.
  17. 請求項8記載の方法において、前記選択的接着は金属を有する前記第1の層と前記第2の層間の接合インターフェースに弱ボンド領域を提供する工程を有し、前記第1の層と前記第2の層は、半導体、絶縁体、又は半導体及び絶縁体の組み合せを有するものである。9. The method of claim 8, wherein the selective bonding comprises providing a weak bond region at a junction interface between the first layer comprising metal and the second layer, the first layer and the first layer. The two layers have a semiconductor, an insulator, or a combination of a semiconductor and an insulator.
  18. 請求項8記載の方法において、前記選択的接着は前記第1の層と前記第2の層間の接合インターフェースに強ボンド領域を提供する工程を有し、この強ボンド領域は親水性の特徴を有するものである。9. The method of claim 8, wherein the selective bonding comprises providing a strong bond region at a bonding interface between the first layer and the second layer, the strong bond region having a hydrophilic feature. Is.
  19. 請求項8記載の方法において、前記選択的接着は前記第1の層と前記第2の層間の接合インターフェースに強ボンド領域を提供する工程を有し、この強ボンド領域は接着剤を有するものであり、前記接合インターフェースは光によって層間剥離されるようになっている。9. The method of claim 8, wherein the selective bonding comprises providing a strong bond region at a bonding interface between the first layer and the second layer, the strong bond region having an adhesive. And the bonding interface is delaminated by light.
  20. 請求項8記載の方法において、前記選択的接着は前記第1の層と前記第2の層間の接合インターフェースに弱ボンド領域を提供する工程を有し、この弱ボンド領域は前記第1の層と前記第2の層間の接合インターフェースに注入されたイオン又は粒子を有するものである。9. The method of claim 8, wherein the selective bonding comprises providing a weak bond region at a junction interface between the first layer and the second layer, the weak bond region being connected to the first layer. Having ions or particles implanted in the junction interface between the second layers.
  21. 請求項8記載の方法において、前記選択的接着は、共晶、溶解、陽極、真空、ファンデルワールス、化学的接着、疎水性現象、親水性現象、水素結合、クーロン力、毛管力、超近距離力、又は前記接合技術の少なくとも1つを有する組み合せから成る群から選択された接合技術を含む。9. The method according to claim 8, wherein the selective adhesion includes eutectic, dissolution, anode, vacuum, van der Waals, chemical adhesion, hydrophobic phenomenon, hydrophilic phenomenon, hydrogen bonding, Coulomb force, capillary force, ultra-nearness. A joining technique selected from the group consisting of a distance force, or a combination having at least one of said joining techniques.
  22. 請求項8記載の方法において、前記選択的接着は前記第1の層と前記第2の層間の接合インターフェース周縁部に強ボンド領域を提供する工程を有する。9. The method of claim 8, wherein the selective bonding comprises providing a strong bond region at a bond interface periphery between the first layer and the second layer.
  23. 請求項22記載の方法は、さらに前記強ボンド領域を選択的に走査することによって前記第2の層から前記第1の層をデボンディングする工程を有する。23. The method of claim 22, further comprising the step of debonding the first layer from the second layer by selectively scanning the strong bond region.
JP2003521140A 2001-08-15 2002-08-15 MEMS and MEMS manufacturing method Pending JP2005500172A (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US31265901P true 2001-08-15 2001-08-15
PCT/US2002/026090 WO2003016205A2 (en) 2001-08-15 2002-08-15 Mems and method of manufacturing mems

Publications (1)

Publication Number Publication Date
JP2005500172A true JP2005500172A (en) 2005-01-06

Family

ID=23212437

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003521140A Pending JP2005500172A (en) 2001-08-15 2002-08-15 MEMS and MEMS manufacturing method

Country Status (5)

Country Link
EP (1) EP1417152A2 (en)
JP (1) JP2005500172A (en)
AU (1) AU2002327469A1 (en)
TW (1) TW553891B (en)
WO (1) WO2003016205A2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294229A (en) * 2007-05-24 2008-12-04 Panasonic Electric Works Co Ltd Wafer-level package structure and sensor device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007048604A1 (en) * 2007-10-10 2009-04-16 Robert Bosch Gmbh Composite of at least two semiconductor substrates and manufacturing method

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3764950A (en) * 1972-07-17 1973-10-09 Fairchild Camera Instr Co Methods for making semiconductor pressure transducers and the resulting structures
FR2771852B1 (en) * 1997-12-02 1999-12-31 Commissariat Energie Atomique METHOD FOR THE SELECTIVE TRANSFER OF A MICROSTRUCTURE, FORMED ON AN INITIAL SUBSTRATE, TO A FINAL SUBSTRATE
MY118019A (en) * 1998-02-18 2004-08-30 Canon Kk Composite member, its separation method, and preparation method of semiconductor substrate by utilization thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294229A (en) * 2007-05-24 2008-12-04 Panasonic Electric Works Co Ltd Wafer-level package structure and sensor device

Also Published As

Publication number Publication date
AU2002327469A1 (en) 2003-03-03
TW553891B (en) 2003-09-21
EP1417152A2 (en) 2004-05-12
WO2003016205A3 (en) 2004-02-12
WO2003016205A2 (en) 2003-02-27

Similar Documents

Publication Publication Date Title
US6956268B2 (en) MEMS and method of manufacturing MEMS
US6875671B2 (en) Method of fabricating vertical integrated circuits
US7033910B2 (en) Method of fabricating multi layer MEMS and microfluidic devices
US7163826B2 (en) Method of fabricating multi layer devices on buried oxide layer substrates
US7056751B2 (en) Method and system for increasing yield of vertically integrated devices
JP2004527915A (en) Thin film and method for producing the same
US20070128827A1 (en) Method and system for increasing yield of vertically integrated devices
CN1911779B (en) Semiconductor device and manufacturing method thereof
JP2008194816A (en) Method of manufacturing cover for protecting component on substrate
JP4519804B2 (en) Method for manufacturing semiconductor device
JP2005505128A (en) Suction holding device and method for handling easily damaged objects, and method for manufacturing the same
JP2003039395A (en) Method of forming suspended microstructure
WO2007019487A2 (en) Method and system for fabricating thin devices
JP2005500172A (en) MEMS and MEMS manufacturing method
JP5122888B2 (en) OSCILLATOR, METHOD FOR MANUFACTURING OSCILLATOR, AND OSCILLATOR
JP5354324B2 (en) Microchip manufacturing method
JP2007152554A (en) Semiconductor device
JP2008287276A (en) Method of manufacturing optical switch apparatus