JP2005352419A - デバイス基板の製造方法、デバイス基板およびマザー基板 - Google Patents
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Abstract
【解決手段】マザー基板46を分断線L3に沿って切り離して複数の液晶セル30を製造する方法であって、マザー基板46は、分断線L3により各液晶セル30となる領域を区画し、各領域の液晶セル30の一辺に沿って端子群43を設けていると共に同一辺にショートリング用配線44を設け、かつ、分断線L3を介して隣接する液晶セル30の端子群43およびショートリング用配線44を設けた辺同士を隣接対向配置すると共に、一方の液晶セル30側の端子群43と隣接する液晶セル30側のショートリング用配線44とを分断線L3を跨いで連結しておき、マザー基板46を分断線L3に沿って切断し、ショートリング用配線44と端子群43との連結を絶って複数の液晶セル30に切り分ける。
【選択図】図3
Description
低温多結晶シリコンは従来のアモルファスシリコンよりも電子移動度が高いため、従来外付けであった駆動回路を基板内に内蔵できる利点があり、小型化・軽量化や部品点数の削減を図ることができる。
また、TFTは低温多結晶シリコンをベースにしているために、表示を制御するための駆動回路(ゲートドライバ10、ソースドライバ11)を外付けにすることなく基板2内に形成することができる。なお、表示に関係する駆動回路以外の付加価値的な回路を基板2内に形成することも可能である。
図10は1枚のマザー基板15に対して液晶セル1を5×8個配置した例を示した平面図であり、図11は図10の一部を拡大して2×3個の液晶セル1が配置された領域を示す平面図である。一般に、マザー基板15にパターンを形成する場合は、不良が生じやすいマザー基板15の4辺の縁(無効領域)を避けた領域を有効領域16としている。したがって、マーク類など液晶セル1そのものに関わらないパターンやダミーシール材17を除き、精密パターンや安定した半導体膜を必要とする重要なパターンは有効領域16内に形成される。
捨て基板aの幅は数mm程度であるが、小型の液晶セル1をマザーガラス20、21上に多数個製造する場合は、液晶セル1のアレイの行または列が非常に多くなるので捨て基板aの数はその行または列の数に比例して増える。場合によっては数100mm四方のマザーガラス20、21に対してトータルで数10mm幅の捨て基板aを生じさせてしまうこともある。その結果、マザーガラス20、21に占める捨て基板aの割合が大きくなり、マザーガラス20、21に配置できる液晶セル1の個数を増やせずに製造効率を悪化させる原因となっていた。
前記マザー基板は、前記分断線により各デバイス基板となる領域を区画し、各領域のデバイス基板の一辺に沿って端子群を設けていると共に同一辺にショートリング用配線を設け、かつ、前記分断線を介して隣接するデバイス基板の前記端子群および前記ショートリング用配線を設けた辺同士を隣接対向配置すると共に、一方のデバイス基板側の端子群と隣接する他方のデバイス基板側のショートリング用配線とを前記分断線を跨いで連結しておき、
前記マザー基板を前記分断線に沿って切断し、前記ショートリング用配線と前記端子群との連結を絶って複数のデバイス基板に切り分けることを特徴とするデバイス基板の製造方法を提供している。
また、前記ショートリング用配線は、分断線を跨ぎながらジグザクに形成して分断線を挟んで対向する端子同士を交互に接続しているため、分断後のデバイス基板上で隣接する端子間がショートしない配線となる工夫がなされている。
さらに、マザー基板上で対向する各デバイス基板の端子群同士を前記ショートリング用配線で全て連続的に接続することが可能となるので、製造工程中に発生して端子群へ侵入する静電気の分散度も向上する。
前記ショートリング用配線が互いに前記分断線を跨いで相互に接続されて、前記分断線を挟んで対向する前記各端子同士を交互に相互接続している。
前記第1基板、第2基板およびシール材により囲繞された空間内に前記開口部を通して垂直配向型の液晶を封入し、前記デバイス基板を液晶セルとして形成している。
前記デバイス基板の領域内で前記シール材により枠状に囲まれた間隙に滴下注入法により垂直配向型の液晶を封入し、前記デバイス基板を液晶セルとして形成している。
したがって、端子群同士を対向させて液晶セルをマザー基板上に配置しても端子群同士が干渉しないレイアウトが可能となり、その結果、静電気対策のための端子群同士の連結が単純な配線で実現できる。
前記デバイス基板の一辺に端子群が形成されていると共に、同一辺の該端子群のないブランク領域で前記ショートリング用配線が前記辺の端縁まで残存していることを特徴とするデバイス基板を提供している。
前記デバイス基板の一辺に端子群が形成されていると共に、同一辺の各端子から分断された端縁まで前記ショートリング用配線が残存していることを特徴とするデバイス基板を提供している。
前記分断線により各デバイス基板となる領域が多数区画され、各領域のデバイス基板の一辺に沿って端子群が設けられていると共に同一辺にショートリング用配線が設けられ、かつ、前記分断線を介して隣接するデバイス基板の前記端子群および前記ショートリング用配線を設けた辺同士が隣接対向配置すると共に、一方のデバイス基板側の端子群は隣接する他方のデバイス基板側のショートリング用配線と前記分断線を跨いで連結されていることを特徴とするマザー基板を提供している。
前記ショートリング用配線が互いに前記分断線を跨いで相互に接続されて、前記分断線を挟んで対向する前記各端子同士を交互に相互接続している。
前記第1基板、第2基板およびシール材により囲繞された空間内に前記開口部を通して垂直配向型の液晶が封入され、前記分断線に沿って切り離される前記デバイス基板が液晶セルとされるものである。
前記デバイス基板の領域内で前記シール材により枠状に囲まれた間隙に滴下注入法により垂直配向型の液晶が封入され、前記デバイス基板を液晶セルとして形成されても好適である。
図1乃至図4は第1実施形態を示す。
図1は低温多結晶シリコンをベースとしたTFT(薄膜トランジスタ)を画素毎のスイッチング素子として用いた液晶セル30(デバイス基板)を示している。
液晶セル30は、ガラスなどの絶縁性基板からなる基板31と基板32とが所定の間隔を維持するようにシール材33を介して貼り合わされている。シール材33は開口部34を残して四角状に形成しており、真空注入法により液晶をシール材33の開口部34を通して基板31、32間の空隙に注入した後、開口部34を紫外線硬化樹脂35などで封止して液晶層36を形成している。なお、シール材33の開口部34は、後述するように短冊状態での処理を考慮して、端子群43を備えた1辺とは反対側の辺に設けている。
また、観測者側の基板32の各画素には光の3原色である赤、緑、青のカラーフィルターを配置し、3原色を呈する画素を通過する光強度を独立して制御することによって、加法混色によるカラー表示が実現されている。
また、TFTは低温多結晶シリコンをベースにしているために、表示を制御するための駆動回路であるゲートドライバ39およびソースドライバ40を基板31内に形成することができる。なお、表示に係る駆動回路39、40以外の付加価値的な回路を形成することも可能である。
液晶セル30、捨て基板aの寸法、マザーガラス46の有効領域の寸法は、図10に図示した従来例と同一であるが、液晶セル30を1枚のマザー基板46あたり6×8個配置することを可能としている。即ち、従来方法による配置数(5×8個)よりもマザー基板46に配置する液晶セル30の数が多く、液晶セル30の製造効率が改善されて歩留まりが向上している。
その結果、対向する液晶セル30の互いの端子群43が分断線L3を挟んで対向するように隣接配置させると、ある液晶セル30の端子群43が、対向配置されている他の液晶セル30に設けられているショートリング用配線44によって相互に電気的に連結させることができる。したがって、静電気対策のショートリング用配線44を配置するスペースとしての捨て基板を不要とすることができる。
さらに、液晶セル30には垂直配向型の液晶が注入されると共に垂直配向膜が用いられるので、液晶セル30の配向膜に対して所謂ラビング処理を施す必要がない。したがって、マザー基板46に配置方向が異なる複数の液晶セル30が混在していても、例えばマスキングを伴うラビングを複数回おこなう等の手間が不要になり良好な生産性を維持できる利点がある。
また、捨て基板aには分断作業時に基板50、51の破片を不用意に飛散させない目的で、ダミーシール材47が配置されている。液晶セル30内のシール材33やダミーシール材47のパターンは、例えば位置精度が良いディスペンサ方式で描画されるが、捨て基板aが低減された分だけダミーシール材47の描画本数が減ることになり、ダミーシール材47の描画に要していた時間を抑制する効果も得られ、結果として液晶セル30の製造効率を改善させることができる。
まず、マザーガラス(第1基板)50の表面に、周知の方法にしたがってゲートバスライン、ソースバスライン、TFT(薄膜トランジスタ)、画素電極などから構成される表示領域やゲートドライバ39やソースバスライン40や接続線41や端子群43やショートリング用配線44を形成する。一般には、大型のマザーガラス50上に多数個の液晶セル30に相当するパターンを同時に形成する。このマザーガラス50に対してシール材33を介して、対向電極やカラーフィルタが形成されたマザーガラス(第2基板)51を貼り合わせる(図4(A))。なお、図4(A)の平面図は図2に相当する。また、後述する短冊54単位での処理を可能とするために、1つの短冊54に含まれる液晶セル30は同一方向の配置としている。
その実態は同一であることは言うまでもない。
次に、図4(D)に示すような短冊54の状態のままで、短冊54に含まれる液晶セル30に対して一括して液晶の注入・封止、各種検査が実施される。次に、図4(E)に示すように最終的な液晶セル30の外形位置に割断が施され、図4(F)に示すように、個々の液晶セル30が切り出され、それぞれの液晶セル30に偏光板37、38が貼り付けられると共にFPCが端子群43に取り付けられて液晶セル30が完成する。
また、ショートリング用配線44は、マザー基板46上で隣接する液晶セル30の別のショートリング用配線44と互いに連続的に接続されているため、ショートリング用配線44を介した端子42の接続本数を多くすることができ、製造工程中に発生した静電気の分散度を向上させることができる。
なお、本実施形態ではマザー基板上に形成される個々のデバイス基板として液晶セル30を例示しているが、1辺に端子群を有するデバイス基板であればあらゆるものに適用可能であることは言うまでもない。
第1実施形態との相違点は、マザー基板70上において異なる2種類の液晶セル60、61を混在させて形成している点である。
即ち、対向配置される液晶セル60と液晶セル61とでは、端子群63、65の仕様(本数、寸法あるいはピッチ)を相違させている。本実施形態では、一方の液晶セル60は端子群63を1辺の半分以上の領域に形成して端子62の数を多くすると共に、他方の液晶セル61は端子群65を半分未満の領域に形成して端子64の数を少なくし、オフセット状に配置している。
ここで、一方の液晶セル60と他方の液晶セル61とは端子群63、65以外の仕様も異なっていても良い。例えば、外形寸法、画素数、画素ピッチ、色配置(ストライプ配置/デルタ配置)、表示方式(透過型、半透過型など)、液晶注入口の位置などが異なっていてもよい。
したがって、少なくとも端子群63、65が配置されている1辺の長さが等しい2種類の液晶セル60、61を互いの端子群63、65が向き合うようにマザー基板70上に隣接させて配置することによって、第1実施形態と同様の効果、即ち、マザー基板68に占める捨て基板aの割合を低減することができる。また、垂直配向型の液晶を採用することにより2種類の液晶セル60、61を工程数を増加させることなく作成できる利点もあることは言うまでもない。
なお、変形例として、第1の液晶セルの端子群が設けられている1辺の長さをxとした場合、2xの長さの辺に端子群を設けた液晶セルを第2の液晶セルとし、第1の液晶セル2つと第2の液晶セル1つがマザー基板上で向かい合う構成としてもよい。また、他の構成は第1実施形態と同様であるため説明を省略する。
本実施形態は1辺に並設される端子数が多い場合に特に好適に採用されるもので、例えば、端子の構成として所謂TCPまたはCOG実装方式を採用し端子本数の多いアモルファスシリコンをベースにしたTFTを用いた液晶セルや、薄膜ダイオードを用いたアクティブマトリクス駆動型液晶表示セルや、あるいは、単純マトリクス駆動型の液晶セルなどに適用される。
これら端子74、76に対して、互いに寸法、位置、形状の少なくとも1つを故意に変えたショートリング用配線78とショートリング用配線79とを用いて接続することで、全ての端子74、76とショートリング用配線78、79とが組み合わさった結果、分断線L5を蛇行しながら横切る形状のショートリングが形成される。
第3実施形態との相違点は、マザー基板91上で180°対向配置された各液晶セル85は、同方向に向けた場合に、ショートリング用配線88および端子群87が同一の形状、寸法、位置となるようにしている点である。
各液晶セル85は、分断線L6を挟んで対向する端子86が入れ違い状に配置されていると共に、ショートリング用配線88が分断線L6を同一ピッチで跨ぎながら蛇行状に形成して対向する端子86間を交互に連続して接続している。なお、他の構成は第3実施形態と同様であるため説明を省略する。
第1実施形態との相違点は、2枚のマザーガラス101、102を貼り合わせる際に介在させるシール材99を液晶セル97、98毎の領域内で閉じた四角枠状に形成することで、開口部(液晶注入口)を廃止して捨て基板を削減している点である。
この滴下注入法は、一方のマザーガラス101のシール材99で形成された枠内に液晶をディスペンサから滴下し、他方のマザーガラス102を真空中で貼り合わせた後に大気中に戻すことで液晶を拡散させ、UV光でシール材99を硬化させる手法であり、シール材99に開口部を必要とせず一部実用化が始まっている。この方法は、真空注入法に比べて液晶注入時間が短縮化されて大量の液晶セル97、98を同時に処理できると共に、液晶材料の使用量を低減できる点が評価されている。
前述した第1〜第4実施形態のように開口部34(液晶注入口)を有する場合では、液晶セルの開口部34が設けられている辺には捨て基板aを必要としていた。しかしながら、滴下注入法を適用した場合にはシール材99には液晶注入のための開口部を必要せず、結果として捨て基板を設ける必要もなくなる。
したがって、マザー基板100上に占める捨て基板をほとんど無くすことができ、より一層多くの液晶セル97、98をマザー基板100上に配置でき、生産効率が向上する利点が得られる。また、前述した他の実施形態と同様に、垂直配向型の液晶を採用することによりラビングに伴う工程増を避けることができ、液晶セル97、98を大量に作成できる利点がある。なお、この滴下注入法を用いることは前述した全ての実施形態に適用可能であることは言うまでもない。
また、各画素毎のスイッチング素子も薄膜トランジスタではなく、他のアクティブ素子(例えば、薄膜ダイオードを)用いたデバイス基板にも適用できる。さらには、単純マトリクス駆動型のデバイス基板やセグメント駆動型のデバイス基板のように、デバイス基板の1辺に端子群を備えるものであれば本発明を適用することができる。
また、表示は透過型のみならず反射型、反射・透過型兼用の液晶セルあるいはEL表示装置などの自発光型のデバイス基板にも適用可能である。特に、自発光型のディスプレイの場合には、デバイス基板のマザーガラスに対する向きの制限がない、即ち、TN型配向モードを有する液晶セルのようにラビング処理を必要としないので、本発明を好都合に適用できる。
31、32 基板
33、99 シール材
34 開口部
35 紫外線硬化樹脂
36 液晶層
37、38 偏光板
39 ゲートドライバ
40 ソースドライバ
41 接続線
42、62、64、74、76、86 端子
43、63、65、75、77、87 端子群
44、66、67、78、79、88 ショートリング用配線
46、70、82、91、100 マザー基板
47 ダミーシール材
48 TEG
50、51、101、102 マザーガラス
a 捨て基板
BL ブランク領域
L3〜L8 分断線
Claims (15)
- マザー基板を分断線に沿って切り離して複数のデバイス基板を形成するデバイス基板の製造方法であって、
前記マザー基板は、前記分断線により各デバイス基板となる領域を区画し、各領域のデバイス基板の一辺に沿って端子群を設けていると共に同一辺にショートリング用配線を設け、かつ、前記分断線を介して隣接するデバイス基板の前記端子群および前記ショートリング用配線を設けた辺同士を隣接対向配置すると共に、一方のデバイス基板側の端子群と隣接する他方のデバイス基板側のショートリング用配線とを前記分断線を跨いで連結しておき、
前記マザー基板を前記分断線に沿って切断し、前記ショートリング用配線と前記端子群との連結を絶って複数のデバイス基板に切り分けることを特徴とするデバイス基板の製造方法。 - 前記端子群は前記デバイス基板の前記一辺の片半分領域に形成していると共に、他半分領域に前記ショートリング用配線を形成し、該ショートリング用配線は前記マザー基板上で前記分断線を跨いで連続させて形成し、前記対向する各デバイス基板の各端子群同士を前記ショートリング用配線を介して相互連結させている請求項1に記載のデバイス基板の製造方法。
- 前記対向する一方のデバイス基板の端子群を構成する各端子と、対向する他方のデバイス基板の端子群を構成する各端子とは、前記マザー基板上において前記分断線を跨ぎながら蛇行状に形成された前記ショートリング用配線で交互に連結されている請求項1に記載のデバイス基板の製造方法。
- 前記対向する一方のデバイス基板側に存在する前記ショートリング用配線と、前記他方のデバイス基板側に存在する前記ショートリング用配線とは、形状、寸法あるいは/および位置が相違しており、
前記ショートリング用配線が互いに前記分断線を跨いで相互に接続されて、前記分断線を挟んで対向する前記各端子同士を交互に相互接続している請求項3に記載のデバイス基板の製造方法。 - 前記マザー基板は、第1基板と第2基板とをシール材を介して貼り合わせ、前記第1基板および第2基板の対向面側には垂直配向膜を設けていると共に、前記シール材は前記各デバイス基板毎に開口部を残した状態で閉断面形状に形成し、
前記第1基板、第2基板およびシール材により囲繞された空間内に前記開口部を通して垂直配向型の液晶を封入し、前記デバイス基板を液晶セルとして形成している請求項1乃至請求項4のいずれか1項に記載のデバイス基板の製造方法。 - 前記マザー基板は、第1基板と第2基板とをシール材を介して貼り合わせ、前記第1基板および第2基板の対向面側には垂直配向膜を設けていると共に、前記シール材は前記各デバイス基板毎に閉断面形状に形成し、
前記デバイス基板の領域内で前記シール材により枠状に囲まれた間隙に滴下注入法により垂直配向型の液晶を封入し、前記デバイス基板を液晶セルとして形成している請求項1乃至請求項4のいずれか1項に記載のデバイス基板の製造方法。 - 前記デバイス基板となる液晶セルには、低温多結晶シリコンを用いた薄膜トランジスタと、前記薄膜トランジスタに接続されるゲートバスラインおよびソースバスラインと、前記ゲートバスラインおよびソースバスラインに対して電気信号を供給する駆動回路と、前記駆動回路に接続された前記端子群とを形成している請求項5または請求項6に記載のデバイス基板の製造方法。
- 請求項1乃至請求項7のいずれか1項に記載の製造方法で製造されるデバイス基板であって、
前記デバイス基板の一辺に端子群が形成されていると共に、同一辺の該端子群のないブランク領域で前記ショートリング用配線が前記辺の端縁まで残存していることを特徴とするデバイス基板。 - 請求項3乃至請求項7のいずれか1項に記載の製造方法で製造されるデバイス基板であって、
前記デバイス基板の一辺に端子群が形成されていると共に、同一辺の各端子から分断された端縁まで前記ショートリング用配線が残存していることを特徴とするデバイス基板。 - 複数のデバイス基板を分断線に沿って切り出して設けるためのマザー基板であって、
前記分断線により各デバイス基板となる領域が多数区画され、各領域のデバイス基板の一辺に沿って端子群が設けられていると共に同一辺にショートリング用配線が設けられ、かつ、前記分断線を介して隣接するデバイス基板の前記端子群および前記ショートリング用配線を設けた辺同士が隣接対向配置すると共に、一方のデバイス基板側の端子群は隣接する他方のデバイス基板側のショートリング用配線と前記分断線を跨いで連結されていることを特徴とするマザー基板。 - 前記端子群は前記デバイス基板の前記一辺の片半分領域に形成されていると共に、他半分領域に前記ショートリング用配線が形成され、該ショートリング用配線は前記分断線を跨いで連続させて形成されて、前記対向する各デバイス基板の各端子群同士が前記ショートリング用配線を介して相互連結されている請求項10に記載のマザー基板。
- 前記対向する一方のデバイス基板の端子群を構成する各端子と、対向する他方のデバイス基板の端子群を構成する各端子とは、前記マザー基板上において前記分断線を跨ぎながら蛇行状に形成された前記ショートリング用配線で交互に連結されている請求項10に記載のマザー基板。
- 前記対向する一方のデバイス基板側に存在する前記ショートリング用配線と、前記他方のデバイス基板側に存在する前記ショートリング用配線とは、形状、寸法あるいは/および位置が相違しており、
前記ショートリング用配線が互いに前記分断線を跨いで相互に接続されて、前記分断線を挟んで対向する前記各端子同士を交互に相互接続している請求項12に記載のマザー基板。 - 第1基板と第2基板とがシール材を介して貼り合わされ、前記第1基板および第2基板の対向面側には垂直配向膜を設けていると共に、前記シール材は前記各デバイス基板毎に開口部を残した状態で閉断面形状に形成され、
前記第1基板、第2基板およびシール材により囲繞された空間内に前記開口部を通して垂直配向型の液晶が封入され、前記分断線に沿って切り離される前記デバイス基板が液晶セルとされるものである請求項10乃至請求項13のいずれか1項にに記載のマザー基板。 - 前記マザー基板は、第1基板と第2基板とをシール材を介して貼り合わされ、前記第1基板および第2基板の対向面側には垂直配向膜を設けていると共に、前記シール材は前記各デバイス基板毎に閉断面形状に形成され、
前記デバイス基板の領域内で前記シール材により枠状に囲まれた間隙に滴下注入法により垂直配向型の液晶が封入され、前記デバイス基板を液晶セルとして形成されるものである請求項10乃至請求項13のいずれか1項に記載のマザー基板。
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---|---|
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Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008139774A (ja) * | 2006-12-05 | 2008-06-19 | Sharp Corp | 表示装置及びその製造方法 |
KR100864885B1 (ko) | 2007-01-08 | 2008-10-22 | 삼성에스디아이 주식회사 | 유기 전계 발광 표시장치용 어레이 기판 |
JP2008268817A (ja) * | 2007-04-25 | 2008-11-06 | Seiko Epson Corp | アクティブマトリクス基板及びその製造方法、電気光学装置及びその製造方法、電子機器 |
JP2008304880A (ja) * | 2007-06-05 | 2008-12-18 | Samsung Sdi Co Ltd | 有機電界発光表示装置及び有機電界発光表示装置のマザー基板 |
WO2009087706A1 (ja) | 2008-01-09 | 2009-07-16 | Sharp Kabushiki Kaisha | 表示装置 |
JP2009301032A (ja) * | 2008-06-12 | 2009-12-24 | Samsung Mobile Display Co Ltd | 平板ディスプレイ装置及び平板ディスプレイ装置の製造方法 |
CN102738146A (zh) * | 2011-03-29 | 2012-10-17 | 精工爱普生株式会社 | 电光装置用基板、电光装置及其制造方法以及电子设备 |
JP2012226195A (ja) * | 2011-04-21 | 2012-11-15 | Seiko Epson Corp | 電気光学装置、電気光学装置用基板及び電子機器 |
JP2013532304A (ja) * | 2010-05-17 | 2013-08-15 | タナス,ローレンス,イー.,ジュニア | サイズ変更されたフラットパネルディスプレイの作成および修理方法 |
WO2019012757A1 (ja) * | 2017-07-10 | 2019-01-17 | 株式会社ジャパンディスプレイ | 表示装置の製造方法、及び表示装置 |
CN109671381A (zh) * | 2017-10-13 | 2019-04-23 | 昆山维信诺科技有限公司 | 显示母板 |
JP2021526658A (ja) * | 2018-06-12 | 2021-10-07 | 京東方科技集團股▲ふん▼有限公司Boe Technology Group Co.,Ltd. | アレイ基板、アレイ基板の製造方法、アレイ基板マザーボード、表示パネル及び表示装置 |
WO2022047931A1 (zh) * | 2020-09-01 | 2022-03-10 | 深圳市华星光电半导体显示技术有限公司 | 显示面板 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08338973A (ja) * | 1994-10-06 | 1996-12-24 | Samsung Electron Co Ltd | 液晶表示素子の静電気防止回路 |
JPH11223808A (ja) * | 1997-11-20 | 1999-08-17 | Sanyo Electric Co Ltd | 液晶表示装置 |
JP2002323866A (ja) * | 2001-04-24 | 2002-11-08 | Sanyo Electric Co Ltd | 素子基板及びそれを用いたアクティブマトリクス型表示装置の製造方法 |
JP2002365650A (ja) * | 2001-06-05 | 2002-12-18 | Fujitsu Ltd | 液晶表示パネルの製造方法 |
JP2003329997A (ja) * | 2002-05-15 | 2003-11-19 | Hitachi Displays Ltd | 液晶表示装置 |
JP2004093760A (ja) * | 2002-08-30 | 2004-03-25 | Fujitsu Display Technologies Corp | 液晶表示装置の製造方法 |
-
2004
- 2004-06-14 JP JP2004176056A patent/JP2005352419A/ja active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08338973A (ja) * | 1994-10-06 | 1996-12-24 | Samsung Electron Co Ltd | 液晶表示素子の静電気防止回路 |
JPH11223808A (ja) * | 1997-11-20 | 1999-08-17 | Sanyo Electric Co Ltd | 液晶表示装置 |
JP2002323866A (ja) * | 2001-04-24 | 2002-11-08 | Sanyo Electric Co Ltd | 素子基板及びそれを用いたアクティブマトリクス型表示装置の製造方法 |
JP2002365650A (ja) * | 2001-06-05 | 2002-12-18 | Fujitsu Ltd | 液晶表示パネルの製造方法 |
JP2003329997A (ja) * | 2002-05-15 | 2003-11-19 | Hitachi Displays Ltd | 液晶表示装置 |
JP2004093760A (ja) * | 2002-08-30 | 2004-03-25 | Fujitsu Display Technologies Corp | 液晶表示装置の製造方法 |
Cited By (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008139774A (ja) * | 2006-12-05 | 2008-06-19 | Sharp Corp | 表示装置及びその製造方法 |
KR100864885B1 (ko) | 2007-01-08 | 2008-10-22 | 삼성에스디아이 주식회사 | 유기 전계 발광 표시장치용 어레이 기판 |
JP2008268817A (ja) * | 2007-04-25 | 2008-11-06 | Seiko Epson Corp | アクティブマトリクス基板及びその製造方法、電気光学装置及びその製造方法、電子機器 |
JP2008304880A (ja) * | 2007-06-05 | 2008-12-18 | Samsung Sdi Co Ltd | 有機電界発光表示装置及び有機電界発光表示装置のマザー基板 |
WO2009087706A1 (ja) | 2008-01-09 | 2009-07-16 | Sharp Kabushiki Kaisha | 表示装置 |
JPWO2009087706A1 (ja) * | 2008-01-09 | 2011-05-19 | シャープ株式会社 | 表示装置 |
JP2009301032A (ja) * | 2008-06-12 | 2009-12-24 | Samsung Mobile Display Co Ltd | 平板ディスプレイ装置及び平板ディスプレイ装置の製造方法 |
JP2013532304A (ja) * | 2010-05-17 | 2013-08-15 | タナス,ローレンス,イー.,ジュニア | サイズ変更されたフラットパネルディスプレイの作成および修理方法 |
JP2012208178A (ja) * | 2011-03-29 | 2012-10-25 | Seiko Epson Corp | 電気光学装置用基板、電気光学装置、電気光学装置の製造方法、及び電子機器 |
CN102738146A (zh) * | 2011-03-29 | 2012-10-17 | 精工爱普生株式会社 | 电光装置用基板、电光装置及其制造方法以及电子设备 |
JP2012226195A (ja) * | 2011-04-21 | 2012-11-15 | Seiko Epson Corp | 電気光学装置、電気光学装置用基板及び電子機器 |
WO2019012757A1 (ja) * | 2017-07-10 | 2019-01-17 | 株式会社ジャパンディスプレイ | 表示装置の製造方法、及び表示装置 |
CN109671381A (zh) * | 2017-10-13 | 2019-04-23 | 昆山维信诺科技有限公司 | 显示母板 |
JP2021526658A (ja) * | 2018-06-12 | 2021-10-07 | 京東方科技集團股▲ふん▼有限公司Boe Technology Group Co.,Ltd. | アレイ基板、アレイ基板の製造方法、アレイ基板マザーボード、表示パネル及び表示装置 |
JP7409089B2 (ja) | 2018-06-12 | 2024-01-09 | 京東方科技集團股▲ふん▼有限公司 | アレイ基板、アレイ基板の製造方法、アレイ基板マザーボード、表示パネル及び表示装置 |
US11943979B2 (en) | 2018-06-12 | 2024-03-26 | Boe Technology Group Co., Ltd. | Array substrate and fabrication method thereof, array substrate motherboard and display device |
WO2022047931A1 (zh) * | 2020-09-01 | 2022-03-10 | 深圳市华星光电半导体显示技术有限公司 | 显示面板 |
US11803071B2 (en) | 2020-09-01 | 2023-10-31 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Display panel |
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