JP2005322745A - Semiconductor element, method for manufacturing the same, solid-state imaging element, and method for manufacturing the same - Google Patents
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Abstract
Description
本発明は、半導体基板に回路素子が形成された半導体素子及び半導体素子の製造方法に係わる。特に、半導体基板上に多層の配線層が形成された構成の半導体素子に適用して好適なものである。
また、本発明は、裏面側から光を照射する構成、いわゆる裏面照射型構造を有する固体撮像素子及び固体撮像素子の製造方法に係わる。
The present invention relates to a semiconductor element having a circuit element formed on a semiconductor substrate and a method for manufacturing the semiconductor element. In particular, it is suitable for application to a semiconductor element having a structure in which a multilayer wiring layer is formed on a semiconductor substrate.
The present invention also relates to a solid-state imaging device having a configuration in which light is irradiated from the back surface side, a so-called back-illuminated structure, and a method for manufacturing the solid-state imaging device.
半導体デバイスの高集積化に伴い、トランジスタ及び他の半導体素子をより縮小して実装密度をさらに高める傾向にある。
このため、CMOSセンサ(CMOS型固体撮像素子)においても、画素を微細化して素子を高集積化することが求められる。
As semiconductor devices become highly integrated, transistors and other semiconductor elements tend to be further reduced to further increase the packaging density.
For this reason, even in a CMOS sensor (CMOS type solid-state imaging device), it is required to miniaturize a pixel and highly integrate the device.
しかしながら、従来のCMOSセンサでは、配線部上に形成されたレンズから、配線層の間を通して受光センサ部に光を照射して検出する構成となっていたため、デバイスの高集積化が進むことにより画素が微細化することに伴い、配線層等の障害物により入射光のケラレを生じることから、受光センサ部の開口率が小さくなり、充分な光を受光センサ部に照射することができなくなっていた。このため、感度が低下したり、シェーディングが大きくなったりする問題も生じる。 However, in the conventional CMOS sensor, the light receiving sensor unit is irradiated with light from the lens formed on the wiring unit and detected through the wiring layer. As the device becomes finer, vignetting of incident light occurs due to obstacles such as a wiring layer, so the aperture ratio of the light receiving sensor portion is reduced, and sufficient light cannot be irradiated to the light receiving sensor portion. . For this reason, the problem that a sensitivity falls or a shading becomes large also arises.
そこで、裏面側(配線部とは反対側)より受光センサ部に光を照射することにより、配線層等の障害物の影響を受けず、実効開口率100%を達成することが可能になり、大幅に感度を上げることができる。
このことから、裏面側(配線部とは反対側)より受光センサ部に光を照射する構成のCMOSセンサ、いわゆる裏面照射型CMOSセンサの開発が行われている。
Therefore, by irradiating the light receiving sensor part with light from the back side (the side opposite to the wiring part), it becomes possible to achieve an effective aperture ratio of 100% without being affected by obstacles such as a wiring layer, The sensitivity can be greatly increased.
For this reason, development of a so-called back-illuminated CMOS sensor, which is configured to irradiate light to the light-receiving sensor unit from the back side (the side opposite to the wiring unit), has been performed.
そして、裏面照射型のイメージセンサにおいて、光の検出感度を上げて高い感度を得るために、受光センサ部が形成された半導体基板を薄くすることが考えられている(例えば、特許文献1又は特許文献2参照)。
ところが、受光センサ部が形成された半導体基板を薄くすると、基板固有のストレスのために平坦性が得られず、また機械的にも弱くなる。 However, when the semiconductor substrate on which the light receiving sensor portion is formed is thin, flatness cannot be obtained due to the stress inherent to the substrate, and mechanical strength is weakened.
そこで、平坦性と機械強度を得るために、半導体基板を薄くする前に、支持基板を半導体基板に接着させることが考えられる。
即ち、半導体基板と支持基板とをウェハ状態で貼り合わせた後に、半導体基板を薄くする。
Therefore, in order to obtain flatness and mechanical strength, it can be considered that the support substrate is bonded to the semiconductor substrate before the semiconductor substrate is thinned.
That is, after the semiconductor substrate and the support substrate are bonded together in a wafer state, the semiconductor substrate is thinned.
しかしながら、このように支持基板を半導体基板に接着させた後に半導体基板を薄くする方法により、裏面照射型固体撮像素子を製造した場合には、以下に述べるような問題点を生じる。 However, when a back-illuminated solid-state imaging device is manufactured by the method of thinning the semiconductor substrate after bonding the support substrate to the semiconductor substrate as described above, the following problems occur.
半導体基板を薄くする方法としては、例えばウエットエッチングを採用することができる。
ウエットエッチングを採用することにより、半導体基板の厚さを精度よく制御することができる。
As a method of thinning the semiconductor substrate, for example, wet etching can be employed.
By employing wet etching, the thickness of the semiconductor substrate can be accurately controlled.
しかし、ウエットエッチングの薬液を、半導体基板の裏面側のみにさらしても、ウェハのエッジ部分にも薬液が回り込むため、このエッジ部分において、半導体基板に形成した層間酸化膜、支持基板、半導体基板と支持基板との貼り合わせに用いた接着層等が、薬液によってエッチングされて、損傷してしまう。
これにより、半導体基板の剥離や支持基板のエッジ部分の表面荒れ、基板径の縮小という問題が発生する。
However, even if the wet etching chemical solution is exposed only to the back side of the semiconductor substrate, the chemical solution also circulates to the edge portion of the wafer. Therefore, at this edge portion, the interlayer oxide film formed on the semiconductor substrate, the support substrate, and the semiconductor substrate The adhesive layer or the like used for bonding to the support substrate is etched and damaged by the chemical solution.
This causes problems such as peeling of the semiconductor substrate, surface roughness of the edge portion of the support substrate, and reduction of the substrate diameter.
上述したような理由から、裏面照射型構造の固体撮像素子を、受光センサ部の半導体領域等が形成された半導体基板を薄くすることによって製造すると、歩留まり良く製造することが困難であった。 For the reasons described above, it is difficult to manufacture a solid-state imaging device having a back-illuminated structure by thinning a semiconductor substrate on which a semiconductor region or the like of a light receiving sensor portion is formed.
また、裏面照射型構造の固体撮像素子に限らず、半導体素子において、回路素子が形成された半導体基板の上に多層の配線層を形成することが考えられる。
そして、このような半導体素子を製造する際に、例えばトランジスタ等の回路素子において所望の特性を得ることを目的として、回路素子が形成された半導体基板を薄くする場合もある。
従って、このような場合においても、裏面照射型構造の固体撮像素子を製造する場合と同様の問題を生じる。
In addition to a solid-state imaging device having a back-illuminated structure, it is conceivable to form a multilayer wiring layer on a semiconductor substrate on which circuit elements are formed in a semiconductor element.
When manufacturing such a semiconductor element, for example, the semiconductor substrate on which the circuit element is formed may be thin for the purpose of obtaining desired characteristics in the circuit element such as a transistor.
Accordingly, even in such a case, the same problem as in the case of manufacturing a solid-state imaging device having a back-illuminated structure occurs.
上述した問題の解決のために、本発明においては、容易に、歩留まりよく製造することが可能である、半導体素子及びその製造方法、固体撮像素子及びその製造方法を提供するものである。 In order to solve the above-described problems, the present invention provides a semiconductor device and a manufacturing method thereof, a solid-state imaging device and a manufacturing method thereof that can be easily manufactured with a high yield.
本発明の半導体素子は、半導体層の表面付近に回路素子が形成され、半導体層の表面側に絶縁層中に配線層を有する配線部が形成され、この配線部のさらに表面側に支持基板が接着されて成り、少なくとも配線部の支持基板側の面に、半導体層とのエッチング選択比が取れる材質から成る保護膜が形成されているものである。 In the semiconductor element of the present invention, a circuit element is formed near the surface of the semiconductor layer, a wiring portion having a wiring layer in an insulating layer is formed on the surface side of the semiconductor layer, and a support substrate is further provided on the surface side of the wiring portion. A protective film made of a material having an etching selectivity with respect to the semiconductor layer is formed on at least the surface of the wiring portion on the support substrate side.
本発明の半導体素子の製造方法は、半導体層を有する基板の半導体層の表面付近に回路素子を形成し、半導体層の表面側に、絶縁層中に配線層を有する配線部を形成する工程と、その後、半導体層に配線部が形成されたウェハにおいて、表の主面と、エッジ部の外面とのうち、少なくともいずれかの面を覆って、半導体層とのエッチング選択比が取れる材質から成る保護膜を形成する工程と、配線部のさらに表面側に支持基板を接着する工程と、基板を薄くする工程とを有し、基板を薄くする工程においてエッチング液によるウエットエッチングを行うものである。 The method for manufacturing a semiconductor element of the present invention includes a step of forming a circuit element near the surface of a semiconductor layer of a substrate having a semiconductor layer, and forming a wiring portion having a wiring layer in an insulating layer on the surface side of the semiconductor layer; Thereafter, in the wafer in which the wiring portion is formed in the semiconductor layer, the wafer is made of a material that covers at least one of the main surface of the front surface and the outer surface of the edge portion and can have an etching selectivity with the semiconductor layer. The method includes a step of forming a protective film, a step of bonding a support substrate to the further surface side of the wiring portion, and a step of thinning the substrate, and performing wet etching with an etchant in the step of thinning the substrate.
本発明の固体撮像素子は、受光部が形成された半導体層の表面側に、絶縁層中に配線層を有する配線部が形成され、半導体層の表面側とは反対の裏面側から光を入射させる構造を有し、配線部のさらに表面側に支持基板が接着されて成り、少なくとも配線部の支持基板側の面に、半導体層とのエッチング選択比が取れる材質から成る保護膜が形成されているものである。 In the solid-state imaging device of the present invention, a wiring part having a wiring layer in an insulating layer is formed on the surface side of the semiconductor layer on which the light receiving part is formed, and light is incident from the back side opposite to the surface side of the semiconductor layer. A protective substrate made of a material capable of obtaining an etching selectivity with respect to the semiconductor layer is formed on at least the surface of the wiring portion on the support substrate side. It is what.
本発明の固体撮像素子の製造方法は、半導体層を有する基板の前記半導体層に受光部を形成する工程と、半導体層の表面側に、絶縁層中に配線層を有する配線部を形成する工程と、その後、半導体層に配線部が形成されたウェハにおいて、表の主面と、エッジ部の外面とのうち、少なくともいずれかの面を覆って、半導体層とのエッチング選択比が取れる材質から成る保護膜を形成する工程と、配線部のさらに表面側に支持基板を接着する工程と、基板を薄くする工程とを有し、基板を薄くする工程においてエッチング液によるウエットエッチングを行うものである。 The method for manufacturing a solid-state imaging device of the present invention includes a step of forming a light receiving portion in the semiconductor layer of a substrate having a semiconductor layer, and a step of forming a wiring portion having a wiring layer in an insulating layer on the surface side of the semiconductor layer. Then, in the wafer in which the wiring portion is formed in the semiconductor layer, from a material that covers at least one of the main surface of the front surface and the outer surface of the edge portion and has an etching selectivity with the semiconductor layer. A step of forming a protective film, a step of adhering a support substrate to the further surface side of the wiring portion, and a step of thinning the substrate, and performing wet etching with an etchant in the step of thinning the substrate. .
上述の本発明の半導体素子の構成によれば、半導体層の表面付近に回路素子が形成され、半導体層の表面側に絶縁層中に配線層を有する配線部が形成され、この配線部のさらに表面側に支持基板が接着されて成ることにより、支持基板によって、半導体層を薄くしても半導体素子のチップの強度を確保することができる。
さらに、少なくとも配線部の支持基板側の面に、半導体層とのエッチング選択比が取れる材質から成る保護膜が形成されていることにより、この構成の半導体素子を製造する際のウエットエッチング工程において、保護層によって少なくとも配線部がエッチングされないように保護することが可能である。
According to the configuration of the semiconductor element of the present invention described above, the circuit element is formed in the vicinity of the surface of the semiconductor layer, and the wiring portion having the wiring layer in the insulating layer is formed on the surface side of the semiconductor layer. Since the support substrate is bonded to the front surface side, the strength of the chip of the semiconductor element can be ensured by the support substrate even if the semiconductor layer is thinned.
Further, a protective film made of a material capable of taking an etching selectivity with the semiconductor layer is formed on at least the surface of the wiring portion on the support substrate side, so that in the wet etching process when manufacturing the semiconductor element of this configuration, It is possible to protect at least the wiring portion from being etched by the protective layer.
上述の本発明の半導体素子の製造方法によれば、半導体層を有する基板の半導体層の表面付近に回路素子を形成し、半導体層の表面側に、絶縁層中に配線層を有する配線部を形成する工程と、その後、半導体層に配線部が形成されたウェハにおいて、表の主面と、エッジ部の外面とのうち、少なくともいずれかの面を覆って、半導体層とのエッチング選択比が取れる材質から成る保護膜を形成する工程と、配線部のさらに表面側に支持基板を接着する工程と、基板を薄くする工程とを有し、基板を薄くする工程においてエッチング液によるウエットエッチングを行うことにより、エッチング液によりウエットエッチングを行って基板を薄くする際に、先に形成した保護膜によって、少なくとも配線部又はウェハのエッジ部がエッチングされないように保護することができる。 According to the method for manufacturing a semiconductor element of the present invention described above, the circuit element is formed near the surface of the semiconductor layer of the substrate having the semiconductor layer, and the wiring portion having the wiring layer in the insulating layer is formed on the surface side of the semiconductor layer. In the wafer having the wiring portion formed in the semiconductor layer and then forming the wiring portion, the etching selectivity with respect to the semiconductor layer covers at least one of the main surface of the table and the outer surface of the edge portion. A step of forming a protective film made of a removable material, a step of adhering a support substrate to the further surface side of the wiring portion, and a step of thinning the substrate, and performing wet etching with an etchant in the step of thinning the substrate Thus, when the substrate is thinned by performing wet etching with an etching solution, at least the wiring portion or the edge portion of the wafer is not etched by the protective film formed earlier. It is possible to protect the.
上述の本発明の固体撮像素子の構成によれば、受光部が形成された半導体層の表面側に、絶縁層中に配線層を有する配線部が形成され、半導体層の表面側とは反対の裏面側から光を入射させる構造を有するので、いわゆる裏面照射型の構造が形成されている。
また、配線部のさらに表面側に支持基板が接着されて成るので、支持基板によって、半導体層を薄くしても固体撮像素子のチップの強度を確保することができる。
さらに、少なくとも配線部の支持基板側の面に、半導体層とのエッチング選択比が取れる材質から成る保護膜が形成されていることにより、この構成の固体撮像素子を製造する際のウエットエッチング工程において、保護層によって少なくとも配線部がエッチングされないように保護することが可能である。
According to the above-described configuration of the solid-state imaging device of the present invention, the wiring portion having the wiring layer in the insulating layer is formed on the surface side of the semiconductor layer where the light receiving portion is formed, and is opposite to the surface side of the semiconductor layer. Since it has a structure in which light is incident from the back side, a so-called back side illumination type structure is formed.
In addition, since the support substrate is bonded to the further surface side of the wiring portion, the strength of the chip of the solid-state image sensor can be secured by the support substrate even if the semiconductor layer is thinned.
Furthermore, a protective film made of a material capable of obtaining an etching selectivity with respect to the semiconductor layer is formed on at least the surface of the wiring portion on the support substrate side, so that in a wet etching process when manufacturing a solid-state imaging device having this configuration The protective layer can protect at least the wiring portion from being etched.
上述の本発明の固体撮像素子の製造方法によれば、半導体層を有する基板の前記半導体層に受光部を形成する工程と、半導体層の表面側に、絶縁層中に配線層を有する配線部を形成する工程と、その後、半導体層に配線部が形成されたウェハにおいて、表の主面と、エッジ部の外面とのうち、少なくともいずれかの面を覆って、半導体層とのエッチング選択比が取れる材質から成る保護膜を形成する工程と、配線部のさらに表面側に支持基板を接着する工程と、基板を薄くする工程とを有し、基板を薄くする工程においてエッチング液によるウエットエッチングを行うことにより、受光部が形成された半導体層の配線層とは反対の裏面側から光を入射させる、いわゆる裏面照射型構造の固体撮像素子を製造することができると共に、エッチング液によりウエットエッチングを行って基板を薄くする際に、先に形成した保護膜によって、少なくとも配線部又はウェハのエッジ部がエッチングされないように保護することができる。 According to the above-described method for manufacturing a solid-state imaging device of the present invention, the step of forming the light receiving portion in the semiconductor layer of the substrate having the semiconductor layer, and the wiring portion having the wiring layer in the insulating layer on the surface side of the semiconductor layer And, in the wafer having the wiring portion formed in the semiconductor layer, and covering at least one of the main surface of the front surface and the outer surface of the edge portion, the etching selectivity with the semiconductor layer A step of forming a protective film made of a material that can be removed, a step of bonding a support substrate to the further surface side of the wiring portion, and a step of thinning the substrate. In the step of thinning the substrate, wet etching with an etchant is performed. By doing so, it is possible to manufacture a solid-state imaging device having a so-called back-illuminated structure in which light is incident from the back side opposite to the wiring layer of the semiconductor layer in which the light receiving portion is formed, and to etch When thinning the substrate by performing a wet etching by a liquid, with the protection film formed previously can be edge portions of at least the wiring portion or wafer is protected from being etched.
また、上述の本発明の半導体素子及び半導体素子の製造方法、固体撮像素子及び固体撮像素子の製造方法において、半導体層がシリコン層であり、保護膜が窒化シリコンから成る構成とすることができる。
この構成としたときには、窒化シリコンが、シリコンとエッチング選択比が取れる材質であり、窒化シリコンから成る保護膜により、少なくとも配線部がエッチングされないように保護することができる。
Further, in the above-described semiconductor element and semiconductor device manufacturing method, solid-state imaging element, and solid-state imaging element manufacturing method of the present invention, the semiconductor layer can be a silicon layer and the protective film can be made of silicon nitride.
In this configuration, silicon nitride is a material that can take an etching selection ratio with silicon, and at least the wiring portion can be protected from being etched by the protective film made of silicon nitride.
また、上述の本発明の半導体素子及び固体撮像素子において、支持基板の両主面において、半導体層とのエッチング選択比が取れる材質から成る保護膜が表面に形成されている構成とすることができる。
この構成としたときには、支持基板においても、保護膜により支持基板がエッチングされないように保護することができる。
In the semiconductor element and the solid-state imaging element of the present invention described above, a protective film made of a material that can have an etching selectivity with respect to the semiconductor layer can be formed on both surfaces of the support substrate. .
When this structure is adopted, the support substrate can be protected from being etched by the protective film.
また、上述の本発明の半導体素子において、半導体層の表面側とは反対の裏面側にも絶縁層中に配線層を有する配線部が形成された構成や、さらに半導体層の裏面付近にも回路素子が形成されている構成とすることができる。
同様に、上述の本発明の半導体素子の製造方法において、基板を薄くした後に、半導体層の表面側とは反対の裏面側にも絶縁層中に配線層を有する配線部を形成することや、さらに半導体層の裏面付近にも回路素子を形成することが可能である。
これらの構成としたときには、単位面積あたりの配線層の数や回路素子の数を増やすことができ、半導体素子の高集積化を図ることが可能になる。
Further, in the semiconductor element of the present invention described above, a structure in which a wiring portion having a wiring layer is formed in the insulating layer on the back surface opposite to the front surface side of the semiconductor layer, and a circuit is also provided near the back surface of the semiconductor layer. A structure in which an element is formed may be employed.
Similarly, in the semiconductor element manufacturing method of the present invention described above, after thinning the substrate, forming a wiring portion having a wiring layer in the insulating layer also on the back surface side opposite to the front surface side of the semiconductor layer, Further, it is possible to form a circuit element near the back surface of the semiconductor layer.
With these structures, the number of wiring layers and circuit elements per unit area can be increased, and the semiconductor element can be highly integrated.
また、上述の本発明の半導体素子及び半導体素子の製造方法において、支持基板が、回路素子が形成された半導体基板と、絶縁層中に配線層を有する配線部とから成り、支持基板の配線部を接着面側に配置した構成とすることができる。
この構成としたときには、支持基板にも回路素子や配線層が形成されているため、単位面積あたりの配線層の数や回路素子の数を増やすことができ、半導体素子の高集積化を図ることが可能になる。
Further, in the above-described semiconductor element and semiconductor device manufacturing method of the present invention, the support substrate includes a semiconductor substrate on which a circuit element is formed, and a wiring portion having a wiring layer in an insulating layer, and the wiring portion of the support substrate. Can be arranged on the bonding surface side.
In this configuration, since circuit elements and wiring layers are also formed on the support substrate, the number of wiring layers and circuit elements per unit area can be increased, and high integration of semiconductor elements can be achieved. Is possible.
また、上述の本発明の半導体素子及び半導体素子の製造方法、固体撮像素子及び固体撮像素子の製造方法において、接着層により支持基板が接着され、この接着層が、半導体層のエッチング選択比が取れる材質から成る構成とすることができる。
この構成としたときには、接着層がエッチング液によりエッチングされて剥離することを抑制することができる。
さらに、接着層を有機塗布膜として接着を行うことにより、塗布により容易にウェハ全体に接着層を形成することができる。
さらにまた、接着層を熱硬化型の有機塗布膜として接着を行うことにより、接着後の成膜工程や熱処理工程において、熱ストレスが加わっても接着層が軟化したりせず、接着層の内部からガスが発生することがなく、接着面界面の密着性が劣化せず、界面の剥離が発生しないようにすることができる。
Further, in the above-described semiconductor element and the manufacturing method of the semiconductor element, the solid-state imaging element, and the manufacturing method of the solid-state imaging element, the support substrate is bonded by the adhesive layer, and the etching selectivity of the semiconductor layer can be obtained by the adhesive layer. It can be made of a material.
When this structure is adopted, it is possible to prevent the adhesive layer from being etched and peeled off by the etching solution.
Furthermore, by bonding using the adhesive layer as an organic coating film, the adhesive layer can be easily formed on the entire wafer by coating.
Furthermore, by bonding the adhesive layer as a thermosetting organic coating film, the adhesive layer does not soften even when heat stress is applied in the post-bonding film forming process or heat treatment process. Thus, no gas is generated, the adhesiveness at the interface of the adhesive surface is not deteriorated, and peeling of the interface does not occur.
また、上述の本発明の半導体素子及び半導体素子の製造方法、固体撮像素子及び固体撮像素子の製造方法において、接着層により支持基板が接着され、この接着層が、半導体層の表面側に形成された回路素子や配線層の特性劣化温度以下で接着が可能であり、接着後の回路素子や配線層の特性劣化温度以下の熱処理によっては接着面に剥離が発生しない材料から成る構成とすることができる。
この構成としたときには、特性劣化温度以下の低温で接着を行って、接着の際に回路素子や配線層に影響を及ぼさないようにすることができ、また低温で接着しても接着面に剥離が発生しないようにすることができる。
Further, in the above-described semiconductor element and the manufacturing method of the semiconductor element, the solid-state imaging element, and the manufacturing method of the solid-state imaging element of the present invention, the support substrate is bonded by the adhesive layer, and the adhesive layer is formed on the surface side of the semiconductor layer. Adhesion is possible at a temperature lower than the characteristic deterioration temperature of the circuit element or wiring layer, and the structure is made of a material that does not cause peeling on the adhesion surface by heat treatment below the characteristic deterioration temperature of the circuit element or wiring layer after bonding. it can.
With this configuration, bonding can be performed at a low temperature that is lower than the characteristic deterioration temperature so that the circuit elements and wiring layers are not affected during bonding. Can be prevented from occurring.
また、上述の本発明の半導体素子の製造方法及び固体撮像素子の製造方法において、基板が、半導体基板と中間層と半導体層とが積層されて成る積層基板であり、中間層が半導体基板及び半導体層とエッチング選択比が取れる材質から成り、基板を薄くする工程において、半導体基板を除去する際にウエットエッチングを行い、その後中間層を除去することも可能である。
このようにしたときには、半導体基板のウエットエッチング工程において、中間層をエッチングストッパとして用いることができ、半導体基板及び中間層を除去した後の半導体層の厚さを精度よく制御することができる。
In the method for manufacturing a semiconductor device and the method for manufacturing a solid-state imaging device of the present invention described above, the substrate is a stacked substrate in which a semiconductor substrate, an intermediate layer, and a semiconductor layer are stacked, and the intermediate layer is a semiconductor substrate and a semiconductor. It is made of a material having an etching selectivity with respect to the layer, and in the step of thinning the substrate, wet etching can be performed when removing the semiconductor substrate, and then the intermediate layer can be removed.
In such a case, the intermediate layer can be used as an etching stopper in the wet etching process of the semiconductor substrate, and the thickness of the semiconductor layer after the semiconductor substrate and the intermediate layer are removed can be accurately controlled.
また、上述の本発明の半導体素子の製造方法及び固体撮像素子の製造方法において、支持基板が、ウェハの表の主面と、裏の主面と、エッジ部の外面とのうち、少なくともいずれかの面を覆って、半導体層とのエッチング選択比が取れる材質から成る保護膜が形成されている構成とすることも可能である。
このようにしたときには、支持基板の保護膜が形成された面(ウェハの表の主面と、裏の主面と、エッジ部の外面とのうち、少なくともいずれかの面)を、保護膜によりエッチングされないように保護することができる。
In the semiconductor device manufacturing method and the solid-state imaging device manufacturing method of the present invention described above, the support substrate is at least one of the front main surface, the back main surface, and the outer surface of the edge portion of the wafer. It is also possible to adopt a configuration in which a protective film made of a material that can provide an etching selectivity with the semiconductor layer is formed.
In this case, the surface of the support substrate on which the protective film is formed (at least one of the front main surface, the back main surface, and the outer surface of the edge portion of the wafer) is protected by the protective film. It can be protected from being etched.
上述の本発明によれば、製造の際に、保護膜によって、配線部等がエッチングされないように保護されるため、半導体素子や固体撮像素子を歩留まりよく製造することができる。
従って、半導体素子や固体撮像素子の信頼性を高めることができる。
According to the above-described present invention, since the wiring portion and the like are protected from being etched by the protective film at the time of manufacturing, the semiconductor element and the solid-state imaging element can be manufactured with high yield.
Therefore, the reliability of the semiconductor element and the solid-state imaging element can be improved.
また、本発明の半導体素子の製造方法や固体撮像素子の製造方法によれば、半導体層とのエッチング選択比が取れる材質から成る保護膜を形成する工程が増えるだけであり、容易に半導体素子や固体撮像素子を製造することができる。 In addition, according to the method for manufacturing a semiconductor element and the method for manufacturing a solid-state imaging device of the present invention, the number of steps for forming a protective film made of a material that can take an etching selectivity with the semiconductor layer is increased. A solid-state imaging device can be manufactured.
本発明の一実施の形態として、裏面照射型構造の固体撮像素子を製造する工程を、図1〜図9に示す。
本実施の形態では、半導体基板上に酸化膜を介してシリコン層が形成された基板、いわゆるSOI基板を用いて、裏面照射型構造の固体撮像素子を製造する場合である。
As one embodiment of the present invention, steps of manufacturing a solid-state imaging device having a back-illuminated structure are shown in FIGS.
In this embodiment mode, a solid-state imaging device having a back-illuminated structure is manufactured using a substrate in which a silicon layer is formed over an oxide film on a semiconductor substrate, that is, a so-called SOI substrate.
図1に示すように、シリコン基板11上にシリコン酸化膜12を介してシリコン層13が形成されて成る、SOI基板10を用意する。
まず、図2に示すように、SOI基板10のシリコン層13に、受光センサ部のフォトダイオードPD等の半導体領域を形成する。
次に、図3に示すように、シリコン層13の表面側に、絶縁層14内にゲート電極G及び多層の配線層15が形成された配線部を形成する。
As shown in FIG. 1, an
First, as shown in FIG. 2, a semiconductor region such as the photodiode PD of the light receiving sensor portion is formed in the
Next, as shown in FIG. 3, a wiring portion in which the gate electrode G and the
続いて、図4に示すように、配線部が形成されたSOI基板10に対して、その両面及びエッジ部10Aの表面を覆って、例えば窒化シリコンから成る保護膜16を形成する。
Subsequently, as shown in FIG. 4, a
次に、図5に示すように、配線部側の上面に接着層25を形成する。例えば、接着層25となる有機塗布膜を塗布する。
Next, as shown in FIG. 5, an
次に、図6に示すように、接着層25の上に、表面に保護膜22が形成された支持基板20を載置する。例えば、シリコン基板21の表面に窒化シリコンから成る保護膜22が形成されたものを、支持基板20として用いる。
Next, as shown in FIG. 6, the
次に、必要に応じて熱処理を行って、接着層25を硬化させる。このとき、熱処理の温度は、SOI基板10のシリコン層13に形成された受光センサ部等の半導体領域や配線層15やコンタクト層の劣化温度よりも低い温度とする。
これにより、SOI基板10と支持基板20とがウェハ状態で接着される。
Next, heat treatment is performed as necessary to cure the
Thereby, the
続いて、SOI基板10の裏面側、即ち配線部が形成された側とは反対側を薄くする。
まず、図7に示すように、基板の上下を反転させる。
次に、CMP(化学的機械的研磨)法等の研摩によって、図8に示すように、SOI基板10の裏面側のシリコン基板11をある程度まで薄くする。
次に、エッチング液を用いて、ウエットエッチングにより、残ったシリコン基板11を完全に除去する。
さらに、別のエッチング液を用いて、SOI基板10を構成していたシリコン酸化膜12を除去し、図9に示すように、受光センサ部が形成されているシリコン層13の裏面側を露出させる。
Subsequently, the back side of the
First, as shown in FIG. 7, the substrate is turned upside down.
Next, as shown in FIG. 8, the
Next, the remaining
Further, the
このとき、シリコン層13のエッジ部及び接着層25側(表面側)の主面が保護膜16で覆われており、また支持基板21が保護膜22で覆われているため、支持基板21や接着層25や配線層15等がエッチング液による損傷を受けない。
At this time, the edge portion of the
これに対して、比較対照として、保護膜16及び保護膜22を形成しておらず、SOI基板10及びシリコン基板21が露出している状態で、このエッチング液を用いたウエットエッチング工程を行った場合には、図17に示すように、エッチング液60が各基板10,21のエッジ部に回り込むことによって、図中矢印61で示す部分が除去されてしまい、支持基板となるシリコン基板21や接着層25や配線層15等が損傷してしまう。
On the other hand, as a comparative control, the wet etching process using this etching solution was performed in a state where the
従って、保護膜16及び保護膜22により、支持基板21や接着層25や配線層15等をエッチング液による損傷から保護することができる。
Therefore, the
次に、SOI基板10のシリコン層13の裏面側に、図示しないが、必要に応じて、パッシベーション膜、カラーフィルタ、マイクロレンズ等を形成する。なお、カラーフィルタやマイクロレンズは、受光センサ部のフォトダイオードPDが形成されている部分に形成する。
Next, although not shown, a passivation film, a color filter, a microlens, and the like are formed on the back surface side of the
このようにして、裏面照射型の固体撮像素子が作製されたウェハが得られる。
その後、ウェハを各チップにダイシングして、裏面照射型の固体撮像素子のチップを製造することができる。
In this way, a wafer on which a back-illuminated solid-state imaging device is manufactured is obtained.
Thereafter, the wafer is diced into chips, and a back-illuminated solid-state imaging device chip can be manufactured.
なお、本実施の形態の場合、製造される裏面照射型の固体撮像素子において、シリコン層13の表面側に形成された配線部と接着層25との間に保護膜16が残っており、また支持基板20の両面に保護膜22が残っている。この点で、保護膜の形成を行わない他の製造方法により製造した裏面照射型の固体撮像素子とは、構成が異なる。
これら保護膜16及び保護膜22が残っていることによって、固体撮像素子の特性等に特段の問題を生じることはない。
In the case of the present embodiment, in the manufactured back-illuminated solid-state imaging device, the
Since the
ところで、SOI基板10と支持基板20とをウェハ状態で貼り合わせる方法としては、SOI基板10と支持基板20とを仮貼り合わせした後に、例えば400℃以上の高温熱処理によって接着させる方法が考えられる。
このように高温熱処理を行うことにより、密着性を高めることができる。
しかしながら、この方法で、SOI基板10にトランジスタ等の回路素子や配線層を形成した後で接着を行うと、高温熱処理によって回路素子の特性が変わったり、配線層が溶融したりするため、予めSOI基板10に回路素子や配線層を形成することができない。
By the way, as a method of bonding the
By performing high-temperature heat treatment in this way, adhesion can be improved.
However, if bonding is performed after forming circuit elements such as transistors and wiring layers on the
そこで、予めSOI基板10に形成した配線層を劣化させないようにするため、配線層の特性劣化温度以下の低温において、基板同士を接着させる方法が考えられる。
しかしながら、この方法では、低温で接着させることから、接着強度が弱くなるため、接着した後の成膜工程や熱処理工程における熱ストレスによって、密着性の悪い箇所で接着面の剥離が生じてしまったりすることがある。また、接着層25が充分に固化していないことがあり、後の成膜工程や熱処理工程においてアウトガスが発生して、このアウトガスによって貼り合わせ面にボイドが発生して接着面が剥離することがある。
このように接着面が剥離すると、SOI基板10の裏面の平坦性が得られないことから、その後に裏面側でレジストのパターンニング工程を実行できなくなる。また、ウェハをダイシングする工程において、薄膜化したシリコン層が支持基板20から剥れてしまうことがある。
そのため、所望のデバイスを形成することが困難になる。
In view of this, in order not to deteriorate the wiring layer formed in advance on the
However, in this method, since the adhesive strength is weakened because the adhesive is bonded at a low temperature, the adhesive surface may be peeled off at a poorly adhered portion due to thermal stress in the film forming process or the heat treatment process after bonding. There are things to do. In addition, the
If the adhesive surface is peeled in this way, the flatness of the back surface of the
Therefore, it becomes difficult to form a desired device.
従って、接着層25は、SOI基板10のシリコン層13の表面側に形成された配線層の特性劣化温度以下で接着が可能であり、接着後の配線層の特性劣化温度以下の熱処理によっては接着面に剥離が発生しない材料から成ることが望ましい。
Therefore, the
このような材質の接着層25としては、様々なものが使用可能である。例えば、有機塗布膜を用いることができる。
この有機塗布膜としては、例えば、熱硬化型の有機塗布膜を用いることができる。
そして、この熱硬化型の有機塗布膜の硬化温度が、素子や配線層15やコンタクト層の特性劣化温度以下であるように、有機塗布膜の材料を選定することにより、SOI基板10及び支持基板20を素子や配線層15やコンタクト層の特性劣化温度以下で貼り合わせたときにも、充分に接着層25を固化させることができる。これにより、充分な接着強度で両基板10,20を接着させることができる。
Various materials can be used as the
As this organic coating film, for example, a thermosetting organic coating film can be used.
The
また、特に、有機塗布膜として、ステップ埋め込み性の良好な材料を用いた場合には、塗布膜表面の平坦性が良好となり、貼り合わせ界面の平坦性を確保することができる。
これにより、接着層25の各貼り合わせ面において、密着性向上を図り、ボイドをなくすことができる。
さらに、SOI基板10に対して支持基板20が傾いた状態で接着されることを防ぐことができることから、SOI基板10の裏面側を平坦化する際に、残るシリコン層13の厚さの制御性を良好にすることができる。
従って、貼り合わせ基板を用いた半導体デバイスの歩留まり、品質を向上させることができる。
In particular, when a material having good step embedding property is used as the organic coating film, the coating film surface has good flatness, and the flatness of the bonding interface can be ensured.
Thereby, in each bonding surface of the
Further, since it is possible to prevent the
Therefore, the yield and quality of a semiconductor device using a bonded substrate can be improved.
さらに、熱硬化型の有機塗布膜を用いた場合においては、有機塗布膜の材料を選定することにより、貼り合せた後の成膜工程や熱処理工程において熱ストレスが加えられたときにも、固化した接着層25の軟化や接着層25の内部からガスの発生を防止することができるため、貼り合わせ界面の密着性が劣化せず、界面の剥離が発生しなくなる。
これにより、貼り合わせ後の工程、例えば酸化膜の成膜工程における熱ストレスや、例えばダイシング工程の機械的ストレスでも、貼り合わせ面が剥離することがなくなる。
従って、この観点でも、貼り合わせ基板を用いた半導体デバイスの歩留まりを向上させることができる。
Furthermore, in the case of using a thermosetting organic coating film, by selecting the material of the organic coating film, it can be solidified even when heat stress is applied in the film forming process and heat treatment process after bonding. Since the softening of the
This prevents the bonded surface from being peeled even by thermal stress in a process after bonding, for example, a film forming process of an oxide film, or mechanical stress in a dicing process, for example.
Therefore, also from this viewpoint, the yield of the semiconductor device using the bonded substrate can be improved.
さらにまた、接着層25の材料として、SOI基板10の裏面側を薄くするウエットエッチング処理工程に用いられるエッチング薬液に対して、選択比が取れる材料を用いることにより、このウエットエッチング処理工程における、接着層25からの基板の剥離を確実に防ぐことが可能になる。
Furthermore, as a material of the
上述の本実施の形態によれば、SOI基板10と支持基板20とを貼り合わせる前に、予めSOI基板10の裏面側をウエットエッチングする薬液に対して選択比が取れる保護膜16、例えば窒化シリコン膜を形成し、SOI基板10の表面側に形成された配線部を覆って保護するようにしている。
また、支持基板20の表面にも、同様に、シリコン基板21を覆って、例えば窒化シリコン膜から成る保護膜22を形成している。
According to the above-described embodiment, before the
Similarly, a
これにより、SOI基板10と支持基板20とを接着層25により貼り合わせた後に、SOI基板10の裏面側をウエットエッチング処理により薄くする工程において、貼り合わせ基板のエッジ部におけるエッチング量が最小限に抑えられる。
このため、配線部の絶縁層14がエッチングされて、絶縁層14から薄くなったシリコン層13が剥離することや、支持基板20のエッジ部分の表面荒れ、支持基板20の径の縮小という問題を解決することができる。
従って、貼り合わせた基板を用いて製造した固体撮像素子の製造歩留まりを向上させることができる。
Thereby, after the
For this reason, the insulating
Therefore, the manufacturing yield of the solid-state imaging device manufactured using the bonded substrates can be improved.
また、本実施の形態によれば、SOI基板10を使用していることにより、シリコン酸化膜12がシリコンに対してエッチング選択比が取れるため、基板10,20のエッジ部以外の部分についても、エッチング後に残るシリコン層13の厚さの制御性を高めることができる。
これにより、固体撮像素子の所望の特性が得られ、製造歩留まりを高めることが可能となる。
In addition, according to the present embodiment, since the
Thereby, desired characteristics of the solid-state imaging device can be obtained, and the manufacturing yield can be increased.
上述の実施の形態では、SOI基板10と支持基板20がいずれもシリコン基板を用いていたため、SOI基板10用の保護膜16及び支持基板20用の保護膜22を共に窒化シリコン膜により形成しているが、貼り合わせる両基板のそれぞれの保護膜は、必ずしも同じ材料に限定されるものではない。
In the above embodiment, since the
また、各基板を覆う保護膜の材料としては、上述した窒化シリコン膜のように、エッチング液に対して耐性を有する材料がより好ましい。
しかし、本発明の保護膜には、エッチング液に耐性を有する材料以外の材料も使用可能である。例えば、シリコン基板と比較して、エッチング液によるエッチング速度が遅い材料であれば、速度の違いによるエッチング選択性を利用して、基板のエッジ部の損傷を抑制することが可能である。
In addition, as a material for the protective film covering each substrate, a material having resistance to an etching solution, such as the silicon nitride film described above, is more preferable.
However, a material other than a material resistant to the etching solution can be used for the protective film of the present invention. For example, if the material has a slower etching rate with an etchant than a silicon substrate, it is possible to suppress damage to the edge portion of the substrate by using the etching selectivity due to the difference in speed.
SOI基板10の代わりに、シリコン基板11のみを用いても、同様に裏面照射型の固体撮像素子を製造することができる。その場合を次に示す。
Even if only the
本発明の他の実施の形態として、裏面照射型構造の固体撮像素子を製造する工程を説明する。
本実施の形態では、シリコン基板11の表面側の一部分に受光センサ部のフォトダイオードを形成する。
そして、シリコン基板11の表面側に、配線部(配線層15及び絶縁層14)を形成する。
その後、シリコン基板11及び配線部を覆うように、表裏の両主面及びエッジ部分に保護膜16を形成する。
即ち、先の実施の形態の図7に相当する状態を示すと、図10のようになる。
As another embodiment of the present invention, a process of manufacturing a solid-state imaging device having a backside illumination structure will be described.
In the present embodiment, a photodiode of the light receiving sensor part is formed on a part of the surface side of the
Then, wiring portions (
Thereafter, a
That is, FIG. 10 shows a state corresponding to FIG. 7 of the previous embodiment.
図10の状態とした後に、CMP(化学的機械的研摩)等の方法により、シリコン基板11をある程度まで薄くする。
その後、エッチング液を用いて、ウエットエッチング処理工程を行うことにより、図11に示すように、シリコン基板11を薄くする。
このとき、ウエットエッチング処理によってシリコン基板11を薄くしているため、研摩等のみにより薄くする方法と比較して、エッチング処理後に残るシリコン基板11の厚さの制御性や、エッチング面の平坦性が良好になる。
After the state shown in FIG. 10, the
Thereafter, a wet etching process is performed using an etching solution to thin the
At this time, since the
このとき、シリコン層11のエッジ部及び接着層25側(表面側)の主面が保護膜16で覆われており、また支持基板21が保護膜22で覆われているため、支持基板21や接着層25や配線層15等がエッチング液による損傷を受けない。
At this time, the edge portion of the
従って、保護膜16及び保護膜22により、支持基板21や接着層25や配線層15等をエッチング液による損傷から保護することができる。
Therefore, the
なお、図11では、受光センサ部のフォトダイオードPDを裏面側に露出させていない。
これは、エッチング処理による表面は、欠陥等を有しており、この表面までフォトダイオードがあると、欠陥が暗電流の発生源となるためである。
In FIG. 11, the photodiode PD of the light receiving sensor unit is not exposed on the back side.
This is because the surface by the etching process has a defect or the like, and if there is a photodiode up to this surface, the defect becomes a source of dark current.
次に、シリコン層11の裏面側に、図示しないが、必要に応じて、パッシベーション膜、カラーフィルタ、マイクロレンズ等を形成する。なお、カラーフィルタやマイクロレンズは、受光センサ部のフォトダイオードPDが形成されている部分に形成する。
Next, although not shown, a passivation film, a color filter, a microlens, and the like are formed on the back surface side of the
このようにして、裏面照射型の固体撮像素子が作製されたウェハが得られる。
その後、ウェハを各チップにダイシングして、裏面照射型の固体撮像素子のチップを製造することができる。
In this way, a wafer on which a back-illuminated solid-state imaging device is manufactured is obtained.
Thereafter, the wafer is diced into chips, and a back-illuminated solid-state imaging device chip can be manufactured.
なお、本実施の形態の場合も、製造される裏面照射型の固体撮像素子において、シリコン層11の表面側に形成された配線部と接着層25との間に保護膜16が残っており、また支持基板20の両面に保護膜22が残っている。この点で、保護膜の形成を行わない、他の製造方法により製造した裏面照射型の固体撮像素子とは、構成が異なる。
これら保護膜16及び保護膜22が残っていることによって、固体撮像素子の特性等に特段の問題を生じることはない。
Also in the case of the present embodiment, in the manufactured back-illuminated solid-state imaging device, the
Since the
上述の本実施の形態によれば、シリコン基板11と支持基板20とを貼り合わせる前に、予めシリコン基板11の裏面側をウエットエッチングする薬液に対して選択比が取れる保護膜16、例えば窒化シリコン膜を形成し、シリコン基板11の表面側に形成された配線部を覆って保護するようにしている。
また、支持基板20の表面にも、同様に、シリコン基板21を覆って、例えば窒化シリコン膜から成る保護膜22を形成している。
According to the above-described embodiment, before the
Similarly, a
これにより、シリコン基板11と支持基板20とを接着層25により貼り合わせた後に、シリコン基板11の裏面側をウエットエッチング処理により薄くする工程において、貼り合わせ基板のエッジ部におけるエッチング量が最小限に抑えられる。
このため、配線部の絶縁層14がエッチングされて、絶縁層14から薄くなったシリコン層11が剥離することや、支持基板20のエッジ部分の表面荒れ、支持基板20の径の縮小という問題を解決することができる。
従って、貼り合わせた基板を用いて製造した固体撮像素子の製造歩留まりを向上させることができる。
Thereby, after the
For this reason, the insulating
Therefore, the manufacturing yield of the solid-state imaging device manufactured using the bonded substrates can be improved.
なお、上述の各実施の形態では、シリコン基板21を保護膜22で覆って支持基板20を構成していたが、本発明では、エッチング液に対する耐性を有する材料やエッチング液によるエッチング速度の遅い材料を用いて、保護膜を設けずに支持基板を構成してもよい。
この場合には、シリコンとの熱膨張率の差が小さく、接着層との密着性が充分に確保できる材料であれば、支持基板として使用可能である。
この場合でも、保護膜を形成した方の基板(SOI基板等)においては、本発明の作用効果が得られる。
In each of the above-described embodiments, the
In this case, any material can be used as the support substrate as long as it has a small difference in thermal expansion coefficient from silicon and can sufficiently secure adhesion to the adhesive layer.
Even in this case, the effect of the present invention can be obtained in the substrate on which the protective film is formed (such as an SOI substrate).
さらに、本発明では、貼り合わせる両基板において、保護膜を、ウェハのエッジ部とその付近のみに形成してもよい。
この場合は、保護膜が形成されたエッジ部が、チップ毎のダイシングにより除去されるため、最終的に製造される固体撮像素子には保護膜が残らない。
Furthermore, in the present invention, the protective film may be formed only on the edge portion of the wafer and in the vicinity thereof on both substrates to be bonded.
In this case, since the edge portion where the protective film is formed is removed by dicing for each chip, the protective film does not remain in the finally manufactured solid-state imaging device.
上述の各実施の形態では、本発明製法をCMOS型固体撮像素子に適用した場合を説明しているが、本発明はその他の構成の固体撮像素子に適用することが可能である。例えば、裏面照射型のCCD固体撮像素子にも、同様に適用することが可能である。 In each of the above-described embodiments, the case where the manufacturing method of the present invention is applied to a CMOS solid-state image sensor has been described. However, the present invention can be applied to solid-state image sensors having other configurations. For example, the present invention can be similarly applied to a back-illuminated CCD solid-state imaging device.
また、上述の各実施の形態では、裏面照射型の固体撮像素子を製造する場合であったが、同様にして、半導体層にトランジスタ等の回路素子が形成された半導体素子を製造することも可能である。 In each of the above-described embodiments, a back-illuminated solid-state imaging device is manufactured. However, a semiconductor device in which circuit elements such as transistors are formed in a semiconductor layer can be manufactured in the same manner. It is.
半導体素子を製造する場合には、裏面照射型の固体撮像素子を製造する各工程のうち、フォトダイオードを形成する工程、カラーフィルタを形成する工程、並びにマイクロレンズを形成する工程は不要になり、その他の工程をほぼ同様に行うことができる。 In the case of manufacturing a semiconductor device, among the steps of manufacturing a back-illuminated solid-state imaging device, the step of forming a photodiode, the step of forming a color filter, and the step of forming a microlens become unnecessary. Other steps can be performed in substantially the same manner.
また、半導体素子の場合には、図示しないが、半導体層の表面側だけでなく、薄くした半導体層の裏面側において、配線部を形成したり、半導体層の界面付近に回路素子を形成したりする構成も考えられる。これらの構成(配線部又は回路素子が半導体層の表裏両面にある構成)を製造する場合には、半導体層の裏面側を薄くした後に、裏面側に回路素子や配線部を形成する。
ただし、裏面側に回路素子を形成する場合には、裏面側の界面の状態を良好にするために、SOI基板を用いて製造することが望ましい。
In the case of a semiconductor element, although not shown, a wiring portion is formed not only on the front surface side of the semiconductor layer but also on the back surface side of the thinned semiconductor layer, or a circuit element is formed near the interface of the semiconductor layer. It is also possible to use a configuration that does this. When manufacturing these configurations (a configuration in which the wiring portion or the circuit element is on both the front and back surfaces of the semiconductor layer), after the back surface side of the semiconductor layer is thinned, the circuit element and the wiring portion are formed on the back surface side.
However, when the circuit element is formed on the back surface side, it is desirable to manufacture using an SOI substrate in order to improve the state of the interface on the back surface side.
続いて、本発明のさらに他の実施の形態を説明する。
本実施の形態は、半導体層にトランジスタ等の回路素子が形成された半導体素子の特殊な形態として、張り合わせた2つの基板にそれぞれ配線部や回路素子を形成した半導体素子に、本発明を適用するものである。
Subsequently, still another embodiment of the present invention will be described.
In this embodiment, the present invention is applied to a semiconductor element in which a wiring portion and a circuit element are formed on two bonded substrates as a special form of a semiconductor element in which circuit elements such as transistors are formed in a semiconductor layer. Is.
以下、本実施の形態の半導体素子を、その製造方法と共に示す。
まず、図12に示す2つの基板を作製する。
一方の基板は、シリコン基板31上にシリコン酸化膜32を介してシリコン層33が形成されて成る、SOI基板30をベースにして、シリコン層33の表面側にトランジスタ等の回路素子を形成している。シリコン層33の表面側には、絶縁層34内にゲート電極G及び多層の配線層35が形成された配線部が設けられている。そして、表裏の両主面及びエッジ部の表面を覆って、例えば窒化シリコンから成る保護膜36が形成されている。
他方の基板は、シリコン基板41の表面側にトランジスタ等の回路素子を形成し、シリコン基板41の表面上に、絶縁層42内にゲート電極G及び多層の配線層43が形成された配線部を設けている。そして、表裏の両主面及びエッジ部の表面を覆って、例えば窒化シリコンから成る保護膜44が形成されている。
各保護膜36,44には、SOI基板30の裏面側をウエットエッチングする薬液に対して選択比が取れる材料、例えば窒化シリコンを用いる。
Hereinafter, the semiconductor element of this embodiment is shown together with its manufacturing method.
First, two substrates shown in FIG. 12 are manufactured.
One substrate is formed by forming circuit elements such as transistors on the surface side of the
The other substrate is formed with a circuit element such as a transistor on the surface side of the
For each of the
次に、少なくとも一方の基板に、例えば塗布膜によって接着層を形成し、他方の基板を載置する。これにより、図13に示すように、接着層45により2つの基板がウェハ状態で接着される。その後、必要に応じて熱処理を行って、接着層45を硬化させる。
Next, an adhesive layer is formed on at least one substrate by, for example, a coating film, and the other substrate is placed. Thereby, as shown in FIG. 13, the two substrates are bonded in the wafer state by the
次に、CMP法等の研摩によって、図14に示すように、SOI基板30の裏面側のシリコン基板31をある程度まで薄くする。
次に、エッチング液を用いて、ウエットエッチングにより、残ったシリコン基板31を完全に除去する。
さらに、別のエッチング液を用いて、SOI基板30を構成していたシリコン酸化膜32を除去し、図15に示すように、シリコン層33の裏面側を露出させる。
Next, as shown in FIG. 14, the
Next, the remaining
Further, the
このとき、シリコン層33のエッジ部及び接着層45側(表面側)の主面が保護膜36で覆われており、また他方のシリコン基板41が保護膜44で覆われているため、シリコン基板41や接着層45や配線層35,43等がエッチング液による損傷を受けない。
At this time, the edge portion of the
その後、各配線部の配線層35,43と、外部の配線とをコンタクトするために、コンタクト層やパッド等を形成する。
パッドを形成する位置は、シリコン層33内、シリコン層33の裏面側、シリコン基板41内、シリコン基板41の下面(裏面)側等が考えられる。このうち、パッドをシリコン層33の裏面側に形成すると、外部の配線との接続が容易になると共に、パッドと配線層とを接続するためのコンタクトホールの深さがあまり大きくならない。
Thereafter, contact layers, pads, and the like are formed in order to contact the wiring layers 35 and 43 of each wiring portion with external wiring.
The positions where the pads are formed may be in the
ここで、パッドをシリコン層33の裏面側に形成する場合の一形態の製造工程を図16A〜図16Cに示す。図16A〜図16Cは、図12〜図15に示したウェハの要部の拡大断面図を示している。
図16Aは、図13に示したように、接着層45で2つの基板を貼り合わせた状態を示している。図16Bは、図14〜図15に示したように、SOI基板30のシリコン基板31及びシリコン酸化膜32を除去した状態を示している。
Here, FIG. 16A to FIG. 16C show a manufacturing process of one embodiment when the pad is formed on the back surface side of the
FIG. 16A shows a state in which two substrates are bonded together with an
本形態では、その後、図16Cに示すように、コンタクト層39を形成する。
まず、シリコン層33内に、コンタクト層よりも広い幅の貫通孔を形成する。
次に、貫通孔を絶縁層37で埋める。また、シリコン層33を覆って、その上に絶縁層38を形成する。なお、これらの絶縁層37,38を同時に同一の絶縁層で形成することも可能である。
次に、絶縁層38,37を貫通して絶縁層34内の配線層35に達するコンタクトホールと、絶縁層38,37,34・保護膜36・接着層45・保護膜44を貫通して絶縁層42内の配線層43に達するコンタクトホールとを、それぞれ必要な数だけ形成する。
続いて、コンタクトホールを埋めて、金属等によりコンタクト層39を形成する。
次に、絶縁層38上に配線層51を成膜した後、この配線層51を所定のパターンにパターニングする。
そして、配線層51を覆って絶縁層52を形成する。このようにして、図16Cに示す状態になる。
In this embodiment, the
First, a through hole having a width wider than that of the contact layer is formed in the
Next, the through hole is filled with the insulating
Next, a contact hole that reaches the
Subsequently, the
Next, after forming a
Then, an insulating
本形態において、パッドは、図示しないが配線層51に接続して形成する。例えば、絶縁層52内に、上面から配線層51に接続するコンタクト層を形成し、このコンタクト層により絶縁層52の上に形成したパッドと接続する。
なお、配線層51の一部の上の絶縁層52を開口し、この配線層51の一部を直接パッドとして使用することも考えられる。
In this embodiment, the pad is formed by being connected to the
It is also conceivable to open the insulating
上述した工程を行うことにより、半導体素子が作製されたウェハが得られる。
その後、ウェハを各チップにダイシングして、半導体素子のチップを製造することができる。
By performing the above-described steps, a wafer on which a semiconductor element is manufactured is obtained.
Thereafter, the wafer can be diced into chips to manufacture semiconductor device chips.
本実施の形態の半導体素子では、トランジスタ等の回路素子が形成されたシリコン層が、シリコン層33とシリコン基板41の2層あることにより、その分、単位面積当たりの回路素子の数を増やすことができる。
これにより、高い集積度を有する半導体素子を実現することができる。
In the semiconductor element of the present embodiment, the number of circuit elements per unit area is increased by two
Thereby, a semiconductor element having a high degree of integration can be realized.
なお、本実施の形態の場合、製造される半導体素子において、シリコン層33の表面側に形成された配線部と接着層45との間に保護膜36が残り、またシリコン基板41側でも両面に保護膜44が残る。この点で、保護膜を設けないで製造した半導体素子とは、構成が異なる。
これら保護膜36及び保護膜44が残っていることによって、半導体素子の特性等に特段の問題を生じることはない。
In the case of the present embodiment, in the manufactured semiconductor element, the
Since the
上述の本実施の形態によれば、2つの基板を貼り合わせる前に、予め保護膜36、例えば窒化シリコン膜を形成し、SOI基板30の表面側に形成された配線部を覆って保護するようにしている。
また、同様に、シリコン基板41を覆って、例えば窒化シリコン膜から成る保護膜44を形成している。
According to the above-described embodiment, before the two substrates are bonded together, the
Similarly, a
これにより、SOI基板30の裏面側をウエットエッチング処理により薄くする工程において、貼り合わせ基板のエッジ部におけるエッチング量が最小限に抑えられる。
このため、配線部の絶縁層34がエッチングされて、絶縁層34から薄くなったシリコン層33が剥離することや、シリコン基板41のエッジ部分の表面荒れ、シリコン基板41の径の縮小という問題を生じないようにすることができる。
従って、貼り合わせた基板を用いて製造した半導体素子の製造歩留まりを向上させることができる。
Thereby, in the process of thinning the back surface side of the
For this reason, the insulating
Therefore, the manufacturing yield of semiconductor elements manufactured using the bonded substrates can be improved.
また、本実施の形態によれば、SOI基板30を使用していることにより、シリコン酸化膜32がシリコンに対してエッチング選択比が取れるため、SOI基板30のエッジ部以外の部分についても、エッチング後に残るシリコン層33の厚さの制御性を高めることができる。
これにより、半導体素子の所望の特性が得られ、製造歩留まりを高めることが可能となる。
In addition, according to the present embodiment, since the
Thereby, desired characteristics of the semiconductor element can be obtained, and the manufacturing yield can be increased.
なお、本発明では、SOI基板に限らず、半導体基板と中間層と半導体層から成り、中間層が半導体基板及び半導体層とエッチング選択性を有する材料から成る構成であれば、その他の積層基板を使用することも可能である。その場合も、SOI基板を使用した場合と同様の効果が得られる。 In the present invention, not only the SOI substrate, but also other semiconductor substrates can be used as long as they are composed of a semiconductor substrate, an intermediate layer, and a semiconductor layer, and the intermediate layer is composed of the semiconductor substrate and the semiconductor layer and a material having etching selectivity. It is also possible to use it. In this case, the same effect as that obtained when the SOI substrate is used can be obtained.
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。 The present invention is not limited to the above-described embodiment, and various other configurations can be taken without departing from the gist of the present invention.
10,30 SOI基板、11,21,31,41 シリコン基板、12,32 シリコン酸化膜、13,33 シリコン層、14,34,42 (配線部の)絶縁層、15,35,43,51 配線層、16,22,36,44 保護膜、20 支持基板、25,45 接着層、37,38,52 絶縁層、39 コンタクト層、G ゲート電極、PD フォトダイオード 10, 30 SOI substrate, 11, 21, 31, 41 Silicon substrate, 12, 32 Silicon oxide film, 13, 33 Silicon layer, 14, 34, 42 (Insulation layer) Insulation layer, 15, 35, 43, 51 Wiring Layer, 16, 22, 36, 44 protective film, 20 support substrate, 25, 45 adhesive layer, 37, 38, 52 insulating layer, 39 contact layer, G gate electrode, PD photodiode
Claims (32)
前記半導体層の表面側に、絶縁層中に配線層を有する配線部が形成され、
前記配線部のさらに表面側に、支持基板が接着されて成り、
少なくとも前記配線部の前記支持基板側の面に、前記半導体層とのエッチング選択比が取れる材質から成る保護膜が形成されている
ことを特徴とする半導体素子。 Circuit elements are formed near the surface of the semiconductor layer,
A wiring portion having a wiring layer in an insulating layer is formed on the surface side of the semiconductor layer,
A support substrate is bonded to the further surface side of the wiring part,
A semiconductor element, wherein a protective film made of a material having an etching selectivity with respect to the semiconductor layer is formed at least on a surface of the wiring portion on the support substrate side.
その後、前記半導体層に前記配線部が形成されたウェハにおいて、表の主面と、エッジ部の外面とのうち、少なくともいずれかの面を覆って、前記半導体層とのエッチング選択比が取れる材質から成る保護膜を形成する工程と、
前記配線部のさらに表面側に、支持基板を接着する工程と、
前記基板を薄くする工程とを有し、
前記基板を薄くする工程において、エッチング液によるウエットエッチングを行う
ことを特徴とする半導体素子の製造方法。 Forming a circuit element near the surface of the semiconductor layer of a substrate having a semiconductor layer, and forming a wiring portion having a wiring layer in an insulating layer on the surface side of the semiconductor layer;
Thereafter, in the wafer in which the wiring portion is formed in the semiconductor layer, the material that covers at least one of the main surface of the front surface and the outer surface of the edge portion and can have an etching selectivity with the semiconductor layer Forming a protective film comprising:
Adhering a support substrate to a further surface side of the wiring part;
And thinning the substrate,
A method of manufacturing a semiconductor element, wherein wet etching with an etchant is performed in the step of thinning the substrate.
前記半導体層の前記表面側とは反対の裏面側から光を入射させる構造を有し、
前記配線部のさらに表面側に、支持基板が接着されて成り、
少なくとも前記配線部の前記支持基板側の面に、前記半導体層とのエッチング選択比が取れる材質から成る保護膜が形成されている
ことを特徴とする固体撮像素子。 A wiring portion having a wiring layer in an insulating layer is formed on the surface side of the semiconductor layer where the light receiving portion is formed,
Having a structure in which light is incident from the back side opposite to the front side of the semiconductor layer;
A support substrate is bonded to the further surface side of the wiring part,
A solid-state imaging device, wherein a protective film made of a material capable of obtaining an etching selectivity with respect to the semiconductor layer is formed on at least a surface of the wiring portion on the support substrate side.
前記半導体層の表面側に、絶縁層中に配線層を有する配線部を形成する工程と、
その後、前記半導体層に前記配線部が形成されたウェハにおいて、表の主面と、エッジ部の外面とのうち、少なくともいずれかの面を覆って、前記半導体層とのエッチング選択比が取れる材質から成る保護膜を形成する工程と、
前記配線部のさらに表面側に、支持基板を接着する工程と、
前記基板を薄くする工程とを有し、
前記基板を薄くする工程において、エッチング液によるウエットエッチングを行う
ことを特徴とする固体撮像素子の製造方法。 Forming a light receiving portion in the semiconductor layer of the substrate having a semiconductor layer;
Forming a wiring portion having a wiring layer in an insulating layer on the surface side of the semiconductor layer;
Thereafter, in the wafer in which the wiring portion is formed in the semiconductor layer, the material that covers at least one of the main surface of the front surface and the outer surface of the edge portion and can have an etching selectivity with the semiconductor layer Forming a protective film comprising:
Adhering a support substrate to a further surface side of the wiring part;
And thinning the substrate,
In the step of thinning the substrate, wet etching with an etchant is performed. A method for manufacturing a solid-state imaging device.
In the step of bonding the support substrate, bonding is possible below the characteristic deterioration temperature of the circuit element or the wiring layer formed on the surface side of the semiconductor layer, and characteristic deterioration of the circuit element or the wiring layer after bonding 26. The method of manufacturing a solid-state imaging device according to claim 25, wherein the bonding is performed through an adhesive layer made of a material that does not cause separation on the bonding surface by heat treatment at a temperature lower than the temperature.
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Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011151375A (en) * | 2009-12-25 | 2011-08-04 | Sony Corp | Semiconductor device and method of manufacturing the same, and electronic apparatus |
JP2012049249A (en) * | 2010-08-25 | 2012-03-08 | Toshiba Corp | Semiconductor device manufacturing method |
JP2012064778A (en) * | 2010-09-16 | 2012-03-29 | Toshiba Corp | Method of manufacturing semiconductor device and the semiconductor device |
KR20120067282A (en) * | 2010-12-15 | 2012-06-25 | 소니 주식회사 | Semiconductor device, manufacturing method thereof, and electronic apparatus |
WO2013108657A1 (en) * | 2012-01-17 | 2013-07-25 | ソニー株式会社 | Manufacturing method for semiconductor device |
JP2014082514A (en) * | 2013-12-18 | 2014-05-08 | Sony Corp | Semiconductor device and manufacturing method of the same |
JP2015065479A (en) * | 2009-03-19 | 2015-04-09 | ソニー株式会社 | Semiconductor device, manufacturing method thereof and electronic apparatus |
WO2016007088A1 (en) * | 2014-07-08 | 2016-01-14 | Massachusetts Institute Of Technology | Method of manufacturing a substrate |
US9319569B2 (en) | 2009-03-19 | 2016-04-19 | Sony Corporation | Semiconductor device and method of manufacturing the same, and electronic apparatus |
US9419041B2 (en) | 2009-10-29 | 2016-08-16 | Sony Corporation | Semiconductor device, manufacturing method thereof, and electronic apparatus |
KR101795103B1 (en) | 2012-12-05 | 2017-11-07 | 도오꾜오까고오교 가부시끼가이샤 | Method for forming laminate |
KR101969679B1 (en) * | 2018-07-27 | 2019-04-16 | 한양대학교 산학협력단 | Method for forming and transferring thin film using soi wafer and thermal process |
CN112400217A (en) * | 2018-07-19 | 2021-02-23 | 东京毅力科创株式会社 | Substrate processing system and substrate processing method |
-
2004
- 2004-05-07 JP JP2004138896A patent/JP2005322745A/en active Pending
Cited By (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20210091133A1 (en) | 2009-03-19 | 2021-03-25 | Sony Corporation | Semiconductor device and method of manufacturing the same, and electronic apparatus |
US9530812B2 (en) | 2009-03-19 | 2016-12-27 | Sony Corporation | Semiconductor device and method of manufacturing the same, and electronic apparatus |
US9451131B2 (en) | 2009-03-19 | 2016-09-20 | Sony Corporation | Semiconductor device and method of manufacturing the same, and electronic apparatus |
JP2016154269A (en) * | 2009-03-19 | 2016-08-25 | ソニー株式会社 | Semiconductor device |
US11764243B2 (en) | 2009-03-19 | 2023-09-19 | Sony Corporation | Semiconductor device and method of manufacturing the same, and electronic apparatus |
US9319569B2 (en) | 2009-03-19 | 2016-04-19 | Sony Corporation | Semiconductor device and method of manufacturing the same, and electronic apparatus |
US9799695B2 (en) | 2009-03-19 | 2017-10-24 | Sony Corporation | Semiconductor device and method of manufacturing the same, and electronic apparatus |
JP2022036098A (en) * | 2009-03-19 | 2022-03-04 | ソニーグループ株式会社 | Semiconductor device and electronic equipment |
JP2015156516A (en) * | 2009-03-19 | 2015-08-27 | ソニー株式会社 | Semiconductor device, and backside-illumination semiconductor device |
JP2015065479A (en) * | 2009-03-19 | 2015-04-09 | ソニー株式会社 | Semiconductor device, manufacturing method thereof and electronic apparatus |
US9419041B2 (en) | 2009-10-29 | 2016-08-16 | Sony Corporation | Semiconductor device, manufacturing method thereof, and electronic apparatus |
US10115763B2 (en) | 2009-12-25 | 2018-10-30 | Sony Corporation | Semiconductor device, manufacturing method thereof, and electronic apparatus |
CN103646953A (en) * | 2009-12-25 | 2014-03-19 | 索尼公司 | Semiconductor device and method of manufacturing the same, and electronic apparatus |
US9812490B2 (en) | 2009-12-25 | 2017-11-07 | Sony Corporation | Semiconductor device, manufacturing method thereof, and electronic apparatus |
JP2011151375A (en) * | 2009-12-25 | 2011-08-04 | Sony Corp | Semiconductor device and method of manufacturing the same, and electronic apparatus |
US9087760B2 (en) | 2009-12-25 | 2015-07-21 | Sony Corporation | Semiconductor device and method of manufacturing the same, and electronic apparatus |
US8778778B2 (en) | 2010-08-25 | 2014-07-15 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device, semiconductor substrate, and camera module |
TWI456639B (en) * | 2010-08-25 | 2014-10-11 | Toshiba Kk | Semiconductor device manufacturing method, semiconductor substrate and camera module |
JP2012049249A (en) * | 2010-08-25 | 2012-03-08 | Toshiba Corp | Semiconductor device manufacturing method |
CN104269420A (en) * | 2010-09-16 | 2015-01-07 | 株式会社东芝 | Semiconductor Device Manufacturing Method, Semiconductor Device, And Camera Module |
US8609511B2 (en) | 2010-09-16 | 2013-12-17 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method, semiconductor device, and camera module |
CN102403324A (en) * | 2010-09-16 | 2012-04-04 | 株式会社东芝 | Semiconductor device manufacturing method, semiconductor device, and camera module |
JP2012064778A (en) * | 2010-09-16 | 2012-03-29 | Toshiba Corp | Method of manufacturing semiconductor device and the semiconductor device |
KR101918293B1 (en) * | 2010-12-15 | 2018-11-13 | 소니 주식회사 | Semiconductor device, manufacturing method thereof, and electronic apparatus |
KR20120067282A (en) * | 2010-12-15 | 2012-06-25 | 소니 주식회사 | Semiconductor device, manufacturing method thereof, and electronic apparatus |
CN104040717A (en) * | 2012-01-17 | 2014-09-10 | 索尼公司 | Manufacturing method for semiconductor device |
JPWO2013108657A1 (en) * | 2012-01-17 | 2015-12-10 | ソニー株式会社 | Manufacturing method of semiconductor device |
US9263496B2 (en) | 2012-01-17 | 2016-02-16 | Sony Corporation | Method of manufacturing an image sensor by joining a pixel circuit substrate and a logic circuit substrate and thereafter thinning the pixel circuit substrate |
WO2013108657A1 (en) * | 2012-01-17 | 2013-07-25 | ソニー株式会社 | Manufacturing method for semiconductor device |
US9941326B2 (en) | 2012-01-17 | 2018-04-10 | Sony Corporation | Method of manufacturing an image sensor by joining a pixel circuit substrate and a logic circuit substrate and thereafter thinning the pixel circuit substrate |
KR20140123482A (en) * | 2012-01-17 | 2014-10-22 | 소니 주식회사 | Manufacturing method for semiconductor device |
KR102079407B1 (en) * | 2012-01-17 | 2020-02-19 | 소니 주식회사 | Manufacturing method for semiconductor device |
KR101795103B1 (en) | 2012-12-05 | 2017-11-07 | 도오꾜오까고오교 가부시끼가이샤 | Method for forming laminate |
JP2014082514A (en) * | 2013-12-18 | 2014-05-08 | Sony Corp | Semiconductor device and manufacturing method of the same |
JP2017525149A (en) * | 2014-07-08 | 2017-08-31 | マサチューセッツ インスティテュート オブ テクノロジー | Substrate manufacturing method |
WO2016007088A1 (en) * | 2014-07-08 | 2016-01-14 | Massachusetts Institute Of Technology | Method of manufacturing a substrate |
US10049947B2 (en) | 2014-07-08 | 2018-08-14 | Massachusetts Institute Of Technology | Method of manufacturing a substrate |
CN112400217A (en) * | 2018-07-19 | 2021-02-23 | 东京毅力科创株式会社 | Substrate processing system and substrate processing method |
KR101969679B1 (en) * | 2018-07-27 | 2019-04-16 | 한양대학교 산학협력단 | Method for forming and transferring thin film using soi wafer and thermal process |
WO2020022764A1 (en) * | 2018-07-27 | 2020-01-30 | 한양대학교 산학협력단 | Thin film forming and transfer method using soi wafer and heat treatment process |
US10957538B2 (en) | 2018-07-27 | 2021-03-23 | Iucf-Hyu (Industry-University Cooperation Foundation Hanyang University) | Method of forming and transferring thin film using SOI wafer and heat treatment process |
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