JP2005308500A - Semiconductor integrated circuit device and test method - Google Patents

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Takashi Yamauchi
尚 山内
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Nec Electronics Corp
Necエレクトロニクス株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit of a scan path test system capable of realizing suppression of propagation of an unfixed value into a test object path, while suppressing an increase in a circuit area, and its test method. <P>SOLUTION: When performing a scan path test by forming a scan chain by connecting serially a plurality of flip-flops in a logic circuit, one or the plurality of flip-flops in the logic circuit are provided at the test time as unfixed control flip-flops for holding a value for suppressing propagation of the unfixed value into the test object path and taking-in of the unfixed value by a scan chain on the output side. The unfixed control flip-flops are connected serially based on a control signal to constitute chains 103, 106, 108 other than the scan chains 104, 105, 107, and values to be serially inputted from an input terminal 101 are set respectively on the plurality of unfixed control flip-flops. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体集積回路装置及びそのテスト方法に関し、特に、スキャンパス回路及びそのテスト方法に関する。 The present invention relates to a semiconductor integrated circuit device and a testing method, in particular, the scan path circuit and a test method thereof.

半導体集積回路のテスト容易化設計(Design For Testability)手法として、論理回路中のフリップフロップをシリアルに接続してシフトレジスタとして動作させることでテストを行うスキャンパス・テストが用いられている。 Testability design of a semiconductor integrated circuit as (Design For Testability) technique, the scan path test for testing by operating as a shift register by connecting the flip-flops in the logic circuit serially is used. よく知られているように、スキャンパスを構成するフリップフロップ(「スキャンフリップフロップ」ともいう)は、シリアル入力端子(SI)と、データ入力端子(D)と、データ出力端子(Q)と、クロック入力端子(C)と、スキャンモード制御端子(SMC)とを備え、スキャンモード制御端子(SMC)に入力される信号がスキャンモード(「シリアルモード」ともいう)を示すとき、シリアル入力端子(SI)からの入力をクロック信号に応答してサンプルしデータ出力端子(Q)から出力し、次段のフリップフロップのシリアル入力端子(SI)に供給し、複数のフリップフロップを数珠つなぎにしたシリアル経路であるスキャンチェインが形成される。 As is well known, flip-flops constituting the scan path (also referred to as "SFF") includes a serial input terminal (SI), a data input terminal (D), a data output terminal (Q), when showing a clock input terminal (C), and a scan mode control terminal (SMC), the signal is the scan mode to be input to the scan mode control terminal (SMC) (also referred to as a "serial mode"), a serial input terminal ( the input from the SI) in response to the clock signal output from the sample and the data output terminal (Q), supplied to the serial input terminal of the next stage flip-flop (SI), and a plurality of flip-flops strung serially scan chain is formed a path. 一方、スキャンモード制御端子(SMC)の値がノーマル動作を示すとき、当該フリップフロップは、データ入力端子(D)の信号をクロック信号に応答してサンプルしデータ出力端子(Q)から出力する。 Meanwhile, when the value of the scan mode control terminal (SMC) indicates normal operation, the flip-flop outputs a signal of the data input terminal (D) from the sample and the data output terminal in response to a clock signal (Q). テスト時には、半導体集積回路のスキャン入力端子(SCAN_IN)(「シリアル入力端子」ともいう)より、テストパタンがシリアルに入力されて入力側のスキャンチェインを構成するフリップフロップに順次設定され、入力側のスキャンチェインのフリップフロップの出力は、被テスト回路(組み合わせ回路)に供給される。 During the test, from the scan input terminal of the semiconductor integrated circuit (SCAN_IN) (also referred to as "serial input terminal") are sequentially set to the flip-flop which the test pattern constituting a scan chain on the input side is serially input, the input side the output of the scan chain flip-flops are supplied to the test circuit (combination circuits). この状態で、スキャンモードを解除して1クロックパルスを与えることで、被テスト回路の出力が出力側のスキャンチェインを構成するフリップフロップにパラレルに取り込まれ、再び、スキャンモードに設定し、半導体集積回路のスキャン出力端子(SCAN_OUT)(「シリアル出力端子」ともいう)から、出力側のスキャンチェインの値をシリアルに読み出し期待値と比較することで、テストが行われる。 In this state, by applying a 1 clock pulses to cancel the scan mode, taken in parallel to the flip-flop output of the test circuit to form a scan chain on the output side, again, set the scan mode, the semiconductor integrated from the circuit of the scan output terminal (SCAN_OUT) (also referred to as "serial output terminal"), the value of the scan chain output is compared with the read expected value serially, the test is performed.

ところで、半導体集積回路のスキャンテストにおいて、例えば、半導体集積回路内の被テスト回路内に、 Incidentally, in the scan test of the semiconductor integrated circuit, for example, in the circuit under test in the semiconductor integrated circuit,
(A)テスト中に、値が定まらない部分や、 (A) during the test, part or the value is not determined,
(B)実動作上、予め定められた周期内に動作が完了する必要のない部分等、 (B) on the actual operation, need not part that operates within a predetermined period is completed,
不定値を発生する部分が含まれている場合、出力側のスキャンチェインに不定値がセットされることになる。 If it contains a portion generating an indefinite value, so that the indefinite value is set to the scan chain output.

なお、上記(A)の例として、例えば、出力側のスキャンチェインのフリップフロップがRAM(ランダムアクセスメモリ)の出力を受ける場合、該RAMが初期化されていない限り、フリップフロップは不定値に設定される。 Note Configuration Examples of the (A), for example, if the scan chain flip-flop on the output side receives an output of the RAM (random access memory), so long as the RAM has not been initialized, the flip-flop is an undefined value It is.

また、上記(B)の例として、例えば2クロックサイクル以上で動作が完了するようなパスがあげられる。 As examples of the (B), for example a path as operating in 2 or more clock cycles are completed and the like. 前述したように、テスト時に、入力側のスキャンチェインの出力を入力する被テスト回路の出力は、1クロックで出力側のスキャンチェインに取り込まれる。 As described above, during testing, the output of the test circuit for receiving the output of the scan chain on the input side, is taken into scan chain output in one clock. このため、1クロックサイクル内で動作が完了しない被テスト回路のパスに接続される出力側のスキャンチェインには不定値が伝播されることになる。 Therefore, so that the indefinite value is propagated to the one scan chain clock cycles in the output side whose operation is connected to the path of the test circuit is not completed.

また、LFSR(Linear Feedback Shift Register)等を用いてシグネチャ圧縮を行う構成では、1サイクルでも、不定値が入ると、シグネチャが壊れてしまい、シミュレーション結果(期待値)と合わなくなる。 In the configuration for performing a signature compressed using a LFSR (Linear Feedback Shift Register) and the like, even in one cycle, as undefined enters, signatures will break, not agree with the simulation results (the expected value). すなわち、後記特許文献1にも記載されているように、テスト結果を、LFSRを用いてシグネチャ圧縮する手法を用いた場合には、テスト時に不定状態を発生する部分の出力がテスト結果に影響を与えないように、制御回路を追加する必要がある。 That is, as described in below Patent Document 1, the test results, when using the method of signature compressed using LFSR, the output of the portion for generating an indefinite state when testing the effect on test results so as not to, it is necessary to add the control circuit. なお、後記特許文献1には、使われていない機能ブロックからの不定値出力に対しても正常なシグネチャ生成を行うことを可能とする構成として、シグネチャ圧縮を行う観測レジスタ回路が、マスク情報をビットで記憶するレジスタを備え、このレジスタの値と観測データとの論理積をAND回路でとることにより、観測データの入力、阻止を制御し、不定値が観測レジスタ回路に取り込まれることを防止している。 Note that the below Patent Document 1, a configuration also makes it possible to perform a normal signature generated for indefinite value output from the unused functional blocks, the observation register circuit for performing a signature compression, the mask information includes a register for storing a bit, by taking the logical product of the value of this register and the observation data in the aND circuit, the input of the observed data, and controls the blocking prevents the indeterminate value is taken into the observation register circuit ing.

一方、スキャンチェインの構成を変形させて、不定値のテスト結果への影響を抑止するための制御回路を設けない構成も知られている(例えば後記特許文献2)。 On the other hand, to deform the structure of the scan chain, it is also known structure without the control circuit for suppressing the influence on the test result of the indefinite value (e.g. below Patent Document 2). 図9は、後記特許文献2の第1図を、参考のために引用したものである。 Figure 9 is one in which the first figure below Patent Document 2, and incorporated by reference. 図9に示すように、RAM10が初期化されないときは、RAM10のデータ出力部do[n]から取り込んだデータ信号には不定値が含まれる恐れがある。 As shown in FIG. 9, when the RAM10 is not initialized, the acquired data signals from the data output unit do [n] of RAM10 which may contain undefined values. 図9に示す構成では、RAM10からのデータ信号は、スキャンパス22を通じてMISR(Multiple Input Signature Register)へ伝達されることはなく、MISRへは、スキャンパス13で取り込まれた、組み合わせ回路40からのデータ信号DI[n]のみが伝達される構成とし、RAM10の初期化なしで、不定値の影響を受けることなく、組み合わせ回路40のBIST(Built-In Self Test)を遂行できるようにしている。 In the configuration shown in FIG. 9, the data signal from the RAM10 is not to be transmitted through the scan path 22 to the MISR (Multiple Input Signature Register), to the MISR, captured by the scan path 13, from the combination circuit 40 a configuration in which only the data signal DI [n] is transmitted, without the initialization of the RAM 10, without being affected by the undefined value, so that can perform the BIST combination circuit 40 (Built-in Self Test).

しかしながら、図9に示す構成は、スキャンチェインが途中で二股に分かれており(すなわち、スキャンパス12からスキャンパス13、14に分岐している)、通常のスキャンパスの構成とは異なる特異な構成であるため、自動テストパタン生成(ATPG)ツールで自動生成されたパタンをそのまま用いることができない等の問題がある。 However, the configuration shown in FIG. 9 is divided into two scan chain in the middle (i.e., branches from the scan path 12 to the scan path 13, 14), different specificity configuration is the normal scan path forming because it is, an automatic test pattern generation (ATPG) and the like can not be used as auto-generated pattern tool in question.

以下では、スキャンパス方式の半導体集積回路おいて、不定値のテスト対象パスへの伝播を抑制するための制御回路を備えた典型的な構成について、図8を参照して、説明しておく。 In the following, keep the semiconductor integrated circuit of the scan path method, the typical configuration of a control circuit for suppressing the propagation of the tested path of indefinite value, with reference to FIG. 8, previously described. なお、図8は、不定値のテスト対象パスへの伝播を抑制するための制御回路を備えた代表例の説明のために、本発明者によって作成されたものである。 8 shows, by way of illustration of a representative example of a control circuit for suppressing the propagation of the tested path of indefinite value, it was created by the present inventors.

図8において、フリップフロップ103〜108は、テスト時に、シリアルに接続されて、入力側のスキャンチェインを構成し、フリップフロップ124、123、122は、シリアルに接続されて、出力側のスキャンチェインを構成する。 8, flip-flop 103 to 108, upon testing, are serially connected to form a scan chain on the input side, the flip-flop 124,123,122 is connected to a serial, a scan chain on the output side Configure. フリップフロップ103〜108には、シリアル入力端子(SIN1)よりシリアルに入力されたテストパタンが供給され、出力側のスキャンチェインを構成するフリップフロップ124、123、122に、1クロックで被テスト回路の出力がサンプルされ、出力側のスキャンチェインを構成するフリップフロップ122、123、124でのサンプル値がシリアル出力端子(SOUT2)から順次シリアルに出力され、試験装置等では、例えばシリアルに出力されたデータと期待値とを比較するか、あるいは、シグネチャ圧縮し、シグネチャを期待値と比較する。 The flip-flop 103-108 is supplied with the input test pattern to the serial from the serial input terminal (SIN1), the flip-flop 124,123,122 constituting a scan chain on the output side, of the test circuit by one clock output is sampled and the sample values ​​of the flip-flops 122, 123, and 124 constituting the scan chain output side is sequentially output serially from the serial output terminal (SOUT2), the test apparatus or the like, is output for example to the serial data whether it compared with the expected value, or to a signature compression, comparing the signature with an expected value.

図8において、ANDゲート501、502、503は、不定値のテスト対象パスへの伝播を抑止するために、新たに追加された制御回路である。 In FIG. 8, the AND gates 501, 502, 503 in order to suppress the propagation of the tested path of indefinite value, is added a control circuit anew. 例えば、ANDゲート501は、テストを制御するテストモード信号/TESTMODEが活性状態(ロウレベル)のとき、その出力をロウレベルとし、ANDゲート501の出力を選択制御信号(SEL)として入力するセレクタ119は、パス111を選択して出力してフリップフロップ122のデータ入力端子(D)に出力する。 For example, AND gate 501, when the test mode signal / TESTMODE for controlling the test of the active state (low level), the selector 119 to its output to the low level, and inputs the output of the AND gate 501 as a selection control signal (SEL) is, selects and outputs a path 111 to output to the data input terminal of the flip-flop 122 (D). すなわち、テスト時において、パス110(回路群114の出力)はセレクタ119では、選択されず、このため、フリップフロップ122への不定値の取り込みは回避される。 That is, in the test, (the output circuit group 114) path 110 in the selector 119 is not selected, Accordingly, incorporation of indefinite value to the flip-flop 122 is avoided.

同様に、ANDゲート502は、テストモード信号/TESTMODEが活性状態(ロウレベル)のとき、その出力をロウレベルとし、パス112の回路118への伝播を遮断している。 Similarly, the AND gate 502, when the test mode signal / TESTMODE active state (low level), the output is a low level, and blocking the propagation of the circuit 118 of the path 112. そして、ANDゲート503も、テストモード信号/TESTMODEが活性状態(ロウレベル)のとき、その出力をロウレベルとしており、RAM120の出力のフリップフロップ124への伝播を遮断している。 Then, the AND gate 503 also, when the test mode signal / TESTMODE active state (low level), and the output is a low level, and blocking transmission to the flip-flop 124 of the output of the RAM 120.

このように、図8に示した回路構成においては、テストモード信号/TESTMODEを活性状態(ロウレベル)に固定することで、全ての不定発生部分の影響を排除することが可能である。 Thus, in the circuit configuration shown in FIG. 8, by fixing the test mode signal / TESTMODE the active state (low level), it is possible to eliminate the influence of all undefined generating moiety.

特開2001−273159号公報(第3、4頁、第1図) JP 2001-273159 JP (third and fourth pages, Fig. 1) 特開平11−352188号公報(第6、7頁、第1図) JP 11-352188 discloses (sixth and seventh pages, Fig. 1)

しかしながら、不定値がテスト結果に影響を与えないように、制御回路を追加する構成とした場合(図8参照)、追加する制御回路により、回路面積が増大する、という問題を有している。 However, as indeterminate values ​​are not critical to the test results, the case of the configuration to add a control circuit (see FIG. 8), the control circuit to be added, to increase the circuit area, there is a problem that.

一方、不定値のスキャンパスへの混入を回避するための制御回路を追加しない場合には、スキャンチェインが特異な構成となるため(図9参照)、自動テストパタン(ATPG)でパタンを生成することは、困難であった。 On the other hand, if no additional control circuitry to avoid contamination of the scan path of the undefined value, because the scan chain is specific structure (see FIG. 9), to produce a pattern in the automatic test pattern (ATPG) it has been difficult.

したがって、本発明の目的は、回路面積の増大を抑止しながら、不定値のテスト対象パスへの伝播の抑止を実現する半導体集積回路装置及び方法を提供することにある。 Accordingly, an object of the present invention, while suppressing an increase in circuit area, is to provide a semiconductor integrated circuit device and a method to realize the suppression of propagation of the tested path of indeterminate value.

また本発明の他の目的は、上記目的を達成しながら、ATPG(自動パタン生成ツール)でパタン生成可能なスキャンパステスト方式の半導体集積回路装置回路及び方法を提供することにある。 Another object of the present invention, while achieving the above object is to provide a semiconductor integrated circuit device circuit and method pattern generating possible scan path test method on ATPG (automatic pattern generation tools).

本願で開示される発明は、前記目的を達成するため、概略以下の構成とされる。 The invention disclosed in the present application, in order to achieve the above object, is generally configured as follows.

本発明の1つのアスペクトに係る半導体集積回路装置は、論理回路内の複数のフリップフロップを制御信号に基づきシリアルにつないでスキャンチェインを形成しテストが行われる半導体集積回路装置において、前記論理回路内の少なくとも1つのフリップフロップを、テスト時に、不定値のテスト対象パスへの伝播を抑制するための値を保持する不定制御フリップフロップとして備えている。 The semiconductor integrated circuit device in accordance with one aspect of the present invention is to provide a semiconductor integrated circuit device formed to test the scan chain connecting a plurality of flip-flops serially based on the control signal is performed in the logic circuit, the logic circuit at least one flip-flop, when testing includes as indefinite state control flip-flop that holds a value for suppressing propagation of the tested path of indeterminate value.

本発明に係る半導体集積回路装置においては、前記不定制御フリップフロップを複数備え、複数の前記不定制御フリップフロップは、制御信号に基づき、シリアルに接続されて前記スキャンチェインとは別のシリアルチェインを構成し、複数の前記不定制御フリップフロップには、入力端子からシリアル入力される値が設定される構成としてもよい。 In the semiconductor integrated circuit device according to the present invention, a plurality of the indefinite state control flip-flop, a plurality of the indefinite state control flip-flop, based on the control signal, constitutes another serial chain and the scan chain is connected to a serial and, the plurality of the indefinite state control flip-flop may be configured to a value from the input terminal is serially input is set.

本発明に係る半導体集積回路装置においては、前記入力端子から、複数の前記不定制御フリップフロップのそれぞれに到るまでのシリアルチェイン上に、前記不定制御フリップフロップが出力する値に応じて、論理反転回数が奇数回又は偶数回となるように、反転回路が挿入されている構成としてもよい(ただし、論理反転回数が0の場合、反転しなくてよいため、反転回路は挿入されない)。 In the semiconductor integrated circuit device according to the present invention, from the input terminal, on the serial chain up to the each of the plurality of the indefinite state control flip-flop in accordance with the value of the indefinite state control flip-flop outputs, the logic inversion number so that an odd number of times or even number of times, may be configured such that the inverting circuit is inserted (when the logic inversion number is zero, since it is not necessary to inversion, the inversion circuit is not inserted). 前記入力端子には、固定値が与えられる。 To the input terminal, a fixed value is given.

本発明に係る半導体集積回路装置においては、前記スキャンチェインを構成する複数のフリップフロップと、複数の前記不定制御フリップフロップとが共通のクロック信号で駆動されるようにしてもよい。 In the semiconductor integrated circuit device according to the present invention includes a plurality of flip-flops constituting the scan chain, it may be a plurality of the indefinite state control flip-flops are driven by a common clock signal.

本発明に係る半導体集積回路装置においては、前記スキャンチェインを構成する複数のフリップフロップのシリアル接続を制御する制御信号と、複数の前記不定制御フリップフロップのシリアル接続を制御する制御信号とを、別々に設けた構成としてもよい。 In the semiconductor integrated circuit device according to the present invention, a control signal for controlling the plurality of serial connections of the flip-flops constituting the scan chain, and a control signal for controlling a plurality of serial connections of the indefinite state control flip-flop, separate it may have a configuration which is provided to.

本発明に係る半導体集積回路装置においては、前記不定制御フリップフロップは、前記スキャンチェインの内の入力側のスキャンチェインと出力側のスキャンチェインの間のテスト対象のパスに対して不定値を伝播させるパスを固定値に設定するか、又は、不定値の伝播を、前記テスト対象のパスの始点と終点の間の中間位置で停止させ、不定値が前記出力側のスキャンチェインに及ばないように制御する構成とされている。 In the semiconductor integrated circuit device according to the present invention, the indefinite state control flip-flop, to propagate an indefinite value to the test target path between the input-side scan chain and an output side of the scan chain of said scan chain or to set the path to a fixed value, or the propagation of indeterminate value, the stopped at an intermediate position between the start point and the end point of the test path, control such undefined do not span the scan chain on the output side and it is configured to.

本発明の他のアスペクトに係るスキャンパス回路は、複数のフリップフロップを有し、前記複数のフリップフロップを制御信号に基づきシリアルにつないでスキャンチェインを形成し、入力側のスキャンチェインと出力側のスキャンチェインの間の被テスト回路のテストを行うものであり、少なくとも1つのフリップフロップを、テスト時に、不定値のテスト対象パスへの伝播を抑制するための値を保持する不定制御フリップフロップとして備えている。 Scan path circuit according to another aspect of the present invention includes a plurality of flip-flops, the scan chain is formed by connecting serially based a plurality of flip-flops in the control signal, the scan chain on the input side and the output side It is intended to perform a test of the test circuit between the scan chain, comprising at least one flip-flop, at the time of testing, as indefinite state control flip-flop that holds a value for suppressing propagation of the tested path of indefinite value ing. 本発明に係るスキャンパス回路において、前記不定制御フリップフロップを複数備え、複数の前記不定制御フリップフロップは、制御信号に基づき、シリアルに接続され、前記スキャンチェインとは別のシリアルチェインを構成し、シリアルに接続された複数の前記不定制御フリップフロップには、入力端子からシリアルに入力される値が設定される。 In the scan path circuit according to the present invention, a plurality of the indefinite state control flip-flop, a plurality of the indefinite state control flip-flop, based on the control signal, connected to the serial constitutes another serial chain with the scan chain, the plurality of the indefinite state control flip-flops connected in serial, the value inputted from the input terminal to the serial is set.

本発明の1つのアスペクトに係るテスト方法は、論理回路内の複数のフリップフロップを制御信号に基づきシリアルにつないでスキャンチェインを形成しテストを行う工程を含む半導体集積回路装置のテスト方法において、 Test method according to one aspect of the present invention is a method of testing a semiconductor integrated circuit device including a step of performing a formation test scan chain connecting a plurality of flip-flops serially on the basis of the control signal in the logic circuit,
(A)前記論理回路内の少なくとも1つのフリップフロップを、テスト時に、不定値がテスト対象のパスに伝播することを抑止するための値を保持する不定制御フリップフロップとして選択する工程と、 (A) at least one flip-flop in the logic circuit, during the test, and selecting as the indefinite state control flip-flop that holds a value for inhibiting the indefinite value is propagated to the path under test,
(B)前記不定制御フリップフロップを予め定められた値に設定した状態で、前記スキャンチェインを用いたテストを行う工程と、 (B) in a state set in the indefinite state control predetermined value flip-flop, and performing a test using the scan chain,
を含む。 including.

本発明に係るテスト方法においては、前記不定制御フリップフロップを複数備え、複数の前記不定制御フリップフロップは、制御信号に基づきシリアルに接続されて前記スキャンチェインとは別の第2のスキャンチェインを形成する工程と、複数の前記不定制御フリップフロップには、シリアル入力端子から入力される信号値が設定する工程と、を含む構成としてもよい。 In the test method according to the present invention, a plurality of the indefinite state control flip-flop, a plurality of the indefinite state control flip-flop, forming another second scan chain and the scan chain is connected to a serial basis of the control signal a step of, in the plurality of the indefinite state control flip-flop, the steps of the signal value input from the serial input terminal set may be configured to include.

本発明に係るテスト方法においては、前記シリアル入力端子には、固定値が与えられ、前記シリアル入力端子から、複数の前記不定制御フリップフロップのそれぞれに到るまでのシフトパス上に、不定制御フリップフロップが出力する論理値に応じて、論理反転回数が奇数回、又は偶数回となるように反転素子が挿入され、テスト時に、複数の前記不定制御フリップフロップの出力値が固定される。 In the test method according to the present invention, the serially input terminal, a fixed value is given, the serial input terminal, on shift path up to the each of the plurality of the indefinite state control flip-flop, indefinite state control flip-flop There depending on the logic value outputted, the logical reversal number is an odd number of times, or inversion element so that the even number of times is inserted into the test, the output value of the plurality of the indefinite state control flip-flop is fixed.

本発明に係るテスト方法においては、前記不定制御フリップフロップは、入力側のスキャンチェインと出力側のスキャンチェインの間の被テストパスに対して、不定値を与えるパスを固定値に設定するか(該パスから不定値が出力されなくなる固定値に該パスを設定する)、不定値の伝播を、被テストパスの始点と終点の間の中間位置で停止させ、不定値が、前記出力側のスキャンチェインを構成する前記フリップフロップに及ばないように制御する。 In the test method according to the present invention, whether the indefinite state control flip-flop, to the object to be tested path between the scan chain on the input side and the output side of the scan chain, to set a path that gives an indefinite value to a fixed value ( and sets the path to a fixed value indeterminate value from the path is not outputted), the propagation of unknown value, is stopped at an intermediate position between the starting and ending points of the test path, undefined, scan the output side the controlled not reach the flip-flops constituting the chain.

本発明の他のアスペクトに係るテスト方法においては、半導体集積回路内のフリップフロップを制御信号に基づきシリアルにつないでスキャンチェインを形成しスキャンパス・テストを行うテスト方法において、 In the test method according to another aspect of the present invention, the testing method of performing the formed scan path test scan chain connecting serially based flip-flops in a semiconductor integrated circuit to the control signal,
(A)論理回路内のフリップフロップの中から、テスト時に、不定値のテスト対象のパスへの伝播を停止する値が設定されるフリップフロップ(「不定制御フリップフロップ」という)を選択する工程と、 (A) from the flip-flops in the logic circuit, during the test, and selecting a flip-flop (referred to as "indefinite state control flip-flop") the value for stopping the propagation of the test path indeterminate value is set ,
(B)前記不定制御フリップフロップを制御信号に基づきシリアルにつないで他のフリップフロップとは別のスキャンチェインとして形成する工程と、 Forming a separate scan chain with other flip-flop (B) connect serially basis the indefinite control flip-flop in the control signal,
(C)前記不定制御用のフリップフロップに、不定値のテスト対象のパスへの伝播を停止する値を設定することにより、テスト対象のパスのテストを行う工程と、を含む。 In (C) said flip-flop for indefinite state control, including by setting a value for stopping the propagation of the test path indeterminate value, and performing a test of the tested path, the.

本発明に係るテスト方法において、前記不定制御フリップフロップを選択する工程(A)が、テスト対象とならない所定のパス(「観測禁止パス」という)の始点に位置するフリップフロップが、テスト対象のパス(「観測パス」という)の始点に位置していないときに、前記観測禁止パスの始点に位置するフリップフロップを、前記不定制御フリップフロップとして選択する工程を含む。 In the test method according to the present invention, the step of selecting the indefinite state control flip-flop (A) is, the flip-flop positioned at the starting point of the predetermined path that do not tested (referred to as "observation forbidden path"), the tested path when not located at the beginning of (referred to as "observation path"), the flip-flop positioned at the start of the observation forbidden path, comprising the step of selecting as said indefinite state control flip-flop.
本発明に係るテスト方法において、前記不定制御フリップフロップを選択する工程(A)が、前記観測パスの始点に位置するフリップフロップと、前記観測禁止パスの始点に位置するフリップフロップが同一である場合に、不定値の伝播を、前記観測パスの始点と終点の間の中間位置で停止する値を設定するフリップフロップを、前記論理回路中から検索する工程と、前記検索されたフリップフロップを、前記不定制御フリップフロップとして選択する工程と、を含む。 In the test method of the present invention, the step of selecting the indefinite state control flip-flop (A) is a flip-flop positioned at the starting point of the observation path, the case flip flop positioned at the starting point of observation forbidden path are identical in the propagation of the indefinite value, the flip-flop to set a value for stopping at an intermediate position between the starting and ending points of the observation path, and a step of searching from in the logic circuit, the retrieved flip-flop, the and a step of selecting as the indefinite state control flip-flop, a.

本発明に係るテスト方法において、前記不定制御フリップフロップに固定値を設定するにあたり、入力端子には固定値を入力する工程と、前記入力端子の値と同じ固定値に設定される不定制御フリップフロップには、入力端子から、前記不定制御フリップフロップまでのシリアルチェイン上の論理反転回数を0又は偶数回とし、前記入力端子の値と異なる固定値に設定される不定制御フリップフロップには、前記入力端子から前記不定制御フリップフロップまでのシリアルチェイン上の論理反転回数を奇数回としてシリアルチェインを形成する工程と、スキャンモードに設定し、前記入力端子からの固定値をシフトすることにより、前記不定制御フリップフロップに固定値を設定する工程を含む構成としてもよい。 In the test method according to the present invention, when setting a fixed value for the indefinite state control flip-flop, the step of inputting a fixed value to the input terminal, indefinite control flip-flop which is set to the same fixed value as the value of the input terminal the, from the input terminal, and a logic inversion number 0 or an even number of times on the serial chain to said indefinite state control flip-flop, the indefinite state control flip-flop which is set to a value different from the fixed value of said input terminals, said input forming a serial chain of logic inversion number on the serial chain from the terminal to the indefinite state control flip-flop as odd times, set the scan mode, by shifting the fixed value from the input terminal, the indefinite state control it may be configured to include a step of setting a fixed value to the flip-flop.

本発明によれば、論理回路中のフリップフロップの中から、不定値のテスト対象パスへの伝播を抑止する制御を行うフリップフロップ(不定制御フリップフロップ)を選択し、該不定制御フリップフロップを、通常のスキャンフリップフロップとは別のチェーンとして構成し、この別のチェーンとして構成された不定制御フリップフロップに対して、不定状態を発生する部分からの不定値が、スキャンフリップフロップに伝播しないような値を設定する構成としたことにより、回路規模の増大を抑えながら、不定値のテスト結果への影響を回避し、正確なテストを実現することができる。 According to the present invention, among the flip-flops in the logic circuit selects the flip-flop (indefinite state control flip-flop) for controlling to suppress the propagation of the tested path of indefinite value, the said non constant control flip-flop, the normal scan flip-flops configured as a separate chain, such as against indefinite control flip flop configured as the separate chains, the indeterminate value from the portion for generating the indefinite state, does not propagate to the scan flip-flops the construction further setting the value, while suppressing an increase in circuit scale, to avoid affecting the test results undefined value, it is possible to achieve an accurate test.

上記した本発明についてさらに詳細に説述すべく、添付図面を参照して、本発明の実施の形態について以下に説明する。 In order to Setsujutsu more detail the present invention described above, with reference to the accompanying drawings, will be described below embodiments of the present invention.

図1は、本発明の一実施の形態の構成を説明するための図である。 Figure 1 is a diagram for explaining a configuration of an embodiment of the present invention. 図1において、フリップフロップ104、105、107は、スキャンモード制御信号(SMC)がスキャンモードを示すときに、シリアルに接続され、該シリアルに接続された経路は、入力側のスキャンチェインを構成している。 In Figure 1, the flip-flop 104,105,107, when the scan mode control signal (SMC) indicates the scan mode, is connected serially connected paths in the serial constitute a scan chain on the input side ing. なお、フリップフロップ104、105、107は、スキャンモード時以外は、データ入力端子(D)からのデータ信号をクロック入力端子(C)からのクロック信号に応答してサンプルしデータ出力端子(Q)から出力するというパラレル動作を行う。 Note that flip-flop 104,105,107, except during scan mode, in response to the data signal from the data input terminal (D) to the clock signal from the clock input terminal (C) samples the data output terminal (Q) perform a parallel operation of the output from.

フリップフロップ122、123、124は、スキャンモード制御信号(SMC)がスキャンモードを示すときに、シリアルに接続され、該シリアルに接続された経路は、出力側のスキャンチェインを構成している。 Flip-flop 122, 123 and 124, when the scan mode control signal (SMC) indicates the scan mode, is connected serially connected paths in the serial constitutes a scan chain on the output side. なお、フリップフロップ122、123、124は、スキャンモード時以外は、データ入力端子(D)からのデータ信号をクロック入力端子(C)からのクロック信号に応答してサンプルしデータ出力端子(Q)から出力するというパラレル動作を行う。 Note that flip-flop 122, 123 and 124, except when the scan mode in response to the data signal from the data input terminal (D) to the clock signal from the clock input terminal (C) samples the data output terminal (Q) perform a parallel operation of the output from.

さらに、フリップフロップ103、106、108は、スキャンモード制御信号(SMC)がスキャンモードを示すときに、シリアルに接続され、不定状態を発生する部分からの値が、フリップフロップ124、123、122のデータ入力端子(D)への伝播を抑止するための制御を行う。 Further, the flip-flop 103,106,108, when the scan mode control signal (SMC) indicates the scan mode, is connected to the serial value from a portion generating indeterminate state, the flip-flops 124,123,122 It performs control for suppressing the propagation of the data input terminal (D). フリップフロップ103、106、108を、本明細書では、「不定制御フリップフロップ」という。 The flip-flop 103,106,108, are referred to herein as "indefinite state control flip-flop".

入力側のスキャンチェインと出力側スキャンチェインの間には、RAM(ランダムアクセスメモリ)120、OR回路121、組み合わせ回路114、115、116、117、118、セレクタ(マルチプレクサ)119、パス110、111、112、113、等が配設されており、これらの回路及びそのパスの少なくとも一つが、スキャンパステストによりテストされる被テスト回路をなしている。 Between the scan chain on the input side and the output side scan chain, RAM (Random Access Memory) 120, OR circuit 121, a combination circuit 114,115,116,117,118, a selector (multiplexer) 119, path 110, 111, 112 and 113, etc. are disposed is at least one of these circuits and their paths, and has a circuit under test to be tested by the scan path test. なお、図1において、RAM120は、図9に示したように、テスト中に出力の値が定まらない回路として例示したものである。 Incidentally, in FIG. 1, RAM 120, as shown in FIG. 9, those exemplified as the circuit not determined the value of the output during the test.

図1の各回路の接続について簡単に説明しておくと、フリップフロップ(F2)104のシリアル入力端子(SI)は、半導体集積回路の外部端子をなすスキャン入力端子(SIN_N1)102に接続されており、そのデータ出力端子(Q)は、組み合わせ回路114、115に接続されるとともに、フリップフロップ(F3)105のシリアル入力端子(SI)に接続されている。 When briefly describes the connection of the circuits of Figure 1, the serial input terminal of the flip-flop (F2) 104 (SI) is connected to the scan input terminal (SIN_N1) 102 forming the external terminals of the semiconductor integrated circuit cage, its data output terminal (Q) is connected to the combinational circuit 114 and 115, is connected to the serial input terminal of the flip-flop (F3) 105 (SI). フリップフロップ(F3)105のデータ出力端子(Q)は、組み合わせ回路115に接続されるとともに、フリップフロップ(F5)107のシリアル入力端子(SI)に接続されている。 Data output terminal of the flip-flop (F3) 105 (Q) is connected to the combinational circuit 115 is connected to the serial input terminal of the flip-flop (F5) 107 (SI). フリップフロップ(F5)107のデータ出力端子(Q)は、組み合わせ回路117に接続されるとともに、スキャン出力端子126に接続されている。 Data output terminal of the flip-flop (F5) 107 (Q) is connected to the combinational circuit 117 is connected to the scan output terminal 126. フリップフロップ(F7)124のシリアル入力端子(SI)は、スキャン入力端子(SIN_N2)127に接続されており、データ入力端子(D)は、OR回路121の出力に接続されており、データ出力端子(Q)は、フリップフロップ(F8)123のシリアル入力端子(SI)に接続されている。 Serial input terminal of the flip-flop (F7) 124 (SI) is connected to the scan input terminal (SIN_N2) 127, a data input terminal (D) is connected to the output of the OR circuit 121, the data output terminal (Q) is connected to the serial input terminal of the flip-flop (F8) 123 (SI). フリップフロップ(F8)のデータ入力端子(D)は、組み合わせ回路118の出力に接続され、データ出力端子(Q)はフリップフロップ(F9)122のシリアル入力端子(SI)に接続されている。 Data input terminal of the flip-flop (F8) (D) is connected to the output of the combination circuit 118, a data output terminal (Q) is connected to the serial input terminal of the flip-flop (F9) 122 (SI). フリップフロップ(F9)122のデータ入力端子(D)はセレクタ119の出力に接続されており、そのデータ出力端子(Q)は、半導体集積回路の外部端子をなすスキャン出力端子(SOUT_N2)125に接続されている。 Flip-flop (F9) 122 of the data input terminal (D) is connected to the output of the selector 119, the data output terminal (Q), connected to the scan output terminal (SOUT_N2) 125 forming the external terminals of the semiconductor integrated circuit It is.

フリップフロップ(F1)103のシリアル入力端子(SI)は、半導体集積回路の外部端子をなすスキャン入力端子(SIN_C)101に接続されており、そのデータ出力端子(Q)は、セレクタ119の選択制御端子SELに接続されるとともに、フリップフロップ(F4)106のシリアル入力端子(SI)に接続されている。 Serial input terminal of the flip-flop (F1) 103 (SI) is connected to the scan input terminal (SIN_C) 101 forming the external terminals of the semiconductor integrated circuit, the data output terminal (Q), the selection control of the selector 119 is connected to the terminal SEL, it is connected to the serial input terminal of the flip-flop (F4) 106 (SI). フリップフロップ(F4)106のデータ出力端子(Q)は、組み合わせ回路116に接続されるとともに、フリップフロップ(F6)108のシリアル入力端子(SI)に接続されている。 Data output terminal of the flip-flop (F4) 106 (Q) is connected to the combinational circuit 116 is connected to the serial input terminal of the flip-flop (F6) 108 (SI). フリップフロップ(F6)108のデータ出力端子(Q)は、半導体集積回路の外部端子をなすスキャン出力端子(SOUT_C)109に接続されるとともに、OR回路121の入力端子に接続されている。 Flip-flop (F6) 108 of the data output terminal (Q) is connected to the scan output terminal (SOUT_C) 109 forming the external terminals of the semiconductor integrated circuit is connected to an input terminal of the OR circuit 121. なお、フリップフロップ103−108のデータ入力端子(D)には、図示されない組み合わせ回路等の出力が入力される構成とされる場合もある。 Note that the data input terminal of the flip-flop 103-108 (D), it may be configured to output such a combination circuit not shown is inputted. また、フリップフロップ122−124のデータ出力端子(Q)は、図示されない組み合わせ回路に接続される場合もあるが、これらの構成は、図1では、省略されている。 The data output terminal of the flip-flop 122-124 (Q), which may also be connected to a combination circuit not shown, these configurations, in FIG. 1, it is omitted.

図1において、実線で示すパス111と113は、遅延テスト(伝播遅延時間測定試験、タイミングマージン試験等のAC試験)による、テスト対象となるパスであり、本明細書では、「観測パス」と呼ぶ。 In Figure 1, paths 111 and 113 indicated by a solid line, due to the delay test (propagation delay time measurement test, AC test such as a timing margin test), a path to be tested, in this specification, the "observation path" call. パス111と113は、クリティカルパス(ある規定時間以内に信号が伝達されなければ誤動作を生じるような重要なパスを「クリティカルパス」という)であってもよい。 Path 111 and 113 (the critical path such as signal within a certain specified time occurs a malfunction to be transmitted as "critical path") that the critical path may be.

図1において、破線で示すパス110と112は、テスト対象とされないパスを示している。 In Figure 1, a path 110 indicated by the broken line 112 shows a path that is not the test subject.

テスト対象とされないパス110と112は、 And 112 path 110 that are not tested,
・実動作では、使用されないパス、あるいは、 • In actual operation, not used path or,
・遅延的に遅く変化しても問題のないパス であり、これらのパスは、遅延テストの対象とならないため、本明細書では、「観測禁止パス」と呼ぶ。 - is the delay to late change to the path there is no problem, these paths, and since they are not subject to delay test, herein referred to as "observation forbidden path". パス110とパス112は、回路の接続はなされているが、論理的に信号が伝播しないような経路である「フォールスパス」の場合もある。 Path 110 and path 112 is connected in the circuit have been made, sometimes logically signals are paths that do not propagate the "false path".

図1に示すように、本実施形態では、不定制御フリップフロップ103、106、108を、その他のフリップフロップ104、105、107とは別のチェインとしてシリアルに接続する構成している。 As shown in FIG. 1, in this embodiment, the indefinite state control flip-flop 103,106,108, the other flip-flops 104,105,107 are configured to connect to a serial as separate chains. テスト時において、フリップフロップ103は値0を保持するように設定し、フリップフロップ106は、値0又は1の固定値を保持するように設定し、フリップフロップ108は、値1を保持するように設定する。 In the test, set to flip-flop 103 holds the value 0, the flip-flop 106 is set to hold a fixed value of the values ​​0 or 1, flip-flop 108 to hold the value 1 set to.

本発明の一実施例においては、スキャンパステスト実行前に、不定制御フリップフロップ103、106、108にそれぞれの値が設定され、スキャンパステスト時には、不定制御フリップフロップ103、106、108にはクロックは与えられず、フリップフロップ103、106、108は設定された値を保持する。 In one embodiment of the present invention, prior to the scan path test run, each value is set to undefined control flip flop 103,106,108, at the time of the scan path test, the clock in the indefinite state control flip-flops 103,106,108 is not given, flip-flop 103,106,108 is holding the value. すなわち、図1において、スキャンパステスト時には、フリップフロップ104、105、107、122−124にのみクロックが供給される。 That is, in FIG. 1, when the scan path test, the clock is supplied only to the flip-flop 104,105,107,122-124.

かかる設定により、テスト中は、セレクタ119が、観測パス111を常に選択することで、フリップフロップ122への不定状態の伝播を抑止している。 Such settings, during the test, the selector 119, an observation path 111 always be selected, and suppress the unstable state of the flip-flop 122 propagation. すなわち、テスト対象とされないパス110の値が、フリップフロップ122の入力に影響を与えることを回避している。 That is, the value of the path 110 that is not the test subject, thereby avoiding affecting the input of the flip-flop 122.

また、組み合わせ回路116には、不定制御フリップフロップ106に固定値を設定することで、組み合わせ回路118からのフリップフロップ123への不定状態の伝播を抑止している。 Further, the combination circuit 116, by setting the fixed value undefined control flip-flop 106, and to suppress the propagation of indeterminate state to the flip-flop 123 from the combinational circuit 118. すなわち、不定制御フリップフロップ106に固定値を設定することで、パス112(テスト対象とされない)からの不定値の組み合わせ回路118への伝播を抑止し、組み合わせ回路118の出力からフリップフロップ123に、パス112の影響により不定値が出力されることを回避している。 In other words, by setting the fixed value undefined control flip-flop 106, to suppress the propagation of the combinational circuit 118 of the indefinite value from the path 112 (not the test), the flip-flop 123 from the output of the combination circuit 118, and avoids undefined value is output by the influence of the path 112. なお、図1では、簡単のため、組み合わせ回路116に対して不定状態の伝播を抑止する不定制御フリップフロップ106を一つ示しているが、組み合わせ回路116に対して不定状態の伝播するパスが複数ある場合には、シリアルに接続される複数の不定制御フリップフロップにより、組み合わせ回路116に対して不定状態の伝播を抑止する構成としてもよいことは勿論である。 In FIG. 1, for simplicity, are shown one indefinite control flip flop 106 to prevent the propagation of indeterminate state for a combination circuit 116, plurality of paths to the indefinite state propagation for the combination circuit 116 in some cases, a plurality of indefinite control flip-flop which is connected to a serial, is a matter of course that may be configured to suppress the unstable state propagation for the combination circuit 116.

さらに、OR回路121には、不定制御フリップフロップ108から値1が入力されるため、その出力は値1とされる。 Further, the OR circuit 121, the value 1 from the indefinite state control flip-flop 108 is input, the output of which is the value 1. このため、RAM120の出力はマスクされ、RAM120の出力(テスト時に不定状態となる場合がある)のフリップフロップ124への伝播を抑止している。 Therefore, the output of RAM 120 is masked, and to suppress the propagation of the flip-flop 124 of the output of the RAM 120 (which may become undefined state during the test).

テスト中、不定制御フリップフロップ103、106、108で構成されるチェインは、それぞれ固定値を維持し、フリップフロップ104、105、107、122、123、124で形成されるスキャンチェインを用いて、テスト回路(観測パス111上の回路115、観測パス113上の回路117、118)をテストすることが可能となる。 During the test, the chain consists of indefinite control flip flop 103,106,108, respectively maintains a fixed value, by using the scan chain formed by flip-flops 104,105,107,122,123,124, test it is possible to test the circuit (circuit 115 in the observation path 111, the circuit on the observation path 113 117, 118).

なお、図1には、入力側のスキャンチェインの最後尾のフリップフロップ107のデータ出力端子(Q)がスキャン出力端子(SOUT_N1)126に接続され、出力側のスキャンチェインの初段のフリップフロップ124のシリアル入力端子(SI)がスキャン入力端子(SIN_N2)127に接続されている構成が示されているが、入力側のスキャンチェインの最後尾のフリップフロップ107のデータ出力端子(Q)を、フリップフロップ124のシリアル入力端子(SI)に接続して1本のスキャンチェインを構成するようにしてもよいことは勿論である。 In FIG. 1, the data output terminal of the last flip-flop 107 of the input-side scan chain (Q) is connected to the scan output terminal (SOUT_N1) 126, a scan chain on the output side of the first-stage flip-flop 124 Although the serial input terminal (SI) is configured is shown connected to the scan input terminal (SIN_N2) 127, a data output terminal of the last flip-flop 107 of the input-side scan chain and (Q), the flip-flop connect to 124 serial input terminal (SI) that may be configured to one scan chain as a matter of course.

図2は、比較例として、本発明を適用する前の段階の回路構成の一例を示す図である。 Figure 2 is a comparative example, illustrates an example of a circuit configuration of the stage before applying the present invention. なお、図2において、各要素は、図1に対応させて示されている。 In FIG. 2, each element is shown in correspondence with FIG. スキャンモード時に、スキャン入力端子(SIN1)201からのテストパタンをシリアルに伝達するシフトレジスタを構成するフリップフロップ103〜108と、被テスト回路の出力をパラレルにサンプルし、スキャンモード時に、サンプル結果を、シリアルに出力するフリップフロップ124、123、122を備えている。 Scan mode, the flip-flops 103 to 108 that constitute the shift register for transmitting the test pattern from the scan input terminal (SIN1) 201 serially samples the output of the test circuit in parallel, the scan mode, the sample results , and a flip-flop 124,123,122 to serially output. RAM120、OR回路121、セレクタ119、組み合わせ回路114、115、116−118は、図1に示した構成と同様のものである。 RAM 120, OR circuit 121, a selector 119, a combination circuit 114,115,116-118 is the same as the configuration shown in FIG.

図2に示す構成の場合、スキャン入力端子(SIN1)201から、例えばM系列等の擬似ランダムパタン等のパタンを入力した場合に、RAM120、組み合わせ回路114、116(観測禁止パス110、112)の影響を受け、テスト時に、出力側のスキャンチェインをなすフリップフロップ122−124では、対応する被テスト回路からの不定値をサンプルする場合があり、これにより、適切なテストが行えなくなる。 In the configuration shown in FIG. 2, the scan input terminal (SIN1) 201, for example, if you enter a pattern of a pseudo random pattern such as M-sequence, RAM 120, a combination circuit 114, 116 (observation forbidden path 110, 112) influenced, during testing, the flip-flop 122-124 form a scan chain on the output side, may sample the unknown value from the corresponding circuit under test, thereby, appropriate test can not be performed. 特に、図3に示すように、複数のスキャンチェイン301−304の出力をまとめて、圧縮保存するような回路を介して、テスト結果(パス/フェイル)を判定する場合には、その一部に不定を受け取るフリップフロップが存在すると、全体のテスト結果が無効となる。 In particular, as shown in FIG. 3, summarizes the outputs of the plurality of scan chains 301-304, via a circuit such as compression storage, when determining test result (pass / fail) is a part When flip-flop receiving the indefinite exists, the overall test result is invalid.

図3は、複数のスキャンチェイン301−304のシリアル出力SOUT1、SOUT2、SOUT3、SOUT4を入力して圧縮する回路(LFSR)の例を示す図である。 Figure 3 is a diagram showing an example of a circuit (LFSR) for compressing by entering the serial output SOUT1, SOUT2, SOUT3, SOUT4 plurality of scan chains 301-304. なお、図3に示す構成は、BIST機能を具備した半導体集積回路内に備えてもよい。 Note that the structure described in FIG. 3 may be provided in a semiconductor integrated circuit having BIST capability. 圧縮器305は、対応するスキャンチェインの出力と前段のD型フリップフロップの出力を入力とする排他的論理和回路(加算器)と、排他的論理和回路の出力を入力とするD型フリップフロップとが4段縦続接続された構成とされ、3段目と4段目のD型フリップフロップ308、309の出力を入力とする排他的論理和回路315の出力が初段の排他的論理和回路(XOR)311に帰還入力されている。 Compressor 305, an exclusive OR circuit which receives the outputs of the preceding stage D-type flip-flop of the corresponding scan chain (adder), D-type flip-flop for receiving the output of the exclusive OR circuit : it is a 4-stage cascaded configuration, third and fourth stages of D-type exclusive output of OR circuit 315 is the first stage of the exclusive OR circuit which receives the output of flip-flop 308 and 309 ( It is fed back input to XOR) 311. テスト終了時のフリップフロップ306−309に格納された値(シンドローム)をシミュレーション結果と比較して良否判定が行われる。 Is quality determination is performed by comparing the test at the end of the flip-flops 306-309 on the stored values ​​(syndrome) simulation results.

図2に示した比較例の場合、スキャンチェインの出力が不定になるサイクルがあると、圧縮器305のフリップフロップ306−309の値は不定となり、テスト結果が無効となる。 For the comparative example shown in FIG. 2, when the output of the scan chain is cycle becomes unstable, the value of the flip-flops 306-309 of the compressor 305 is undefined, the test result is invalid.

これに対して、図1に示した本発明の実施の形態においては、不定制御フリップフロップ103、106、108を、その他のスキャンパスとは、別のチェインで構成しており、このスキャンパスへの入力値を所定の固定値に設定することで、その他のスキャンパスに擬似ランダムパタン等を入力してテストを行なった場合であっても、不定値がフリップフロップ122−124に伝播することが抑止される。 In contrast, in the embodiment of the present invention shown in FIG. 1, the indefinite state control flip-flop 103,106,108, and other scan paths, it constitutes a different chain, the scan path by setting the input value to a predetermined fixed value, even when performing a test by entering the pseudo-random pattern, etc. Additional scan path, that indefinite value is propagated to the flip-flop 122-124 It is suppressed. このため、本実施の形態によれば、図3に示すような圧縮器305を用いた場合に、前記比較例のように、テスト結果が無効になることはない。 Therefore, according to this embodiment, in the case of using the compressor 305 as shown in FIG. 3, as in the comparison example, not that the test result is invalid.

また、本実施の形態において、特筆すべき点は、図2に示した比較例(不定値の伝播に対する対策無し)と較べて、素子の追加が不要とされている、ということである。 Further, in this embodiment, Notably, compared to the comparative example shown in FIG. 2 (measures without for propagation of indeterminate value), the additional element is not required, is that. すなわち、本実施の形態によれば、面積オーバーヘッドの問題は生じない。 That is, according to this embodiment, the area overhead problem does not occur.

次に、図1を参照して本実施の形態における不定制御フリップフロップを選択するための処理手順の一実施例について説明する。 Next, an example of a processing procedure for selecting the indefinite state control flip-flop in reference to the embodiment of FIG. 図4は、本発明の一実施の形態において、不定制御フリップフロップを決定するための手順の一実施例を示す流れ図である。 Figure 4 shows, in an embodiment of the present invention, a flow diagram illustrating one embodiment of a procedure for determining the indefinite control flip-flop. 本実施例において、図4に示した処理は、半導体集積回路装置の設計自動化装置(コンピュータ)において実行される。 In the present embodiment, the processing shown in FIG. 4 is executed in the design automation apparatus for a semiconductor integrated circuit device (computer). なお、例えば図2に示したような回路構成情報(本発明が適用される前の回路構成情報)がすでに設計自動化装置の記憶装置に格納されているものとする。 It is assumed that for example the circuit configuration information as shown in FIG. 2 (the circuit configuration information before the present invention is applied) is already stored in the storage device of the design automation apparatus.

記憶装置に格納されている回路構成情報(例えば回路接続情報と素子情報を含む)に基づき、テスト対象となる回路部とテスト対象から外す回路部とに分ける。 Based on the circuit configuration information stored in the storage device (e.g., including the circuit connection information and the device information), divided into a circuit portion to disengage from the circuit unit to be tested and the test. 前述したように、例えば遅延テストにおいて、テスト対象のパスは、観測パスよりなる。 As described above, for example, in the delay test, the path under test consists of the observation path. また、前述したように、テスト対象から外されるパスは観測禁止パスよりなり、具体的には、 Further, as described above, the path is removed from the test target consists of observation forbidden path, specifically,
・不定値が伝播するパス、あるいは、 Path indefinite value is propagated or,
・遅延テストを行なう場合に、実動作で使用されないパス、あるいは遅延的に遅く変化しても問題のないパス等からなる。 - in the case of performing delay tests, the path is not used in the actual operation, or even changes lazily slower from free path such problems.

ステップ401において、観測パスを示すフラグである観測パスフラグ(CPF)を0に初期化する。 In step 401, a flag indicating the observation path observation path flag a (CPF) is initialized to 0. 具体的には、設計自動化装置を構成する計算機上で、記憶装置から読み出した回路構成情報のうち、観測パスに該当するパスの観測パスフラグ(CPF)を0に設定する。 Specifically, on a computer that constitutes a design automation apparatus, among the readout circuit configuration information from the storage device, the observation path flag of the path corresponding to the observation path (CPF) is set to 0. CPFが値0のパスは、当該パスを、観測しない(テストしない)ことに対応する。 CPF path of value 0, the path does not observe (not test) especially the corresponding. 観測パスフラグは、パスの属性情報として記憶管理される。 Observation path flag is stored and managed as attribute information of the path.

次のステップ402では、観測パス(「CP」ともいう)上の素子の観測パスフラグ(CPF)を1に設定する。 In the next step 402, it sets the observation of elements on the observation path (also referred to as "CP") path flags and (CPF) to 1. 具体的には、記憶装置から読み出した回路構成情報のうち、観測パス上の素子の属性情報として設けられた観測パスフラグ(CPF)を値1に設定する。 Specifically, of the circuit configuration information read from the storage device, and it sets the observation provided as attribute information of the element on observation path path flag a (CPF) to the value 1. すなわち、CPF=1は「観測する」に設定する。 In other words, CPF = 1 is set to "observation".

次のステップ403では、観測禁止パスを示すフラグである観測禁止パスフラグ(FPF)を0に初期化する。 In the next step 403, which is a flag indicating observation forbidden path observation forbidden path flags (FPF) is initialized to 0. 記憶装置から読み出した回路構成情報上の全素子の観測禁止パスフラグ(FPF)を0に設定する。 Observation forbidden path flags of all devices on the read circuit configuration information from the storage device (FPF) is set to 0. FPF=0は、「観測禁止としない」ことに対応する。 FPF = 0 is, "not with the observation forbidden" in particular the corresponding.

ステップ404乃至ステップ411の処理は、基本的に、回路構成情報上の全ての観測禁止パス分だけ、繰り返される処理である。 The process of steps 404 to 411 are basically all observation forbidden pass is only in the circuit configuration information, a process to be repeated.

まず、ステップ404では、回路構成情報上の全ての観測禁止パスに対して、処理が終了したか否か判定する。 First, in step 404, for every observation forbidden paths on the circuit configuration information, whether or not the processing has been completed it is judged. 回路構成情報上の全ての観測禁止パスに対して処理が終了した場合には、処理を終了する。 When the processing for all the observation forbidden paths on the circuit configuration information is completed, the process ends.

ステップ405では、観測禁止パス(「FP」ともいう)上の素子に対して、観測禁止パスフラグ(FPF)を1に設定する。 In step 405, the element on observation forbidden path (also referred to as "FP"), set observation forbidden path flags the (FPF) to 1. FPF=1は、「観測禁止とする」ことに対応する。 FPF = 1 is, "the observation forbidden" in particular the corresponding.

次のステップ406では、観測禁止パス(FP)の始点に位置するフリップフロップが、観測パス(CP)の始点になっていないか(該フリップフロップの観測パスフラグCPFが0であるか)否か判定する。 In the next step 406, the flip-flops located at the beginning of the observation forbidden path (FP) is either not in the starting point of observation path (CP) (or the observation path flag CPF of the flip-flop is 0) or not determined to.

ステップ406において、観測禁止パスの始点のフリップフロップが観測パスの始点でない場合(CPF=0)には(ステップ406のYES分岐)、この観測禁止パス(FP)の始点に位置するフリップフロップの状態を、固定値に設定することで、該観測禁止パス(FP)の論理動作を固定することが可能である。 In step 406, if the start point of the flip-flop of the observation forbidden path is not the start point of the observation path (CPF = 0) to (YES branch of step 406), the flip-flop located at the beginning of the observation forbidden path (FP) state and by setting to a fixed value, it is possible to fix the logical operation of the observation forbidden path (FP). このため、ステップ410に進み、該観測禁止パス(FP)の始点のフリップフロップを、不定制御フリップフロップとして登録する。 Therefore, the process proceeds to step 410, the starting point of the flip-flop of the observation forbidden path (FP), is registered as indefinite state control flip-flop.

一方、ステップ406において、観測禁止パス(FP)の始点のフリップフロップの観測パスフラグCPFが値1である場合には、ステップ407に進む。 On the other hand, in step 406, if the observation path flag CPF of the start point of the flip-flop of the observation forbidden path (FP) is the value 1, the process proceeds to step 407.

ステップ407では、ステップ406で判定が行われた当該観測禁止パス(FP)をカットすることが可能なフリップフロップを検索する。 In step 407, it searches the flip-flop capable of cutting the observation forbidden path determination is made in step 406 (FP). すなわち、観測パスフラグ(CPF)が1の素子が接続される観測パスを切断せず、当該観測禁止パス(FP)の該フリップフロップに到達するまでのパスを、途中で切断する設定が可能なフリップフロップが存在するか否かを検証するため、回路構成情報を検索する。 That is, the observation path flag (CPF) does not cut the observation path 1 of the device is connected, a path to reach the said flip-flops of the observation forbidden path (FP), middle cutting set can flip to verify whether flop is present, to search for the circuit configuration information.

ステップ408において、観測パスを切断せず、観測禁止パス(FP)を途中で切断する設定が可能なフリップフロップが存在する場合には、ステップ411に進み、このフリップフロップを、不定制御フリップフロップとして登録する。 In step 408, without cutting the observation path, when the flip-flop that can be set to cut observation forbidden path (FP) in the course exists, the process proceeds to step 411, the flip-flop, as indefinite state control flip-flop sign up.

一方、ステップ408において、観測パスを切断せず、観測禁止パス(FP)を途中で切断する設定が可能なフリップフロップが存在しない場合には、ステップ409に進み、観測禁止パスをカットするための回路変更等を行う。 On the other hand, in step 408, without cutting the observation path, when the flip-flop that can be set to cut observation forbidden path (FP) in the course does not exist, the process proceeds to step 409, for cutting the observation forbidden path , the circuit changes and the like.

なお、上記したステップ407の処理の一例としては、観測禁止パスフラグ(FPF=1)のみが存在する素子、あるいは観測禁止パスフラグ(FPF=1)のパスと、観測パスフラグ(CPF=1)の交わる素子の始点となるフリップフロップであって、観測パスフラグが設定されていないものを検索し、該フリップフロップの出力値に固定値を設定することで、観測禁止パスにおける不定値の伝播が止まるか否かを検証するようにしてもよい。 As an example of the process of step 407 described above, observation forbidden path flags (FPF = 1) and the path of the device only is present or observation forbidden path flag, (FPF = 1), elements of intersection of the observation path flag (CPF = 1) a flip-flop as a start point, and searches for the observation path flag is not set, by setting the fixed value to an output value of the flip-flop, whether the indefinite propagation stops at the observation forbidden path it is also possible to verify.

また、ステップ408での判定結果が「NO」の場合(したがって、ステップ406の判定結果もNO)、ステップ409では、論理的に、観測禁止パスを切断可能なように素子を追加する処理が行われる。 Further, when the result of the determination in step 408 is "NO" (hence, the determination results NO in step 406), the step 409, logical, process line to add elements to allow cutting the observation forbidden path divide. 例えば図8に示したように、制御回路が追加される。 For example, as shown in FIG. 8, the control circuit is added. ただし、この場合、前述したように、回路オーバーヘッドが増大するため、観測パスを一部除外して、ステップ401から、処理全体をやり直すようにしてもよい。 However, in this case, as described above, since the circuit overhead is increased, and eliminating some of the observations path from step 401, it may be again the entire process. 観測パスを減らし、逆に、観測禁止パスを増やすことで、観測パスへの不定値の伝播を抑制する制御を行う不定制御フリップフロップの候補の数が増え、また、観測禁止パス(FP)を途中で切断する設定が可能なフリップフロップの候補も増える可能性があるためである。 Reduce the observation path, conversely, to increase the observation forbidden path, the number of undefined control flip-flop for performing control for suppressing the propagation of unknown value to the observation path candidate is increased, also, observation forbidden path (FP) middle cutting set capable of flip-flop candidates there is a possibility to increase.

次に、図1を参照して、図4に示した処理手順の適用例について具体的に説明する。 Next, referring to FIG. 1, it will be specifically described an application example of the processing procedure shown in FIG.

遅延テストを行う場合、観測パス(CP)を111と113とし、観測禁止パス(FP)を110と112とする。 When performing delay tests, observation path (CP) and 111 and 113, observation forbidden path (FP) and 110 and 112.

まず、ステップ401では、観測パスフラグ(CPF)を、図1の回路中の全素子(回路構成情報中の全素子)に対して、初期化し、CPF=0とする(すなわち「観測しない」に設定する)。 First, set at step 401, observation path flag a (CPF), a for all elements in the circuit of FIG. 1 (all elements in the circuit configuration information), initializes, and CPF = 0 (i.e., "not observed" to).

次のステップ402では、パス113上の素子とパス111上の素子の観測パスフラグ(CPF)を1に設定する(すなわち「観測する」に設定する)。 In the next step 402, (set to or "observed") set observation path flags of elements on the element and path 111 on the path 113 (CPF) to 1.

つづいて、ステップ403において、図1の回路全体の観測禁止パスフラグ(FPF)を0に初期化する。 Then, in step 403, it is initialized to zero observation forbidden path flags (FPF) of the entire circuit of FIG.

図1に示す回路において、観測禁止パス(FP)は、112と110の2つであるが、処理を開始した時点では、観測禁止パスの処理は終了していないことから、ステップ404の判定結果は「NO」となり、ステップ405に進む。 In the circuit shown in FIG. 1, observation forbidden path (FP) is 112 but two of 110, the time of starting the process, since the process of observation forbidden path is not completed, the determination result of step 404 next is "NO", the process proceeds to step 405.

ステップ405では、まず、観測禁止パス112に対する処理を行う。 In step 405, first, the process for the observation forbidden path 112. すなわち、ステップ405では、観測禁止パス112上の素子の観測禁止パスフラグ(FPF)を1にする。 That is, in step 405, the observation forbidden path flags of the element on observation forbidden path 112 (FPF) to 1.

つづいて、ステップ406の判定を行う。 Subsequently, it is determined in step 406. 観測禁止パス112の始点のフリップフロップは、106である。 Starting point of the flip-flop of the observation forbidden path 112 is 106. このフリップフロップ106は、観測パスフラグ(CPF)の値0である。 The flip-flop 106 is the value 0 of the observation path flag (CPF). このため、ステップ406の判定結果は、「YES」となり、ステップ410に進む。 Therefore, the determination result of step 406 is "YES", the flow proceeds to step 410. ステップ410では、フリップフロップ106を不定制御フリップフロップとして登録する。 In step 410, it registers the flip-flop 106 as indefinite state control flip-flop.

次に、再度、ステップ403に戻り、図1の回路内の全素子の観測禁止パスフラグ(FPF)を0に初期化する。 Then, again, the process returns to step 403, is initialized to zero observation forbidden path flags (FPF) of all elements in the circuit of Figure 1.

ステップ404の判定が行われる。 The determination of step 404 is performed. まだ、観測禁止パス110に対する処理が終了していないため、ステップ405に進む。 Yet, since the processing for observation forbidden path 110 is not completed, the process proceeds to step 405.

ステップ405では、観測禁止パス110上の素子に対し、観測禁止パスフラグ(FPF)が1に設定される。 In step 405, with respect to elements on observation forbidden path 110, observation forbidden path flags (FPF) is set to 1.

つづいて、ステップ406で判定が行なわれる。 Then, the determination in step 406 is performed. この場合、観測禁止パス110の始点のフリップフロップは104である。 In this case, the start point of the flip-flop of the observation forbidden path 110 is 104. このフリップフロップ104は、観測パスフラグ(CPF)の値が1となっているため、ステップ406の判定結果は「NO」となり、ステップ407に進む。 The flip-flop 104, the value of the observation path flag (CPF) is 1, the judgment result of step 406 is "NO", the flow proceeds to step 407.

ステップ407では、観測禁止パス110をカット可能なフリップフロップが存在するか否か回路内を検索する。 In step 407, it searches whether circuit the observation forbidden path 110 is capable of cutting off the flip-flop exists. 図1に示す回路では、フリップフロップ103は、観測パスフラグ(CPF)が0であるフリップフロップ(観測対象でない)である。 In the circuit shown in FIG. 1, the flip-flop 103 is the observation path flag (CPF) (non observation target) flip-flop is 0. そして、このフリップフロップ103は、出力値を0に設定することで、観測禁止パス110をカットすることが可能なフリップフロップとして求まる。 Then, the flip-flop 103, the output value by setting to zero, determined the observation forbidden path 110 as a flip-flop that can be cut.

つづいて、ステップ408の判定に進む。 Subsequently, the process proceeds to decision step 408. フリップフロップ103が、条件を満たすフリップフロップ(観測禁止パス(FP)110をカットすることができるフリップフロップ)として存在するため、ステップ411に進む。 Since the flip-flop 103 is present as satisfying the flip-flop (flip-flops can be cut observation forbidden path (FP) 110), the process proceeds to step 411. ステップ411では、フリップフロップ103を不定制御フリップフロップとして登録する。 In step 411, it registers the flip-flop 103 as indefinite state control flip-flop.

つづいて、ステップ403に戻り、ステップ404に進むが、この時点では、全観測禁止パスの処理が終了しているため、処理を終了する。 Subsequently, the process returns to step 403, the process proceeds to step 404, at this time, since the processing of all the observation forbidden path is completed, the process ends.

以上は、遅延テストに関する処理の説明であるが、論路動作試験(ファンクショナルテスト)について、同様に処理をすることが可能である。 The above is an explanation of the processing relating to the delay test, the logical path operation test (functional testing), it is possible to similarly process.

図1において、RAM120がテスト中に不定状態となるような回路である場合、RAM120を始点としてフリップフロップに到達する全パスを観測禁止パスとして扱う。 In Figure 1, if the RAM120 is a circuit such that an indefinite state during testing, deals with all the paths to reach the flip-flop as a start point a RAM120 as observation forbidden path. 図1では、RAM120からの出力としては、OR回路121を介してフリップフロップ124に至るパスのみが存在するため、RAM120からOR回路121を介してフリップフロップ124に至るパスを観測禁止パスとする。 In Figure 1, as the output from the RAM 120, since the only path to flip-flop 124 via the OR circuit 121 is present, the observation forbidden path a path leading to the flip-flop 124 via the OR circuit 121 from the RAM 120.

この場合は、RAM120が始点となるが、フリップフロップではないため、図4のステップ406の判定は「NO」となる。 In this case, RAM 120 but is a starting point, not a flip-flop, the determination in step 406 of FIG. 4 is "NO".

図4のステップ407の処理(観測禁止パスをカット可能なフリップフロップの検索)では、 In process (search cuttable flip-flop the observation forbidden path) in step 407 of FIG. 4,
・フリップフロップ108が観測パスフラグを持たず(観測パスフラグCPFは0)、且つ、 Flip-flop 108 has no observation path flag (observation path flag CPF is 0), and,
・フリップフロップ108の出力値を1に固定することで、RAM120から、OR回路121を介してフリップフロップ124に至るパスをカットすることが可能である、 - the output value of the flip-flop 108 by fixing to 1, it is possible from the RAM 120, to cut a path leading to the flip-flop 124 via the OR circuit 121,
ため、フリップフロップ108が、不定制御フリップフロップとして登録される。 Therefore, the flip-flop 108 is registered as the indefinite state control flip-flop.

図1に示す回路構成の場合、フリップフロップ103、106、108を不定制御フリップフロップとして、その他のフリップフロップとは、別のスキャンチェインにして制御している。 For the circuit configuration shown in FIG. 1, the flip-flop 103,106,108 as indefinite state control flip-flop, the other flip-flop is controlled by a different scan chain. そして、この、スキャンチェインは、テスト中は、常に固定値を保つ必要がある。 Then, the scan chain, during the test, it is necessary to always keep a fixed value. このように、テスト中に固定値を設定する必要のあるスキャンチェインを、本明細書では、スキャンパス用のチェインと区別するため、「スキャンチェインC」と呼ぶ。 Thus, the scan chain needs to be set to a fixed value during the test, in this specification, for distinguishing a chain scan path, referred to as "scan chain C".

本実施例において、スキャンチェインCを、他のスキャンチェインの動作と分離して、固定値を設定するための構成として、例えば図5に示すような構成を用いることができる。 In the present embodiment, the scan chain C, and separated from the operation of the other scan chain, as a configuration for setting a fixed value, it is possible to use a configuration example shown in FIG.

図5(A)において、603、604、605は、通常のスキャンパスを形成するフリップフロップ(NS1、NS2、NS3)であり、601は、外部クロック入力端子(CLK_N)であり、602は、スキャン入力端子(SIN_N)である。 In FIG. 5 (A), 603, 604, 605 is a flip-flop to form a normal scan path (NS1, NS2, NS3), 601 is an external clock input terminal (CLK_N), 602 is scanned an input terminal (SIN_N).

図5(B)において、608、609、610は、不定制御フリップフロップ(CS1、CS2、CS3)であり、606は、外部クロック入力端子(CLK_N)とは別の外部クロック入力端子(CLK_C)であり、607は、スキャン入力端子(SIN_C)である。 In FIG. 5 (B), 608,609,610 is indefinite control flip-flop (CS1, CS2, CS3), 606 is a separate external clock input terminal and the external clock input terminal (CLK_N) (CLK_C) There, 607 is a scan input terminal (SIN_C). すなわち、不定制御フリップフロップ608、609、610をシリアルに接続して形成されるチェインが、スキャンチェインCである。 In other words, the chain is formed by connecting the indefinite state control flip-flops 608,609,610 serially is a scan chain C.

本実施例では、外部クロック入力端子(CLK_C)606を、他のスキャンチェイン(図5(A)参照)のフリップフロップを駆動するクロック(CLK_N)とは別にしているため、テストの前に、スキャンチェインCに固定値を設定し、その後に、クロック(CLK_C)の動作を停止することで、対応可能である。 In this embodiment, the external clock input terminal (CLK_C) 606, because it separately from the clock (CLK_N) for driving the flip-flop of the other scan chain (see FIG. 5 (A)), before the test, the fixed value is set to the scan chain C, and then, by stopping the operation of the clock (CLK_C), is available. 図5(A)のスキャンチェインのフリップフロップ603、604、605と、図5(B)のスキャンチェインCの不定制御フリップフロップ608、609、610には、別々のクロックが供給される。 5 and scan chain flip-flops 603, 604, and 605 of the (A), the indefinite state control flip-flops 608,609,610 scan chain C in FIG. 5 (B), the separate clock is supplied. 同一クロックをゲート制御することで、スキャンチェインCに供給するクロックを停止する制御を行うことも可能ではあるが、この場合、クロックのタイミング調整等が面倒、困難となる。 By gating the same clock, is it possible to perform a control of stopping the clock supplied to the scan chain C but, in this case, the timing adjustment of clock cumbersome, difficult.

図6は、本発明の別の実施例の構成を示す図である。 Figure 6 is a diagram showing the configuration of another embodiment of the present invention. 図6(A)において、703、704、705はフリップフロップ(NS1、NS2、NS3)であり、701は、スキャンモードと通常モードとを切り替える制御信号の外部入力端子(SMC_N)であり、702はスキャン(シリアル)入力端子(SIN_N)である。 In FIG. 6 (A), 703, 704, and 705 is a flip-flop (NS1, NS2, NS3), 701 is an external input terminal of the control signal for switching the scan mode and the normal mode (SMC_N), the 702 a scan (serial) input terminal (SIN_N).

図6(B)において、708、709、710は不定制御フリップフロップ(CS1、CS2、CS3))であり、706は、スキャンモードと通常モードの切り替える制御信号の外部入力端子(SMC_C)であり、707はスキャン入力端子(SIN_C)である。 In FIG. 6 (B), 708,709,710 is undetermined control flip-flop (CS1, CS2, CS3)), 706 is a scan mode and the external input terminal of the control signal for switching the normal mode (SMC_C), 707 is a scan input terminal (SIN_C). 711、712はインバータである。 711 and 712 is an inverter. 713と715はANDゲートであり、714はORゲートである。 713 and 715 are AND gates, 714 is an OR gate.

図6(B)において、ANDゲート713、ORゲート714、ANDゲート715とは、いずれも2入力とし、一方の入力端子は、不定制御フリップフロップ708、709、710のデータ出力端子(Q)に接続されている。 In FIG. 6 (B), the the AND gate 713, OR gate 714, AND gate 715, both the two inputs, one input terminal, a data output terminal of the indefinite state control flip-flops 708,709,710 (Q) It is connected. 図6(B)に示す例では、ANDゲート713、ORゲート714、ANDゲート715の他方の入力端子には、不定値が伝播するものとする。 In the example shown in FIG. 6 (B), to the other input terminal of the AND gate 713, OR gate 714, AND gate 715, it is assumed that the indefinite value is propagated.

図6に示すように、本実施例は、図5のように、スキャンチェインCと他のスキャンチェインのクロックを別にできない場合に有効である。 As shown in FIG. 6, this embodiment, as shown in FIG. 5, it is effective if it can not separate clock scan chain C and another scan chain. すなわち、図6に示す構成では、図6(B)のスキャンチェインCと、図6(A)に示したその他のスキャンチェインは、共通のクロックが供給される。 That is, in the configuration shown in FIG. 6, a scan chain C in FIG. 6 (B), the other scan chain shown in FIG. 6 (A) is a common clock is supplied.

この場合、フリップフロップを通常モードにすると、フリップフロップは、データ入力端子(D)から値を取り込んでしまうが、スキャンモードを保ち続け、スキャン入力端子(SIN_C)707に、固定値を入力すると、スキャンチェインC上の各フリップフロップ708、709、710には、固定値が設定される。 In this case, when the flip-flop in the normal mode, the flip-flop is thus captures the values ​​from the data input terminal (D), continues maintaining the scan mode, the scan input terminal (SIN_C) 707, if you enter a fixed value, each flip-flop 708,709,710 on scan chain C is a fixed value is set.

テスト時に、スキャン入力端子(SIN_C)707に与える固定値が0の場合は、データ出力端子(Q)から0を設定する必要がある不定制御フリップフロップには、スキャン入力端子(SIN_C)707から、該フリップフロップに至るスキャンチェイン上の経路の論理反転回数(インバータの段数)が偶数回になるように構成し、データ出力端子(Q)に1を設定する必要がある不定制御フリップフロップには、スキャン入力端子(SIN_C)707から、該フリップフロップに至るスキャンチェイン上の経路の論理反転回数(インバータの段数)が奇数回になるように構成すればよい。 During the test, if a fixed value given to the scan input terminal (SIN_C) 707 is 0, the indefinite state control flip-flops has to be set to 0 from the data output terminal (Q) from the scan input terminal (SIN_C) 707, the logic inversion number of paths on scan chain leading to the flip-flop (the number of stages of the inverter) is configured to be an even number of times, the indefinite state control flip-flops has to be set to 1 to the data output terminal (Q), the from the scan input terminal (SIN_C) 707, a logic inversion number of paths on scan chain leading to the flip-flop (number of inverters) may be configured to be an odd number of times.

図6(B)では、ANDゲート713、ORゲート714、ANDゲート715の他方の入力端子には、不定値が伝播されるが、この場合、フリップフロップ708の出力を0、フリップフロップ709の出力を1、フリップフロップ710の出力を0に保つことで、ANDゲート713、ORゲート714、ANDゲート715はそれぞれ固定値0、1、0を出力する。 In FIG. 6 (B), the to the other input terminal of the AND gate 713, OR gate 714, AND gate 715, although indefinite value is propagated, in this case, 0 output of flip-flop 708, the output of flip-flop 709 1, by keeping the 0 output of flip-flop 710, the aND gate 713, OR gate 714, the aND gate 715 outputs a fixed value 0, 1, 0, respectively. これにより、不定制御フリップフロップ708−710は、ANDゲート713、ORゲート714、ANDゲート715において、不定値の伝播を停止することが可能である。 Accordingly, indefinite state control flip-flop 708-710 is the AND gate 713, OR gate 714, AND gate 715, it is possible to stop the propagation of indeterminate value.

本実施例において、スキャン入力端子(SIN_C)707に印加する固定値を0とすると、フリップフロップ708の出力は0に固定するため、フリップフロップ708の出力までのスキャンチェイン上で偶数回の反転になるように調整すればよい。 In the present embodiment, when the fixed value to be applied to the scan input terminal (SIN_C) 707 to 0, the output of flip-flop 708 is fixed to 0, the even number of inversions on the scan chain until the output of the flip-flop 708 it may be adjusted in such a way that. ここでは、0回の反転で構成されている。 In this case, it is composed of a 0 number of inversions. フリップフロップ709の出力を1に固定するため、フリップフロップ709の出力までのスキャンチェイン上で奇数回の反転になるように調整するため、インバータ711を挿入し1回論理を反転させている。 For fixing the output of the flip-flop 709 to 1, to adjust to an odd number of inversions in the scan chain until the output of the flip-flop 709, are inserted inverter 711 inverts once logic.

フリップフロップ710の出力を0に固定するため、フリップフロップ710の出力までのスキャンチェイン上で偶数回の反転になるように調整するため、インバータ712を挿入し、2回反転させている。 For fixing the output of the flip-flop 710 to zero, to adjust to an even number of inversions on the scan chain until the output of the flip-flop 710, are inserted inverter 712 inverts twice.

図7は、図6に示した本実施例の構成を、図1に示した回路構成に適用した一例を示す図である。 7, the configuration of the present embodiment shown in FIG. 6 is a diagram showing an example of application to the circuit configuration shown in FIG. 図7は、図1において、テスト時に、クロックがスキャンチェインCとその他のスキャンチェインで共通になっている場合の構成を示している。 7, in FIG. 1, during the test, shows a configuration in which the clock is in common scan chain C and other scan chain.

図7に示す例では、スキャンモードと通常動作モードを切替制御する制御信号を入力するスキャンモード制御端子(SMC)として、スキャンチェインC用のスキャンモード制御端子(SMC_C)131と、その他のスキャンチェイン用のスキャンモード制御端子(SMC_N)132と分けて設けている。 In the example shown in FIG. 7, as the scan mode control terminal for inputting a control signal for switching control of the scan mode and the normal operation mode (SMC), and the scan mode control terminal (SMC_C) 131 for scan chain C, other scan chain It is provided separately from the scan mode control terminal (SMC_N) 132 of use. 図7に示す例では、スキャンチェインCと他のスキャンチェインのクロック信号は共通としている。 In the example shown in FIG. 7, the scan chain C and the clock signals of the other scan chain is in common.

不定値のテスト対象パスへの伝播抑止のため、不定制御フリップフロップ103は、データ出力端子(Q)を値0に設定することが必要とされ、不定制御フリップフロップ106は固定値であれば特に値は要求されていず、不定制御フリップフロップ108はデータ出力端子(Q)を値1に設定することが必要とされる。 For propagation suppression of the tested path of indefinite value, indefinite state control flip-flop 103 is required to set data output terminal (Q) to the value 0, the indefinite state control flip-flop 106, especially if a fixed value values ​​Izu is required, indefinite control flip-flop 108 is required to set data output terminal (Q) to the value 1.

以下では、スキャン入力端子(SIN_C)101に固定値0を与える場合について説明する。 Hereinafter, the case of giving the fixed value 0 to the scan input terminal (SIN_C) 101. この場合、フリップフロップ103の出力に至るシリアルチェーン上の論理反転回数は、偶数回に設定する必要があるため、反転回数は0とし、何も挿入されていない。 In this case, the logic inversion number on the serial chain to the output of the flip-flop 103, it is necessary to set the even number, the number of reversals is a 0, nothing is inserted.

フリップフロップ108の出力に至るシリアルチェーン上の論理反転回数は、奇数回に設定する必要があるため、反転回数を1として、インバータ801が挿入されている。 Logical reversal number on the serial chain to the output of the flip-flop 108, it is necessary to set to an odd number of times, the number of reversals as 1, an inverter 801 is inserted.

図7に示した構成によれば、スキャンチェインCのクロックが停止状態でなくとも、スキャンモード制御端子(SMC_C)131を、スキャンモードに固定することにより、スキャンチェインC上のフリップフロップ103、106、108の出力値を、不定値を伝播させないように、固定することが可能である。 According to the configuration shown in FIG. 7, without a clock is stopped in the scan chain C, and a scan mode control terminal (SMC_C) 131, by fixing the scan mode, the flip-flop in the scan chain C 103, 106 , the output value of 108, so as not to propagate an indefinite value, it is possible to fix.

なお、図1の説明では、スキャン入力端子(SIN_C)101、スキャン入力端子(SIN_N1)102、スキャン出力端子(SOUT_C)109、スキャン出力端子(SOUT_N2)125、スキャン入力端子(SIN_N2)127、スキャン出力端子(SOUT_N1)126は、半導体集積回路装置の外部端子(ピン)であってもよく、あるいは、チップ内の接続パッドであってもよい。 In the description of FIG. 1, a scan input terminal (SIN_C) 101, a scan input terminal (SIN_N1) 102, the scan output terminal (SOUT_C) 109, a scan output terminal (SOUT_N2) 125, a scan input terminal (SIN_N2) 127, scan output terminal (SOUT_N1) 126 may be an external terminal of the semiconductor integrated circuit device (pins), or may be a connection pad of the chip. 例えば、図3に示した圧縮器305をチップ内に備えている場合、出力側のスキャンチェインの出力をシリアルに出力するスキャン出力端子(SOUT_N2)125は外部端子ではなくチップ内に設けられる。 For example, if provided with a compressor 305 shown in FIG. 3 in a chip, the scan output terminal (SOUT_N2) 125 for outputting the output of the scan chain output to the serial is provided in a chip rather than external terminals. この場合、スキャン入力端子(SIN_N1)102に、チップ内部で生成した擬似ランダムパタンをシリアルに供給する構成としてもよい。 In this case, the scan input terminal (SIN_N1) 102, may be configured to supply pseudo-random pattern generated in the chip serially. 一方、スキャン入力端子(SIN_N1)102、スキャン出力端子(SOUT_N2)125、スキャン入力端子(SIN_C)101等を外部端子として設ける場合、図示されないLSIテスタからのパタンがスキャン入力端子(SIN_N1)102にシリアルに入力され、スキャン出力端子(SOUT_N2)125からのシリアル出力が、LSIテスタのコンパレータに供給され、期待値と比較される。 On the other hand, the scan input terminal (SIN_N1) 102, a scan output terminal (SOUT_N2) 125, the case of providing a scan input terminal (SIN_C) 101 such as an external terminal, the serial pattern from the LSI tester (not shown) within the scan input terminal (SIN_N1) 102 is input, the serial output from the scan output terminal (SOUT_N2) 125 is supplied to a comparator of the LSI tester is compared with an expected value. また、図5のクロック端子601、606、図6のスキャンモード制御端子701、706についても同様に、半導体集積回路装置の外部端子(ピン)であってもよく、あるいは、チップ内の接続パッドであってもよい。 Further, the clock terminal 601, 606 in FIG. 5, the same applies to the scan mode control terminal 701,706 of Figure 6, it may be an external terminal of the semiconductor integrated circuit device (pins), or the connection pads in the chip it may be.

以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。 Although the present invention has been described with reference to the embodiments, the present invention is not limited to the configurations of the embodiments described above, will within the scope of the present invention may be made by those skilled in the art various deformation, of course including the modification.

本発明の実施の形態に係る回路構成の一例を示す図である。 Is a diagram showing an example of a circuit configuration according to an embodiment of the present invention. 本発明を適用しない場合の比較例を示す図である。 It is a diagram showing a comparative example of a case of not applying the present invention. 圧縮回路を備えた構成の一例を示す図である。 Is a diagram showing an example of a configuration with a compression circuit. 本発明の回路を自動設計するための処理手順の一実施例を示す流れ図である。 The circuit of the present invention is a flow diagram illustrating one embodiment of a process procedure for automatic design. 本発明の一実施例のクロック制御を示す図である。 It is a diagram illustrating a clock control of an embodiment of the present invention. 本発明の他の実施例の制御方式を示す図である。 It is a diagram showing a control system of another embodiment of the present invention. 本発明の他の実施例の制御方式を適用した構成回路の一例を示す図である。 It is a diagram illustrating an example of the applied constituting circuit control method of another embodiment of the present invention. 不定値のスキャンチェインへの伝播を制御回路により抑止する構成を説明するための図である。 It is a diagram for explaining the structure to prevent the control circuit transmission to scan chain undefined. 特許文献2(第1図)に記載された構成を示す図である。 Is a diagram showing the configuration described in Patent Document 2 (FIG. 1).

符号の説明 DESCRIPTION OF SYMBOLS

2 フリップフロップ 10 RAM 2 flip-flop 10 RAM
12、13、14、21、22 スキャンパス 40 組み合わせ回路 101 スキャン入力端子 102 スキャン入力端子 103−108 フリップフロップ 109 スキャン出力端子 110、112 観測禁止パス 111、113 観測パス 114、115、116、117、118 組み合わせ回路 119 セレクタ 120 RAM 12,13,14,21,22 scan path 40 combination circuit 101 scan input terminal 102 scans the input terminals 103-108 flipflop 109 scan output terminal 110,112 observation forbidden path 111,113 observation path 114, 115, 116, 117, 118 combination circuit 119 selector 120 RAM
121 OR回路 122−124 フリップフロップ 125、126 スキャン出力端子 127 スキャン入力端子 131、132 スキャンモード制御端子 201、203 スキャン入力端子 202、204 スキャン出力端子 301−304 スキャンチェイン 305 圧縮器 311−315 排他的論理和回路 306−309 D型フリップフロップ 501、502、503 AND回路 603−605、608−610 フリップフロップ 601、606 クロック入力端子 602、607、702、707 スキャン入力端子 701、706 スキャンモード制御端子 703−705、708−710 フリップフロップ 711、712 インバータ 713、715 ANDゲート 714 ORゲート 801 インバータ 121 OR circuit 122-124 flip flop 125, 126 scan output terminal 127 scan input terminal 131 and 132, the scan mode control terminal 201 and 203 scan input terminal 202 and 204 scan output terminal 301-304 scan chain 305 compressor 311-315 exclusive OR circuit 306-309 D-type flip-flop 501, 502, 503 the AND circuit 603-605,608-610 flip-flop 601, 606 a clock input terminal 602,607,702,707 scan input terminal 701,706 scan mode control terminal 703 -705,708-710 flip-flop 711 and 712 inverters 713,715 AND gate 714 OR gate 801 inverter

Claims (18)

  1. 論理回路内の複数のフリップフロップを制御信号に基づきシリアルにつないでスキャンチェインを形成しテストが行われる半導体集積回路装置において、 In the semiconductor integrated circuit device formed to test scan chain connecting the serial is performed based on the plurality of flip-flops in the control signal in the logic circuit,
    前記論理回路内の少なくとも1つのフリップフロップを、テスト時に、不定値のテスト対象パスへの伝播を抑止するための値を保持する不定制御フリップフロップとして備えてなる、ことを特徴とする半導体集積回路装置。 At least one flip-flop in the logic circuit, during the test, it includes as indefinite state control flip-flop for holding a value to suppress the propagation of the tested path of indefinite value, a semiconductor integrated circuit, characterized in that apparatus.
  2. 前記不定制御フリップフロップを複数備え、 A plurality of the indefinite state control flip-flop,
    複数の前記不定制御フリップフロップは、制御信号に基づき、シリアルに接続されて前記スキャンチェインとは別のシリアルチェインを構成し、 A plurality of said indefinite state control flip-flop based on the control signal, it constitutes another serial chain and the scan chain is connected to a serial,
    複数の前記不定制御フリップフロップには、入力端子からシリアル入力される値が設定される、ことを特徴とする請求項1に記載の半導体集積回路装置。 The plurality of the indefinite state control flip-flop, a semiconductor integrated circuit device according to claim 1, the value is serially input from the input terminal is set, it is characterized.
  3. 前記入力端子から、複数の前記不定制御フリップフロップのそれぞれに到るまでのシリアルチェイン上に、前記不定制御フリップフロップが出力する値に応じて、論理反転回数が奇数回又は偶数回となるように、反転回路が挿入されてなる、ことを特徴とする請求項2に記載の半導体集積回路装置。 From the input terminal, on the serial chain up to the each of the plurality of the indefinite state control flip-flop in accordance with the value of the indefinite state control flip-flop outputs, as the logic inversion number is odd or even number of times the semiconductor integrated circuit device according to claim 2, inverting circuit is inserted, characterized in that.
  4. 前記スキャンチェインを構成する複数のフリップフロップと、複数の前記不定制御フリップフロップとが共通のクロック信号で駆動される、ことを特徴とする請求項3に記載の半導体集積回路装置。 The semiconductor integrated circuit device according to claim 3, wherein a plurality of flip-flops constituting the scan chain, a plurality of the indefinite state control flip-flops are driven by a common clock signal, that.
  5. 前記不定制御フリップフロップは、前記スキャンチェインの内の入力側のスキャンチェインを構成するフリップフロップと出力側のスキャンチェインを構成するフリップフロップの間の前記テスト対象のパスに対して不定値を伝播させるパスを固定値に設定するか、又は、不定値の伝播を、前記テスト対象のパスの始点と終点の間の中間位置で停止させ、不定値が、前記出力側のスキャンチェインを構成する前記フリップフロップに及ばないように制御する、ことを特徴とする請求項1乃至4のいずれか一に記載の半導体集積回路装置。 The indefinite control flip-flop, to propagate an indefinite value to the test path between the flip-flops constituting the scan chain flip-flops and the output side which constitutes a scan chain on the input side of said scan chain or to set the path to a fixed value, or the propagation of unknown value, is stopped at an intermediate position between the starting and ending points of the test path, said flip the undefined value, to form a scan chain on the output side controlled not reach the flop, the semiconductor integrated circuit device according to any one of claims 1 to 4, characterized in that.
  6. 複数のフリップフロップを有し、前記複数のフリップフロップを制御信号に基づきシリアルにつないでスキャンチェインを形成し、入力側のスキャンチェインと出力側のスキャンチェインの間の回路のテストを行うスキャンパス回路において、 A plurality of flip-flops, said plurality of scan chain is formed by connecting serially based flip-flop to the control signal, the scan path circuit for testing the circuit between the scan chain on the input side and the output side of the scan chain in,
    前記スキャンチェインを構成するフリップフロップとは別の少なくとも1つのフリップフロップを、テスト時に、不定値のテスト対象パスへの伝播を抑止するための値を保持する不定制御フリップフロップとして備え、前記テスト対象パスに接続される出力側のスキャンチェインを構成するフリップフロップには、テスト時に不定値が入力されることがないように制御されてなる、ことを特徴とするスキャンパス回路。 Another at least one flip-flop is a flip-flop constituting the scan chain, at the time of testing, with the indefinite state control flip-flop for holding a value to suppress the propagation of the tested path of indefinite value, the test subject the flip-flops constituting the scan chain output side connected to the path, is controlled comprising so as not to undefined values ​​are entered during testing, the scan path circuit, characterized in that.
  7. 前記不定制御フリップフロップを複数備え、複数の前記不定制御フリップフロップは、制御信号に基づき、シリアルに接続され、前記スキャンチェインとは別のシリアルチェインを構成し、 A plurality of the indefinite state control flip-flop, a plurality of the indefinite state control flip-flop, based on the control signal, connected to the serial constitutes another serial chain with the scan chain,
    シリアルに接続された複数の前記不定制御フリップフロップには、入力端子からシリアルに入力される値が設定される、ことを特徴とする請求項6に記載のスキャンパス回路。 Scan path circuit of claim 6, the plurality of the indefinite state control flip-flops connected in serial, the value inputted from the input terminal to the serial is set, characterized in that.
  8. 前記不定制御フリップフロップは、前記入力側のスキャンチェインと出力側のスキャンチェインの間のテスト対象のパスに対して不定値を伝播させるパスを固定値に設定するか、又は、不定値の伝播を、前記テスト対象のパスの始点と終点の間の中間位置で停止させ、不定値が前記出力側のスキャンチェインに及ばないように制御する、ことを特徴とする請求項6又は7に記載のスキャンパス回路。 Whether the indefinite state control flip-flop sets the path for propagating the indefinite value to the test target path between the scan chain output side and the scan chain of the input side to a fixed value, or, the propagation of the indefinite value the stopping at an intermediate position between the start point and the end point of the test path, and controls so that an undefined value do not span the scan chain of the output side, the scan according to claim 6 or 7, characterized in that campus circuit.
  9. 前記入力端子から、複数の前記不定制御フリップフロップのそれぞれに到るまでのシリアルチェイン上に、前記不定制御フリップフロップが出力する値に応じて、論理反転回数が、奇数回又は偶数回となるように、反転回路が挿入されてなる、ことを特徴とする請求項7に記載のスキャンパス回路。 From the input terminal, on the serial chain up to the each of the plurality of the indefinite state control flip-flop in accordance with the value of the indefinite state control flip-flop outputs, so that the logical reversal number, an odd number of times or even number of times the scan path circuit of claim 7, inverting circuit is inserted, characterized in that.
  10. 論理回路内の複数のフリップフロップを制御信号に基づきシリアルにつないでスキャンチェインを形成し、入力側のスキャンチェインと出力側のスキャンチェインの間の回路のテストが行われる半導体集積回路装置のテスト方法において、 The scan chain is formed by connecting serially based a plurality of flip-flops in the logic circuit to the control signal, the test method of a semiconductor integrated circuit device test circuit between the scan chain on the input side and the output side of the scan chain is performed in,
    前記スキャンチェインを構成するフリップフロップとは別に、前記論理回路内の少なくとも1つのフリップフロップを、テスト時に、不定値が、テスト対象のパスに伝播することを抑止するための値を保持する不定制御フリップフロップとして選択する工程と、 Apart from the flip-flops constituting the scan chain, at least one flip-flop in the logic circuit, during testing, undefined, undefined control to hold the value for inhibiting the propagating path of the test and the step of selecting as a flip-flop,
    前記不定制御フリップフロップを前記値に設定した状態で、前記スキャンチェインを用いたテストを行う工程と、 In a state of setting the indefinite control flip-flop to the value, and performing a test using the scan chain,
    を含む、ことを特徴とする半導体集積回路装置のテスト方法。 Test method for a semiconductor integrated circuit device comprising, characterized in that the.
  11. 前記不定制御フリップフロップを複数有し、 A plurality of the indefinite state control flip-flop,
    複数の前記不定制御フリップフロップが制御信号に基づき、シリアルに接続されて前記スキャンチェインとは別のシリアルチェインを形成する工程と、 Based on a plurality of the indefinite state control flip-flop control signal, a step of forming another serial chain and the scan chain is connected to a serial,
    複数の前記不定制御フリップフロップには、入力端子からシリアルに入力される値が設定される工程と、 The plurality of the indefinite state control flip-flop, a step value input from the input terminal to the serial is set,
    を含む、ことを特徴とする請求項10に記載の半導体集積回路装置のテスト方法。 Test method for a semiconductor integrated circuit device according to claim 10, including, it is characterized by the.
  12. 前記不定制御フリップフロップは、前記スキャンチェインの内の入力側のスキャンチェインと出力側のスキャンチェインの間の前記被テスト回路のテスト対象のパスに対して、不定値を伝播させるパスを固定値とするか、又は、不定値の伝播を、前記テスト対象のパスの始点と終点の間の中間位置で停止させ、不定値が前記出力側のスキャンチェインに及ばないように制御する、ことを特徴とする請求項10又は11に記載の半導体集積回路装置のテスト方法。 The indefinite control flip-flop, to the test path of the circuit under test during the scan chain input of scan chain and an output side of said scan chain, and a fixed value the path for propagating the indefinite value either, or, the propagation of indeterminate value, the stopped at an intermediate position between the start point and the end point of the test path, and controls so that an undefined value do not span the scan chain of the output side, and wherein the test method for a semiconductor integrated circuit device according to claim 10 or 11.
  13. 前記不定制御フリップフロップに値を設定するにあたり、前記入力端子には固定値を入力し、前記入力端子の値と同じ固定値に設定される前記不定制御フリップフロップには、前記入力端子から、前記不定制御フリップフロップまでのシリアルチェイン上の論理反転回数を0又は偶数回とし、 In setting a value in the indefinite state control flip-flop, inputs a fixed value to the input terminal, the indefinite state control flip-flop which is set to the same fixed value as the value of the input terminal from the input terminal, the the logic inversion times on the serial chain of up to indefinite control flip-flop is 0 or an even number of times,
    前記入力端子の値と異なる固定値に設定される前記不定制御フリップフロップには、前記入力端子から前記不定制御フリップフロップまでのシリアルチェイン上の論理反転回数を奇数回としてシリアルチェイン形成し、 The indefinite state control flip-flop which is set to a fixed value different from the value of said input terminals, a logic inversion number on the serial chain from the input terminal to the indefinite state control flip-flops serially chained formed as odd times,
    前記入力端子からの固定値をシフトすることにより、前記不定制御フリップフロップを、不定値がテスト対象のパスに伝播することを抑止するための値に設定する、ことを特徴とする請求項11に記載の半導体集積回路装置のテスト方法。 By shifting the fixed value from the input terminal, the indefinite state control flip-flop is set to a value for inhibiting the indefinite value is propagated to the path under test, it in claim 11, wherein test method for a semiconductor integrated circuit device as claimed.
  14. 前記不定制御フリップフロップを選択する工程が、 Step of selecting the indefinite control flip-flop,
    テスト対象とならない所定のパス(「観測禁止パス」という)の始点に位置するフリップフロップが、テスト対象のパス(「観測パス」という)の始点に位置していないときに、前記観測禁止パスの始点に位置するフリップフロップを、前記不定制御フリップフロップとして選択する、ことを特徴とする請求項10に記載の半導体集積回路装置のテスト方法。 The predetermined path that does not become a test subject flip-flop to be located at the beginning of (hereinafter referred to as "observation forbidden path") is, when it is not located at the beginning of the test object of the path (hereinafter referred to as "observation path"), of the observation forbidden path the flip-flop positioned at the starting point is selected as the indefinite state control flip-flop, the test method of a semiconductor integrated circuit device according to claim 10, characterized in that.
  15. 前記不定制御フリップフロップを選択する工程が、 Step of selecting the indefinite control flip-flop,
    前記観測パスの始点に位置するフリップフロップと、前記観測禁止パスの始点に位置するフリップフロップが同一である場合に、不定値の伝播を、前記観測パスの始点と終点の間の中間位置で停止する値を設定するフリップフロップを、前記論理回路中から検索する工程と、 A flip-flop positioned at the starting point of the observation path, if the flip-flop is the same that is located at the starting point of the observation forbidden path, the propagation of the indefinite value, stop at an intermediate position between the starting and ending points of the observation path a step of searching the flip-flop, from in the logic circuit that sets a value that,
    前記検索されたフリップフロップを、前記不定制御フリップフロップとして選択する工程と、 The retrieved flip-flop, and selecting as said indefinite state control flip-flop,
    を含む、ことを特徴とする請求項10に記載の半導体集積回路装置のテスト方法。 Test method for a semiconductor integrated circuit device according to claim 10, including, it is characterized by the.
  16. 入力された信号が伝播するパスを形成する被テスト論理回路の出力を、第1のフリップフロップでラッチし、前記第1のフリップフロップでラッチされたデータを読み出してテストを行う半導体集積回路装置のテスト方法において、 The output of the test logic circuit input signals to form a path to propagate, latched by the first flip-flop, the semiconductor integrated circuit device to be tested by reading the data latched in the first flip-flop in the test method,
    前記被テスト論理回路から不定値が出力されることがないように、前記パスへの入力信号値となる所望の固定値を第2のフリップフロップにラッチさせておき、 The so as not to indefinite value is outputted from the test logic, allowed to latch the desired fixed value as an input signal value to the path to the second flip-flop,
    前記第2のフリップフロップからの前記固定値の出力を前記パスへの入力信号として与え前記テストを行う、 The output of the fixed value from the second flip-flop performing the test given as the input signal to the path,
    ことを特徴とする半導体集積回路装置のテスト方法。 Test method for a semiconductor integrated circuit device, characterized in that.
  17. テスト中に出力の論理値が定まらない回路の出力を論理ゲートを介して第1のフリップフロップに入力してラッチし、前記第1のフリップフロップによってラッチされたデータを読み出してテストを行う半導体集積回路装置のテスト方法において、 Latches the output of the circuit logic values ​​not determined in the output during the test by entering the first flip-flop through a logic gate, a semiconductor integrated testing by reading the data latched by said first flip-flop in the test method for the circuit apparatus,
    前記論理ゲートへの他の入力値を出力する第2のフリップフロップに、前記テスト中に出力の論理値が定まらない回路の出力が前記論理ゲートから出力されなくなる前記他の入力値を所望の固定値としてラッチさせて前記テストを行う、ことを特徴とする半導体集積回路装置のテスト方法。 A second flip-flop for outputting the other input values ​​to the logic gate, fixing the other input value output is not output from the logic gate circuit whose logic value is not determined in the output during the test of the desired performing the test by the latch as the value, a test method of a semiconductor integrated circuit device, characterized in that.
  18. テスト中に出力の論理値が定まらない回路の出力を、選択回路を介して第1のフリップフロップに入力してラッチし、前記第1のフリップフロップによってラッチされたデータを読み出してテストを行う半導体集積回路装置のテスト方法において、 Semiconductor output circuit whose logic value is not determined in the output during the test, and latches the input to the first flip-flop through the selection circuit performs a test by reading the data latched by said first flip-flop in the test method for an integrated circuit device,
    前記選択回路の選択信号を出力する第2のフリップフロップに、前記テスト中に出力の論理値が定まらない回路の出力が、前記選択回路で選択出力されなくなる前記選択信号を所望の固定値としてラッチさせて前記テストを行う、ことを特徴とする半導体集積回路装置のテスト方法。 A second flip-flop for outputting a selection signal of the selection circuit, the output of the circuit the logical value of the output is not determined during the test, latches the selection signal will not be selected and output by the selection circuit as the desired fixed value It is not performing the test, a test method of a semiconductor integrated circuit device, characterized in that.
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